JP3201810B2 - デュアルサンプルホールド回路 - Google Patents
デュアルサンプルホールド回路Info
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- JP3201810B2 JP3201810B2 JP02606892A JP2606892A JP3201810B2 JP 3201810 B2 JP3201810 B2 JP 3201810B2 JP 02606892 A JP02606892 A JP 02606892A JP 2606892 A JP2606892 A JP 2606892A JP 3201810 B2 JP3201810 B2 JP 3201810B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力信号をサンプリン
グしてホールドするデュアルサンプルホールド回路に関
するものである。
グしてホールドするデュアルサンプルホールド回路に関
するものである。
【０００２】
【従来の技術】この種のデュアルサンプルホールド回路
として、従来から図６に示す回路が知られている。この
回路は、サンプリング用のアナログスイッチＳ３、ホー
ルド用のコンデンサＣ５、電圧ホロワ動作のオペアンプ
ＯＰ２からなる第１のサンプルホールド回路Ａと、サン
プリング用のアナログスイッチＳ４、ホールド用のコン
デンサＣ６、電圧ホロワ動作のオペアンプＯＰ３からな
る第２のサンプルホールド回路Ｂを直列接続したもので
ある。
として、従来から図６に示す回路が知られている。この
回路は、サンプリング用のアナログスイッチＳ３、ホー
ルド用のコンデンサＣ５、電圧ホロワ動作のオペアンプ
ＯＰ２からなる第１のサンプルホールド回路Ａと、サン
プリング用のアナログスイッチＳ４、ホールド用のコン
デンサＣ６、電圧ホロワ動作のオペアンプＯＰ３からな
る第２のサンプルホールド回路Ｂを直列接続したもので
ある。
【０００３】このように直列接続したサンプルホールド
回路Ａ、Ｂをサンプリングすべき信号の数に応じて複数
組を設けることにより、前段のサンプルホールド回路Ａ
によって各信号を最適なタイミング（例えば位相）でサ
ンプリング・ホールドしておき、これらを後段のサンプ
ルホールド回路Ｂから同一タイミングで出力させること
ができる。
回路Ａ、Ｂをサンプリングすべき信号の数に応じて複数
組を設けることにより、前段のサンプルホールド回路Ａ
によって各信号を最適なタイミング（例えば位相）でサ
ンプリング・ホールドしておき、これらを後段のサンプ
ルホールド回路Ｂから同一タイミングで出力させること
ができる。
【０００４】図７はここで使用されるアナログスイッチ
Ｓ３、Ｓ４の具体的回路図であり、インバータＩＮＶ、
ＰチャンネルＭＯＳトランジスタＭＰ４０、及びＮチャ
ンネルＭＯＳトランジスタＭＮ４０からなるものであ
る。２３は入力端子、２４は出力端子、２５は制御端子
である。
Ｓ３、Ｓ４の具体的回路図であり、インバータＩＮＶ、
ＰチャンネルＭＯＳトランジスタＭＰ４０、及びＮチャ
ンネルＭＯＳトランジスタＭＮ４０からなるものであ
る。２３は入力端子、２４は出力端子、２５は制御端子
である。
【０００５】また図８はオペアンプＯＰ２、ＯＰ３の具
体的回路図であり、２６は反転入力端子、２７は非反転
入力端子、２８は出力端子、２９はＭＰ５０、ＭＰ５
１、ＭＮ５０、ＭＮ５１、抵抗Ｒ３からなるカレントミ
ラー回路により構成されるバイアス回路、３０はＭＰ５
２〜ＭＰ５４、ＭＮ５２、ＭＮ５３からなる差動増幅
器、３１はＭＰ５５、ＭＮ５４〜ＭＮ５６、位相補償用
コンデンサＣ７からなる出力回路である。
体的回路図であり、２６は反転入力端子、２７は非反転
入力端子、２８は出力端子、２９はＭＰ５０、ＭＰ５
１、ＭＮ５０、ＭＮ５１、抵抗Ｒ３からなるカレントミ
ラー回路により構成されるバイアス回路、３０はＭＰ５
２〜ＭＰ５４、ＭＮ５２、ＭＮ５３からなる差動増幅
器、３１はＭＰ５５、ＭＮ５４〜ＭＮ５６、位相補償用
コンデンサＣ７からなる出力回路である。
【０００６】また、図９はオペアンプＯＰ２、ＯＰ３の
別の具体的回路図である。ここでは、バイアス回路２
９′をＭＰ６０、ＭＰ６１、ＭＮ６０、ＭＮ６１、抵抗
Ｒ４から構成し、差動増幅器３０′をＭＰ６２、ＭＰ６
３、ＭＮ６２〜ＭＮ６４から構成し、出力回路３１′を
ＭＰ６４〜ＭＰ６６、ＭＮ６５、コンデンサＣ８から構
成している。
別の具体的回路図である。ここでは、バイアス回路２
９′をＭＰ６０、ＭＰ６１、ＭＮ６０、ＭＮ６１、抵抗
Ｒ４から構成し、差動増幅器３０′をＭＰ６２、ＭＰ６
３、ＭＮ６２〜ＭＮ６４から構成し、出力回路３１′を
ＭＰ６４〜ＭＰ６６、ＭＮ６５、コンデンサＣ８から構
成している。
【０００７】
【発明が解決しようとする課題】ところが、この従来の
ディアルサンプルホールド回路は、アナログスイッチ、
コンデンサを各々２個必要とするのみならず、オペアン
プもＯＰ２、ＯＰ３のように２個必要としているので、
このデュアルサンプルホールド回路を内蔵させた集積回
路では、チップ面積が大幅に増大するという問題があっ
た。
ディアルサンプルホールド回路は、アナログスイッチ、
コンデンサを各々２個必要とするのみならず、オペアン
プもＯＰ２、ＯＰ３のように２個必要としているので、
このデュアルサンプルホールド回路を内蔵させた集積回
路では、チップ面積が大幅に増大するという問題があっ
た。
【０００８】本発明の目的は、オペアンプを１個とし構
成素子数を削減してチップ面積を小さくし、さらにオペ
アンプでのリーク電流を補償して正確な差動増幅動作が
行われるようにしたデュアルサンプルホールド回路を提
供することである。
成素子数を削減してチップ面積を小さくし、さらにオペ
アンプでのリーク電流を補償して正確な差動増幅動作が
行われるようにしたデュアルサンプルホールド回路を提
供することである。
【０００９】
【課題を解決するための手段】このために本発明のデュ
アルサンプルホールド回路は、バイアス回路、該バイア
ス回路でバイアスされ共通の反転入力端子、個別の第
１，第２非反転入力端子をもち択一動作する第１，第２
差動回路を具備する差動増幅器、該差動増幅器の出力を
受けて出力動作する出力回路からなり、出力端子と上記
反転入力端子を接続したオペアンプと、上記差動増幅器
の第１，第２差動回路の一方を選択する制御端子群と、
上記第１の差動回路の上記第１非反転入力端子に接続さ
れるサンプリング用の第１スイッチ及びホールド用の第
１コンデンサと、上記第２差動回路の上記第２非反転入
力端子に接続されるサンプリング用の第２スイッチ及び
ホールド用の第２コンデンサとからなるデュアルサンプ
ルホールド回路であって、上記第１差動回路が、電流源
に接続され上記制御端子群に印加する信号でオン／オフ
制御される第１トランジスタと、上記第１非反転入力端
子から入力信号を受け上記第１トランジスタに直列接続
される第２トランジスタと、上記電流源に接続され上記
反転入力端子に印加する信号で制御される第３トランジ
スタと、能動負荷としてのカレントミラー回路とを有
し、上記第２差動回路が、上記電流源に接続され上記制
御端子群に印加する信号で上記第１トランジスタと反対
にオン／オフ制御される第４トランジスタと、上記第２
非反転入力端子から入力信号を受け該第４トランジスタ
に直列接続される第５トランジスタと、上記第３トラン
ジスタと、上記カレントミラー回路とを有し、上記第３
トランジスタと上記電流源との間に常時オン状態に保持
される第６トランジスタを直列接続し、且つ上記第３，
第６トランジスタの直列回路に並列に、常時オフ状態に
保持される第７トランジスタと上記反転入力端子の信号
を受ける第８トランジスタの直列回路を並列接続して構
成した。
アルサンプルホールド回路は、バイアス回路、該バイア
ス回路でバイアスされ共通の反転入力端子、個別の第
１，第２非反転入力端子をもち択一動作する第１，第２
差動回路を具備する差動増幅器、該差動増幅器の出力を
受けて出力動作する出力回路からなり、出力端子と上記
反転入力端子を接続したオペアンプと、上記差動増幅器
の第１，第２差動回路の一方を選択する制御端子群と、
上記第１の差動回路の上記第１非反転入力端子に接続さ
れるサンプリング用の第１スイッチ及びホールド用の第
１コンデンサと、上記第２差動回路の上記第２非反転入
力端子に接続されるサンプリング用の第２スイッチ及び
ホールド用の第２コンデンサとからなるデュアルサンプ
ルホールド回路であって、上記第１差動回路が、電流源
に接続され上記制御端子群に印加する信号でオン／オフ
制御される第１トランジスタと、上記第１非反転入力端
子から入力信号を受け上記第１トランジスタに直列接続
される第２トランジスタと、上記電流源に接続され上記
反転入力端子に印加する信号で制御される第３トランジ
スタと、能動負荷としてのカレントミラー回路とを有
し、上記第２差動回路が、上記電流源に接続され上記制
御端子群に印加する信号で上記第１トランジスタと反対
にオン／オフ制御される第４トランジスタと、上記第２
非反転入力端子から入力信号を受け該第４トランジスタ
に直列接続される第５トランジスタと、上記第３トラン
ジスタと、上記カレントミラー回路とを有し、上記第３
トランジスタと上記電流源との間に常時オン状態に保持
される第６トランジスタを直列接続し、且つ上記第３，
第６トランジスタの直列回路に並列に、常時オフ状態に
保持される第７トランジスタと上記反転入力端子の信号
を受ける第８トランジスタの直列回路を並列接続して構
成した。
【００１０】第２の発明は、第１の発明において、上記
第６トランジスタが上記制御端子群に印加する信号でオ
ン／オフし、上記第７トランジスタが上記制御端子群に
印加する信号で上記第６トランジスタと逆にオン／オフ
するように変更した。
第６トランジスタが上記制御端子群に印加する信号でオ
ン／オフし、上記第７トランジスタが上記制御端子群に
印加する信号で上記第６トランジスタと逆にオン／オフ
するように変更した。
【００１１】
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例のデュアルサンプルホールド回路の概
略ブロック図である。ＯＰ１はオペアンプであって、反
転入力端子１、制御端子２，３、非反転入力端子４，
５、出力端子６を有し、反転入力端子１は出力端子６に
直接接続されている。従って、このオペアンプＯＰ１は
非反転入力端子４又は５に印加する電圧をそのまま出力
端子６に出力する電圧ホロワとして機能する。
１はその一実施例のデュアルサンプルホールド回路の概
略ブロック図である。ＯＰ１はオペアンプであって、反
転入力端子１、制御端子２，３、非反転入力端子４，
５、出力端子６を有し、反転入力端子１は出力端子６に
直接接続されている。従って、このオペアンプＯＰ１は
非反転入力端子４又は５に印加する電圧をそのまま出力
端子６に出力する電圧ホロワとして機能する。
【００１３】制御端子２、３は、そこに印加する信号の
論理の組み合せによって後記する内部の２個の差動回路
を切り替えるためのものであって、外部の制御端子７、
８に接続されている。非反転入力端子４、５は処理すべ
き信号が印加する入力端子９、１０にサンプリング用の
アナログスイッチＳ１、Ｓ２を介して接続される。ま
た、この非反転入力端子４、５にはホールド用のコンデ
ンサＣ１、Ｃ２が接続される。
論理の組み合せによって後記する内部の２個の差動回路
を切り替えるためのものであって、外部の制御端子７、
８に接続されている。非反転入力端子４、５は処理すべ
き信号が印加する入力端子９、１０にサンプリング用の
アナログスイッチＳ１、Ｓ２を介して接続される。ま
た、この非反転入力端子４、５にはホールド用のコンデ
ンサＣ１、Ｃ２が接続される。
【００１４】図２は上記したオペアンプＯＰ１の内部回
路図である。この回路では、ＭＰ１、ＭＰ２、ＭＮ１、
ＭＮ２、抵抗Ｒ１からなるカレントミラー回路により定
電流源用のバイアス回路１１が構成される。また、ＭＰ
３〜ＭＰ１１、ＭＮ３、ＭＮ４により差動増幅器１２が
構成される。更に、ＭＰ１２、ＭＮ５〜ＭＮ７、位相補
償用コンデンサＣ３により出力回路１３が構成される。
路図である。この回路では、ＭＰ１、ＭＰ２、ＭＮ１、
ＭＮ２、抵抗Ｒ１からなるカレントミラー回路により定
電流源用のバイアス回路１１が構成される。また、ＭＰ
３〜ＭＰ１１、ＭＮ３、ＭＮ４により差動増幅器１２が
構成される。更に、ＭＰ１２、ＭＮ５〜ＭＮ７、位相補
償用コンデンサＣ３により出力回路１３が構成される。
【００１５】上記した差動増幅器１２において、ＭＰ４
はゲート電圧が常時「Ｌ」で常時オン、ＭＰ５はゲート
電圧が常時「Ｈ」で常時オフであり、制御端子２を
「Ｌ」、制御端子３を「Ｈ」にすると、ＭＰ６がオフ、
ＭＰ７がオンとなる。この結果、ＭＰ５、ＭＰ９のルー
トは動作しない。またＭＰ６、ＭＰ１０のルートも動作
しないので、非反転入力端子５に印加する入力電圧によ
り、実質的にＭＰ８とＭＰ１１によって差動増幅動作が
行われる。
はゲート電圧が常時「Ｌ」で常時オン、ＭＰ５はゲート
電圧が常時「Ｈ」で常時オフであり、制御端子２を
「Ｌ」、制御端子３を「Ｈ」にすると、ＭＰ６がオフ、
ＭＰ７がオンとなる。この結果、ＭＰ５、ＭＰ９のルー
トは動作しない。またＭＰ６、ＭＰ１０のルートも動作
しないので、非反転入力端子５に印加する入力電圧によ
り、実質的にＭＰ８とＭＰ１１によって差動増幅動作が
行われる。
【００１６】従って、このときスイッチＳ１をオン、Ｓ
２をオフにしておけば、非反転入力端子５に接続された
コンデンサＣ２に充電されている電圧が、出力端子６に
そのまま現れる。このとき、同時にコンデンサＣ１に電
荷が充電される。またスイッチＳ１は、この期間内の任
意の時間、任意のタイミングでオンさせることも可能で
ある。
２をオフにしておけば、非反転入力端子５に接続された
コンデンサＣ２に充電されている電圧が、出力端子６に
そのまま現れる。このとき、同時にコンデンサＣ１に電
荷が充電される。またスイッチＳ１は、この期間内の任
意の時間、任意のタイミングでオンさせることも可能で
ある。
【００１７】次のタイミングで、上記と逆に制御端子２
を「Ｈ」、制御端子３を「Ｌ」にすると、ＭＰ６がオ
ン、ＭＰ７がオフとなる。この結果、ＭＰ７、ＭＰ１１
のルートが動作しないので、非反転入力端子４に印加す
る入力電圧のみにより、実質的にＭＰ８とＭＰ１０によ
って差動増幅動作が行われる。
を「Ｈ」、制御端子３を「Ｌ」にすると、ＭＰ６がオ
ン、ＭＰ７がオフとなる。この結果、ＭＰ７、ＭＰ１１
のルートが動作しないので、非反転入力端子４に印加す
る入力電圧のみにより、実質的にＭＰ８とＭＰ１０によ
って差動増幅動作が行われる。
【００１８】このタイミングでは、上記と逆に、スイッ
チＳ１をオフ、Ｓ２をオンにしておくことにより、非反
転入力端子４に接続されたコンデンサＣ１に充電されて
いる電圧がそのまま出力端子６に現れる。このときは、
同時にコンデンサＣ２に電荷が充電される。またスイッ
チＳ２は、この期間内の任意の時間、任意のタイミング
でオンさせることも可能である。
チＳ１をオフ、Ｓ２をオンにしておくことにより、非反
転入力端子４に接続されたコンデンサＣ１に充電されて
いる電圧がそのまま出力端子６に現れる。このときは、
同時にコンデンサＣ２に電荷が充電される。またスイッ
チＳ２は、この期間内の任意の時間、任意のタイミング
でオンさせることも可能である。
【００１９】以上のように、スイッチＳ１、Ｓ２の切り
替えと制御端子２、３の信号論理の反転切り替えを上記
のようなタイミングで交互に行うことによって、コンデ
ンサＣ１、Ｃ２への信号電圧のサンプルホールドを交互
に行うことができる。また、ホールド電圧と同電圧を出
力する。従って、図１のサンプルホールド回路をサンプ
リングすべき信号の数に応じた数だけ用意しておけば、
個々のサンプリング信号電圧をあるタイミングでまずコ
ンデンサＣ１にサンプルホールドし、同時にコンデンサ
Ｃ２にホールド電圧と等しい電圧をオペアンプＯＰ１の
出力端子６から出力する。次のタイミングでコンデンサ
Ｃ２にサンプルホールドし、同時にコンデンサＣ１のホ
ールド電圧と等しい電圧をオペアンプＯＰ１の出力端子
６から出力する。
替えと制御端子２、３の信号論理の反転切り替えを上記
のようなタイミングで交互に行うことによって、コンデ
ンサＣ１、Ｃ２への信号電圧のサンプルホールドを交互
に行うことができる。また、ホールド電圧と同電圧を出
力する。従って、図１のサンプルホールド回路をサンプ
リングすべき信号の数に応じた数だけ用意しておけば、
個々のサンプリング信号電圧をあるタイミングでまずコ
ンデンサＣ１にサンプルホールドし、同時にコンデンサ
Ｃ２にホールド電圧と等しい電圧をオペアンプＯＰ１の
出力端子６から出力する。次のタイミングでコンデンサ
Ｃ２にサンプルホールドし、同時にコンデンサＣ１のホ
ールド電圧と等しい電圧をオペアンプＯＰ１の出力端子
６から出力する。
【００２０】上記した図２において、差動増幅器１２の
部分では、純回路理論的には、ＭＰ４，ＭＰ５，ＭＰ９
は必要のない素子である。しかし、ＭＮ４側については
交互に切替わるＭＰ６とＭＰ１０のルート、ＭＰ７とＭ
Ｐ１１のルートを構成する必要から、オフしているルー
トでもリーク電流が皆無とはならない場合があるので、
ＭＮ３の側でもこのリーク電流に対応する電流を流すた
めに、ＭＰ４，ＭＰ５，ＭＰ９を設けている。これによ
り、電流源としてのＭＰ３からみた両ルートのバランス
が均衡して、正確な差動増幅動作を実現できるようにな
る。
部分では、純回路理論的には、ＭＰ４，ＭＰ５，ＭＰ９
は必要のない素子である。しかし、ＭＮ４側については
交互に切替わるＭＰ６とＭＰ１０のルート、ＭＰ７とＭ
Ｐ１１のルートを構成する必要から、オフしているルー
トでもリーク電流が皆無とはならない場合があるので、
ＭＮ３の側でもこのリーク電流に対応する電流を流すた
めに、ＭＰ４，ＭＰ５，ＭＰ９を設けている。これによ
り、電流源としてのＭＰ３からみた両ルートのバランス
が均衡して、正確な差動増幅動作を実現できるようにな
る。
【００２１】また、図２の回路では、前述した従来の２
個のオペアンプＯＰ２、ＯＰ３を使用する場合に比べ
て、バイアス回路１１が共通化されることは勿論のこ
と、出力回路１３も共通化される。特に、出力電流を多
く必要とする出力回路１３の共通化は素子数、素子領域
の削減を実現しチップ面積の狭小化に大きく貢献するも
のである。また、差動増幅器１２の部分においても、電
流源として機能するＭＰ３、能動負荷として機能するカ
レントミラー接続のＭＮ３、ＭＮ４が２個の差動回路の
共通部として使用されるために、この部分でも素子数、
素子領域が少なくなる。
個のオペアンプＯＰ２、ＯＰ３を使用する場合に比べ
て、バイアス回路１１が共通化されることは勿論のこ
と、出力回路１３も共通化される。特に、出力電流を多
く必要とする出力回路１３の共通化は素子数、素子領域
の削減を実現しチップ面積の狭小化に大きく貢献するも
のである。また、差動増幅器１２の部分においても、電
流源として機能するＭＰ３、能動負荷として機能するカ
レントミラー接続のＭＮ３、ＭＮ４が２個の差動回路の
共通部として使用されるために、この部分でも素子数、
素子領域が少なくなる。
【００２２】図３は上記の図２の回路を一部変形したオ
ペアンプＯＰ１の回路図である。変更点は、図２におけ
るＭＰ４に代えてゲートを制御端子２に接続したＭＰ１
３を設け、同様に図２におけるＭＰ５に代えてゲートを
制御端子３に接続したＭＰ１４を設けた点である。
ペアンプＯＰ１の回路図である。変更点は、図２におけ
るＭＰ４に代えてゲートを制御端子２に接続したＭＰ１
３を設け、同様に図２におけるＭＰ５に代えてゲートを
制御端子３に接続したＭＰ１４を設けた点である。
【００２３】この図３の回路では、制御端子２を「Ｌ」
レベル、制御端子３を「Ｈ」レベルにすると、ＭＰ１３
とＭＰ８のルート、ＭＰ７とＭＰ１１のルートが動作
し、ＭＰ１４とＭＰ９のルート、ＭＰ６とＭＰ１０のル
ートが不動作となる。逆に、制御端子２を「Ｈ」レベ
ル、制御端子３を「Ｌ」レベルにすると、ＭＰ１４とＭ
Ｐ９のルート、ＭＰ６とＭＰ１０のルートが動作し、Ｍ
Ｐ１３とＭＰ８のルート、ＭＰ７とＭＰ１１のルートが
不動作となる。他については図２における動作と同様で
ある。
レベル、制御端子３を「Ｈ」レベルにすると、ＭＰ１３
とＭＰ８のルート、ＭＰ７とＭＰ１１のルートが動作
し、ＭＰ１４とＭＰ９のルート、ＭＰ６とＭＰ１０のル
ートが不動作となる。逆に、制御端子２を「Ｈ」レベ
ル、制御端子３を「Ｌ」レベルにすると、ＭＰ１４とＭ
Ｐ９のルート、ＭＰ６とＭＰ１０のルートが動作し、Ｍ
Ｐ１３とＭＰ８のルート、ＭＰ７とＭＰ１１のルートが
不動作となる。他については図２における動作と同様で
ある。
【００２４】図４は図２のオペアンプＯＰ１のバイアス
回路１１のバイアス出力を接地側に変更し、これに応じ
て差動増幅器１２′を主としてＮチャンネルＭＯＳトラ
ンジスタで、出力回路１３′を主としてＰチャンネルＭ
ＯＳトランジスタで構成したものである。この回路で
は、ＭＰ２０、ＭＰ２１、ＭＮ２０、ＭＮ２１、抵抗Ｒ
２からなるカレントミラー回路により定電流源用のバイ
アス回路１１′が構成され、ＭＰ２２、ＭＰ２３、ＭＮ
２２〜ＭＮ３０により差動増幅器１２′が構成され、Ｍ
Ｐ２４〜ＭＰ２６、ＭＮ３１、位相補償用コンデンサＣ
４により出力回路１３′が構成される。
回路１１のバイアス出力を接地側に変更し、これに応じ
て差動増幅器１２′を主としてＮチャンネルＭＯＳトラ
ンジスタで、出力回路１３′を主としてＰチャンネルＭ
ＯＳトランジスタで構成したものである。この回路で
は、ＭＰ２０、ＭＰ２１、ＭＮ２０、ＭＮ２１、抵抗Ｒ
２からなるカレントミラー回路により定電流源用のバイ
アス回路１１′が構成され、ＭＰ２２、ＭＰ２３、ＭＮ
２２〜ＭＮ３０により差動増幅器１２′が構成され、Ｍ
Ｐ２４〜ＭＰ２６、ＭＮ３１、位相補償用コンデンサＣ
４により出力回路１３′が構成される。
【００２５】この回路では、ＭＮ２７が常時オフ、ＭＮ
２６が常時オンとなって、このＭＮ２７とＭＮ２３のル
ートがバランス用として機能する。他の動作は前記の図
２、図３の回路と同様である。
２６が常時オンとなって、このＭＮ２７とＭＮ２３のル
ートがバランス用として機能する。他の動作は前記の図
２、図３の回路と同様である。
【００２６】図５は、図４の回路を一部変形したオペア
ンプＯＰ１の回路図である。変更点は、図４におけるＭ
Ｎ２６に代えてゲートを制御端子３に接続したＭＮ３２
を設け、同様に図４におけるＭＮ２７に代えてゲートを
制御端子２に接続したＭＮ３３を設けた点である。
ンプＯＰ１の回路図である。変更点は、図４におけるＭ
Ｎ２６に代えてゲートを制御端子３に接続したＭＮ３２
を設け、同様に図４におけるＭＮ２７に代えてゲートを
制御端子２に接続したＭＮ３３を設けた点である。
【００２７】この図５の回路では、制御端子２、３の信
号論理によって、ＭＮ３２とＭＮ２９が同時にオン／オ
フ、ＭＮ３３とＭＮ２８がそれと反対に同時にオフ／オ
ンする点が図４と異なる点で、他は同じである。
号論理によって、ＭＮ３２とＭＮ２９が同時にオン／オ
フ、ＭＮ３３とＭＮ２８がそれと反対に同時にオフ／オ
ンする点が図４と異なる点で、他は同じである。
【００２８】以上から本発明のデュアルサンプルホール
ド回路によれば、オペアンプがバイアス回路のみならず
出力回路も共通化され、また差動増幅器においても電流
源、能動負荷、反転入力部が共通化されるので、構成素
子数、素子領域を削減でき、チップ面積を小さくできる
という優れた利点がある。また、第１差動増幅器の第
１，第２トランジスタのルートと、第２差動増幅器の第
４，第５トランジスタのルートの内の動作していない側
を流れるリーク電流が、第６，第７，第８のトランジス
タによって補償され、正確な差動増幅動作が実現できる
という利点がある。
ド回路によれば、オペアンプがバイアス回路のみならず
出力回路も共通化され、また差動増幅器においても電流
源、能動負荷、反転入力部が共通化されるので、構成素
子数、素子領域を削減でき、チップ面積を小さくできる
という優れた利点がある。また、第１差動増幅器の第
１，第２トランジスタのルートと、第２差動増幅器の第
４，第５トランジスタのルートの内の動作していない側
を流れるリーク電流が、第６，第７，第８のトランジス
タによって補償され、正確な差動増幅動作が実現できる
という利点がある。
【図１】 本発明の一実施例のデュアルサンプルホール
ド回路のブロック図である。
ド回路のブロック図である。
【図２】 同実施例のデュアルサンプルホールド回路の
オペアンプの回路図である。
オペアンプの回路図である。
【図３】 同オペアンプの変形例の回路図である。
【図４】 同オペアンプの更なる変形例の回路図であ
る。
る。
【図５】 同オペアンプの更なる変形例の回路図であ
る。
る。
【図６】 従来のデュアルサンプルーホールド回路のブ
ロック図である。
ロック図である。
【図７】 アナログスイッチの回路図である。
【図８】 従来のデュアルサンプルーホールド回路のオ
ペアンプの回路図である。
ペアンプの回路図である。
【図９】 同オペアンプの別の回路図である。
１：反転入力端子、２、３：制御端子、４、５：非反転
入力端子、６：出力端子、７、８：制御端子、９、１
０：入力端子、１１、１１′：バイアス回路、１２、１
２′：差動増幅器、１３、１３′：出力回路。
入力端子、６：出力端子、７、８：制御端子、９、１
０：入力端子、１１、１１′：バイアス回路、１２、１
２′：差動増幅器、１３、１３′：出力回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−295699（ＪＰ，Ａ) 特開 平５−20890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02
Claims (2)
- 【請求項１】バイアス回路、該バイアス回路でバイアス
され共通の反転入力端子、個別の第１，第２非反転入力
端子をもち択一動作する第１，第２差動回路を具備する
差動増幅器、該差動増幅器の出力を受けて出力動作する
出力回路からなり、出力端子と上記反転入力端子を接続
したオペアンプと、上記差動増幅器の第１，第２差動回
路の一方を選択する制御端子群と、上記第１の差動回路
の上記第１非反転入力端子に接続されるサンプリング用
の第１スイッチ及びホールド用の第１コンデンサと、上
記第２差動回路の上記第２非反転入力端子に接続される
サンプリング用の第２スイッチ及びホールド用の第２コ
ンデンサとからなるデュアルサンプルホールド回路であ
って、 上記第１差動回路が、電流源に接続され上記制御端子群
に印加する信号でオン／オフ制御される第１トランジス
タと、上記第１非反転入力端子から入力信号を受け上記
第１トランジスタに直列接続される第２トランジスタ
と、上記電流源に接続され上記反転入力端子に印加する
信号で制御される第３トランジスタと、能動負荷として
のカレントミラー回路とを有し、 上記第２差動回路が、上記電流源に接続され上記制御端
子群に印加する信号で上記第１トランジスタと反対にオ
ン／オフ制御される第４トランジスタと、上記第２非反
転入力端子から入力信号を受け該第４トランジスタに直
列接続される第５トランジスタと、上記第３トランジス
タと、上記カレントミラー回路とを有し、上記第３トランジスタと上記電流源との間に常時オン状
態に保持される第６トランジスタを直列接続し、且つ上
記第３，第６トランジスタの直列回路に並列に、常時オ
フ状態に保持される第７トランジスタと上記反転入力端
子の信号を受ける第８トランジスタの直列回路を並列接
続した、 ことを特徴とするデュアルサンプルホールド回路。 - 【請求項２】上記第６トランジスタが上記制御端子群に
印加する信号でオン／オフし、上記第７トランジスタが
上記制御端子群に印加する信号で上記第６トランジスタ
と逆 にオン／オフするように変更したことを特徴とする
請求項１に記載のデュアルサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02606892A JP3201810B2 (ja) | 1992-01-17 | 1992-01-17 | デュアルサンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02606892A JP3201810B2 (ja) | 1992-01-17 | 1992-01-17 | デュアルサンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198197A JPH05198197A (ja) | 1993-08-06 |
| JP3201810B2 true JP3201810B2 (ja) | 2001-08-27 |
Family
ID=12183366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02606892A Expired - Fee Related JP3201810B2 (ja) | 1992-01-17 | 1992-01-17 | デュアルサンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201810B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4039315B2 (ja) * | 2002-06-07 | 2008-01-30 | セイコーエプソン株式会社 | 電子回路、電子装置、電気光学装置及び電子機器 |
| JP4046015B2 (ja) | 2002-06-07 | 2008-02-13 | セイコーエプソン株式会社 | 電子回路、電子装置、電気光学装置及び電子機器 |
-
1992
- 1992-01-17 JP JP02606892A patent/JP3201810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198197A (ja) | 1993-08-06 |
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