KR0134178B1

KR0134178B1 - 개량된 선형성을 갖는 트랜스콘덕턴스 셀

Info

Publication number: KR0134178B1
Application number: KR1019930003710A
Authority: KR
Inventors: 하비 넬슨 데일
Original assignee: 제이. 에이취. 폭스; 아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date: 1992-07-23
Filing date: 1993-03-12
Publication date: 1998-04-29
Also published as: JPH06177704A; JP3115741B2; KR940003172A; DE9300550U1; US5311088A

Abstract

본 발명의 트랜스콘던턴스 셀(30,31)을 사용하는 MOS기술로 아날로그 필터를 용이하게 실현할 수 있다. 각 셀은 한쌍의 전류경로를 갖는 단(A,B)을 포함하고, 각 전류경로는 전류원(100,101,102,103)과 입력 트랜지스터(107,109,110,112)를 포함한다. 각 단의 이득은 전류경로의 양단에 결합된 트랜지스터(108,111)에 의해 세트되고, 이 트랜지스터의 트랜스콘덕턴스는 그 게이트전압(V_G)에 의해 제어된다. 본 발명의 기술에서, 두개의 입력단을 포함하는 트랜스콘덕턴스 셀은 종래 기술에 의한 설계의 경우와 같은 사보형이 아니라 동위상인 각 입력단(AP,AN; BP,BN)의 입력을 이용한다. 이때, 제2입력단의 입력단의 입력은 제1입력단의 입력에 대해 각각 밸런스된다(즉, 위상이 어긋난다). 입력단에 의해서 공통 출력단으로 공급되는 전류의 합에 공통-모드 신호가 상쇄되며, 이때 보다 높은 선형성이 얻어진다. 바이쿼드 필터는 본 발명의 기술에 의해 용이하게 실시되며, 더욱이 다른 응용도 가능하다.

Description

개량된 선형성을 갖는 트랜스콘덕턴스 셀

제1도는 종래 기술의 필터 셀을 도시하는 도면.

제2도는 종래 기술의 바이쿼드 필터를 도시하는 도면.

제3도는 본 발명의 기술을 사용한 바이쿼드 필터를 도시하는 도면.

*도면의 주요 부분에 대한 부호의 설명*

30,31 : 트랜스콘덕턴스 셀 107,109,110,112 : 입력 트랜지스터

100-103 : 전류원

[발명의 분야]

본 발명은 향상된 선형성(linearity)을 갖는 트랜스콘덕턴스 셀에 관한 것이다.

[종래 기술의 설명]

트랜스콘덕턴스 셀은 당해분야에 있어 공지된 여러 선형 회로 응용에 대하여 사용되어 왔다. 예를 들어, 연속-시간 적분 필터는 이 기술에 의해 구현되었다. 이에 관해서는, 고체 상태 회로의 IEEE저널(IEEE Journal of Solid-State Circuits), vol26, No12, 페이지 1988-1997(1991년 12월 발행)에 J.M. Khoury에 의해 발표된 논문 온-칩 튜닝을 이용하는 15-MHz CMOS 연속-시간 필터의 설계(Design of a 15-MHz CMOS Continuous-Time Filter with On-Chip Tuning)을 참조하라. 구체적으로 이 논문의 제5도는 트랜스콘덕턴스 콘덴서 적분기의 일실시예를 도시한다. 본 명세서에서는, 제1도에 한쌍의 완전히 밸런스된 트랜스콘덕턴스 입력단을 포함하는 셀이 도시된다. 제1입력단(A)에 있어서, 입력 신호(V_VP및 V_VN)가 각각 트랜지스터(107,109)의 게이트에 인가된다. 전류원(100,101)은 각각 트랜지스터(107,109)를 통해 비교적 일정한 전류(I)를 제공한다. 트랜지스터(107,109)의 소스간에 결합된 트랜지스터(108)는 그 특성 곡선의 저항성 영역(즉, 트리오드(triode)영역)에서 동작한다. 이 제1입력단의 기본적인 트랜스콘덕턴스(g_m)는 트랜지스터(108)의 트랜스콘덕턴스에 의해 세트된다. 완전히 밸런스된 구조에서, 출력단(106)으로 제공된 전류 I_P와 전류 I_N의 결과는 아래의 식으로부터 계산될 수 있다.

I_P-I_N=-g_m×(V_AP-V_AN)

I_P와 I_N은 각 입력쌍으로부터 두개 부분으로 구성된다. 입력쌍(AP와 AN)으로부터, 전류는 바이어스 전류(I)인 것으로 간주될 수 있으며, 이때 트랜지스터(108)를 흐르는 전류는 AP측으로부터 AN측으로 흘러 AN측에 합해진다. 위의 논문에서 알수 있듯이, 이와 같은 트랜스콘덕턴스 트랜지스터는 복수 이용이 가능하다.

전류(I_P, I_N)는, 이와 같이 예시된 경우에 있어서, 전류원(104,105) 및 트랜지스터(113…116)로 구성되는 출력단(106)에 공급된다. 출력단(106)은 전압(BN1과 BN2)에서 바이어스된다. 출력 신호(V_ON, V_OP)는 이 출력단에서 발생된다. 동작에 있어서, 트랜지스터(107)의 게이트상의 보다 큰 플러스 전압 V_AP이 I_P를 저하시키고, 그리고 I_N을 증가시켜서 결과적으로 V_OP가 증가되고 V_ON이 감소된다. 보다 큰 플러스 V_AN은 V_OP를 저하시켜 V_ON을 증가시킨다. 유사한 효과가 전류원(102,103)과 트랜지스터(110,111,112)로 구성된 제2입력단(B)에 인가되는 V_BP와 V_BN의 변화에 따라 나타난다. 도시된 실시예에 있어서, 입력단은 p-채널 트랜지스터로 실현되고, 출력단은 n-채널 트랜지스터를 구현된다. 그러나, 트랜지스터 타입의 다른 조합도 가능하고, 입력 전압의 함수로서 출력 전압에 대응하는 변화가 발생한다.

전형적인 응용에서, 신호 V_AP와 V_AN은 */제1도의 회로에 대한 입력 신호로 간주되나, 이것은 전형적으로 제2도의 콘덴서(23,24)에 결합된 경우 적분기를 실현한다. 신호 BP와 BN은 피드백 신호이고, 그리고 이들 신호는 이 필터의 통과 대역내에서 각각 AP와 AN신호에 대해 위상이 어긋나 있다(out of phase). 이들 두개 입력단의 트랜스콘덕턴스가 같은 경우, V_AP와 V_BN는 거의 동일한 위상 및 크기를 갖는다. 유사하게, V_AN와 V_BP는 거의 동일한 크기와 위상을 갖는다. 예를 들어, 제2도에는 종래 기술의 4차적 필터가 도시되어 있지만, 여기에서, 필터 셀(20,21)의 각각은 제1도에 도시된 회로를 포함한다. 즉, 각 셀은 제1 및 제2트랜스콘덕턴스 입력단과 출력단을 포함한다. 게다가, 콘덴서(22,23,24 및 25)는 저역 필터를 실예로서 하는 경우에 적분을 행한다. 입력 신호(V_in)는 셀(20)의 입력단 AP와 AN에 제공된다는 것을 유의하라. 유사하게, 셀(20)의 출력단 OP와 ON은 셀(21)의 입력단 AP와 AN에 공급된다. 두 셀(20,21)의 입력BP은 셀(21)의 ON출력으로부터 파생되고, 이 BP입력의 위상은 필터의 통과 대역내에서 AP 입력의 위상과 어긋나 있다(out of phase). 두 셀(20,21)의 입력 BN은 셀(21)의 OP 출력단으로부터 파생되고, 이 BN 입력의 위상은 필터의 통과 대내역에서 BP 입력의 위상과 어긋나있다. 그러므로, 두 셀(20,21)의 입력 A은 거의 밸런스되고, 입력 B의 위상에 대하여 위상이 어긋나 있다.

낮은 왜곡으로 인해 제1 및 제2도의 회로는 각 셀에 대한 신호 입력 전압(V_AP-V_AN)이 어느 주어진 값보다 작을 것을 요한다. 한편, 신호 전압은 적당한 신호대 잡음비 특성을 제공하기에 충분할 만큼 높아야 한다. 대부분의 경우에 있어서 최소 및 최대 허용 신호 레벨간의 차를 크게 하는 것, 즉, 회로의 동적 범위를 넓히는 것이 바람직하다. 회로의 동적범위를 넓히는 것은 보다 넓어진 신호 범위를 커버하도록 회로 응답의 선형성을 길게 유지하므로써 가능해진다.

[발명의 개요]

발명자는 개선된 선형성을 갖는 트랜스콘덕턴스 셀을 발명하였다. 셀의 제1입력단의 입력은 서로 거의 동일한 크기와 위상을 갖는다. 이 셀의 제2입력단의 입력도 마찬가지로 서로 거의 동일한 크기와 위상을 갖지만, 제1입력단의 입력에 대해서는 위상이 어긋나 있다. 바이쿼드 필터는 본 발명에 의해 용이하게 구현될 수 있다.

[양호한 실시예의 설명]

이하의 상세한 설명은 개선된 선형성을 갖는 트랜스콘덕턴스 셀 장치에 관한 것이다. 본 발명에 있어서, 제1트랜스콘덕턴스 입력단의 신호 입력은 서로 거의 동일한 위상이 되도록 구성된다. 그리고 제2트랜스콘덕턴스 입력단의 신호 입력도 서로가 거의 동일한 위상(in phase)이 되도록 구성되지만, 제1입력단의 신호 입력에 대해서는 거의 위상이 어긋나도록 구성된다(out-of-phase). 전형적인 경우에 제2입력단의 입력은 바이쿼트 필터 장치에서와 같이 프디백 입력이지만, 본 발명의 기술은 다른 용도로서도 사용가능하다.

본 발명의 기술을 실현하기 위해, 제1도의 회로의 입력 신호는 다음과 같이 수정된다; 첫째로, 입력 신호(V_AP, V_AN)는 거의 동일한 위상이 된다. 이것은 이들 입력에 밸런스된(즉, 위상이 어긋남) 신호를 제공하는 종래 기술과 대조적임에 유의하라. 본 명세서에서 사용되는 거의 동일한 위상이다라고 하는 표현은 신호들이 위상관계에서 서로 ±45°범위에서 있다는 것을 의미한다. 둘째로, 제2입력단의 입력 신호(V_BP, V_BN)도 거의 동일한 위상이다. 다시 말해, 이것은 이들 입력에 밸런스된 신호를 제공하는 종래 기술에 대조된다. 한편, 제2입력단에 제공되는 V_BP는 제1신호 입력단에 제공되는 신호 V_AP에 대해서 거의 밸런스된다. 유사하게 제2입력단에 제공되는 신호 V_BN는 제1입력단에 제공되는 신호 V_AN에 대해 거의 밸런스된다. 예를 들어, 이러한 거의 밸런스되는 상태는 V_AP와 V_AN신호들을 수신하는 셀 다음에 있는 필터 셀로부터 V_BP와 V_BN신호들이 파생되기 때문이다. 전형적인 응용에서, 이들 신호가 서로 135°내지 225°의 범위에서 위상이 어긋날 때 이들 신호는 거의 밸런스된것으로 간주한다. 즉, 180°정도 위상차를 보이는 상태에서 ±45°범위내에 있는 것이다.

본 발명의 기술에서는 어느 주어진 입력단의 양쪽 입력이 거의 동일한 위상이 되므로, 트랜지스터(108,111)의 양단간에 나타나는 매우 큰 차분 전압에 기인하는 왜곡은 신호 스윙(signal swing)의 감소로 인하여 저하된다. 또한, 어느 주어진 입력단의 양측이 거의 동일한 위상이 되므로, 트랜지스터(108,111)를 흐르는 전류는 바이어스 전류(I)에 비해서 작게 유지된다. V_AP와 V_AN간의 동위상 관계는 입력단(A)의 트랜지스터(108)에서 공통-모드 트랜스콘덕턴스 변동을 초래하는 것처럼 보일런지 모르나, 입력단(B)의 트랜지스터(111)에서 발생되는 반대의 공통-모드트랜스콘덕턴스 변동으로 이 영향을 상쇄되고, 정확한 트랜스콘덕턴스가 제공된다.

본 발명이 기술은 3극 디바이스가 트랜스콘덕턴스를 정의하는데 사용되는 여러 가지 타입의 연속-시간 필터에 적용될 수 있다. 제3도는 완전히 밸런스된 바이쿼드 필터의 일례를 도시한다. 이 필터의 각 셀(30,31)은 전형적으로 제1도의 구성에 따르지만, 위에서 기술된 본 발명에 따른 입력이 제공되는 한쌍의 트랜스콘덕턴스 입력단을 포함한다. 이 경우에는 위에서 정의된 바와 같은 적정한 위상 관계가 각 셀의 고유 동작에 의해 얻어진다는 것을 알 수 있다. 즉, 전형적으로 각 셀은 비반전 입력(AP, BP)과 출력(OP)간에서 비교적 작은 위상 전이를 생성하고 그리고 반전 입력(AN, BN)과 출력(ON)간에서도 비교적 작은 위상 전이를 생성한다. 전형적으로, 어느 주어진 셀의 입력과 출력간에는 25도 이하의 위상 전이가 생성된다. 본 발명을 실시하는데 있어서는 전형적으로 어느 주어진 바이쿼드 필터의 셀에서 두개의 입력단의 트랜스콘덕턴스가 동일하게 세트된다. 그러므로, 입력단(AP, AN, BP 및 BN)에서의 신호 크기는 대부분의 경우에 바람직하게 거의 같고, 그리고 더욱이 이것은 공통-모드 트랜스콘덕턴스의 변동을 상쇄한다. 이런 이유로, 어느 주어진 입력단의 입력에서 신호 크기가 서로 ±50 퍼센트이내, 바람직하게는 ±25 퍼센트 이내일 것을 권장한다.

제3도에는 바이쿼드 필터만이 도시되어 있지만, 본 발명에 의한 기술은 종속 바이쿼드 필터를 사용하거나, 또는 당해분야에 공지된 도약(Leafrog) 기술에 의해서 보다 고차 필터와 함께 사용될 수 있다. 본 발명은 어떤 필터 셀에 실현될 수 있지만, 예를 들어 동일하지 않는 트랜스콘덕턴스를 갖는 셀을 이용하는 것이 요구되는 어느 필터 셀에서는 실현될 수 없다. 제2도와 제3도에 비반전 입력(AP, BP) 또는 반전 입력(AN, BN)으로서 도시된 입력의 명칭은 관련된 출력(OP, ON)에 대한 바른 대응을 도시하지만, 그렇지 않다면 임의로 명명될 수 있다. 본 발명의 저역 필터이외의 필터, 예를 들면 대역 통과 필터를 포함한 필터에 대해 본 발명이 적용될 수 있다는 것은 명백하다. 게다가, 본 발명은 일반적으로 증폭기와 그리고 그의 비필터분야에서의 설계에 적용될 수 있다. 본 발명의 기술을 채용하는 셀의 적어도 몇 개(즉, 2개이상)는 전형적으로 충분히 매치된 특성을 얻기위해 동일한 집적회로상에 실현된다. 그러나, 여러개의 집적 회로와 함께 실현된 여러 가지의 다른 셀 장치도 가능하다.

제1도에서는 각 전류경로에 대해 단일 입력 트랜지스터가 도시되어 있지만, 복수 트랜지스터의 사용이 가능하고, 이들 복수 트랜지스터도 본 발명에 포함된다. 예를 들어, 2-트랜지스터 소스-플라워 입력 회로의 경우에, 입력 트랜지스터는 당해분야의 공지기술에 따라 피드백 트랜지스터를 통해 출력단에 결합된다. 입력 트랜지스터를 구동하기 위한 단위 이득 연산 증폭기의 이용은 공지된 것이며, 또한 본 발명에 포함된다. 위의 실시예는 입력 트랜지스터로서 전계효과형 디바이스 이용을 예시하고 있지만, 바이폴라형 디바이스의 사용도 가능하다. 이 경우에는 트랜스콘덕턴스 트랜지스터는 전계효과일 수 있고, 그 회로는 예를 들어 BICMOS 기술로 단일 집적 회로칩상에 실현된다. 당업자에 있어서는 또 다른 변형이 명백하다.

Claims

제1 및 제2입력단(A, B)과 출력단(106)을 구비하고 있는 회로로서, 상기 각 입력단은 상기 출력단에 결합된 신호 입력 트랜지스터(107,109,110,120)와 직접 연결된 전류원(I)으로 이루어진 제1 및 제2전류경로를 갖고, 각 입력단은 상기 제1 및 제2경로간에 접속되어 제어되는 트랜스콘덕턴스 트랜지스터(108,111)를 갖는 상기 회로에 있어서, 상기 제1입력단의 신호 입력 트랜지스터의 제어 전극과 거의 같은 크기이며 동시에 거의 동위상의 제1 및 제2신호(V_AP, V_AN)를 제공하는 수단을 더 포함하고, 상기 제2입력단의 신호 입력 트랜지스터의 제어 전극과 거의 같은 크기이고 동시에 거의 동위상의 제3 및 제4신호(V_BP, V_BN)를 제공하는 수단을 더 포함하며, 상기 제3 및 제4신호는 상기 제1 및 제2신호에 대해 거의 밸런스된 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제1 및 제2입력단은 필터의 제1셀(30)을 포함하고, 상기 제2 및 제3신호를 제공하는 수단은 상기 필터의 제2셀(31)인 것을 특징으로 하는 회로.
제1셀(30) 및 제2셀(31)를 갖는 바이쿼드 필터를 포함하는 집적회로로서, 각 셀은 제1 및 제2비반전 입력(AP, BP)과, 제1 및 제2반전 입력(AN, BN)과, 1개의 비반전 출력(OP) 및 1개의 반전출력(ON)을 갖고, 상기 제1 및 제2셀의 제2비반전 입력(BP)은 상기 제2셀의 반전 출력(ON)에 연결되고, 상기 제2셀의 제1비반전 입력(AP)은 상기 제1셀의 비반전 출력(OP)에 연결되는 집적회로에 있어서, 상기 제2셀의 제2반전 입력(BN)은 상기 제1셀의 반전 출력(BN)에 연결되고, 상기 제1 및 제2셀의 제1반전 입력(AN)은 상기 제2셀의 비반전 출력(OP)에 연결되는 것을 특징으로 하는 집적회로.
제3항에 있어서, 상기 제1셀의 제1비반전 입력(AP)과 제2반전 입력(BN)에 거의 밸런스된 입력 신호를 제공하기 위해 제1셀에 상기 신호를 제공하는 수단을 더 포함하는 것을 특징으로 하는 집적 회로.
제1셀(30)과 제2셀(31)을 갖는 바이쿼드 필터를 포함하는 집적회로로서, 각 셀은 제1입력단(A)과 제2입력단(B) 및 1개의 출력단(106)을 포함하고, 상기 각 입력단은 제1 및 제2전류경로를 갖고, 각 전류경로는 상기 출력단에 결합된 신호 입력 트랜지스터(107,109,110,112)와 직렬로 연결된 전류원(100,101,102,103)을 포함하며, 상기 제1 및 제2전류경로간에 접속되어 제어되는 트랜스콘덕턴스 트랜지스터(108,111)을 갖고, 상기 출력단은 제1 및 제2출력(OP,OP)을 제공하며, 상기 제2셀(31)의 제1입력단(A)의 제1전류경로의 신호 입력 트랜지스터(107)의 제어 전극은 상기 제1셀(30)의 제1출력(OP)에 연결되고, 상기 제1셀(30)의 제2입력단(B)의 제1전류경로의 신호 입력 트랜지스터(110)의 제어 전극과, 상기 제2셀(31)의 제2입력단(B)의 제1전류경로의 신호 입력 트랜지스터(110)의 제어전극의 양쪽은 상기 제2셀(31)의 제2출력(ON)에 연결되는 집적회로에 있어서, 상기 제1셀의 제1입력단의 제2전류경로의 신호 입력 트랜지스터(109)의 제어 전극과, 상기 제2셀의 제1입력단의 제2전류경로의 신호 입력 트랜지스터(109)의 제어 전극의 양쪽은 상기 제2셀의 제1출력(OP)에 연결되고, 상기 제2셀의 제2입력단의 제2전류경로의 신호 입력 트랜지스터(112)의 제어 전극이 상기 제1셀의 제2출력(ON)에 연결되는 것을 특징으로 하는 집적회로.
제5항에 있어서, 제1입력단의 제1전류경로와, 제2입력단의 제2전류경로의 신호 입력 트랜지스터의 제어 전극에 거의 밸런스된 입력 신호를 제공하기 위해 상기 제1셀에 상기 신호를 제공하기 위한 수단을 더 포함하는 것을 특징으로 하는 집적회로.