JP2710715B2 - コンパレータ - Google Patents
コンパレータInfo
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- JP2710715B2 JP2710715B2 JP3241536A JP24153691A JP2710715B2 JP 2710715 B2 JP2710715 B2 JP 2710715B2 JP 3241536 A JP3241536 A JP 3241536A JP 24153691 A JP24153691 A JP 24153691A JP 2710715 B2 JP2710715 B2 JP 2710715B2
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- switch
- voltage
- operational amplifier
- input terminal
- input
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コンパレータ、特にオ
フセット電圧の補償機能を有するコンパレータに関す
る。一般に、コンパレータに使用されるオペアンプは、
特性の揃ったトランジスタ対からなる差動増幅回路によ
って構成される。しかし、完全に特性の揃ったトランジ
スタ対を作ることはきわめて困難であることから、特性
のばらつきに起因したオフセット電圧の発生が避けられ
ない。オフセット電圧は、オペアンプの入力をゼロとし
たときに出力に現れる電圧であり、通常は、入力に換算
した値（ＶOS）で表現される。すなわち、ＶOSに相当す
る電圧が、オペアンプの入力端子に直列に入ったことに
相当する。したがって、正規の入力電圧がこのＶOSの分
だけ増減され、コンパレータ動作（比較動作）が不正確
になるから、特に高精度なコンパレータを構成しようと
する場合に、オフセット電圧の補償は欠かせない。
フセット電圧の補償機能を有するコンパレータに関す
る。一般に、コンパレータに使用されるオペアンプは、
特性の揃ったトランジスタ対からなる差動増幅回路によ
って構成される。しかし、完全に特性の揃ったトランジ
スタ対を作ることはきわめて困難であることから、特性
のばらつきに起因したオフセット電圧の発生が避けられ
ない。オフセット電圧は、オペアンプの入力をゼロとし
たときに出力に現れる電圧であり、通常は、入力に換算
した値（ＶOS）で表現される。すなわち、ＶOSに相当す
る電圧が、オペアンプの入力端子に直列に入ったことに
相当する。したがって、正規の入力電圧がこのＶOSの分
だけ増減され、コンパレータ動作（比較動作）が不正確
になるから、特に高精度なコンパレータを構成しようと
する場合に、オフセット電圧の補償は欠かせない。
【０００２】
【従来の技術】［第１の従来例］図７において、１０は
第１の入力電圧ＶIN1と所定の定電圧（０Ｖ）とを切り
換えるスイッチ、１１は第２の入力電圧ＶIN2と所定の
定電圧とを切り換えるスイッチであり、図示のスイッチ
位置（定電圧の選択位置）をオフとすると、これら２個
のスイッチ１０、１１は、タイミング信号φ1の論理１
期間でオン、論理０期間でオフする。スイッチ１０、１
１がオンすると、オペアンプ１２の反転入力端子（−）
にＶIN1が加えられるとともに、非反転入力端子（＋）
に、加算回路１３を通してＶIN2＋αなる電圧が与えら
れる。なお、Ｆ／Ｆはオペアンプ１２の出力論理に従っ
てセット／リセットされるフリップフロップである。
第１の入力電圧ＶIN1と所定の定電圧（０Ｖ）とを切り
換えるスイッチ、１１は第２の入力電圧ＶIN2と所定の
定電圧とを切り換えるスイッチであり、図示のスイッチ
位置（定電圧の選択位置）をオフとすると、これら２個
のスイッチ１０、１１は、タイミング信号φ1の論理１
期間でオン、論理０期間でオフする。スイッチ１０、１
１がオンすると、オペアンプ１２の反転入力端子（−）
にＶIN1が加えられるとともに、非反転入力端子（＋）
に、加算回路１３を通してＶIN2＋αなる電圧が与えら
れる。なお、Ｆ／Ｆはオペアンプ１２の出力論理に従っ
てセット／リセットされるフリップフロップである。
【０００３】ここで、「α」は公知のオートゼロ回路
（略号Ａ／Ｚ）１４によって作られる電圧であり、オー
トゼロ回路１４は、図８（ａ）（ｂ）に示すように、２
値論理のディジタル入力（論理１または論理０）に従っ
て増減する可変のアナログ電圧「α」（論理０で増大、
論理１で減少）を設定し、ディジタル入力として、オペ
アンプ１２の出力論理が用いられる。
（略号Ａ／Ｚ）１４によって作られる電圧であり、オー
トゼロ回路１４は、図８（ａ）（ｂ）に示すように、２
値論理のディジタル入力（論理１または論理０）に従っ
て増減する可変のアナログ電圧「α」（論理０で増大、
論理１で減少）を設定し、ディジタル入力として、オペ
アンプ１２の出力論理が用いられる。
【０００４】このような構成において、オートゼロ回路
１４を、タイミング信号φ1の論理０期間、すなわちス
イッチ１０、１１が図示位置（オフ）にあるときに動作
させると、アナログ電圧「α」がオペアンプ１２のオフ
セット電圧に応じた大きさに設定される。したがって、
φ1が論理１にあるとき（比較動作期間）のＶIN2を
「α」によって補正でき、オフセット電圧を打ち消す
（ＶOS−α＝０）ことができる。 ［第２の従来例］図９において、２１は第１の入力電圧
ＶIN1と第２の入力電圧ＶIN2とを切り換えるスイッチ、
２２はオペアンプ２３の入出力端子間をショートするス
イッチであり、スイッチ２１とオペアンプ２３の反転入
力（−）の間に容量２４が接続されている。なお、Ｆ／
Ｆはオペアンプ２３の出力論理に従ってセット／リセッ
トされるフリップフロップである。
１４を、タイミング信号φ1の論理０期間、すなわちス
イッチ１０、１１が図示位置（オフ）にあるときに動作
させると、アナログ電圧「α」がオペアンプ１２のオフ
セット電圧に応じた大きさに設定される。したがって、
φ1が論理１にあるとき（比較動作期間）のＶIN2を
「α」によって補正でき、オフセット電圧を打ち消す
（ＶOS−α＝０）ことができる。 ［第２の従来例］図９において、２１は第１の入力電圧
ＶIN1と第２の入力電圧ＶIN2とを切り換えるスイッチ、
２２はオペアンプ２３の入出力端子間をショートするス
イッチであり、スイッチ２１とオペアンプ２３の反転入
力（−）の間に容量２４が接続されている。なお、Ｆ／
Ｆはオペアンプ２３の出力論理に従ってセット／リセッ
トされるフリップフロップである。
【０００５】このような構成において、（１）スイッチ
２１をＶIN1選択にするとともに、スイッチ２２をショ
ートすると、容量２４には第１の入力電圧ＶIN1とオフ
セット電圧ΣＶOSの合計が蓄積される。蓄積電荷（ＶＡ
(1)）は、次式で与えられる。 ＶＡ(1)＝−（ＶIN1＋ΣＶOS） …… 但し、負符号はオペアンプの反転動作を表し、またΣＶ
OSは、オペアンプ２３のオフセット電圧ＶOS(OP)にスイ
ッチ２２のクロック漏れに伴うオフセット電圧ＶOS(SW)
（後に詳述する）を加えた電圧（ΣＶOS＝ＶOS(OP)＋Ｖ
OS(SW)）である。
２１をＶIN1選択にするとともに、スイッチ２２をショ
ートすると、容量２４には第１の入力電圧ＶIN1とオフ
セット電圧ΣＶOSの合計が蓄積される。蓄積電荷（ＶＡ
(1)）は、次式で与えられる。 ＶＡ(1)＝−（ＶIN1＋ΣＶOS） …… 但し、負符号はオペアンプの反転動作を表し、またΣＶ
OSは、オペアンプ２３のオフセット電圧ＶOS(OP)にスイ
ッチ２２のクロック漏れに伴うオフセット電圧ＶOS(SW)
（後に詳述する）を加えた電圧（ΣＶOS＝ＶOS(OP)＋Ｖ
OS(SW)）である。
【０００６】次いで、（２）スイッチ２１をＶIN2選択
にするとともに、スイッチ２２を開放すると、容量２４
に蓄積された電荷が、次式に示すように、ＶIN2とＶ
IN1の関係に応じて変化する。 ＶＡ(2)＝ＶIN2−ＶIN1＋ＶＡ(1) ＝ＶIN2−ＶIN1−（ＶIN1＋ΣＶOS） ＝ＶIN2−２×ＶIN1−ΣＶOS …… ここで、スイッチ２２のクロック漏れに伴うオフセット
電圧ＶOS(SW)を０Ｖ、すなわちΣＶOS＝ＶOS(OP)と考え
ると、上式は、次式’のようになる。
にするとともに、スイッチ２２を開放すると、容量２４
に蓄積された電荷が、次式に示すように、ＶIN2とＶ
IN1の関係に応じて変化する。 ＶＡ(2)＝ＶIN2−ＶIN1＋ＶＡ(1) ＝ＶIN2−ＶIN1−（ＶIN1＋ΣＶOS） ＝ＶIN2−２×ＶIN1−ΣＶOS …… ここで、スイッチ２２のクロック漏れに伴うオフセット
電圧ＶOS(SW)を０Ｖ、すなわちΣＶOS＝ＶOS(OP)と考え
ると、上式は、次式’のようになる。
【０００７】 ＶＡ(2)＝ＶIN2−２×ＶIN1−ＶOS(OP) ……’ ＶＡ(2)が、オペアンプ２３の非反転入力端子（＋）の
電圧（ここでは０Ｖ）よりも大きければ、オペアンプ２
３から論理０が出力される。すなわち、ＶIN1を２倍し
たものとＶIN2との比較結果からオフセット電圧分（Ｖ
OS(OP)）が取り除かれ、ＶＡ(2)が求められる。
電圧（ここでは０Ｖ）よりも大きければ、オペアンプ２
３から論理０が出力される。すなわち、ＶIN1を２倍し
たものとＶIN2との比較結果からオフセット電圧分（Ｖ
OS(OP)）が取り除かれ、ＶＡ(2)が求められる。
【０００８】
【発明が解決しようとする課題】しかしながら、前記第
１の従来例にあっては、加算回路１３を必要とするため
に回路が大規模化するといった問題点があり、また、前
記第２の従来例にあっては、スイッチ２２のクロック漏
れに伴うオフセット電圧ＶOS(SW)の補償ができないとい
った問題点がある。
１の従来例にあっては、加算回路１３を必要とするため
に回路が大規模化するといった問題点があり、また、前
記第２の従来例にあっては、スイッチ２２のクロック漏
れに伴うオフセット電圧ＶOS(SW)の補償ができないとい
った問題点がある。
【０００９】ここで、オフセット電圧ＶOS(SW)は、スイ
ッチ２２にＭＯＳ（metal oxide semiconductor）トラ
ンジスタを用いた際に発生する問題である。スイッチ素
子として動作するＭＯＳトランジスタは、ゲートに電圧
を加えるとソース−ドレイン間が導通（オン）し、電圧
を取り除くとソース−ドレイン間が開放（オフ）する
が、オンからオフに移行した直後においては、ソースと
ドレイン間に僅かな電位差を生じることがあり、この電
位差に応じたオフセット電圧ＶOS(SW)が発生する。これ
は、主にソース領域とドレイン領域の拡散濃度のバラツ
キによるものである。そこで、本発明は、回路規模の増
大を招くことなく、オペアンプのオフセット電圧とクロ
ック漏れに伴うオフセット電圧の影響を抑制することを
目的とする。
ッチ２２にＭＯＳ（metal oxide semiconductor）トラ
ンジスタを用いた際に発生する問題である。スイッチ素
子として動作するＭＯＳトランジスタは、ゲートに電圧
を加えるとソース−ドレイン間が導通（オン）し、電圧
を取り除くとソース−ドレイン間が開放（オフ）する
が、オンからオフに移行した直後においては、ソースと
ドレイン間に僅かな電位差を生じることがあり、この電
位差に応じたオフセット電圧ＶOS(SW)が発生する。これ
は、主にソース領域とドレイン領域の拡散濃度のバラツ
キによるものである。そこで、本発明は、回路規模の増
大を招くことなく、オペアンプのオフセット電圧とクロ
ック漏れに伴うオフセット電圧の影響を抑制することを
目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、上記目的を達成するためその原理図を図１に示すよ
うに、信号入力端子３０とオペアンプ３１の入力端子３
２との間に介在する容量３３と、前記信号入力端子３０
を第１の入力電圧ＶIN1、第２の入力電圧ＶIN2または所
定の定電圧（例えば０Ｖ）の何れかに接続する第１のス
イッチ３４と、前記オペアンプ３１の入出力端子３２、
３５間をショートする第２のスイッチ３６と、前記オペ
アンプ３１の基準入力端子３７を所定の定電圧（例えば
０Ｖ）または所定の可変電圧αの何れかに接続する第３
のスイッチ３８と、前記第１のスイッチ３４が所定の定
電圧を選択し、かつ前記第２のスイッチ３６がショート
している間の前記オペアンプ３１の出力論理に応じた大
きさの可変電圧αを発生するオートゼロ回路３９と、を
備えたことを特徴とする。
は、上記目的を達成するためその原理図を図１に示すよ
うに、信号入力端子３０とオペアンプ３１の入力端子３
２との間に介在する容量３３と、前記信号入力端子３０
を第１の入力電圧ＶIN1、第２の入力電圧ＶIN2または所
定の定電圧（例えば０Ｖ）の何れかに接続する第１のス
イッチ３４と、前記オペアンプ３１の入出力端子３２、
３５間をショートする第２のスイッチ３６と、前記オペ
アンプ３１の基準入力端子３７を所定の定電圧（例えば
０Ｖ）または所定の可変電圧αの何れかに接続する第３
のスイッチ３８と、前記第１のスイッチ３４が所定の定
電圧を選択し、かつ前記第２のスイッチ３６がショート
している間の前記オペアンプ３１の出力論理に応じた大
きさの可変電圧αを発生するオートゼロ回路３９と、を
備えたことを特徴とする。
【００１１】請求項２に記載の発明は、上記目的を達成
するためその原理図を図２に示すように、所定の定電圧
（例えば０Ｖ）とオペアンプ４０の入力端子４１との間
に介在する容量４２と、信号入力端子４３とオペアンプ
４０の基準入力端子４４との間に介在する増幅度が１よ
り大きい可変増幅回路４５と、前記信号入力端子４３を
第１の入力電圧ＶIN1または第２の入力電圧ＶIN2の何れ
かに接続する第１のスイッチ４６と、オペアンプ４０の
入出力端子４１、４７間をショートする第２のスイッチ
４８と、を備えたことを特徴とする。
するためその原理図を図２に示すように、所定の定電圧
（例えば０Ｖ）とオペアンプ４０の入力端子４１との間
に介在する容量４２と、信号入力端子４３とオペアンプ
４０の基準入力端子４４との間に介在する増幅度が１よ
り大きい可変増幅回路４５と、前記信号入力端子４３を
第１の入力電圧ＶIN1または第２の入力電圧ＶIN2の何れ
かに接続する第１のスイッチ４６と、オペアンプ４０の
入出力端子４１、４７間をショートする第２のスイッチ
４８と、を備えたことを特徴とする。
【００１２】
【作用】請求項１記載の発明では、第１のスイッチ３４
が所定の定電圧を選択し、かつ第２のスイッチ３６がシ
ョートすると、オフセット電圧ΣＶOSに応じた電荷が容
量３３に蓄積され、この電荷とそのときの可変電圧αの
大小関係によってオペアンプ３１の出力論理が決定され
る。そして、オペアンプ３１の出力論理が１から０また
は０から１へと遷移するように、言い替えればΣＶOSを
打ち消すように、可変電圧αが調節される。したがっ
て、ＶOS(OP)は勿論のこと、ＶOS(SW)をも補償して精度
の良い比較動作を行わせることができ、しかも、加算回
路を不要にして回路規模の増大を回避できる。
が所定の定電圧を選択し、かつ第２のスイッチ３６がシ
ョートすると、オフセット電圧ΣＶOSに応じた電荷が容
量３３に蓄積され、この電荷とそのときの可変電圧αの
大小関係によってオペアンプ３１の出力論理が決定され
る。そして、オペアンプ３１の出力論理が１から０また
は０から１へと遷移するように、言い替えればΣＶOSを
打ち消すように、可変電圧αが調節される。したがっ
て、ＶOS(OP)は勿論のこと、ＶOS(SW)をも補償して精度
の良い比較動作を行わせることができ、しかも、加算回
路を不要にして回路規模の増大を回避できる。
【００１３】請求項２記載の発明では、まず、所定の増
幅度で増幅されたＶIN1が容量に蓄積され、次いで、こ
のＶIN1と同じ増幅度で増幅されたＶIN2が上記ＶIN1と
比較される。ここで、上記の増幅度は、ＶIN1とＶIN2だ
けに作用し、オフセット電圧（ＶOS(OP)＋ＶOS(SW)）に
は作用しない。したがって、ＶIN1とＶIN2に占めるオフ
セット電圧の割合が増幅度に反比例して減少し、Ｖ
OS(OP)とＶOS(SW)の影響が抑制される。
幅度で増幅されたＶIN1が容量に蓄積され、次いで、こ
のＶIN1と同じ増幅度で増幅されたＶIN2が上記ＶIN1と
比較される。ここで、上記の増幅度は、ＶIN1とＶIN2だ
けに作用し、オフセット電圧（ＶOS(OP)＋ＶOS(SW)）に
は作用しない。したがって、ＶIN1とＶIN2に占めるオフ
セット電圧の割合が増幅度に反比例して減少し、Ｖ
OS(OP)とＶOS(SW)の影響が抑制される。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３、図４は請求項１に記載の発明に係るコンパ
レータの一実施例を示す図である。まず、構成を説明す
る。図３において、５０は、信号入力端子５１とオペア
ンプ５２の入力端子５３との間に介在する容量、５４は
第１のスイッチ、５５は第２のスイッチ、５６は第３の
スイッチである。第１のスイッチ５４は、信号入力端子
５１を第１の入力電圧ＶIN1、第２の入力電圧ＶIN2また
は所定の定電圧（例えば０Ｖ）の何れかに接続し、また
第２のスイッチ５５は、オペアンプ５２の入出力端子５
３、５７間をショートし、さらに第３のスイッチ５６
は、オペアンプ５２の基準入力端子５８を所定の定電圧
（例えば０Ｖ）または所定の可変電圧「α」の何れかに
接続するものである。
する。図３、図４は請求項１に記載の発明に係るコンパ
レータの一実施例を示す図である。まず、構成を説明す
る。図３において、５０は、信号入力端子５１とオペア
ンプ５２の入力端子５３との間に介在する容量、５４は
第１のスイッチ、５５は第２のスイッチ、５６は第３の
スイッチである。第１のスイッチ５４は、信号入力端子
５１を第１の入力電圧ＶIN1、第２の入力電圧ＶIN2また
は所定の定電圧（例えば０Ｖ）の何れかに接続し、また
第２のスイッチ５５は、オペアンプ５２の入出力端子５
３、５７間をショートし、さらに第３のスイッチ５６
は、オペアンプ５２の基準入力端子５８を所定の定電圧
（例えば０Ｖ）または所定の可変電圧「α」の何れかに
接続するものである。
【００１５】ここで、第１から第３までのスイッチ５
４、５５および５６は、図４にそのタイミングチャート
を示すように、４種類のタイミング信号φ0、φ1、φ2
およびφ3に同期して、次のようにオン／オフ動作し、
または切り換え動作を行う。φ0の論理１期間： 第２のスイッチ５５→ショート（オン） 第３のスイッチ５６→所定の定電圧を選択φ0の論理０期間： 第２のスイッチ５５→開放（オフ） 第３のスイッチ５６→可変電圧αを選択φ1の論理１期間： 第１のスイッチ５４→ＶIN1を選択φ2の論理１期間： 第１のスイッチ５４→ＶIN2を選択φ3の論理１期間： 第１のスイッチ５４→所定の定電圧を選択 一方、５９はオートゼロ回路であり、オートゼロ回路５
９は、第１のスイッチ５４が所定の定電圧を選択し、か
つ第２のスイッチ５５がショートしている間のオペアン
プ５２の出力論理をφ3のタイミングで取込むととも
に、その出力論理に応じた大きさの可変電圧「α」を発
生するものである（図８参照）。なお、Ｆ／Ｆはオペア
ンプ５２の出力論理に従ってセット／リセットされるフ
リップフロップである。
４、５５および５６は、図４にそのタイミングチャート
を示すように、４種類のタイミング信号φ0、φ1、φ2
およびφ3に同期して、次のようにオン／オフ動作し、
または切り換え動作を行う。φ0の論理１期間： 第２のスイッチ５５→ショート（オン） 第３のスイッチ５６→所定の定電圧を選択φ0の論理０期間： 第２のスイッチ５５→開放（オフ） 第３のスイッチ５６→可変電圧αを選択φ1の論理１期間： 第１のスイッチ５４→ＶIN1を選択φ2の論理１期間： 第１のスイッチ５４→ＶIN2を選択φ3の論理１期間： 第１のスイッチ５４→所定の定電圧を選択 一方、５９はオートゼロ回路であり、オートゼロ回路５
９は、第１のスイッチ５４が所定の定電圧を選択し、か
つ第２のスイッチ５５がショートしている間のオペアン
プ５２の出力論理をφ3のタイミングで取込むととも
に、その出力論理に応じた大きさの可変電圧「α」を発
生するものである（図８参照）。なお、Ｆ／Ｆはオペア
ンプ５２の出力論理に従ってセット／リセットされるフ
リップフロップである。
【００１６】次に、作用を説明する。ここでは、説明の
簡単化のために、ＶIN1を＋０．１Ｖ、ＶIN2を＋０．２
Ｖ、所定の定電圧を０Ｖとし、さらに、オペアンプ５２
のオフセット電圧ＶOS(OP)を＋０．４Ｖ、第２のスイッ
チ５５のクロック漏れに伴うオフセット電圧ＶOS(SW)を
＋０．０１Ｖとする。 （ａ） φ0、φ1、φ2およびφ3が、それぞれ論理１、
１、０、０で並ぶ期間（イ）において、容量５０には、
ＶIN1＋ＶOS(OP)＋ＶOS(SW)、すなわち０．１Ｖ＋０．
４Ｖ＋０．０１Ｖ＝０．５１Ｖに相当する電荷が蓄積さ
れる。 （ｂ） φ0、φ1、φ2およびφ3が、それぞれ論理０、
０、１、０で並ぶ期間（ロ）において、容量５０の蓄積
電荷がＶIN2−ＶIN1で変化し、このときのオペアンプ５
２の出力論理は、入力端子５３に与えられた電圧（容量
５０の蓄積電荷に相当）と、基準入力端子５８に与えら
れた電圧（可変電圧α）との比較結果によって決定され
る。 （ｃ） φ0、φ1、φ2およびφ3が、それぞれ論理１、
０、０、１で並ぶ期間（ハ）において、第１のスイッチ
５４が所定の定電圧（０Ｖ）を選択し、第２のスイッチ
５５がショートすると、容量５０には、オフセット電圧
の合計値（ΣＶOS＝ＶOS(OP)＋ＶOS(SW)＝０．４１Ｖ）
に相当する電荷が蓄積される。 （ｄ） φ0、φ1、φ2およびφ3が、それぞれ論理０、
０、０、１で並ぶ期間（ニ）において、容量５０は、上
記の期間（ハ）の値（ΣＶOS）を維持し、オペアンプ５
２は、このΣＶOSとαの比較結果に応じた論理を出力す
る。今、αよりもΣＶOSが大きいと仮定すると、オペア
ンプ５２からは論理０が出力され、オートゼロ回路５９
によってαが増大側に修正される。その結果、αとΣＶ
OSの差がだんだんと詰められて行き、そして、αがΣＶ
OSを上回ると、今度はオペアンプ５２からの出力論理が
反転（０→１）してαが減少側に修正される。すなわ
ち、出力論理の状態遷移に伴って、可変電圧αの値がΣ
ＶOSに一致するように調節される。したがって、オペア
ンプ５２のオフセット電圧ＶOS(OP)や、第２のスイッチ
５５のクロック漏れに伴うオフセット電圧ＶOS(SW)を補
償した基準電圧（可変電圧α）を用いて、以降の比較動
作を行うことができ、比較精度の良いコンパレータを実
現することができる。しかも、加算回路を必要としない
ので、回路規模の増大化を回避できる。
簡単化のために、ＶIN1を＋０．１Ｖ、ＶIN2を＋０．２
Ｖ、所定の定電圧を０Ｖとし、さらに、オペアンプ５２
のオフセット電圧ＶOS(OP)を＋０．４Ｖ、第２のスイッ
チ５５のクロック漏れに伴うオフセット電圧ＶOS(SW)を
＋０．０１Ｖとする。 （ａ） φ0、φ1、φ2およびφ3が、それぞれ論理１、
１、０、０で並ぶ期間（イ）において、容量５０には、
ＶIN1＋ＶOS(OP)＋ＶOS(SW)、すなわち０．１Ｖ＋０．
４Ｖ＋０．０１Ｖ＝０．５１Ｖに相当する電荷が蓄積さ
れる。 （ｂ） φ0、φ1、φ2およびφ3が、それぞれ論理０、
０、１、０で並ぶ期間（ロ）において、容量５０の蓄積
電荷がＶIN2−ＶIN1で変化し、このときのオペアンプ５
２の出力論理は、入力端子５３に与えられた電圧（容量
５０の蓄積電荷に相当）と、基準入力端子５８に与えら
れた電圧（可変電圧α）との比較結果によって決定され
る。 （ｃ） φ0、φ1、φ2およびφ3が、それぞれ論理１、
０、０、１で並ぶ期間（ハ）において、第１のスイッチ
５４が所定の定電圧（０Ｖ）を選択し、第２のスイッチ
５５がショートすると、容量５０には、オフセット電圧
の合計値（ΣＶOS＝ＶOS(OP)＋ＶOS(SW)＝０．４１Ｖ）
に相当する電荷が蓄積される。 （ｄ） φ0、φ1、φ2およびφ3が、それぞれ論理０、
０、０、１で並ぶ期間（ニ）において、容量５０は、上
記の期間（ハ）の値（ΣＶOS）を維持し、オペアンプ５
２は、このΣＶOSとαの比較結果に応じた論理を出力す
る。今、αよりもΣＶOSが大きいと仮定すると、オペア
ンプ５２からは論理０が出力され、オートゼロ回路５９
によってαが増大側に修正される。その結果、αとΣＶ
OSの差がだんだんと詰められて行き、そして、αがΣＶ
OSを上回ると、今度はオペアンプ５２からの出力論理が
反転（０→１）してαが減少側に修正される。すなわ
ち、出力論理の状態遷移に伴って、可変電圧αの値がΣ
ＶOSに一致するように調節される。したがって、オペア
ンプ５２のオフセット電圧ＶOS(OP)や、第２のスイッチ
５５のクロック漏れに伴うオフセット電圧ＶOS(SW)を補
償した基準電圧（可変電圧α）を用いて、以降の比較動
作を行うことができ、比較精度の良いコンパレータを実
現することができる。しかも、加算回路を必要としない
ので、回路規模の増大化を回避できる。
【００１７】図５、図６は請求項２に記載の発明に係る
コンパレータの一実施例を示す図である。まず、構成を
説明する。図５において、６０は所定の定電圧（例えば
０Ｖ）とオペアンプ６１の入力端子６２との間に介在す
る容量（例えば１０ＰＦ）、６３は信号入力端子６４と
オペアンプ６１の基準入力端子６５との間に介在する可
変増幅回路（発明の要旨に記載の可変増幅回路に相
当）、６６は信号入力端子６４を多数の入力電圧ＶIN1
〜ＶINn（ＶIN1を第１の入力電圧、ＶIN2を第２の入力
電圧とする）の何れかに接続する第１のスイッチ群（第
１のスイッチ）、６７はオペアンプ６１の入出力端子６
２、６８間をショートする第２のスイッチである。
コンパレータの一実施例を示す図である。まず、構成を
説明する。図５において、６０は所定の定電圧（例えば
０Ｖ）とオペアンプ６１の入力端子６２との間に介在す
る容量（例えば１０ＰＦ）、６３は信号入力端子６４と
オペアンプ６１の基準入力端子６５との間に介在する可
変増幅回路（発明の要旨に記載の可変増幅回路に相
当）、６６は信号入力端子６４を多数の入力電圧ＶIN1
〜ＶINn（ＶIN1を第１の入力電圧、ＶIN2を第２の入力
電圧とする）の何れかに接続する第１のスイッチ群（第
１のスイッチ）、６７はオペアンプ６１の入出力端子６
２、６８間をショートする第２のスイッチである。
【００１８】ここで、第１のスイッチ群６６は、ＳＷ1
……ＳＷnまでの多数のスイッチからなり、ＳＷ1はタイ
ミング信号φ1に同期してオン／オフし、……ＳＷnはタ
イミング信号φnに同期してオン／オフする。これらの
スイッチＳＷ1……ＳＷnは何れか１個だけがオンするよ
うになっている。可変増幅回路６３は、オペアンプ６３
ａと、入力抵抗Ｒｓ（例えば１ＫΩ）と、複数の直列フ
ィードバック抵抗Ｒｆａ……Ｒｆｃ（例えば４ＫΩ、３
ＫΩ、２ＫΩ）と、複数のスイッチＳＡ……ＳＤと、フ
ィードバック容量Ｃ（例えば５ＰＦ）とからなり、スイ
ッチＳＡ……ＳＤを択一的にオン／オフしてフィードバ
ック抵抗の値を変えることにより、オペアンプ６３ａの
増幅度を可変とするものである。スイッチＳＤをオンと
したときが最大の増幅度、スイッチＳＡをオンとしたと
きが最小の増幅度となる。なお、Ｆ／Ｆはオペアンプ６
１の出力論理に従ってセット／リセットされるフリップ
フロップである。
……ＳＷnまでの多数のスイッチからなり、ＳＷ1はタイ
ミング信号φ1に同期してオン／オフし、……ＳＷnはタ
イミング信号φnに同期してオン／オフする。これらの
スイッチＳＷ1……ＳＷnは何れか１個だけがオンするよ
うになっている。可変増幅回路６３は、オペアンプ６３
ａと、入力抵抗Ｒｓ（例えば１ＫΩ）と、複数の直列フ
ィードバック抵抗Ｒｆａ……Ｒｆｃ（例えば４ＫΩ、３
ＫΩ、２ＫΩ）と、複数のスイッチＳＡ……ＳＤと、フ
ィードバック容量Ｃ（例えば５ＰＦ）とからなり、スイ
ッチＳＡ……ＳＤを択一的にオン／オフしてフィードバ
ック抵抗の値を変えることにより、オペアンプ６３ａの
増幅度を可変とするものである。スイッチＳＤをオンと
したときが最大の増幅度、スイッチＳＡをオンとしたと
きが最小の増幅度となる。なお、Ｆ／Ｆはオペアンプ６
１の出力論理に従ってセット／リセットされるフリップ
フロップである。
【００１９】次に、作用を説明する。図６は本実施例の
タイミングチャートであり、φ1〜φnは各スイッチのオ
ン／オフタイミング信号、φFはＦ／Ｆの取込みタイミ
ング信号である。φ0の論理１期間では、第２のスイッ
チ６７がオンしてオペアンプ６１の入出力６２、６８間
がショートされる。今、φ0とともにφ1が論理１期間に
あるとき、可変増幅回路６３には第１の入力電圧ＶIN1
が与えられ、スイッチＳＡ……ＳＤの択一的なオンによ
って設定された所定の増幅度（例えばＡ倍）で増幅され
る。Ａ×ＶIN1は、オペアンプ６１の基準入力端子６５
に与えられ、オペアンプ６１の出力６８から非反転（こ
こでは増幅度１）で取り出される。出力６８は、第２の
スイッチ６７によって容量６０に接続されており、非反
転出力、すなわちＡ×ＶIN1に応じた電荷が容量６０に
蓄積される。このとき、オペアンプ６１のオフセット電
圧ＶOS(OP)に相当する電荷も容量６０に蓄積され、これ
に加えて、φ 0が論理０に遷移した直後、第２のスイッ
チ６７のクロック漏れに伴うオフセット電圧ＶOS(SW)に
相当する電荷も容量６０に蓄積される。したがって、容
量６０には、Ａ×ＶIN1およびΣＶOSに相当する電荷が
蓄えられる。
タイミングチャートであり、φ1〜φnは各スイッチのオ
ン／オフタイミング信号、φFはＦ／Ｆの取込みタイミ
ング信号である。φ0の論理１期間では、第２のスイッ
チ６７がオンしてオペアンプ６１の入出力６２、６８間
がショートされる。今、φ0とともにφ1が論理１期間に
あるとき、可変増幅回路６３には第１の入力電圧ＶIN1
が与えられ、スイッチＳＡ……ＳＤの択一的なオンによ
って設定された所定の増幅度（例えばＡ倍）で増幅され
る。Ａ×ＶIN1は、オペアンプ６１の基準入力端子６５
に与えられ、オペアンプ６１の出力６８から非反転（こ
こでは増幅度１）で取り出される。出力６８は、第２の
スイッチ６７によって容量６０に接続されており、非反
転出力、すなわちＡ×ＶIN1に応じた電荷が容量６０に
蓄積される。このとき、オペアンプ６１のオフセット電
圧ＶOS(OP)に相当する電荷も容量６０に蓄積され、これ
に加えて、φ 0が論理０に遷移した直後、第２のスイッ
チ６７のクロック漏れに伴うオフセット電圧ＶOS(SW)に
相当する電荷も容量６０に蓄積される。したがって、容
量６０には、Ａ×ＶIN1およびΣＶOSに相当する電荷が
蓄えられる。
【００２０】φ0が論理０に移行し、φ1に代わってφ2
が論理１に変化すると、オペアンプ６１の基準入力端子
６５には、可変増幅回路６３を介して第２の入力電圧Ｖ
IN2が与えられる。このＶIN2は、上記ＶIN1と同じ増幅
度（Ａ倍）が与えられており、オペアンプ６１は、Ａ×
ＶIN2と容量６０に蓄積された電荷とを比較し、その大
小関係を判定して出力６８の論理を決定する。
が論理１に変化すると、オペアンプ６１の基準入力端子
６５には、可変増幅回路６３を介して第２の入力電圧Ｖ
IN2が与えられる。このＶIN2は、上記ＶIN1と同じ増幅
度（Ａ倍）が与えられており、オペアンプ６１は、Ａ×
ＶIN2と容量６０に蓄積された電荷とを比較し、その大
小関係を判定して出力６８の論理を決定する。
【００２１】ここで、可変増幅回路６３の増幅度を１０
倍、可変増幅回路６３のオペアンプ６３ａの入力オフセ
ット電圧（ＶOS(63)）を０．１Ｖ、オペアンプ６１のオ
フセット電圧（ＶOS(OP)）を０．４Ｖ、第２のスイッチ
６７のクロック漏れに伴うオフセット電圧（ＶOS(SW)）
を０．０１Ｖ、第１の入力電圧ＶIN1を０．１Ｖ、ＶI N2
を０．２Ｖと仮定する。
倍、可変増幅回路６３のオペアンプ６３ａの入力オフセ
ット電圧（ＶOS(63)）を０．１Ｖ、オペアンプ６１のオ
フセット電圧（ＶOS(OP)）を０．４Ｖ、第２のスイッチ
６７のクロック漏れに伴うオフセット電圧（ＶOS(SW)）
を０．０１Ｖ、第１の入力電圧ＶIN1を０．１Ｖ、ＶI N2
を０．２Ｖと仮定する。
【００２２】ＶIN1選択時（ＳＷ1がオン）の可変増幅回
路６３の出力ＶOUT1は、次式で与えられる。 ＶOUT1＝増幅度×ＶIN1＋ＶOS(63) ＝１０×０．１Ｖ＋０．１Ｖ＝１．１Ｖ …… オペアンプ６１の基準入力端子６５に加えられたＶOUT1
は、オペアンプ６１の出力６８からオン状態の第２のス
イッチ６７を介して容量６０に与えられ、このときの容
量６０の蓄積電荷ＶCN1は、次式で示される。
路６３の出力ＶOUT1は、次式で与えられる。 ＶOUT1＝増幅度×ＶIN1＋ＶOS(63) ＝１０×０．１Ｖ＋０．１Ｖ＝１．１Ｖ …… オペアンプ６１の基準入力端子６５に加えられたＶOUT1
は、オペアンプ６１の出力６８からオン状態の第２のス
イッチ６７を介して容量６０に与えられ、このときの容
量６０の蓄積電荷ＶCN1は、次式で示される。
【００２３】 ＶCN1＝ＶOUT1＋ＶOS(OP) ＝１．１Ｖ＋０．４Ｖ＝１．５Ｖ …… 第２のスイッチ６７がオフすると、第２のスイッチ６７
のクロック漏れに伴うオフセット電圧ＶOS(SW)が容量６
０に蓄積され、この時点での容量６０の蓄積電荷
ＶCN1’は、次式で与えられる。
のクロック漏れに伴うオフセット電圧ＶOS(SW)が容量６
０に蓄積され、この時点での容量６０の蓄積電荷
ＶCN1’は、次式で与えられる。
【００２４】 ＶCN1’＝ＶCN1＋ＶOS(SW) ＝１．５Ｖ＋０．０１Ｖ＝１．５１Ｖ …… 第２のスイッチ６７がオフしたままで、第１のスイッチ
６６のＳＷ2がオンすると、可変増幅回路６３で１０倍
に増幅されたＶIN2およびＶOS(63)がオペアンプ６１の
基準入力端子６５に与えられる。このときの可変増幅回
路６３の出力Ｖ OUT2は、次式で与えられる。
６６のＳＷ2がオンすると、可変増幅回路６３で１０倍
に増幅されたＶIN2およびＶOS(63)がオペアンプ６１の
基準入力端子６５に与えられる。このときの可変増幅回
路６３の出力Ｖ OUT2は、次式で与えられる。
【００２５】 ＶOUT2＝増幅度×ＶIN2＋ＶOS(63) ＝１０×０．２Ｖ＋０．１Ｖ＝２．１Ｖ …… オペアンプ６１は、入力端子６２と基準入力端子６５の
電圧を比較する。前者は、容量６０に蓄積された電荷、
すなわちＶCN1’（１．５１Ｖ）であり、後者は、Ｖ
OUT2にＶOS(OP)を加えた電圧ＶCN2である。
電圧を比較する。前者は、容量６０に蓄積された電荷、
すなわちＶCN1’（１．５１Ｖ）であり、後者は、Ｖ
OUT2にＶOS(OP)を加えた電圧ＶCN2である。
【００２６】 ＶCN2＝ＶOUT2＋ＶOS(OP) ＝２．１Ｖ＋０．４Ｖ＝２．５Ｖ …… オペアンプ６１は、ＶCN2とＶCN1’を比較し、その比較
結果に応じて出力論理を決定する。すなわち、ＶCN2＝
２．５Ｖ、ＶCN1’＝１．５１Ｖであるから、その差
（ＶCN2−ＶCN1’）が＋０．９９Ｖとなり、論理１が出
力される。
結果に応じて出力論理を決定する。すなわち、ＶCN2＝
２．５Ｖ、ＶCN1’＝１．５１Ｖであるから、その差
（ＶCN2−ＶCN1’）が＋０．９９Ｖとなり、論理１が出
力される。
【００２７】以上のように、本実施例では、可変増幅回
路６３によってＶIN1およびＶIN2を増幅するようにした
ので、ＶOS(OP)やＶOS(SW)の影響を抑制することができ
る。このことは、増幅度を１倍とした場合、すなわち本
実施例を適用しない場合を考えると容易に理解できる。
この場合、 ＶOUT1＝増幅度×ＶIN1＋ＶOS(63) ＝１×０．１Ｖ＋０．１Ｖ＝０．２Ｖ ……’ ＶCN1＝ＶOUT1＋ＶOS(OP) ＝０．２Ｖ＋０．４Ｖ＝０．６Ｖ ……’ ＶCN1’＝ＶCN1＋ＶOS(SW) ＝０．６Ｖ＋０．０１Ｖ＝０．６１Ｖ ……’ ＶOUT2＝増幅度×ＶIN2＋ＶOS(63) ＝１×０．２Ｖ＋０．１Ｖ＝０．３Ｖ ……’ ＶCN2＝ＶOUT2＋ＶOS(OP) ＝０．３Ｖ＋０．４Ｖ＝０．７Ｖ ……’ となって、ＶCN2−ＶCN1’が＋０．０９Ｖもの微小な値
になり、ＶCN2およびＶC N1’に占めるＶOS(OP)の割合が
それぞれ、 （ＶOS(OP)＋ＶOS(SW)）／ＶCN2 ＝（０．４Ｖ＋０．０１Ｖ）／０．７Ｖ＝０．５９ →５９％ （ＶOS(OP)＋ＶOS(SW)）／ＶCN1’ ＝（０．４Ｖ＋０．０１Ｖ）／０．６１Ｖ＝０．６７ →６７％ と相当に大きくなるからである。
路６３によってＶIN1およびＶIN2を増幅するようにした
ので、ＶOS(OP)やＶOS(SW)の影響を抑制することができ
る。このことは、増幅度を１倍とした場合、すなわち本
実施例を適用しない場合を考えると容易に理解できる。
この場合、 ＶOUT1＝増幅度×ＶIN1＋ＶOS(63) ＝１×０．１Ｖ＋０．１Ｖ＝０．２Ｖ ……’ ＶCN1＝ＶOUT1＋ＶOS(OP) ＝０．２Ｖ＋０．４Ｖ＝０．６Ｖ ……’ ＶCN1’＝ＶCN1＋ＶOS(SW) ＝０．６Ｖ＋０．０１Ｖ＝０．６１Ｖ ……’ ＶOUT2＝増幅度×ＶIN2＋ＶOS(63) ＝１×０．２Ｖ＋０．１Ｖ＝０．３Ｖ ……’ ＶCN2＝ＶOUT2＋ＶOS(OP) ＝０．３Ｖ＋０．４Ｖ＝０．７Ｖ ……’ となって、ＶCN2−ＶCN1’が＋０．０９Ｖもの微小な値
になり、ＶCN2およびＶC N1’に占めるＶOS(OP)の割合が
それぞれ、 （ＶOS(OP)＋ＶOS(SW)）／ＶCN2 ＝（０．４Ｖ＋０．０１Ｖ）／０．７Ｖ＝０．５９ →５９％ （ＶOS(OP)＋ＶOS(SW)）／ＶCN1’ ＝（０．４Ｖ＋０．０１Ｖ）／０．６１Ｖ＝０．６７ →６７％ と相当に大きくなるからである。
【００２８】ちなみに、１０倍の増幅度を与えた場合に
はそれぞれ、 （ＶOS(OP)＋ＶOS(SW)）／ＶCN2 ＝（０．４Ｖ＋０．０１Ｖ）／２．５Ｖ＝０．１６ →１６％ （ＶOS(OP)＋ＶOS(SW)）／ＶCN1’ ＝（０．４Ｖ＋０．０１Ｖ）／１．５１Ｖ＝０．２７ →２７％ となり、５９％が１６％に、また６７％が２７％へと低
減され、それだけオフセット電圧の影響を抑制すること
ができる。
はそれぞれ、 （ＶOS(OP)＋ＶOS(SW)）／ＶCN2 ＝（０．４Ｖ＋０．０１Ｖ）／２．５Ｖ＝０．１６ →１６％ （ＶOS(OP)＋ＶOS(SW)）／ＶCN1’ ＝（０．４Ｖ＋０．０１Ｖ）／１．５１Ｖ＝０．２７ →２７％ となり、５９％が１６％に、また６７％が２７％へと低
減され、それだけオフセット電圧の影響を抑制すること
ができる。
【００２９】なお、オフセット電圧の影響は、小さな入
力電圧を扱う際に大きくなるため、可変増幅回路６３の
増幅度を入力電圧のレベルに応じて自動設定するように
してもよい。
力電圧を扱う際に大きくなるため、可変増幅回路６３の
増幅度を入力電圧のレベルに応じて自動設定するように
してもよい。
【００３０】
【発明の効果】本発明によれば、加算回路を不要にして
回路規模の増大を回避できるとともに、オペアンプのオ
フセット電圧およびクロック漏れに伴うオフセット電圧
の影響を抑制することができる。
回路規模の増大を回避できるとともに、オペアンプのオ
フセット電圧およびクロック漏れに伴うオフセット電圧
の影響を抑制することができる。
【図１】請求項１記載の発明の原理図である。
【図２】請求項２記載の発明の原理図である。
【図３】請求項１記載の発明に係る一実施例の構成図で
ある。
ある。
【図４】請求項１記載の発明に係る一実施例のタイミン
グチャートである。
グチャートである。
【図５】請求項２記載の発明に係る一実施例の構成図で
ある。
ある。
【図６】請求項２記載の発明に係る一実施例のタイミン
グチャートである。
グチャートである。
【図７】第１の従来例の構成図およびタイミングチャー
トである。
トである。
【図８】オートゼロ回路のシンボル図およびタイミング
チャートである。
チャートである。
【図９】第２の従来例の構成図およびタイミングチャー
トである。
トである。
ＶIN1：第１の入力電圧 ＶIN2：第２の入力電圧 α ：可変電圧 ３０ ：信号入力端子 ３１ ：オペアンプ ３２ ：入力端子 ３３ ：容量 ３４ ：第１のスイッチ ３５ ：出力端子 ３６ ：第２のスイッチ ３７ ：基準入力端子 ３８ ：第３のスイッチ ３９ ：オートゼロ回路 ４０ ：オペアンプ ４１ ：入力端子 ４２ ：容量 ４３ ：信号入力端子 ４４ ：基準入力端子 ４５ ：可変増幅回路 ４６ ：第１のスイッチ ４７ ：出力端子 ４８ ：第２のスイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−156532（ＪＰ，Ａ) 特開 昭58−151121（ＪＰ，Ａ) 特開 昭60−142613（ＪＰ，Ａ) 特開 昭63−36157（ＪＰ，Ａ) 特開 昭63−177609（ＪＰ，Ａ)
Claims (2)
- 【請求項１】信号入力端子とオペアンプの入力端子との
間に介在する容量と、 前記信号入力端子を第１の入力電圧、第２の入力電圧ま
たは所定の定電圧の何れかに接続する第１のスイッチ
と、 前記オペアンプの入出力端子間をショートする第２のス
イッチと、 前記オペアンプの基準入力端子を所定の定電圧または所
定の可変電圧の何れかに接続する第３のスイッチと、 前記第１のスイッチが所定の定電圧を選択し、かつ前記
第２のスイッチがショートしている間の前記オペアンプ
の出力論理に応じた大きさの可変電圧を発生するオート
ゼロ回路と、を備えたことを特徴とするコンパレータ。 - 【請求項２】所定の定電圧とオペアンプの入力端子との
間に介在する容量と、 信号入力端子とオペアンプの基準入力端子との間に介在
する増幅度が１より大きい可変増幅回路と、 前記信号入力端子を第１の入力電圧または第２の入力電
圧の何れかに接続する第１のスイッチと、 オペアンプの入出力端子間をショートする第２のスイッ
チと、を備えたことを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241536A JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241536A JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583095A JPH0583095A (ja) | 1993-04-02 |
| JP2710715B2 true JP2710715B2 (ja) | 1998-02-10 |
Family
ID=17075816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241536A Expired - Lifetime JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710715B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19653189C2 (de) * | 1996-12-19 | 1999-04-15 | Sgs Thomson Microelectronics | Analogsignal-Rechtecksignal-Umformvorrichtung mit Offset-Kompensation |
| JP4535537B2 (ja) * | 1999-10-27 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
| JP4542633B2 (ja) * | 1998-05-11 | 2010-09-15 | 東芝モバイルディスプレイ株式会社 | 負荷駆動回路および液晶表示装置 |
| JP6317568B2 (ja) | 2013-11-15 | 2018-04-25 | キヤノン株式会社 | 比較回路およびそれを用いた撮像素子並びに比較回路の制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028558A (en) * | 1976-06-21 | 1977-06-07 | International Business Machines Corporation | High accuracy MOS comparator |
| JPS58151121A (ja) * | 1982-03-03 | 1983-09-08 | Toshiba Corp | パルス信号変換回路 |
| JPS60142613A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 波形整形回路 |
| JPS6336157A (ja) * | 1986-07-30 | 1988-02-16 | Nec Corp | 比較回路 |
| JPS63177609A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Ltd | 電圧比較器 |
-
1991
- 1991-09-20 JP JP3241536A patent/JP2710715B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583095A (ja) | 1993-04-02 |
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