JP2710715B2 - コンパレータ - Google Patents
コンパレータInfo
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Description
フセット電圧の補償機能を有するコンパレータに関す
る。一般に、コンパレータに使用されるオペアンプは、
特性の揃ったトランジスタ対からなる差動増幅回路によ
って構成される。しかし、完全に特性の揃ったトランジ
スタ対を作ることはきわめて困難であることから、特性
のばらつきに起因したオフセット電圧の発生が避けられ
ない。オフセット電圧は、オペアンプの入力をゼロとし
たときに出力に現れる電圧であり、通常は、入力に換算
した値(VOS)で表現される。すなわち、VOSに相当す
る電圧が、オペアンプの入力端子に直列に入ったことに
相当する。したがって、正規の入力電圧がこのVOSの分
だけ増減され、コンパレータ動作(比較動作)が不正確
になるから、特に高精度なコンパレータを構成しようと
する場合に、オフセット電圧の補償は欠かせない。
第1の入力電圧VIN1と所定の定電圧(0V)とを切り
換えるスイッチ、11は第2の入力電圧VIN2と所定の
定電圧とを切り換えるスイッチであり、図示のスイッチ
位置(定電圧の選択位置)をオフとすると、これら2個
のスイッチ10、11は、タイミング信号φ1の論理1
期間でオン、論理0期間でオフする。スイッチ10、1
1がオンすると、オペアンプ12の反転入力端子(−)
にVIN1が加えられるとともに、非反転入力端子(+)
に、加算回路13を通してVIN2+αなる電圧が与えら
れる。なお、F/Fはオペアンプ12の出力論理に従っ
てセット/リセットされるフリップフロップである。
(略号A/Z)14によって作られる電圧であり、オー
トゼロ回路14は、図8(a)(b)に示すように、2
値論理のディジタル入力(論理1または論理0)に従っ
て増減する可変のアナログ電圧「α」(論理0で増大、
論理1で減少)を設定し、ディジタル入力として、オペ
アンプ12の出力論理が用いられる。
14を、タイミング信号φ1の論理0期間、すなわちス
イッチ10、11が図示位置(オフ)にあるときに動作
させると、アナログ電圧「α」がオペアンプ12のオフ
セット電圧に応じた大きさに設定される。したがって、
φ1が論理1にあるとき(比較動作期間)のVIN2を
「α」によって補正でき、オフセット電圧を打ち消す
(VOS−α=0)ことができる。 [第2の従来例]図9において、21は第1の入力電圧
VIN1と第2の入力電圧VIN2とを切り換えるスイッチ、
22はオペアンプ23の入出力端子間をショートするス
イッチであり、スイッチ21とオペアンプ23の反転入
力(−)の間に容量24が接続されている。なお、F/
Fはオペアンプ23の出力論理に従ってセット/リセッ
トされるフリップフロップである。
21をVIN1選択にするとともに、スイッチ22をショ
ートすると、容量24には第1の入力電圧VIN1とオフ
セット電圧ΣVOSの合計が蓄積される。蓄積電荷(VA
(1))は、次式で与えられる。 VA(1)=−(VIN1+ΣVOS) …… 但し、負符号はオペアンプの反転動作を表し、またΣV
OSは、オペアンプ23のオフセット電圧VOS(OP)にスイ
ッチ22のクロック漏れに伴うオフセット電圧VOS(SW)
(後に詳述する)を加えた電圧(ΣVOS=VOS(OP)+V
OS(SW))である。
にするとともに、スイッチ22を開放すると、容量24
に蓄積された電荷が、次式に示すように、VIN2とV
IN1の関係に応じて変化する。 VA(2)=VIN2−VIN1+VA(1) =VIN2−VIN1−(VIN1+ΣVOS) =VIN2−2×VIN1−ΣVOS …… ここで、スイッチ22のクロック漏れに伴うオフセット
電圧VOS(SW)を0V、すなわちΣVOS=VOS(OP)と考え
ると、上式は、次式’のようになる。
電圧(ここでは0V)よりも大きければ、オペアンプ2
3から論理0が出力される。すなわち、VIN1を2倍し
たものとVIN2との比較結果からオフセット電圧分(V
OS(OP))が取り除かれ、VA(2)が求められる。
1の従来例にあっては、加算回路13を必要とするため
に回路が大規模化するといった問題点があり、また、前
記第2の従来例にあっては、スイッチ22のクロック漏
れに伴うオフセット電圧VOS(SW)の補償ができないとい
った問題点がある。
ッチ22にMOS(metal oxide semiconductor)トラ
ンジスタを用いた際に発生する問題である。スイッチ素
子として動作するMOSトランジスタは、ゲートに電圧
を加えるとソース−ドレイン間が導通(オン)し、電圧
を取り除くとソース−ドレイン間が開放(オフ)する
が、オンからオフに移行した直後においては、ソースと
ドレイン間に僅かな電位差を生じることがあり、この電
位差に応じたオフセット電圧VOS(SW)が発生する。これ
は、主にソース領域とドレイン領域の拡散濃度のバラツ
キによるものである。そこで、本発明は、回路規模の増
大を招くことなく、オペアンプのオフセット電圧とクロ
ック漏れに伴うオフセット電圧の影響を抑制することを
目的とする。
は、上記目的を達成するためその原理図を図1に示すよ
うに、信号入力端子30とオペアンプ31の入力端子3
2との間に介在する容量33と、前記信号入力端子30
を第1の入力電圧VIN1、第2の入力電圧VIN2または所
定の定電圧(例えば0V)の何れかに接続する第1のス
イッチ34と、前記オペアンプ31の入出力端子32、
35間をショートする第2のスイッチ36と、前記オペ
アンプ31の基準入力端子37を所定の定電圧(例えば
0V)または所定の可変電圧αの何れかに接続する第3
のスイッチ38と、前記第1のスイッチ34が所定の定
電圧を選択し、かつ前記第2のスイッチ36がショート
している間の前記オペアンプ31の出力論理に応じた大
きさの可変電圧αを発生するオートゼロ回路39と、を
備えたことを特徴とする。
するためその原理図を図2に示すように、所定の定電圧
(例えば0V)とオペアンプ40の入力端子41との間
に介在する容量42と、信号入力端子43とオペアンプ
40の基準入力端子44との間に介在する増幅度が1よ
り大きい可変増幅回路45と、前記信号入力端子43を
第1の入力電圧VIN1または第2の入力電圧VIN2の何れ
かに接続する第1のスイッチ46と、オペアンプ40の
入出力端子41、47間をショートする第2のスイッチ
48と、を備えたことを特徴とする。
が所定の定電圧を選択し、かつ第2のスイッチ36がシ
ョートすると、オフセット電圧ΣVOSに応じた電荷が容
量33に蓄積され、この電荷とそのときの可変電圧αの
大小関係によってオペアンプ31の出力論理が決定され
る。そして、オペアンプ31の出力論理が1から0また
は0から1へと遷移するように、言い替えればΣVOSを
打ち消すように、可変電圧αが調節される。したがっ
て、VOS(OP)は勿論のこと、VOS(SW)をも補償して精度
の良い比較動作を行わせることができ、しかも、加算回
路を不要にして回路規模の増大を回避できる。
幅度で増幅されたVIN1が容量に蓄積され、次いで、こ
のVIN1と同じ増幅度で増幅されたVIN2が上記VIN1と
比較される。ここで、上記の増幅度は、VIN1とVIN2だ
けに作用し、オフセット電圧(VOS(OP)+VOS(SW))に
は作用しない。したがって、VIN1とVIN2に占めるオフ
セット電圧の割合が増幅度に反比例して減少し、V
OS(OP)とVOS(SW)の影響が抑制される。
する。図3、図4は請求項1に記載の発明に係るコンパ
レータの一実施例を示す図である。まず、構成を説明す
る。図3において、50は、信号入力端子51とオペア
ンプ52の入力端子53との間に介在する容量、54は
第1のスイッチ、55は第2のスイッチ、56は第3の
スイッチである。第1のスイッチ54は、信号入力端子
51を第1の入力電圧VIN1、第2の入力電圧VIN2また
は所定の定電圧(例えば0V)の何れかに接続し、また
第2のスイッチ55は、オペアンプ52の入出力端子5
3、57間をショートし、さらに第3のスイッチ56
は、オペアンプ52の基準入力端子58を所定の定電圧
(例えば0V)または所定の可変電圧「α」の何れかに
接続するものである。
4、55および56は、図4にそのタイミングチャート
を示すように、4種類のタイミング信号φ0、φ1、φ2
およびφ3に同期して、次のようにオン/オフ動作し、
または切り換え動作を行う。φ0の論理1期間: 第2のスイッチ55→ショート(オン) 第3のスイッチ56→所定の定電圧を選択φ0の論理0期間: 第2のスイッチ55→開放(オフ) 第3のスイッチ56→可変電圧αを選択φ1の論理1期間: 第1のスイッチ54→VIN1を選択φ2の論理1期間: 第1のスイッチ54→VIN2を選択φ3の論理1期間: 第1のスイッチ54→所定の定電圧を選択 一方、59はオートゼロ回路であり、オートゼロ回路5
9は、第1のスイッチ54が所定の定電圧を選択し、か
つ第2のスイッチ55がショートしている間のオペアン
プ52の出力論理をφ3のタイミングで取込むととも
に、その出力論理に応じた大きさの可変電圧「α」を発
生するものである(図8参照)。なお、F/Fはオペア
ンプ52の出力論理に従ってセット/リセットされるフ
リップフロップである。
簡単化のために、VIN1を+0.1V、VIN2を+0.2
V、所定の定電圧を0Vとし、さらに、オペアンプ52
のオフセット電圧VOS(OP)を+0.4V、第2のスイッ
チ55のクロック漏れに伴うオフセット電圧VOS(SW)を
+0.01Vとする。 (a) φ0、φ1、φ2およびφ3が、それぞれ論理1、
1、0、0で並ぶ期間(イ)において、容量50には、
VIN1+VOS(OP)+VOS(SW)、すなわち0.1V+0.
4V+0.01V=0.51Vに相当する電荷が蓄積さ
れる。 (b) φ0、φ1、φ2およびφ3が、それぞれ論理0、
0、1、0で並ぶ期間(ロ)において、容量50の蓄積
電荷がVIN2−VIN1で変化し、このときのオペアンプ5
2の出力論理は、入力端子53に与えられた電圧(容量
50の蓄積電荷に相当)と、基準入力端子58に与えら
れた電圧(可変電圧α)との比較結果によって決定され
る。 (c) φ0、φ1、φ2およびφ3が、それぞれ論理1、
0、0、1で並ぶ期間(ハ)において、第1のスイッチ
54が所定の定電圧(0V)を選択し、第2のスイッチ
55がショートすると、容量50には、オフセット電圧
の合計値(ΣVOS=VOS(OP)+VOS(SW)=0.41V)
に相当する電荷が蓄積される。 (d) φ0、φ1、φ2およびφ3が、それぞれ論理0、
0、0、1で並ぶ期間(ニ)において、容量50は、上
記の期間(ハ)の値(ΣVOS)を維持し、オペアンプ5
2は、このΣVOSとαの比較結果に応じた論理を出力す
る。今、αよりもΣVOSが大きいと仮定すると、オペア
ンプ52からは論理0が出力され、オートゼロ回路59
によってαが増大側に修正される。その結果、αとΣV
OSの差がだんだんと詰められて行き、そして、αがΣV
OSを上回ると、今度はオペアンプ52からの出力論理が
反転(0→1)してαが減少側に修正される。すなわ
ち、出力論理の状態遷移に伴って、可変電圧αの値がΣ
VOSに一致するように調節される。したがって、オペア
ンプ52のオフセット電圧VOS(OP)や、第2のスイッチ
55のクロック漏れに伴うオフセット電圧VOS(SW)を補
償した基準電圧(可変電圧α)を用いて、以降の比較動
作を行うことができ、比較精度の良いコンパレータを実
現することができる。しかも、加算回路を必要としない
ので、回路規模の増大化を回避できる。
コンパレータの一実施例を示す図である。まず、構成を
説明する。図5において、60は所定の定電圧(例えば
0V)とオペアンプ61の入力端子62との間に介在す
る容量(例えば10PF)、63は信号入力端子64と
オペアンプ61の基準入力端子65との間に介在する可
変増幅回路(発明の要旨に記載の可変増幅回路に相
当)、66は信号入力端子64を多数の入力電圧VIN1
〜VINn(VIN1を第1の入力電圧、VIN2を第2の入力
電圧とする)の何れかに接続する第1のスイッチ群(第
1のスイッチ)、67はオペアンプ61の入出力端子6
2、68間をショートする第2のスイッチである。
……SWnまでの多数のスイッチからなり、SW1はタイ
ミング信号φ1に同期してオン/オフし、……SWnはタ
イミング信号φnに同期してオン/オフする。これらの
スイッチSW1……SWnは何れか1個だけがオンするよ
うになっている。可変増幅回路63は、オペアンプ63
aと、入力抵抗Rs(例えば1KΩ)と、複数の直列フ
ィードバック抵抗Rfa……Rfc(例えば4KΩ、3
KΩ、2KΩ)と、複数のスイッチSA……SDと、フ
ィードバック容量C(例えば5PF)とからなり、スイ
ッチSA……SDを択一的にオン/オフしてフィードバ
ック抵抗の値を変えることにより、オペアンプ63aの
増幅度を可変とするものである。スイッチSDをオンと
したときが最大の増幅度、スイッチSAをオンとしたと
きが最小の増幅度となる。なお、F/Fはオペアンプ6
1の出力論理に従ってセット/リセットされるフリップ
フロップである。
タイミングチャートであり、φ1〜φnは各スイッチのオ
ン/オフタイミング信号、φFはF/Fの取込みタイミ
ング信号である。φ0の論理1期間では、第2のスイッ
チ67がオンしてオペアンプ61の入出力62、68間
がショートされる。今、φ0とともにφ1が論理1期間に
あるとき、可変増幅回路63には第1の入力電圧VIN1
が与えられ、スイッチSA……SDの択一的なオンによ
って設定された所定の増幅度(例えばA倍)で増幅され
る。A×VIN1は、オペアンプ61の基準入力端子65
に与えられ、オペアンプ61の出力68から非反転(こ
こでは増幅度1)で取り出される。出力68は、第2の
スイッチ67によって容量60に接続されており、非反
転出力、すなわちA×VIN1に応じた電荷が容量60に
蓄積される。このとき、オペアンプ61のオフセット電
圧VOS(OP)に相当する電荷も容量60に蓄積され、これ
に加えて、φ 0が論理0に遷移した直後、第2のスイッ
チ67のクロック漏れに伴うオフセット電圧VOS(SW)に
相当する電荷も容量60に蓄積される。したがって、容
量60には、A×VIN1およびΣVOSに相当する電荷が
蓄えられる。
が論理1に変化すると、オペアンプ61の基準入力端子
65には、可変増幅回路63を介して第2の入力電圧V
IN2が与えられる。このVIN2は、上記VIN1と同じ増幅
度(A倍)が与えられており、オペアンプ61は、A×
VIN2と容量60に蓄積された電荷とを比較し、その大
小関係を判定して出力68の論理を決定する。
倍、可変増幅回路63のオペアンプ63aの入力オフセ
ット電圧(VOS(63))を0.1V、オペアンプ61のオ
フセット電圧(VOS(OP))を0.4V、第2のスイッチ
67のクロック漏れに伴うオフセット電圧(VOS(SW))
を0.01V、第1の入力電圧VIN1を0.1V、VI N2
を0.2Vと仮定する。
路63の出力VOUT1は、次式で与えられる。 VOUT1=増幅度×VIN1+VOS(63) =10×0.1V+0.1V=1.1V …… オペアンプ61の基準入力端子65に加えられたVOUT1
は、オペアンプ61の出力68からオン状態の第2のス
イッチ67を介して容量60に与えられ、このときの容
量60の蓄積電荷VCN1は、次式で示される。
のクロック漏れに伴うオフセット電圧VOS(SW)が容量6
0に蓄積され、この時点での容量60の蓄積電荷
VCN1’は、次式で与えられる。
66のSW2がオンすると、可変増幅回路63で10倍
に増幅されたVIN2およびVOS(63)がオペアンプ61の
基準入力端子65に与えられる。このときの可変増幅回
路63の出力V OUT2は、次式で与えられる。
電圧を比較する。前者は、容量60に蓄積された電荷、
すなわちVCN1’(1.51V)であり、後者は、V
OUT2にVOS(OP)を加えた電圧VCN2である。
結果に応じて出力論理を決定する。すなわち、VCN2=
2.5V、VCN1’=1.51Vであるから、その差
(VCN2−VCN1’)が+0.99Vとなり、論理1が出
力される。
路63によってVIN1およびVIN2を増幅するようにした
ので、VOS(OP)やVOS(SW)の影響を抑制することができ
る。このことは、増幅度を1倍とした場合、すなわち本
実施例を適用しない場合を考えると容易に理解できる。
この場合、 VOUT1=増幅度×VIN1+VOS(63) =1×0.1V+0.1V=0.2V ……’ VCN1=VOUT1+VOS(OP) =0.2V+0.4V=0.6V ……’ VCN1’=VCN1+VOS(SW) =0.6V+0.01V=0.61V ……’ VOUT2=増幅度×VIN2+VOS(63) =1×0.2V+0.1V=0.3V ……’ VCN2=VOUT2+VOS(OP) =0.3V+0.4V=0.7V ……’ となって、VCN2−VCN1’が+0.09Vもの微小な値
になり、VCN2およびVC N1’に占めるVOS(OP)の割合が
それぞれ、 (VOS(OP)+VOS(SW))/VCN2 =(0.4V+0.01V)/0.7V=0.59 →59% (VOS(OP)+VOS(SW))/VCN1’ =(0.4V+0.01V)/0.61V=0.67 →67% と相当に大きくなるからである。
はそれぞれ、 (VOS(OP)+VOS(SW))/VCN2 =(0.4V+0.01V)/2.5V=0.16 →16% (VOS(OP)+VOS(SW))/VCN1’ =(0.4V+0.01V)/1.51V=0.27 →27% となり、59%が16%に、また67%が27%へと低
減され、それだけオフセット電圧の影響を抑制すること
ができる。
力電圧を扱う際に大きくなるため、可変増幅回路63の
増幅度を入力電圧のレベルに応じて自動設定するように
してもよい。
回路規模の増大を回避できるとともに、オペアンプのオ
フセット電圧およびクロック漏れに伴うオフセット電圧
の影響を抑制することができる。
ある。
グチャートである。
ある。
グチャートである。
トである。
チャートである。
トである。
Claims (2)
- 【請求項1】信号入力端子とオペアンプの入力端子との
間に介在する容量と、 前記信号入力端子を第1の入力電圧、第2の入力電圧ま
たは所定の定電圧の何れかに接続する第1のスイッチ
と、 前記オペアンプの入出力端子間をショートする第2のス
イッチと、 前記オペアンプの基準入力端子を所定の定電圧または所
定の可変電圧の何れかに接続する第3のスイッチと、 前記第1のスイッチが所定の定電圧を選択し、かつ前記
第2のスイッチがショートしている間の前記オペアンプ
の出力論理に応じた大きさの可変電圧を発生するオート
ゼロ回路と、を備えたことを特徴とするコンパレータ。 - 【請求項2】所定の定電圧とオペアンプの入力端子との
間に介在する容量と、 信号入力端子とオペアンプの基準入力端子との間に介在
する増幅度が1より大きい可変増幅回路と、 前記信号入力端子を第1の入力電圧または第2の入力電
圧の何れかに接続する第1のスイッチと、 オペアンプの入出力端子間をショートする第2のスイッ
チと、を備えたことを特徴とするコンパレータ。
Priority Applications (1)
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JP3241536A JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
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JP3241536A JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
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JPH0583095A JPH0583095A (ja) | 1993-04-02 |
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JP3241536A Expired - Lifetime JP2710715B2 (ja) | 1991-09-20 | 1991-09-20 | コンパレータ |
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- 1991-09-20 JP JP3241536A patent/JP2710715B2/ja not_active Expired - Lifetime
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