JP2003158432A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JP2003158432A JP2003158432A JP2001356081A JP2001356081A JP2003158432A JP 2003158432 A JP2003158432 A JP 2003158432A JP 2001356081 A JP2001356081 A JP 2001356081A JP 2001356081 A JP2001356081 A JP 2001356081A JP 2003158432 A JP2003158432 A JP 2003158432A
- Authority
- JP
- Japan
- Prior art keywords
- input
- capacitor
- circuit
- transistor
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 入力信号の周波数に応じて、仮想接地点をな
す差動増幅回路の各入力端の電圧変動を抑制することが
できるサンプルホールド回路を得る。 【解決手段】 サンプリング動作時に、正側入力電圧Ｖ
ｉＰが印加されるコンデンサＣ１と常時オンしているＮ
ＭＯＳトランジスタＱ４との直列回路と、該直列回路と
同じインピーダンスを有する負側入力電圧ＶｉＭが印加
されるコンデンサＣ３とＮＭＯＳトランジスタＱ９との
直列回路とを差動増幅回路２の入力端ＩＮＰにそれぞれ
接続すると共に、負側入力電圧ＶｉＭが印加されるコン
デンサＣ２と常時オンしているＮＭＯＳトランジスタＱ
５との直列回路と、該直列回路と同じインピーダンスを
有する正側入力電圧ＶｉＰが印加されるコンデンサＣ４
とＮＭＯＳトランジスタＱ１０との直列回路とを差動増
幅回路２の入力端ＩＮＭにそれぞれ接続するようにし
た。
す差動増幅回路の各入力端の電圧変動を抑制することが
できるサンプルホールド回路を得る。 【解決手段】 サンプリング動作時に、正側入力電圧Ｖ
ｉＰが印加されるコンデンサＣ１と常時オンしているＮ
ＭＯＳトランジスタＱ４との直列回路と、該直列回路と
同じインピーダンスを有する負側入力電圧ＶｉＭが印加
されるコンデンサＣ３とＮＭＯＳトランジスタＱ９との
直列回路とを差動増幅回路２の入力端ＩＮＰにそれぞれ
接続すると共に、負側入力電圧ＶｉＭが印加されるコン
デンサＣ２と常時オンしているＮＭＯＳトランジスタＱ
５との直列回路と、該直列回路と同じインピーダンスを
有する正側入力電圧ＶｉＰが印加されるコンデンサＣ４
とＮＭＯＳトランジスタＱ１０との直列回路とを差動増
幅回路２の入力端ＩＮＭにそれぞれ接続するようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、相反する電圧レベ
ルを有する一対の入力信号に対してそれぞれサンプリン
グしホールドするサンプルホールド回路に関する。
ルを有する一対の入力信号に対してそれぞれサンプリン
グしホールドするサンプルホールド回路に関する。
【０００２】
【従来の技術】図７は、従来のサンプルホールド回路の
例を示した回路図である。図７におけるサンプルホール
ド回路１００は、差動増幅回路１０１、ＮＭＯＳトラン
ジスタＱａ〜Ｑｆ及びコンデンサＣａ，Ｃｂで構成され
ている。ＮＭＯＳトランジスタＱａ〜Ｑｆの各ゲートに
はクロック信号発生回路（図示せず）からの各クロック
信号ＣＫ１，ＣＫ２，ＣＫ２Ｂが対応して入力される。
なお、クロック信号ＣＫ２Ｂはクロック信号ＣＫ２の信
号レベルを反転させた信号である。
例を示した回路図である。図７におけるサンプルホール
ド回路１００は、差動増幅回路１０１、ＮＭＯＳトラン
ジスタＱａ〜Ｑｆ及びコンデンサＣａ，Ｃｂで構成され
ている。ＮＭＯＳトランジスタＱａ〜Ｑｆの各ゲートに
はクロック信号発生回路（図示せず）からの各クロック
信号ＣＫ１，ＣＫ２，ＣＫ２Ｂが対応して入力される。
なお、クロック信号ＣＫ２Ｂはクロック信号ＣＫ２の信
号レベルを反転させた信号である。
【０００３】サンプルホールド回路１００は、正側入力
端子１０５と負側入力端子１０６の２つの入力端子を有
し、正側入力端子１０５には正側のアナログ信号が、負
側入力端子１０６には負側のアナログ信号がそれぞれ入
力される。正側及び負側の各アナログ信号は、それぞれ
相反する信号レベルをなす一対の信号である。サンプル
ホールド回路１００は、前記クロック信号発生回路から
の所定のクロック信号に基づいて、入力されたアナログ
信号に対してサンプリングしホールドして出力する。
端子１０５と負側入力端子１０６の２つの入力端子を有
し、正側入力端子１０５には正側のアナログ信号が、負
側入力端子１０６には負側のアナログ信号がそれぞれ入
力される。正側及び負側の各アナログ信号は、それぞれ
相反する信号レベルをなす一対の信号である。サンプル
ホールド回路１００は、前記クロック信号発生回路から
の所定のクロック信号に基づいて、入力されたアナログ
信号に対してサンプリングしホールドして出力する。
【０００４】サンプルホールド回路１００において、サ
ンプリングを行うときは、ＮＭＯＳトランジスタＱａ，
Ｑｂ，Ｑｄ，Ｑｅがオンすると共にＮＭＯＳトランジス
タＱｃ，Ｑｆがオフして遮断状態になる。このようにし
て、正側入力端子１０５に入力された正側のアナログ信
号による入力電圧ＶｉＰがコンデンサＣａにサンプリン
グされ、負側入力端子１０６に入力された負側のアナロ
グ信号による入力電圧ＶｉＭがコンデンサＣｂにサンプ
リングされる。
ンプリングを行うときは、ＮＭＯＳトランジスタＱａ，
Ｑｂ，Ｑｄ，Ｑｅがオンすると共にＮＭＯＳトランジス
タＱｃ，Ｑｆがオフして遮断状態になる。このようにし
て、正側入力端子１０５に入力された正側のアナログ信
号による入力電圧ＶｉＰがコンデンサＣａにサンプリン
グされ、負側入力端子１０６に入力された負側のアナロ
グ信号による入力電圧ＶｉＭがコンデンサＣｂにサンプ
リングされる。
【０００５】次に、ホールドするときは、ＮＭＯＳトラ
ンジスタＱａ，Ｑｂ，Ｑｄ，Ｑｅがオフして遮断状態に
なると共にＮＭＯＳトランジスタＱｃ，Ｑｆがオンす
る。このようにして、コンデンサＣａにサンプリングさ
れた電圧がホールドされて差動増幅回路１０１の一方の
入力端ＩＮＰに入力され、該入力端ＩＮＰに対応する出
力端から出力端子１０７を介して正側出力電圧ＶｏＰと
して出力される。また、コンデンサＣｂにサンプリング
された電圧がホールドされて差動増幅回路１０１の他方
の入力端ＩＮＭに入力され、該入力端ＩＮＭに対応する
出力端から出力端子１０８を介して負側出力電圧ＶｏＭ
として出力される。
ンジスタＱａ，Ｑｂ，Ｑｄ，Ｑｅがオフして遮断状態に
なると共にＮＭＯＳトランジスタＱｃ，Ｑｆがオンす
る。このようにして、コンデンサＣａにサンプリングさ
れた電圧がホールドされて差動増幅回路１０１の一方の
入力端ＩＮＰに入力され、該入力端ＩＮＰに対応する出
力端から出力端子１０７を介して正側出力電圧ＶｏＰと
して出力される。また、コンデンサＣｂにサンプリング
された電圧がホールドされて差動増幅回路１０１の他方
の入力端ＩＮＭに入力され、該入力端ＩＮＭに対応する
出力端から出力端子１０８を介して負側出力電圧ＶｏＭ
として出力される。
【０００６】
【発明が解決しようとする課題】ここで、差動増幅回路
１０１の入力端ＩＮＰにおける相互コンダクタンス、及
び差動増幅回路１０１の入力端ＩＮＭにおける相互コン
ダクタンスをそれぞれｇｍで同じであるものとする。図
８は、このようにした場合のサンプルホールド回路１０
０の等価回路を示しており、サンプリングを行う場合を
例にして示している。なお、図８では、ＮＭＯＳトラン
ジスタＱａにおけるオン時の等価抵抗をＲａとし、ＮＭ
ＯＳトランジスタＱｄにおけるオン時の等価抵抗をＲｄ
としている。図８において、正側入力端子１０５及び負
側入力端子１０６に入力される各アナログ信号の周波数
が高くなると、コンデンサＣａ，Ｃｂの各インピーダン
スがそれぞれ低下する。
１０１の入力端ＩＮＰにおける相互コンダクタンス、及
び差動増幅回路１０１の入力端ＩＮＭにおける相互コン
ダクタンスをそれぞれｇｍで同じであるものとする。図
８は、このようにした場合のサンプルホールド回路１０
０の等価回路を示しており、サンプリングを行う場合を
例にして示している。なお、図８では、ＮＭＯＳトラン
ジスタＱａにおけるオン時の等価抵抗をＲａとし、ＮＭ
ＯＳトランジスタＱｄにおけるオン時の等価抵抗をＲｄ
としている。図８において、正側入力端子１０５及び負
側入力端子１０６に入力される各アナログ信号の周波数
が高くなると、コンデンサＣａ，Ｃｂの各インピーダン
スがそれぞれ低下する。
【０００７】このため、差動増幅回路１０１の各入力端
の電圧ＶｓＰ，ＶｓＭは、本来それぞれ仮想接地点であ
るはずが、該仮想接地点からそれぞれ大きく変動すると
いう問題があった。このため、このようなサンプルホー
ルド回路を例えばＡ／Ｄ変換器に使用した場合、サンプ
ルホールド回路１００に入力されるアナログ信号の周波
数が、Ａ／Ｄ変換器のナイキスト周波数又はそれ以上の
周波数になると、前記仮想接地点からの変動が大きくな
り、スイッチや増幅器等の非線形性の影響を受けて歪み
が発生し、Ａ／Ｄ変換器のＳＮＤＲの劣化が生じるとい
う問題があった。
の電圧ＶｓＰ，ＶｓＭは、本来それぞれ仮想接地点であ
るはずが、該仮想接地点からそれぞれ大きく変動すると
いう問題があった。このため、このようなサンプルホー
ルド回路を例えばＡ／Ｄ変換器に使用した場合、サンプ
ルホールド回路１００に入力されるアナログ信号の周波
数が、Ａ／Ｄ変換器のナイキスト周波数又はそれ以上の
周波数になると、前記仮想接地点からの変動が大きくな
り、スイッチや増幅器等の非線形性の影響を受けて歪み
が発生し、Ａ／Ｄ変換器のＳＮＤＲの劣化が生じるとい
う問題があった。
【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、入力されたアナログ信号の周
波数に応じて、仮想接地点をなす差動増幅回路の各入力
端の電圧変動をそれぞれ抑制することができるサンプル
ホールド回路を得ることを目的とする。
めになされたものであり、入力されたアナログ信号の周
波数に応じて、仮想接地点をなす差動増幅回路の各入力
端の電圧変動をそれぞれ抑制することができるサンプル
ホールド回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るサンプル
ホールド回路は、相反する電圧レベルを有する第１及び
第２の各入力信号からなる一対の入力信号に対して、所
定のタイミングでそれぞれサンプリングしてホールドす
るサンプルホールド回路において、前記第１の入力信号
をサンプリングしホールドする第１のコンデンサを有
し、所定のインピーダンスをなす第１回路部と、前記第
２の入力信号をサンプリングしホールドする第２のコン
デンサを有し、所定のインピーダンスをなす第２回路部
と、前記第１回路部の第１のコンデンサでホールドされ
た電圧が第１の入力端に入力され、該第２回路部の第２
コンデンサでホールドされた電圧が第２入力端に入力さ
れる差動増幅回路部と、前記第１のコンデンサと同じ容
量の第３のコンデンサを有し、サンプリング動作時に前
記第１回路部と同じインピーダンスをなして第２の入力
信号を該差動増幅回路部の第１の入力端に入力する第３
回路部と、前記第２のコンデンサと同じ容量の第４のコ
ンデンサを有し、サンプリング動作時に前記第２回路部
と同じインピーダンスをなして第１の入力信号を該差動
増幅回路部の第２の入力端に入力する第４回路部とを備
えるものである。
ホールド回路は、相反する電圧レベルを有する第１及び
第２の各入力信号からなる一対の入力信号に対して、所
定のタイミングでそれぞれサンプリングしてホールドす
るサンプルホールド回路において、前記第１の入力信号
をサンプリングしホールドする第１のコンデンサを有
し、所定のインピーダンスをなす第１回路部と、前記第
２の入力信号をサンプリングしホールドする第２のコン
デンサを有し、所定のインピーダンスをなす第２回路部
と、前記第１回路部の第１のコンデンサでホールドされ
た電圧が第１の入力端に入力され、該第２回路部の第２
コンデンサでホールドされた電圧が第２入力端に入力さ
れる差動増幅回路部と、前記第１のコンデンサと同じ容
量の第３のコンデンサを有し、サンプリング動作時に前
記第１回路部と同じインピーダンスをなして第２の入力
信号を該差動増幅回路部の第１の入力端に入力する第３
回路部と、前記第２のコンデンサと同じ容量の第４のコ
ンデンサを有し、サンプリング動作時に前記第２回路部
と同じインピーダンスをなして第１の入力信号を該差動
増幅回路部の第２の入力端に入力する第４回路部とを備
えるものである。
【００１０】具体的には、前記第１回路部は、第１のコ
ンデンサと所定の電圧Ｖｃ１が制御信号入力端に常時印
加された第１のトランジスタとで構成され、前記第２回
路部は、第２のコンデンサと所定の電圧Ｖｃ２が制御信
号入力端に常時印加された第２のトランジスタとで構成
され、前記第３回路部は、第２の入力信号が入力される
第３のコンデンサと、サンプリング動作時にオンして第
２の入力信号を前記差動増幅回路部の第１の入力端に入
力する第３のトランジスタとで構成され、前記第４回路
部は、第１の入力信号が入力される第４のコンデンサ
と、サンプリング動作時にオンして第１の入力信号を前
記差動増幅回路部の第２の入力端に入力する第４のトラ
ンジスタとで構成されるようにした。
ンデンサと所定の電圧Ｖｃ１が制御信号入力端に常時印
加された第１のトランジスタとで構成され、前記第２回
路部は、第２のコンデンサと所定の電圧Ｖｃ２が制御信
号入力端に常時印加された第２のトランジスタとで構成
され、前記第３回路部は、第２の入力信号が入力される
第３のコンデンサと、サンプリング動作時にオンして第
２の入力信号を前記差動増幅回路部の第１の入力端に入
力する第３のトランジスタとで構成され、前記第４回路
部は、第１の入力信号が入力される第４のコンデンサ
と、サンプリング動作時にオンして第１の入力信号を前
記差動増幅回路部の第２の入力端に入力する第４のトラ
ンジスタとで構成されるようにした。
【００１１】この場合、前記第１のトランジスタは、第
３のトランジスタがオンしたときの等価抵抗と等しくな
るように所定の電圧Ｖｃ１が印加され、前記第２のトラ
ンジスタは、第４のトランジスタがオンしたときの等価
抵抗と等しくなるように所定の電圧Ｖｃ２が印加される
ようにする。
３のトランジスタがオンしたときの等価抵抗と等しくな
るように所定の電圧Ｖｃ１が印加され、前記第２のトラ
ンジスタは、第４のトランジスタがオンしたときの等価
抵抗と等しくなるように所定の電圧Ｖｃ２が印加される
ようにする。
【００１２】また、前記第３のトランジスタは、ホール
ド動作時にオフして第３のコンデンサと差動増幅回路部
の第１の入力端との接続を遮断し、前記第４のトランジ
スタは、ホールド動作時にオフして第４のコンデンサと
差動増幅回路部の第２の入力端との接続を遮断するよう
にした。
ド動作時にオフして第３のコンデンサと差動増幅回路部
の第１の入力端との接続を遮断し、前記第４のトランジ
スタは、ホールド動作時にオフして第４のコンデンサと
差動増幅回路部の第２の入力端との接続を遮断するよう
にした。
【００１３】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるサンプルホールド回路の例を示した回路図であ
る。図１において、サンプルホールド回路１は、差動増
幅回路２、ＮＭＯＳトランジスタＱ１〜Ｑ１０及びコン
デンサＣ１〜Ｃ４で構成されている。なお、コンデンサ
Ｃ１が第１のコンデンサを、コンデンサＣ２が第２のコ
ンデンサを、コンデンサＣ３が第３のコンデンサを、コ
ンデンサＣ４が第４のコンデンサをそれぞれなす。ま
た、ＮＭＯＳトランジスタＱ４が第１のトランジスタ
を、ＮＭＯＳトランジスタＱ５が第２のトランジスタ
を、ＮＭＯＳトランジスタＱ９が第３のトランジスタ
を、ＮＭＯＳトランジスタＱ１０が第４のトランジスタ
をそれぞれなす。
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるサンプルホールド回路の例を示した回路図であ
る。図１において、サンプルホールド回路１は、差動増
幅回路２、ＮＭＯＳトランジスタＱ１〜Ｑ１０及びコン
デンサＣ１〜Ｃ４で構成されている。なお、コンデンサ
Ｃ１が第１のコンデンサを、コンデンサＣ２が第２のコ
ンデンサを、コンデンサＣ３が第３のコンデンサを、コ
ンデンサＣ４が第４のコンデンサをそれぞれなす。ま
た、ＮＭＯＳトランジスタＱ４が第１のトランジスタ
を、ＮＭＯＳトランジスタＱ５が第２のトランジスタ
を、ＮＭＯＳトランジスタＱ９が第３のトランジスタ
を、ＮＭＯＳトランジスタＱ１０が第４のトランジスタ
をそれぞれなす。
【００１４】ＮＭＯＳトランジスタＱ１〜Ｑ３及びＱ６
〜Ｑ１０の各ゲートにはクロック信号発生回路（図示せ
ず）からの各クロック信号ＣＫ１，ＣＫ２，ＣＫ２Ｂが
対応して入力されている。また、ＮＭＯＳトランジスタ
Ｑ４のゲートには所定の電圧Ｖｃ１が、ＮＭＯＳトラン
ジスタＱ５のゲートには、所定の定電圧Ｖｃ２がそれぞ
れ印加されている。なお、クロック信号ＣＫ２Ｂはクロ
ック信号ＣＫ２の信号レベルを反転させた信号である。
〜Ｑ１０の各ゲートにはクロック信号発生回路（図示せ
ず）からの各クロック信号ＣＫ１，ＣＫ２，ＣＫ２Ｂが
対応して入力されている。また、ＮＭＯＳトランジスタ
Ｑ４のゲートには所定の電圧Ｖｃ１が、ＮＭＯＳトラン
ジスタＱ５のゲートには、所定の定電圧Ｖｃ２がそれぞ
れ印加されている。なお、クロック信号ＣＫ２Ｂはクロ
ック信号ＣＫ２の信号レベルを反転させた信号である。
【００１５】サンプルホールド回路１は、正側入力端子
５と負側入力端子６の２つの入力端子を有し、正側入力
端子５には正側のアナログ信号が、負側入力端子６には
負側のアナログ信号がそれぞれ入力される。正側及び負
側の各アナログ信号は、それぞれ相反する信号レベルを
なす一対の信号である。サンプルホールド回路１は、前
記クロック信号発生回路からの所定の各クロック信号に
基づいて、入力された各アナログ信号に対するサンプリ
ング及びホールドをそれぞれ行って出力する。
５と負側入力端子６の２つの入力端子を有し、正側入力
端子５には正側のアナログ信号が、負側入力端子６には
負側のアナログ信号がそれぞれ入力される。正側及び負
側の各アナログ信号は、それぞれ相反する信号レベルを
なす一対の信号である。サンプルホールド回路１は、前
記クロック信号発生回路からの所定の各クロック信号に
基づいて、入力された各アナログ信号に対するサンプリ
ング及びホールドをそれぞれ行って出力する。
【００１６】正側入力端子５と差動増幅回路２の一方の
入力端ＩＮＰとの間には、ＮＭＯＳトランジスタＱ１、
コンデンサＣ１及びＮＭＯＳトランジスタＱ４が直列に
接続されている。差動増幅回路２の入力端ＩＮＰと、該
入力端ＩＮＰに対応する出力端ＯＰとの間にはＮＭＯＳ
トランジスタＱ２が接続され、ＮＭＯＳトランジスタＱ
１及びコンデンサＣ１の接続部と差動増幅回路２の出力
端ＯＰとの間にはＮＭＯＳトランジスタＱ３が接続され
ている。また、ＮＭＯＳトランジスタＱ１及びコンデン
サＣ１の接続部と、差動増幅回路２の他方の入力端ＩＮ
Ｍとの間には、コンデンサＣ４とＮＭＯＳトランジスタ
Ｑ１０が直列に接続されている。
入力端ＩＮＰとの間には、ＮＭＯＳトランジスタＱ１、
コンデンサＣ１及びＮＭＯＳトランジスタＱ４が直列に
接続されている。差動増幅回路２の入力端ＩＮＰと、該
入力端ＩＮＰに対応する出力端ＯＰとの間にはＮＭＯＳ
トランジスタＱ２が接続され、ＮＭＯＳトランジスタＱ
１及びコンデンサＣ１の接続部と差動増幅回路２の出力
端ＯＰとの間にはＮＭＯＳトランジスタＱ３が接続され
ている。また、ＮＭＯＳトランジスタＱ１及びコンデン
サＣ１の接続部と、差動増幅回路２の他方の入力端ＩＮ
Ｍとの間には、コンデンサＣ４とＮＭＯＳトランジスタ
Ｑ１０が直列に接続されている。
【００１７】同様に、負側入力端子６と差動増幅回路２
の他方の入力端ＩＮＭとの間には、ＮＭＯＳトランジス
タＱ６、コンデンサＣ２及びＮＭＯＳトランジスタＱ５
が直列に接続されている。差動増幅回路２の入力端ＩＮ
Ｍと、該入力端ＩＮＭに対応する出力端ＯＭとの間には
ＮＭＯＳトランジスタＱ７が接続され、ＮＭＯＳトラン
ジスタＱ６及びコンデンサＣ２の接続部と差動増幅回路
２の出力端ＯＭとの間にはＮＭＯＳトランジスタＱ８が
接続されている。また、ＮＭＯＳトランジスタＱ６及び
コンデンサＣ２の接続部と、差動増幅回路２の入力端Ｉ
ＮＰとの間には、コンデンサＣ３とＮＭＯＳトランジス
タＱ９が直列に接続されている。
の他方の入力端ＩＮＭとの間には、ＮＭＯＳトランジス
タＱ６、コンデンサＣ２及びＮＭＯＳトランジスタＱ５
が直列に接続されている。差動増幅回路２の入力端ＩＮ
Ｍと、該入力端ＩＮＭに対応する出力端ＯＭとの間には
ＮＭＯＳトランジスタＱ７が接続され、ＮＭＯＳトラン
ジスタＱ６及びコンデンサＣ２の接続部と差動増幅回路
２の出力端ＯＭとの間にはＮＭＯＳトランジスタＱ８が
接続されている。また、ＮＭＯＳトランジスタＱ６及び
コンデンサＣ２の接続部と、差動増幅回路２の入力端Ｉ
ＮＰとの間には、コンデンサＣ３とＮＭＯＳトランジス
タＱ９が直列に接続されている。
【００１８】ＮＭＯＳトランジスタＱ２，Ｑ７，Ｑ９，
Ｑ１０の各ゲートには、クロック信号ＣＫ１がそれぞれ
入力され、ＮＭＯＳトランジスタＱ３，Ｑ８の各ゲート
には、クロック信号ＣＫ２がそれぞれ入力されている。
更に、ＮＭＯＳトランジスタＱ１，Ｑ６にはクロック信
号ＣＫ２Ｂがそれぞれ入力されて、差動増幅回路２に
は、前記クロック信号発生回路から所定のクロック信号
ＣＫ１ｏｐが入力されている。
Ｑ１０の各ゲートには、クロック信号ＣＫ１がそれぞれ
入力され、ＮＭＯＳトランジスタＱ３，Ｑ８の各ゲート
には、クロック信号ＣＫ２がそれぞれ入力されている。
更に、ＮＭＯＳトランジスタＱ１，Ｑ６にはクロック信
号ＣＫ２Ｂがそれぞれ入力されて、差動増幅回路２に
は、前記クロック信号発生回路から所定のクロック信号
ＣＫ１ｏｐが入力されている。
【００１９】このような構成において、図２は、図１で
示した各クロック信号の関係例を示したタイミングチャ
ートであり、図２を参照しながら図１で示したサンプル
ホールド回路１の動作例について説明する。サンプルホ
ールド回路１において、サンプリングを行うときは、Ｎ
ＭＯＳトランジスタＱ１，Ｑ２，Ｑ６，Ｑ７，Ｑ９，Ｑ
１０がオンすると共にＮＭＯＳトランジスタＱ３，Ｑ８
がオフして遮断状態になる。このようにして、正側入力
端子５に入力された正側入力電圧ＶｉＰがコンデンサＣ
１にサンプリングされ、負側入力端子６に入力された負
側入力電圧ＶｉＭがコンデンサＣ３にサンプリングされ
る。
示した各クロック信号の関係例を示したタイミングチャ
ートであり、図２を参照しながら図１で示したサンプル
ホールド回路１の動作例について説明する。サンプルホ
ールド回路１において、サンプリングを行うときは、Ｎ
ＭＯＳトランジスタＱ１，Ｑ２，Ｑ６，Ｑ７，Ｑ９，Ｑ
１０がオンすると共にＮＭＯＳトランジスタＱ３，Ｑ８
がオフして遮断状態になる。このようにして、正側入力
端子５に入力された正側入力電圧ＶｉＰがコンデンサＣ
１にサンプリングされ、負側入力端子６に入力された負
側入力電圧ＶｉＭがコンデンサＣ３にサンプリングされ
る。
【００２０】ここで、コンデンサＣ１及びＣ３は同じも
のであり、コンデンサＣ２及びＣ４も同じものである。
また、ＮＭＯＳトランジスタＱ４は、ＮＭＯＳトランジ
スタＱ９がオンしたときの抵抗と同じなるように、ゲー
トに所定の電圧Ｖｃ１が印加されている。同様に、ＮＭ
ＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ１０
がオンしたときの抵抗と同じなるように、ゲートに所定
の電圧Ｖｃ２が印加されている。
のであり、コンデンサＣ２及びＣ４も同じものである。
また、ＮＭＯＳトランジスタＱ４は、ＮＭＯＳトランジ
スタＱ９がオンしたときの抵抗と同じなるように、ゲー
トに所定の電圧Ｖｃ１が印加されている。同様に、ＮＭ
ＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ１０
がオンしたときの抵抗と同じなるように、ゲートに所定
の電圧Ｖｃ２が印加されている。
【００２１】図３は、このような条件でサンプリング動
作を行ったときのサンプルホールド回路１の等価回路を
示した回路図である。図３では、差動増幅回路２の入力
端ＩＮＰにおける相互コンダクタンス、及び差動増幅回
路２の入力端ＩＮＭにおける相互コンダクタンスをそれ
ぞれｇｍで同じであるものとし、入力端ＩＮＰの電圧を
ＶｓＰとし、入力端ＩＮＭの電圧をＶｓＭとしている。
作を行ったときのサンプルホールド回路１の等価回路を
示した回路図である。図３では、差動増幅回路２の入力
端ＩＮＰにおける相互コンダクタンス、及び差動増幅回
路２の入力端ＩＮＭにおける相互コンダクタンスをそれ
ぞれｇｍで同じであるものとし、入力端ＩＮＰの電圧を
ＶｓＰとし、入力端ＩＮＭの電圧をＶｓＭとしている。
【００２２】図３において、Ｒ１はＮＭＯＳトランジス
タＱ１がオンしたときの等価抵抗を、Ｒ４はゲートに所
定の電圧Ｖｃ１が印加されているＮＭＯＳトランジスタ
Ｑ４の等価抵抗を、Ｒ１０はＮＭＯＳトランジスタＱ１
０がオンしたときの等価抵抗をそれぞれ示している。同
様に、Ｒ６はＮＭＯＳトランジスタＱ６がオンしたとき
の等価抵抗を、Ｒ５はゲートに所定の電圧Ｖｃ２が印加
されているＮＭＯＳトランジスタＱ５の等価抵抗を、Ｒ
９はＮＭＯＳトランジスタＱ９がオンしたときの等価抵
抗をそれぞれ示している。
タＱ１がオンしたときの等価抵抗を、Ｒ４はゲートに所
定の電圧Ｖｃ１が印加されているＮＭＯＳトランジスタ
Ｑ４の等価抵抗を、Ｒ１０はＮＭＯＳトランジスタＱ１
０がオンしたときの等価抵抗をそれぞれ示している。同
様に、Ｒ６はＮＭＯＳトランジスタＱ６がオンしたとき
の等価抵抗を、Ｒ５はゲートに所定の電圧Ｖｃ２が印加
されているＮＭＯＳトランジスタＱ５の等価抵抗を、Ｒ
９はＮＭＯＳトランジスタＱ９がオンしたときの等価抵
抗をそれぞれ示している。
【００２３】ここで、コンデンサＣ１及びＣ３の各容量
は同じであり、コンデンサＣ２及びＣ４の各容量も同じ
である。このような状態で、Ｒ４＝Ｒ９になるように所
定の電圧Ｖｃ１を設定すると、コンデンサＣ１と抵抗Ｒ
４のインピーダンスと、コンデンサＣ３と抵抗Ｒ９のイ
ンピーダンスがそれぞれ同じになる。同様に、Ｒ５＝Ｒ
１０になるように所定の電圧Ｖｃ２を設定すると、コン
デンサＣ２と抵抗Ｒ５のインピーダンスと、コンデンサ
Ｃ４と抵抗Ｒ１０のインピーダンスがそれぞれ同じにな
る。
は同じであり、コンデンサＣ２及びＣ４の各容量も同じ
である。このような状態で、Ｒ４＝Ｒ９になるように所
定の電圧Ｖｃ１を設定すると、コンデンサＣ１と抵抗Ｒ
４のインピーダンスと、コンデンサＣ３と抵抗Ｒ９のイ
ンピーダンスがそれぞれ同じになる。同様に、Ｒ５＝Ｒ
１０になるように所定の電圧Ｖｃ２を設定すると、コン
デンサＣ２と抵抗Ｒ５のインピーダンスと、コンデンサ
Ｃ４と抵抗Ｒ１０のインピーダンスがそれぞれ同じにな
る。
【００２４】すなわち、正側入力端子５及び負側入力端
子６から入力された各アナログ信号の周波数変動等の影
響が、差動増幅回路２の各入力端ＩＮＰ及びＩＮＭでそ
れぞれ打ち消される。このため、差動増幅回路２の入力
端ＩＮＰの電圧ＶｓＰ、及び差動増幅回路２の入力端Ｉ
ＮＭの電圧ＶｓＭが、正側入力端子５及び負側入力端子
６から入力された各アナログ信号の周波数変動等によっ
て変動することがそれぞれ抑制され、共に仮想接地点か
ら変動することがそれぞれ抑制される。
子６から入力された各アナログ信号の周波数変動等の影
響が、差動増幅回路２の各入力端ＩＮＰ及びＩＮＭでそ
れぞれ打ち消される。このため、差動増幅回路２の入力
端ＩＮＰの電圧ＶｓＰ、及び差動増幅回路２の入力端Ｉ
ＮＭの電圧ＶｓＭが、正側入力端子５及び負側入力端子
６から入力された各アナログ信号の周波数変動等によっ
て変動することがそれぞれ抑制され、共に仮想接地点か
ら変動することがそれぞれ抑制される。
【００２５】次に、サンプルホールド回路１において、
ホールドするときは、ＮＭＯＳトランジスタＱ１，Ｑ
２，Ｑ６，Ｑ７，Ｑ９，Ｑ１０がオフして遮断状態にな
ると共にＮＭＯＳトランジスタＱ３，Ｑ８がオンする。
このようにして、コンデンサＣ１にサンプリングされた
電圧がホールドされて差動増幅回路２の入力端ＩＮＰに
入力され、差動増幅回路２の出力端ＯＰから出力端子７
を介して正側出力電圧ＶｏＰとして出力される。また、
コンデンサＣ２にサンプリングされた電圧がホールドさ
れて差動増幅回路２の入力端ＩＮＭに入力され、差動増
幅回路２の出力端ＯＭから出力端子８を介して負側出力
電圧ＶｏＭとして出力される。
ホールドするときは、ＮＭＯＳトランジスタＱ１，Ｑ
２，Ｑ６，Ｑ７，Ｑ９，Ｑ１０がオフして遮断状態にな
ると共にＮＭＯＳトランジスタＱ３，Ｑ８がオンする。
このようにして、コンデンサＣ１にサンプリングされた
電圧がホールドされて差動増幅回路２の入力端ＩＮＰに
入力され、差動増幅回路２の出力端ＯＰから出力端子７
を介して正側出力電圧ＶｏＰとして出力される。また、
コンデンサＣ２にサンプリングされた電圧がホールドさ
れて差動増幅回路２の入力端ＩＮＭに入力され、差動増
幅回路２の出力端ＯＭから出力端子８を介して負側出力
電圧ＶｏＭとして出力される。
【００２６】図４は、このようなホールド動作を行った
ときのサンプルホールド回路１の等価回路を示した回路
図であり、図４では、図３と同じものは同じ符号で示し
ている。図４から分かるように、ホールド動作を行って
いるときは、ＮＭＯＳトランジスタＱ９及びＱ１０がオ
フして遮断状態になることから、コンデンサＣ３からの
電圧が差動増幅回路２の入力端ＩＮＰに入力されること
はなく、コンデンサＣ４からの電圧が差動増幅回路２の
入力端ＩＮＭに入力されることはない。このため、差動
増幅回路２の入力端ＩＮＰには、コンデンサＣ１からの
電圧のみが入力され、差動増幅回路２の入力端ＩＮＭに
は、コンデンサＣ２からの電圧のみが入力されることか
ら、正確なホールド動作を行うことができる。
ときのサンプルホールド回路１の等価回路を示した回路
図であり、図４では、図３と同じものは同じ符号で示し
ている。図４から分かるように、ホールド動作を行って
いるときは、ＮＭＯＳトランジスタＱ９及びＱ１０がオ
フして遮断状態になることから、コンデンサＣ３からの
電圧が差動増幅回路２の入力端ＩＮＰに入力されること
はなく、コンデンサＣ４からの電圧が差動増幅回路２の
入力端ＩＮＭに入力されることはない。このため、差動
増幅回路２の入力端ＩＮＰには、コンデンサＣ１からの
電圧のみが入力され、差動増幅回路２の入力端ＩＮＭに
は、コンデンサＣ２からの電圧のみが入力されることか
ら、正確なホールド動作を行うことができる。
【００２７】図５は、サンプルホールド回路１におけ
る、入力信号の周波数と、各出力信号の差に対する全高
調波歪みＴＨＤとの関係をシミュレーションした結果を
示した図である。図５において、（ａ）は、サンプルホ
ールド回路１の特性例を示しており、（ｂ）は従来のサ
ンプルホールド回路、例えば図７のサンプルホールド回
路１００の特性例を示している。図５から、サンプルホ
ールド回路１は、従来のサンプルホールド回路よりも歪
みが小さくなっていることが分かる。
る、入力信号の周波数と、各出力信号の差に対する全高
調波歪みＴＨＤとの関係をシミュレーションした結果を
示した図である。図５において、（ａ）は、サンプルホ
ールド回路１の特性例を示しており、（ｂ）は従来のサ
ンプルホールド回路、例えば図７のサンプルホールド回
路１００の特性例を示している。図５から、サンプルホ
ールド回路１は、従来のサンプルホールド回路よりも歪
みが小さくなっていることが分かる。
【００２８】また、図６は、サンプリング動作時及びホ
ールド動作時における各仮想接地点の電圧ＶｓＰ，Ｖｓ
Ｍの変化をシミュレーションした結果を示した図であ
り、図６(ａ)は、従来のサンプルホールド回路、例えば
図７のサンプルホールド回路１００の場合を示してお
り、図６(ｂ)は、サンプルホールド回路１の場合を示し
ている。なお、図６において、ＶｓＰは実線で示し、Ｖ
ｓＭは破線で示している。図６(ａ)の従来のサンプルホ
ールド回路では、サンプリング動作時に各仮想接地点の
電圧ＶｓＰ，ＶｓＭが異なる特性を示しているのに対し
て、サンプルホールド回路１では、図６(ｂ)から、各仮
想接地点の電圧ＶｓＰ，ＶｓＭがほぼ同じになっている
ことが分かる。
ールド動作時における各仮想接地点の電圧ＶｓＰ，Ｖｓ
Ｍの変化をシミュレーションした結果を示した図であ
り、図６(ａ)は、従来のサンプルホールド回路、例えば
図７のサンプルホールド回路１００の場合を示してお
り、図６(ｂ)は、サンプルホールド回路１の場合を示し
ている。なお、図６において、ＶｓＰは実線で示し、Ｖ
ｓＭは破線で示している。図６(ａ)の従来のサンプルホ
ールド回路では、サンプリング動作時に各仮想接地点の
電圧ＶｓＰ，ＶｓＭが異なる特性を示しているのに対し
て、サンプルホールド回路１では、図６(ｂ)から、各仮
想接地点の電圧ＶｓＰ，ＶｓＭがほぼ同じになっている
ことが分かる。
【００２９】このように、本第１の実施の形態における
サンプルホールド回路は、サンプリング動作時におい
て、正側入力端子５及び負側入力端子６から入力された
各アナログ信号の周波数変動等の影響を、差動増幅回路
２の各入力端ＩＮＰ及びＩＮＭでそれぞれ打ち消すこと
ができ、仮想接地点をなす差動増幅回路２の各入力端Ｉ
ＮＰ及びＩＮＭにおけるそれぞれの電圧変動を低減させ
ることができる。
サンプルホールド回路は、サンプリング動作時におい
て、正側入力端子５及び負側入力端子６から入力された
各アナログ信号の周波数変動等の影響を、差動増幅回路
２の各入力端ＩＮＰ及びＩＮＭでそれぞれ打ち消すこと
ができ、仮想接地点をなす差動増幅回路２の各入力端Ｉ
ＮＰ及びＩＮＭにおけるそれぞれの電圧変動を低減させ
ることができる。
【００３０】なお、前記第１の実施の形態では、各トラ
ンジスタにＮＭＯＳトランジスタを使用した場合を例に
して示したが、本発明は、これに限定するものではな
く、バイポーラトランジスタ等の他の各種トランジスタ
を使用した場合においても適用することができる。
ンジスタにＮＭＯＳトランジスタを使用した場合を例に
して示したが、本発明は、これに限定するものではな
く、バイポーラトランジスタ等の他の各種トランジスタ
を使用した場合においても適用することができる。
【００３１】
【発明の効果】上記の説明から明らかなように、本発明
のサンプルホールド回路によれば、第１の入力信号をサ
ンプリングしホールドして差動増幅回路部の第１の入力
端に入力する第１回路部に対して、サンプリング動作時
に同じインピーダンスをなし第２の入力信号が入力され
る第３回路部を差動増幅回路部の第１の入力端に接続す
ると共に、第２の入力信号をサンプリングしホールドし
て差動増幅回路部の第２の入力端に入力する第２回路部
に対して、サンプリング動作時に同じインピーダンスを
なし第１の入力信号が入力される第４回路部を差動増幅
回路部の第２の入力端に接続するようにした。
のサンプルホールド回路によれば、第１の入力信号をサ
ンプリングしホールドして差動増幅回路部の第１の入力
端に入力する第１回路部に対して、サンプリング動作時
に同じインピーダンスをなし第２の入力信号が入力され
る第３回路部を差動増幅回路部の第１の入力端に接続す
ると共に、第２の入力信号をサンプリングしホールドし
て差動増幅回路部の第２の入力端に入力する第２回路部
に対して、サンプリング動作時に同じインピーダンスを
なし第１の入力信号が入力される第４回路部を差動増幅
回路部の第２の入力端に接続するようにした。
【００３２】このことから、サンプリング動作時におい
て、第１及び第２の各入力信号における周波数変動等の
影響を、差動増幅回路部の第１及び第２の各入力端でそ
れぞれ打ち消すことができ、仮想接地点をなす差動増幅
回路部の第１及び第２の各入力端におけるそれぞれの電
圧変動を低減させることができる。このため、Ａ／Ｄ変
換器等に使用した場合に、入力されたアナログ信号の周
波数がナイキスト周波数又はそれ以上の周波数になった
場合においても、出力信号の歪みの発生を抑制すること
ができる。
て、第１及び第２の各入力信号における周波数変動等の
影響を、差動増幅回路部の第１及び第２の各入力端でそ
れぞれ打ち消すことができ、仮想接地点をなす差動増幅
回路部の第１及び第２の各入力端におけるそれぞれの電
圧変動を低減させることができる。このため、Ａ／Ｄ変
換器等に使用した場合に、入力されたアナログ信号の周
波数がナイキスト周波数又はそれ以上の周波数になった
場合においても、出力信号の歪みの発生を抑制すること
ができる。
【００３３】また、前記第１のトランジスタは、第３の
トランジスタがオンしたときの該トランジスタの等価抵
抗と等しくなるように所定の電圧Ｖｃ１が印加され、前
記第２のトランジスタは、第４のトランジスタがオンし
たときの該トランジスタの等価抵抗と等しくなるように
所定の電圧Ｖｃ２が印加されるようにしたことから、サ
ンプリング動作時に、第１回路部と第３回路部のインピ
ーダンスを容易に同じにすることができると共に、第２
回路部と第４回路部のインピーダンスを容易に同じにす
ることができる。
トランジスタがオンしたときの該トランジスタの等価抵
抗と等しくなるように所定の電圧Ｖｃ１が印加され、前
記第２のトランジスタは、第４のトランジスタがオンし
たときの該トランジスタの等価抵抗と等しくなるように
所定の電圧Ｖｃ２が印加されるようにしたことから、サ
ンプリング動作時に、第１回路部と第３回路部のインピ
ーダンスを容易に同じにすることができると共に、第２
回路部と第４回路部のインピーダンスを容易に同じにす
ることができる。
【００３４】更に、ホールド動作時に、第３のコンデン
サと差動増幅回路部の第１の入力端との接続を遮断する
と共に、第４のコンデンサと差動増幅回路部の第２の入
力端との接続を遮断するようにしたことから、ホールド
動作時に第１及び第２の各入力信号を正確に差動増幅し
て出力することができる。
サと差動増幅回路部の第１の入力端との接続を遮断する
と共に、第４のコンデンサと差動増幅回路部の第２の入
力端との接続を遮断するようにしたことから、ホールド
動作時に第１及び第２の各入力信号を正確に差動増幅し
て出力することができる。
【図１】 本発明の第１の実施の形態におけるサンプル
ホールド回路の例を示した回路図である。
ホールド回路の例を示した回路図である。
【図２】 図１で示した各クロック信号の関係例を示し
たタイミングチャートである。
たタイミングチャートである。
【図３】 サンプリング動作時におけるサンプルホール
ド回路１の等価回路を示した図である。
ド回路１の等価回路を示した図である。
【図４】 ホールド動作時におけるサンプルホールド回
路１の等価回路を示した図である。
路１の等価回路を示した図である。
【図５】 図１のサンプルホールド回路１における入力
信号周波数と全高調波歪みとの関係例を示した図であ
る。
信号周波数と全高調波歪みとの関係例を示した図であ
る。
【図６】 図１のサンプルホールド回路１における各仮
想接地点の電圧ＶｓＰ，ＶｓＭの変化の例を示した図で
ある。
想接地点の電圧ＶｓＰ，ＶｓＭの変化の例を示した図で
ある。
【図７】 従来のサンプルホールド回路の例を示した回
路図である。
路図である。
【図８】 サンプリング動作時における図７のサンプル
ホールド回路の等価回路を示した図である。
ホールド回路の等価回路を示した図である。
１ サンプルホールド回路
２ 差動増幅回路
Ｑ１〜Ｑ１０ ＮＭＯＳトランジスタ
Ｃ１〜Ｃ４ コンデンサ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J022 AA01 BA04 CA10 CF02 CF07
CG01
5J066 AA01 AA12 CA11 CA21 CA71
FA08 HA10 HA25 HA29 HA39
PD02 TA01 TA03 TA06
5J500 AA01 AA12 AC11 AC21 AC71
AF08 AH10 AH25 AH29 AH39
AT01 AT03 AT06 DP02
Claims (4)
- 【請求項１】 相反する電圧レベルを有する第１及び第
２の各入力信号からなる一対の入力信号に対して、所定
のタイミングでそれぞれサンプリングしてホールドする
サンプルホールド回路において、 前記第１の入力信号をサンプリングしホールドする第１
のコンデンサを有し、所定のインピーダンスをなす第１
回路部と、 前記第２の入力信号をサンプリングしホールドする第２
のコンデンサを有し、所定のインピーダンスをなす第２
回路部と、 前記第１回路部の第１のコンデンサでホールドされた電
圧が第１の入力端に入力され、該第２回路部の第２コン
デンサでホールドされた電圧が第２入力端に入力される
差動増幅回路部と、 前記第１のコンデンサと同じ容量の第３のコンデンサを
有し、サンプリング動作時に前記第１回路部と同じイン
ピーダンスをなして第２の入力信号を該差動増幅回路部
の第１の入力端に入力する第３回路部と、 前記第２のコンデンサと同じ容量の第４のコンデンサを
有し、サンプリング動作時に前記第２回路部と同じイン
ピーダンスをなして第１の入力信号を該差動増幅回路部
の第２の入力端に入力する第４回路部と、を備えること
を特徴とするサンプルホールド回路。 - 【請求項２】 前記第１回路部は、第１のコンデンサと
所定の電圧Ｖｃ１が制御信号入力端に常時印加された第
１のトランジスタとで構成され、前記第２回路部は、第
２のコンデンサと所定の電圧Ｖｃ２が制御信号入力端に
常時印加された第２のトランジスタとで構成され、前記
第３回路部は、第２の入力信号が入力される第３のコン
デンサと、サンプリング動作時にオンして第２の入力信
号を前記差動増幅回路部の第１の入力端に入力する第３
のトランジスタとで構成され、前記第４回路部は、第１
の入力信号が入力される第４のコンデンサと、サンプリ
ング動作時にオンして第１の入力信号を前記差動増幅回
路部の第２の入力端に入力する第４のトランジスタとで
構成されることを特徴とする請求項１記載のサンプルホ
ールド回路。 - 【請求項３】 前記第１のトランジスタは、第３のトラ
ンジスタがオンしたときの等価抵抗と等しくなるように
所定の電圧Ｖｃ１が印加され、前記第２のトランジスタ
は、第４のトランジスタがオンしたときの等価抵抗と等
しくなるように所定の電圧Ｖｃ２が印加されることを特
徴とする請求項２記載のサンプルホールド回路。 - 【請求項４】 前記第３のトランジスタは、ホールド動
作時にオフして第３のコンデンサと差動増幅回路部の第
１の入力端との接続を遮断し、前記第４のトランジスタ
は、ホールド動作時にオフして第４のコンデンサと差動
増幅回路部の第２の入力端との接続を遮断することを特
徴とする請求項２又は３記載のサンプルホールド回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356081A JP3497495B2 (ja) | 2001-11-21 | 2001-11-21 | サンプルホールド回路 |
| EP02025821A EP1315172B1 (en) | 2001-11-21 | 2002-11-18 | Sampling and hold circuit |
| DE60204749T DE60204749T2 (de) | 2001-11-21 | 2002-11-18 | Abtast- und Halteschaltung |
| US10/300,864 US6700417B2 (en) | 2001-11-21 | 2002-11-21 | Sampling and hold circuit |
| TW091133920A TW578158B (en) | 2001-11-21 | 2002-11-21 | Sampling and hold circuit |
| KR10-2002-0072765A KR100494273B1 (ko) | 2001-11-21 | 2002-11-21 | 표본 유지회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356081A JP3497495B2 (ja) | 2001-11-21 | 2001-11-21 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158432A true JP2003158432A (ja) | 2003-05-30 |
| JP3497495B2 JP3497495B2 (ja) | 2004-02-16 |
Family
ID=19167669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356081A Expired - Fee Related JP3497495B2 (ja) | 2001-11-21 | 2001-11-21 | サンプルホールド回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6700417B2 (ja) |
| EP (1) | EP1315172B1 (ja) |
| JP (1) | JP3497495B2 (ja) |
| KR (1) | KR100494273B1 (ja) |
| DE (1) | DE60204749T2 (ja) |
| TW (1) | TW578158B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606557B1 (ko) | 2004-06-05 | 2006-07-31 | 고려대학교 산학협력단 | 정궤환 증폭기를 안정화시키기 위한 샘플-앤-홀드 증폭기 |
| US7598896B2 (en) | 2005-09-07 | 2009-10-06 | National University Corporation Shizuoka University | A/D converter with noise cancel function |
| JP2009272915A (ja) * | 2008-05-08 | 2009-11-19 | Semiconductor Technology Academic Research Center | サンプルホールド回路及びａ／ｄ変換装置 |
| JP2010262709A (ja) * | 2009-05-08 | 2010-11-18 | Toyota Central R&D Labs Inc | ホールド回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2395895A1 (en) * | 2002-08-12 | 2004-02-12 | Ralph Dickson Mason | Method for increased input isolation in sampling gates |
| US7759902B2 (en) | 2005-01-19 | 2010-07-20 | Atmel Corporation | Single chip microcontroller including battery management and protection |
| US7167029B2 (en) * | 2005-01-19 | 2007-01-23 | Atmel Corporation | Sampling and level shifting circuit |
| US7113116B2 (en) * | 2005-01-26 | 2006-09-26 | Analog Devices, Inc. | Sample and hold apparatus |
| US7319574B2 (en) * | 2005-05-23 | 2008-01-15 | Eaton Corporation | Arc fault detection apparatus, method and system for an underground electrical conductor |
| DE102006014925B3 (de) * | 2006-03-30 | 2007-09-27 | Infineon Technologies Ag | Schaltungsanordnung mit einer Abtast-Halte-Einrichtung und Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung |
| US7724042B2 (en) * | 2007-07-06 | 2010-05-25 | Texas Instruments Incorporated | Reducing power consumption in an amplification stage driving a sample and hold circuit while maintaining linearity |
| KR100893392B1 (ko) * | 2007-10-18 | 2009-04-17 | (주)엠씨테크놀로지 | 전압 증폭 출력 회로 및 이를 이용하는 액정 표시 장치의구동 장치 |
| EP2541213B1 (fr) * | 2011-07-01 | 2017-03-08 | EM Microelectronic-Marin SA | Procédé pour réduire la non linéarité pendant la mesure d'un paramètre physique et circuit électronique pour sa mise en oeuvre |
| US8816887B2 (en) | 2012-09-21 | 2014-08-26 | Analog Devices, Inc. | Sampling circuit, a method of reducing distortion in a sampling circuit, and an analog to digital converter including such a sampling circuit |
| JP6675882B2 (ja) * | 2016-02-29 | 2020-04-08 | エイブリック株式会社 | スイッチドキャパシタ入力回路及びスイッチドキャパシタアンプ及びスイッチドキャパシタ電圧比較器 |
| KR101731032B1 (ko) * | 2016-06-14 | 2017-04-27 | 주식회사 이노액시스 | 고속 충방전이 가능한 소스 드라이버 |
| EP3729657B1 (en) * | 2017-12-22 | 2022-03-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Time-interleaved analog-to-digital converter |
| US11936346B2 (en) * | 2021-04-15 | 2024-03-19 | Texas Instruments Incorporated | Programmable gain low noise amplifier |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721958B2 (ja) * | 1988-05-02 | 1995-03-08 | 日本電気株式会社 | サンプル・ホールド増幅回路 |
| US5298801A (en) * | 1991-09-11 | 1994-03-29 | U.S. Philips Corporation | Track-and-hold circuit |
| US5689201A (en) * | 1995-08-08 | 1997-11-18 | Oregon State University | Track-and-hold circuit utilizing a negative of the input signal for tracking |
| KR100190530B1 (ko) * | 1996-10-09 | 1999-06-01 | 윤종용 | 아날로그-디지탈 변환장치의 샘플앤드홀드회로 |
| US5914638A (en) * | 1997-06-06 | 1999-06-22 | Omnivision Technologies, Inc. | Method and apparatus for adjusting the common-mode output voltage of a sample-and-hold amplifier |
| KR100284024B1 (ko) * | 1997-07-29 | 2001-03-02 | 윤종용 | 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 |
| KR20000028306A (ko) * | 1998-10-30 | 2000-05-25 | 윤종용 | 셀프 바이어스된 연산 증폭기 회로 및 그것을 구비한 샘플 앤드홀드 회로 |
| US6215337B1 (en) * | 1999-01-12 | 2001-04-10 | Qualcomm Incorporated | Linear sampling switch |
| JP2001006384A (ja) * | 1999-06-16 | 2001-01-12 | Sharp Corp | サンプル／ホールド回路とこれを用いた基準電圧発生回路 |
-
2001
- 2001-11-21 JP JP2001356081A patent/JP3497495B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-18 EP EP02025821A patent/EP1315172B1/en not_active Expired - Fee Related
- 2002-11-18 DE DE60204749T patent/DE60204749T2/de not_active Expired - Lifetime
- 2002-11-21 TW TW091133920A patent/TW578158B/zh not_active IP Right Cessation
- 2002-11-21 KR KR10-2002-0072765A patent/KR100494273B1/ko not_active IP Right Cessation
- 2002-11-21 US US10/300,864 patent/US6700417B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606557B1 (ko) | 2004-06-05 | 2006-07-31 | 고려대학교 산학협력단 | 정궤환 증폭기를 안정화시키기 위한 샘플-앤-홀드 증폭기 |
| US7598896B2 (en) | 2005-09-07 | 2009-10-06 | National University Corporation Shizuoka University | A/D converter with noise cancel function |
| JP2009272915A (ja) * | 2008-05-08 | 2009-11-19 | Semiconductor Technology Academic Research Center | サンプルホールド回路及びａ／ｄ変換装置 |
| JP4505027B2 (ja) * | 2008-05-08 | 2010-07-14 | 株式会社半導体理工学研究センター | サンプルホールド回路及びａ／ｄ変換装置 |
| US7834786B2 (en) | 2008-05-08 | 2010-11-16 | Semiconductor Technology Academic Research Center | Sample hold circuit for use in time-interleaved A/D converter apparatus including paralleled low-speed pipeline A/D converters |
| JP2010262709A (ja) * | 2009-05-08 | 2010-11-18 | Toyota Central R&D Labs Inc | ホールド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030041848A (ko) | 2003-05-27 |
| EP1315172B1 (en) | 2005-06-22 |
| EP1315172A1 (en) | 2003-05-28 |
| US20030122592A1 (en) | 2003-07-03 |
| DE60204749D1 (de) | 2005-07-28 |
| TW578158B (en) | 2004-03-01 |
| KR100494273B1 (ko) | 2005-06-13 |
| US6700417B2 (en) | 2004-03-02 |
| DE60204749T2 (de) | 2006-04-27 |
| JP3497495B2 (ja) | 2004-02-16 |
| TW200300557A (en) | 2003-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3497495B2 (ja) | サンプルホールド回路 | |
| US7592871B1 (en) | Fully differential current-feedback CMOS/bipolar operational amplifier | |
| US7795959B2 (en) | Switched-capacitor circuit having switch-less feedback path | |
| JP2004523830A (ja) | 負荷容量によって分割された相互コンダクタンスの一定値を維持するためのバイアス回路 | |
| KR19980064159A (ko) | 필터 회로 | |
| JPH04217106A (ja) | Ｃｍｏｓ技法における平衡マイクロホーンの前置増幅器 | |
| JP2005509347A (ja) | 歪補償を持つ電力増幅器 | |
| US8816773B2 (en) | Offset current trim circuit | |
| JPS60141006A (ja) | インピ−ダンス合成回路 | |
| JPH0585084B2 (ja) | ||
| JPH04227306A (ja) | 歪み補償付き差動回路 | |
| JP2710715B2 (ja) | コンパレータ | |
| JPH10126172A (ja) | 差動増幅回路 | |
| JPH09148855A (ja) | 差動演算増幅器 | |
| JPH06120747A (ja) | 差動増幅器 | |
| JPH10198909A (ja) | 磁気情報読取り装置 | |
| JPS6210446B2 (ja) | ||
| JPH083072Y2 (ja) | 高速ａｄ変換回路 | |
| JP3830914B2 (ja) | Ａ／ｄ変換器用の繰り返し性のセルを含むモノリシックチップの集積回路 | |
| JP3140399B2 (ja) | 演算増幅器を有する回路装置 | |
| JP3367875B2 (ja) | 対数変換回路及びこれを用いたトランスコンダクター | |
| JP2013172170A (ja) | トラックホールド回路 | |
| JP2003152474A (ja) | 平衡回路 | |
| JPH0199305A (ja) | 差動増幅器 | |
| JPH06232654A (ja) | 演算増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |