KR100190530B1 - 아날로그-디지탈 변환장치의 샘플앤드홀드회로 - Google Patents

Abstract

본 발명은 아날로그-디지탈 변환장치에 관한 것으로서, 구체적으로는 입력 신호가 고주파일 경우 세틀링 타임을 줄이기 위한 샘플앤드홀드회로에 관한 것으로서, 소정의 샘플링된 전압에 응답하여 디지탈 코드 신호를 출력하는 아날로그-디지탈 변환회로와, 상기 샘플링된 전압과 상기 디지탈 코드 신호에 응답하여 상기 두 신호간의 전압차를 증폭하여 출력하는 멀티플라잉댁회로와, 상기 디지탈 코드 신호를 입력받아 이를 비트정정후 최종적인 디지탈 코드 신호를 출력하는 디지탈 비트정정 회로를 구비한 아날로그-디지탈 변환장치의 샘플앤드 홀드 회로에 있어서, 소정 선택신호에 응답하여 복수개의 출력단자중 어느 하나의 출력단자를 선택하는 선택부와; 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 1 기준전압을 출력하는 제 1 기준전압부와; 상기 제 1 기준전압과 제 1 차동 아날로그 입력전압과 제 1 및 제 2 제어신호에 응답하여 상기 제 1 차동 아날로그 입력전압을 샘플링하고 이를 일시적으로 유지한 후 증폭기를 통해 상기 샘플링된 전압을 출력하는 제 1 샘플앤드홀드부와; 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 2 기준전압을 출력하는 제 2 기준전압부와; 상기 제 2 기준전압과 제 2 차동 아날로그 입력전압과 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 2 차동 아날로그 입력전압을 샘플링하고 이를 일시적으로 유지한 후 상기 증폭기를 통해 상기 샘플링된 전압을 출력하는 제 2 샘플앤드홀드부로 이루어졌다.

Description

아날로그-디지탈 변환장치의 샘플앤드홀드회로(a circuit of sampling and holding a sign of apparatus of converting analog to digital)

본 발명은 아날로그-디지탈 변환장치에 관한 것으로서, 구체적으로는 입력 신호가 고주파일 경우 세틀링 타임을 줄이기 위한 샘플앤드홀드회로에 관한 것이다.

도 1에는 파이프라인방식을 이용한 아날로그-디지탈 변환장치의 전체적인 구성을 보여주는 블록도가 도시되어 있다.

도 1에 도시된 바와같이, 아날로그-디지탈 변환장치는 샘플앤드홀드블록(100)과, 멀티플라잉댁블록들(110a, 110b)과, 아날로그-디지탈 변환블록들(120a, 120b, 120c)과 디지탈 비트정정 블록(130)으로 구성되어 있다. 먼저 상기 샘플앤드홀드블록(100)은 차동 아날로그 입력전압들(AINP, AINN)을 입력받아 이에 응답하여 상기 차동 아날로그 입력전압들(AINP, AINN)을 샘플링하고 이를 일시적으로 유지한 후 샘플링된 전압(Vsam)을 출력한다. 그리고, 상기 아날로그-디지탈 변환블록(120a)은 상기 샘플앤드홀드블록(100)으로부터 출력된 상기 샘플링된 전압(Vsam)에 응답하여 상기 샘플링된 전압(Vsam)에 대응되는 디지탈 코드 신호(S_digcon)를 출력한다. 그리고, 상기 멀티플라잉댁블록(110a)은 상기 샘플링된 전압(Vsam)과 상기 디지탈 코드 신호(S_digcon)를 입력받아 이에 응답하여 상기 두 신호간(Vsam, S_digcon)의 전압차를 증폭하여 다음단으로 출력한다.

이후, 나머지 아날로그-디지탈 변환블록들(120b, 120c)과 멀티플라잉댁(110b)은 상기 전단블록들(110a, 120a)과 동일하게 동작하여 디지탈 코드 신호들을 출력한다. 그리고, 상기 디지탈 비트정정 블록(130)은 상기 아날로그-디지탈 변환블록들(120a, 120b, 120c)로부터 출력된 디지탈 코드 신호들(S_digcon)을 입력받아 이를 중첩하여 최종적인 10비트 디지탈 코드 신호(Do)를 출력하게 된다. 통상적으로, 데이터 컨버터가 점차로 고주파 영역의 데이터를 처리해가고 있는 추세에 있기 때문에 제품의 크기와 동작주파수를 사용하고 있는 파이프라인 방식의 컨버터에서 보다 더 동작주파수를 높이는데 관건이 되는 블록은 상기 멀티플라잉댁블록과 상기 샘플앤드 홀드블록이다. 상기 샘플앤드홀드블록(110)은 그 정확도가 전체 컨버터의 정확도 보다도 1비트 이상 높아야 하므로 그 내부 앰프의 높은 오픈루프게인과 보다 짧은 세틀링 타임(settling time)이 요구된다.

도 2에는 종래의 샘플앤드홀드블록의 상세 회로를 보여주는 회로도가 도시되어 있다.

도 2에 도시된 샘플앤드홀드회로는 차동 아날로그 입력신호들(AINP, AINN)을 샘플링하여 그 생플링된 값을 일정시간 유지하는 회로이다. 상기 샘플앤드홀드회로의 출력전압값과 입력신호의 전압값 사이의 오차가 적을수록 좋은 샘플앤드홀드회로인 것은 자명한 사실이다. 상기 샘플앤드홀드회로의 에러전압이 10비트 아날로그-디지탈 컨버터의 경우 0.5LSB 이하이기 위해서는 상기 샘플앤드홀드회로의 앰프(40) 이득이 적어도 66dB이상이어야 하며 컨버젼 주파수가 3메가일 경우 세틀링 타임이 150ns에 비해 충분히 작아야 한다.

도 2에 도시된 바와같이, 제어신호들(CK1,) 중 제어신호가 하이레벨(high level)일때는 차동 아날로그 입력전압들(AINP, AINN)이 각각 노드 b, 노드 e에 인가된다. 그리고, 노드 a와 노드 d는 노드 c와 노드 f에 각각 연결되며 상기 노드들(a, d)의 노드전압은 증폭기(40)내의 네거티브 피드백(negative feedbak)에 의해 안정적으로 5볼트 전원전압하에서 2.5볼트를 갖는다. 그러므로, 상기 노드 b와 노드 e로 각각 인가되는 차동 아날로그 입력전압들(AINP, AINN)과 노드 c와 노드 f의 노드전압(2.5볼트) 사이의 전압차이에 의해서 커패시터들(C1, C2)에 각각 [C1 * (AINP - 2.5)] 만큼의 전하량이 충전된다.

다음, 상기 제어신호가 로우레벨(low level)로 떨어지고 이와 반대로 상기 제어신호 CK1이 하이레벨로 인가되면 상기 노드 a와 상기 노드 c간의 직접적인 연결은 끊어지게 된다. 그러나, 상기 노드 a와 상기 노드 c간에 증폭기(40)의 특성상 동일한 전압이긴 하지만 더 이상 2.5볼트는 아닌 어떤 전압이 챠지되게 된다. 또한, 상기 커패시터들(C1, C2)에 각각 충전되어 있던 전하량은 전하량 보존의 법칙에 의해서 계속 일정하게 유지된다. 따라서, 상기 노드들(c, f)간의 전압에 전압차가 발생하게 되어 상기 제어신호가 하이레벨이 되지 않는 이상 충전된 전하가 빠져나갈 곳이 없으므로 계속 같은 전압을 유지해 입력전압을 홀드하게 된다.

그러나, 상술한 바와같은 종래의 샘플앤드홀드회로에 의하면, 샘플링 단계에서 차동 아날로그 입력전압값에 상관없이 커패시터들(C1, C2)에 충전양을 결정하는 차전압의 레퍼런스(노드 a, 노드 d의 노드전압)는 항상 2.5볼트로 고정되어 있다. 따라서, 차동 아날로그 입력전압(AINP, AINN 즉, 노드 b, 노드 e의 전압)의 크기가 2.5볼트에서 멀어지면 상기 차동 아날로그 입력신호(AINP, AINN)의 스텝관계(step relation)에 상관없이 항상 높은 전압차이가 발생하게되 커패시터들(C1, C2)에 충전되는 전하량이 많아지게 된다. 이로 인해, 전류가 일정할 경우 충전시간(charge time)이 길어져 세틀링 타임이 커지게 되는 문제점이 생기게 된다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 이전에 샘플링되고 홀드된 전압을 아날로그-디지탈 변환회로로부터 피드백시켜 이를 기준전압으로 이용하여 차동 아날로그 입력신호가 급격하게 변하더라도 이에 따른 세틀링 타임이 증가하는 것을 방지할 수 있는 샘플앤드홀드회로를 제공하는데 있다.

도 1은 아날로그-디지탈 변환장치의 구성을 개략적으로 보여주는 블록도;

도 2는 종래의 샘플앤드홀드회로를 보여주는 회로도;

도 3은 본 발명에 따른 샘플앤드홀드회로의 구성을 보여주는 블록도;

도 4는 도 3의 기준전압발생부의 각 블록의 상세 회로를 보여주는 회로도,

*도면의 주요 부분에 대한 부호 설명

10:선택부 20:제 1 기준전압부

30:제 2 기준전압부 80:기준전압 발생부

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소정의 샘플링된 전압에 응답하여 디지탈 코드 신호를 출력하는 아날로그-디지탈 변환회로와, 상기 샘플링된 전압과 상기 디지탈 코드 신호에 응답하여 상기 두 신호간의 전압차를 증폭하여 출력하는 멀티플라잉댁회로와, 상기 디지탈 코드 신호를 입력받아 이를 비트정정후 최종적인 디지탈 코드 신호를 출력하는 디지탈 비트정정 회로를 구비한 아날로그-디지탈 변환장치의 샘플앤드홀드회로에 있어서, 소정 선택신호에 응답하여 복수개의 출력단자중 어느 하나의 출력단자를 선택하는 선택부와; 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 1 기준전압을 출력하는 제 1 기준전압부와; 상기 제 1 기준전압과 제 1 차동 아날로그 입력전압과 제 1 및 제 2 제어신호에 응답하여 상기 제 1 차동 아날로그 입력전압을 샘플링하고 이를 일시적으로 유지한 후 증폭기를 통해 상기 샘플링된 전압을 출력하는 제 1 샘플앤드홀드부와; 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 2 기준전압을 출력하는 제 2 기준전압부와; 상기 제 2 기준전압과 제 2 차동 아날로그 입력전압과 상기 제 1 및 제 2 제어신호에 응답하여 상기 제 2 차동 아날로그 입력전압을 샘플링하고 이를 일시적으로 유지한 후 상기 증폭기를 통해 상기 샘플링된 전압을 출력하는 제 2 샘플앤드홀드부를 포함한다.

이 회로의 바람직한 실시예에 있어서, 상기 선택부로 입력되는 상기 선택신호는 상기 아날로그-디지탈 변환회로로부터 출력되는 상기 디지탈 코드 신호를 피드백하여 사용하는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 제 1 기준전압부는 입력최대전압이 인가되는 제 1 전원단자와 입력최소전압이 인가되는 제 2 전원단자 사이에 다수개의 저항들이 직렬로 연결되며 상기 입력최대전압으로부터 상기 입력최소전압까지 순차적으로 상기 다수개의 저항들 사이의 각 접속점에 소정비율로 전압분배되며 상기 분배된 전압을 출력하는 제 1기준전압분배수단과; 선택된 소정레벨의 제 1기준전압이 출력되는 제 1출력라인과; 상기 선택신호에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 1기준전압분배수단으로부터 상기 제 1출력라인으로 소정 제 1기준전압을 전달하는 제 1스위칭수단으로 구비되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 제 1 스위칭수단은 병렬 연결된 다수개의 MOS 트랜지스터들로 구비되며, 상기 각 MOS 트랜지스터는 상기 선택부의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 1 기준전압분배수단의 각 접속점과 상기 제 1 출력라인 사이에 각 채널이 연결되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 제 2 기준전압부는, 상기 제 1 전원단자와 상기 제 2 전원단자 사이에 다수개의 저항들이 직렬로 연결되며 상기 입력최대전압으로부터 상기 입력최소전압까지 순차적으로 상기 다수개의 저항들 사이의 각 접속점에 소정 비율로 전압분배되어 상기 분배된 전압을 출력하는 제 2 기준전압분배수단과; 선택된 소정레벨의 제 2 기준전압이 출력되는 제 2 출력라인과; 상기 선택신호에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 2 기준전압분배수단으로부터 상기 제 2 출력라인으로 소정 제 2 기준전압을 전달하는 제 2 스위칭수단으로 구비되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 제 2 스위칭수단은 병렬 연결된 다수개의 MOS 트랜지스터들로 구비되며, 상기 각 MOS 트랜지스터는 상기 선택부의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 2 기준전압분배수단의 각 접속점과 상기 제 2 출력라인 사이에 각 채널이 연결되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 제 1 기준전압분배수단과 제 2 기준전압분배수단의 각 저항은 모두 동일한 저항값을 갖는 것을 특징으로 한다.

이와같은 회로에 의해서, 이전에 샘플링되고 홀드된 전압을 아날로그-디지탈 변환회로로부터 피드백시켜 이를 기준전압으로 이용함으로서 커패시터들의 충전시간을 줄임으로서 세틀링 타임이 짧은 샘플앤드홀드회로를 구현할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.

도 3에는 본 발명의 바람직한 실시예에 따른 샘플앤드홀드회로를 보여주는 블록도가 도시되어 있다.

일반적인 파이프라인방식의 아날로그 디지탈 변환장치에 대한 블록도는 도 1에서 설명한 바와같이 구성되어 있다. 즉, 샘플앤드홀드회로(100)는 차동 아날로그 입력전압(AINP, AINN)에 응답하여 이를 샘플링하고 일시적으로 유지한 후 상기 샘플링된 전압(Vsam)을 출력한다. 그리고, 아날로그-디지탈 변환회로(120a)는 상기 샘플링된 전압(Vsam)에 응답하여 이에 대응되는 디지탈 코드 신호(S_digcon)를 출력하며 멀티플라잉댁회로(110a)는 상기 샘플링된 전압(Vsam)과 상기 디지탈 코드 신호(S_digcon)에 응답하여 상기 두 신호간(Vsam, S_digcon)의 전압차를 증폭하여 출력한다. 여기서, 상기 멀티플라잉댁회로(110a)와 아날로그 디지탈 변환 회로(120a)는 파이프라인방식의 경우, 도 1에 도시된 바와같이, 여러단으로 구성되어 이루어진다.

도 3에 도시된 본 발명에 따른 샘플앤드홀드회로는 선택부(10), 제 1 및 제 2 기준전압부(20, 30), 증폭기(40), 그리고 제 1 및 제 2 샘플앤드홀드부(50, 60)로 이루어졌다. 상기 선택부(10)는 소정 선택신호(CS)에 응답하여 복수개의 출력단자(sw1 - sw16)중 어느 하나의 출력단자를 선택하는 역할을 하게된다. 여기서, 상기 선택신호(CS)는 상기 아날로그-디지탈 변환회로(120)로부터 출력되는 디지탈 코드 신호(S_digcon)를 피드백하여 사용하게 된다. 즉, 상기 아날로그-디지탈 변환회로(120a)로부터 출력되는 디지탈 코드 신호(S_digcon)의 경우 이전에 홀드된 전압으로 입력신호의 스텝관계를 고려하기 위한 것이다. 그리고, 상기 제 1 기준전압부(20)는 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 1 기준전압(Vofp)을 출력한다.

상기 제 1 샘플앤드홀드부(50)는 상기 제 1 기준전압(Vofp)과 제 1 차동 아날로그 입력전압(AINP)과 제 1 및 제 2 제어신호(CK1,)에 응답하여 상기 제 1 차동 아날로그 입력전압(AINP)을 샘플링하고 이를 일시적으로 유지한 후 증폭기(40)를 통해 상기 샘플링된 전압(OUTN)을 출력한다. 그리고, 상기 제 2 기준전압부(30)는 상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 2 기준전압(Vofn)을 출력한다. 상기 제 2 샘플앤드홀드부(60)는 상기 제 2 기준전압(Vofn)과 제 2 차동 아날로그 입력전압(AINN)과 상기 제 1 및 제 2 제어신호(CK1,)에 응답하여 상기 제 2 차동 아날로그 입력전압(AINN)을 샘플링하고 이를 일시적으로 유지한 후 상기 증폭기(40)를 통해 상기 샘플링된 전압(OUTP)을 출력한다.

도 4에는 도 3의 기준전압발생부의 각 블록의 상세 회로를 보여주는 회로도가 도시되어 있다.

도 4에 도시된 바와같이, 기준전압발생부(80)는 선택부(10), 제 1 기준전압분배수단(12), 제 1 스위칭수단(14), 제 2 기준전압분배수단(22), 그리고 제 2 스위칭수단(24)으로 구성되어 있다. 먼저, 상기 제 1 기준전압부(20)는 제 1 기준전압분배수단(12)과 제 1 스위칭수단(14)으로 구성되어 있고, 제 1 출력라인(3)을 통해 선택된 소정레벨의 제 1 기준전압(Vofp)이 출력된다. 상기 제 1 기준전압분배수단(12)은 입력최대전압(Vin_top)이 인가되는 제 1 전원단자(1)와 입력최소전압(Vin_botto)이 인가되는 제 2 전원단자(2) 사이에 다수개의 저항들(R)이 직렬로 연결되어 있다. 그리고, 상기 입력최대전압(Vin_top)으로부터 상기 입력최소전압(Vin_botto)까지 순차적으로 상기 다수개의 저항들(R) 사이의 각 접속점(1111 - 0000)에 소정 비율로 전압분배되며 상기 분배된 전압을 출력한다. 상기 제 1 스위칭수단(14)은 상기 선택신호(CS)에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 1 기준전압분배수단(12)으로부터 상기 제 1 출력라인(3)으로 소정레벨의 제 1 기준전압(Vofp)을 전달한다.

여기서, 상기 제 1 스위칭수단(14)은 병렬 연결된 다수개의 MOS 트랜지스터들(M1 - M16)로 구비되며, 상기 각 MOS 트랜지스터(M1 - M16)는 상기 선택부(10)의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 1 기준전압분배수단(12)의 각 접속점(1111 - 0000)과 상기 제 1 출력라인(3) 사이에 각 채널이 연결되어 있다. 그리고, 상기 제 2 기준전압부(30)는 제 2 기준전압분배수단(22)과 제 2 스위칭수단(24)으로 구성되며, 제 2 출력라인(4)을 통해 선택된 소정레벨의 제 2 기준전압(Vofn)이 출력된다. 상기 제 2 기준전압분배수단(22)은 상기 제 1 전원단자(1)와 상기 제 2 전원단자(2) 사이에 다수개의 저항들(R)이 직렬로 연결되며 상기 입력최대전압(Vin_top)으로부터 상기 입력최소전압(Vin_botto)까지 순차적으로 상기 다수개의 저항들(R) 사이의 각 접속점(0000 - 1111)에 소정 비율로 전압분배되며 상기 분배된 전압을 출력한다.

그리고, 상기 제 2 스위칭수단(24)은 상기 선택신호(CS)에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 2 기준전압분배수단(22)으로부터 상기 제 2 출력라인(3)으로 소정레벨의 제 2 기준전압(Vofn)을 전달한다. 여기서, 상기 제 2 스위칭수단(24)은 병렬 연결된 다수개의 MOS 트랜지스터들(M17 - M32)로 구비되며, 상기 각 MOS 트랜지스터(M17 - M32)는 상기 선택부(10)의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 2 기준전압분배수단(22)의 각 접속점(0000 - 1111)과 상기 제 2 출력라인(4) 사이에 각 채널이 연결되어 있다. 또한, 상기 제 1 및 2 기준전압분배수단(12, 22)의 각 저항은 모두 동일한 저항값을 갖도록 구성되어 있다.

본 발명에 따른 샘플앤드홀드회로의 동작을 참조도면 도 3 내지 도 4에 의거하여 설명하면 다음과 같다.

도 3에 도시된 바와같이, 제어신호들(CK1,) 중 제어신호가 하이레벨일때는 차동 아날로그 입력전압들(AINP, AINN)이 각각 노드 b, 노드 e에 인가된다. 그리고, 노드 a와 노드 d는 제 1 기준전압부(20)와 제 2 기준전압부(30)에 각각 연결되며 상기 제 1 및 제 2 기준전압부(20, 30)로부터 샘플링시 필요한 제 1 및 제 2 기준전압(Vofp, Vofn)을 전달받는다. 상기 제 1 기준전압부(20)와 상기 제 2 기준전압부(30)는 도 1에 도시된 아날로그 디지탈 변환회로(120)로부터 출력된 디지탈 코드 신호(S_digcon)에 따라 각각 제 1 및 제 2 기준전압(Vofp, Vofn)을 출력하게 된다. 즉, 도 4에 도시된 바와같이, 선택부(10)는 상기 디지탈 코드 신호(S_digcon)를 선택신호(CS)로 이용하여 어느 하나의 출력단자를 선택하게 된다. 만약, 출력단자 sw6이 선택되었을 경우 즉, 상기 제 1 기준전압부(20)의 트랜지스터 M6과 상기 제 2 기준전압부(30)의 트랜지스터 M22가 각각 턴-온된다. 이에 따라, 제 1 및 제 2 기준전압분배수단(12, 22)의 각 접속점(0110)에 전압분배된 소정레벨의 제 1 및 제 2 기준전압(Vofp, Vofn)이 상기 트랜지스터들(M6, M22)을 통해 대응되는 제 1 및 제 2 출력라인(3, 4)으로 출력된다.

그러므로, 상기 노드 b와 노드 e로 각각 인가되는 차동 아날로그 입력전압들(AINP, AINN)과 노드 c와 노드 f의 각 노드전압(Vofp, Vofn)간의 전압차이에 의해서 커패시터들(C1, C2)에 각각 [ C1 * (AINP - Vofp) ] 만큼의 전하량이 충전된다. 다음, 상기 제어신호가 로우레벨(low level)로 떨어지고 이와 반대로 상기 제어신호 CK1이 하이레벨로 인가되면 상기 노드 a와 상기 제 1 기준전압부(20)간의 직접적인 연결은 끊어지게 된다. 또한, 상기 커패시터들(C1, C2)에 각각 충전되어 있던 전하량은 전하량 보존의 법칙에 의해서 계속 일정하게 유지된다. 따라서, 상기 노드들(c, f) 전압간에 전압차가 발생하게 되어 상기 제어신호가 하이레벨이 되지 않는 이상 충전된 전하가 빠져나갈곳이 없으므로 계속 같은 전압을 유지해 입력전압을 홀드하게 된다.

상기한 바와같이, 입력전압 샘플링시 증폭기의 입력단과 출력단을 직접 연결시키던 스위치의 출력쪽 연결단을 증폭기의 출력단이 아닌 제 1 및 제 2 기준전압부의 출력단에 연결시켰다. 상기 제 1 및 제 2 기준전압부는 이전에 샘플링되고 홀드되었던 전압에서 아날로그-디지탈 변환회로를 통해 출력된 디지탈 코드 신호를 저항 어레이 및 멀티플렉서를 사용하여 소정레벨의 기준전압을 생성하였다. 이로서, 기홀드된 전압을 피드백시켜 이를 입력신호 샘플링시 필요한 기준전압으로 사용하여 상기 입력신호가 급격하게 변하더거나 또는 입력신호가 0볼트 근처가 아닌 전체 입력범위의 최고나 최저 부근에서 변할 때 특히, 챠지되는 전하의 양이 급격하게 변화하는 것을 방지할 수 있다. 따라서, 상기 전하의 챠지량을 줄임으로서 세틀링 타임을 감소시킬 수 있게 되었다.

Claims (7)

1. 소정의 샘플링된 전압(Vsam)에 응답하여 디지탈 코드 신호(S_digcod)를 출력하는 아날로그-디지탈 변환회로(120)와, 상기 샘플링된 전압(Vsam)과 상기 디지탈 코드 신호(S_digcod)에 응답하여 상기 두 신호간(Vsam, S_digcod)의 전압차를 증폭하여 출력하는 멀티플라잉댁회로(110)와, 상기 디지탈 코드 신호(S_digcod)를 입력받아 이를 비트정정후 최종적인 디지탈 코드 신호(digital out)를 출력하는 디지탈 비트정정 회로(130)를 구비한 아날로그-디지탈 변환장치의 샘플앤드홀드회로에 있어서,

   소정 선택신호(CS)에 응답하여 복수개의 출력단자(sw1 - sw16)중 어느 하나의 출력단자를 선택하는 선택부(10)와;

   상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 1 기준전압(Vofp)을 출력하는 제 1 기준전압부(20)와;

   상기 제 1 기준전압(Vofp)과 제 1 차동 아날로그 입력전압(AINP)과 제 1 및 제 2 제어신호(CK1,)에 응답하여 상기 제 1 차동 아날로그 입력전압(AINP)을 샘플링하고 이를 일시적으로 유지한 후 증폭기(40)를 통해 상기 샘플링된 전압(OUTN)을 출력하는 제 1 샘플앤드홀드부(50)와;

   상기 선택된 출력단자를 통해 출력되는 소정 신호에 응답하여 제 2 기준전압(Vofn)을 출력하는 제 2 기준전압부(30)와;

   상기 제 2 기준전압(Vofn)과 제 2 차동 아날로그 입력전압(AINN)과 상기 제 1 및 제 2 제어신호(CK1,)에 응답하여 상기 제 2 차동 아날로그 입력전압(AINN)을 샘플링하고 이를 일시적으로 유지한 후 상기 증폭기(40)를 통해 상기 샘플링된 전압(OUTP)을 출력하는 제 2 샘플앤드홀드부(60)를 포함하는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
2. 제 1 항에 있어서,

   상기 선택부(10)로 입력되는 상기 선택신호(CS)는 상기 아날로그-디지탈 변환회로(120)로부터 출력되는 상기 디지탈 코드 신호(S_digcon)를 피드백하여 사용하는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
3. 제 1 항에 있어서,

   상기 제 1 기준전압부(20)는 입력최대전압(Vin_top)이 인가되는 제 1 전원단자(1)와 입력최소전압(Vin_botto)이 인가되는 제 2 전원단자(2) 사이에 다수개의 저항들(R)이 직렬로 연결되며 상기 입력최대전압(Vin_top)으로부터 상기 입력최소전압(Vin_botto)까지 순차적으로 상기 다수개의 저항들(R) 사이의 각 접속점(1111 - 0000)에 소정 비율로 전압분배되며 상기 분배된 전압을 출력하는 제 1 기준전압분배수단(12)과; 선택된 소정레벨의 제 1 기준전압(Vofp)이 출력되는 제 1 출력라인(3)과; 상기 선택신호(CS)에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 1 기준전압분배수단(12)으로부터 상기 제 1 출력라인(3)으로 소정레벨의 제 1 기준전압(Vofp)을 전달하는 제 1 스위칭수단(14)으로 구비되는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
4. 제 3 항에 있어서,

   상기 제 1 스위칭수단(14)은 병렬 연결된 다수개의 MOS 트랜지스터들(M1 - M16)로 구비되며, 상기 각 MOS 트랜지스터(M1 - M16)는 상기 선택부(10)의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 1 기준전압분배수단(12)의 각 접속점(1111 - 0000)과 상기 제 1 출력라인(3) 사이에 각 채널이 연결되는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
5. 제 1 항에 있어서,

   상기 제 2 기준전압부(30)는, 상기 제 1 전원단자(1)와 상기 제 2 전원단자(2) 사이에 다수개의 저항들(R)이 직렬로 연결되며 상기 입력최대전압(Vin_top)으로부터 상기 입력최소전압(Vin_botto)까지 순차적으로 상기 다수개의 저항들(R) 사이의 각 접속점(0000 - 1111)에 소정 비율로 전압분배되어 상기 분배된 전압을 출력하는 제 2 기준전압분배수단(22)과; 선택된 소정레벨의 제 2 기준전압(Vofn)이 출력되는 제 2 출력라인(4)과; 상기 선택신호(CS)에 의해 선택된 출력단자를 통해 출력되는 신호에 응답하여 상기 제 2 기준전압분배수단(22)으로부터 상기 제 2 출력라인(3)으로 소정레벨의 제 2 기준전압(Vofn)을 전달하는 제 2 스위칭수단(24)으로 구비되는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
6. 제 5 항에 있어서,

   상기 제 2 스위칭수단(24)은 병렬 연결된 다수개의 MOS 트랜지스터들(M17 - M32)로 구비되며, 상기 각 MOS 트랜지스터(M17 - M32)는 상기 선택부(10)의 각 출력단자에 대응되어 각각 게이트가 연결되며 상기 제 2 기준전압분배수단(22)의 각 접속점(0000 - 1111)과 상기 제 2 출력라인(4) 사이에 각 채널이 연결되는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.
7. 제 3 항 또는 제 5 항에 있어서,

   상기 제 1 기준전압분배수단(12)과 제 2 기준전압분배수단(22)의 각 저항(R)은 모두 동일한 저항값을 갖는 것을 특징으로 하는 아날로그-디지탈 변환장치의 샘플앤드홀드회로.