JP2001168713A - Ａｄコンバータ回路 - Google Patents
Ａｄコンバータ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 パイプライン型ＡＤコンバータ回路におい
て、該ＡＤコンバータ回路を構成するＭＤＡＣの出力が
大きく変化するタイミングを各段でずらすことによっ
て、誤差が増大することを防止する。 【解決手段】 パイプライン型ＡＤコンバータを構成す
るサブＡＤコンバータ回路に参照電圧を与える抵抗ラダ
ー回路において、本抵抗に補助抵抗を接続して複数の参
照電圧を作成し、１段目のＭＤＡＣと２段目以降のＭＤ
ＡＣに与える参照電圧が異なるような構成とした。
て、該ＡＤコンバータ回路を構成するＭＤＡＣの出力が
大きく変化するタイミングを各段でずらすことによっ
て、誤差が増大することを防止する。 【解決手段】 パイプライン型ＡＤコンバータを構成す
るサブＡＤコンバータ回路に参照電圧を与える抵抗ラダ
ー回路において、本抵抗に補助抵抗を接続して複数の参
照電圧を作成し、１段目のＭＤＡＣと２段目以降のＭＤ
ＡＣに与える参照電圧が異なるような構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、低ビットのサブＡ
ＤコンバータおよびサブＤＡコンバータを１つのブロッ
クとし、それらブロックを複数個縦続接続したパイプラ
イン型ＡＤコンバータ回路と該回路に用いる抵抗ラダー
の構成に関する。
ＤコンバータおよびサブＤＡコンバータを１つのブロッ
クとし、それらブロックを複数個縦続接続したパイプラ
イン型ＡＤコンバータ回路と該回路に用いる抵抗ラダー
の構成に関する。
【０００２】
【従来の技術】従来、低ビットのサブＡＤコンバータお
よびサブＤＡコンバータを１つのブロックとし、それら
ブロックを複数個縦続接続したパイプライン型ＡＤコン
バータ回路技術が報告されている。たとえば、文献１
Lewis,S.H.,and Gray,P.R., "APipelined 5-Msample/s
9-bit Analog-to-Digital Converter," Proceeding
of IEEE International Symposium on Circuits
and Systems, pp.954-961, 1987にパイプライン型
ＡＤコンバータ回路が記載されている。
よびサブＤＡコンバータを１つのブロックとし、それら
ブロックを複数個縦続接続したパイプライン型ＡＤコン
バータ回路技術が報告されている。たとえば、文献１
Lewis,S.H.,and Gray,P.R., "APipelined 5-Msample/s
9-bit Analog-to-Digital Converter," Proceeding
of IEEE International Symposium on Circuits
and Systems, pp.954-961, 1987にパイプライン型
ＡＤコンバータ回路が記載されている。
【０００３】従来のパイプライン型ＡＤコンバータ回路
の回路構成の例を図8に示す。また、各ブロックで用い
られるサブＡＤコンバータ回路の構成の例を図9に示
す。さらに、サブＡＤコンバータ回路の参照電圧用抵抗
ラダーの従来の構成の例を図10に示す。この例では2ビ
ット（4分割）のサブＡＤコンバータ回路を示す。図8に
おいてＡＤコンバータ回路入力端子１７から入力された
信号vin（図11(a)）はサンプルアンドホールド回路１を
経た後に、1段目のサブＡＤコンバータ回路１と1段目の
マルチプライイングＤＡコンバータ回路(以下MDACと略
す)１４に入力される。サブＡＤコンバータ回路１に入
力された信号は図9に示すようにサブＡＤコンバータ回
路入力端子３３からコンパレータ２１、２２、２３の一
方の入力端子に送られる。
の回路構成の例を図8に示す。また、各ブロックで用い
られるサブＡＤコンバータ回路の構成の例を図9に示
す。さらに、サブＡＤコンバータ回路の参照電圧用抵抗
ラダーの従来の構成の例を図10に示す。この例では2ビ
ット（4分割）のサブＡＤコンバータ回路を示す。図8に
おいてＡＤコンバータ回路入力端子１７から入力された
信号vin（図11(a)）はサンプルアンドホールド回路１を
経た後に、1段目のサブＡＤコンバータ回路１と1段目の
マルチプライイングＤＡコンバータ回路(以下MDACと略
す)１４に入力される。サブＡＤコンバータ回路１に入
力された信号は図9に示すようにサブＡＤコンバータ回
路入力端子３３からコンパレータ２１、２２、２３の一
方の入力端子に送られる。
【０００４】一方、図10に示す抵抗ラダー回路において
作られた参照電圧６０、６１、６２は、サブＡＤコンバ
ータ回路参照電圧入力端子３４、３５、３６を通して、
コンパレータ２１、２２、２３の反転入力端子に入力さ
れる。図10において等しい抵抗値をもつ抵抗２７、２
８、２９、３０によって基準電圧端子３１、３２の間の
電圧を４つに等分割することにより、参照電圧６０、６
１、６２を発生している。
作られた参照電圧６０、６１、６２は、サブＡＤコンバ
ータ回路参照電圧入力端子３４、３５、３６を通して、
コンパレータ２１、２２、２３の反転入力端子に入力さ
れる。図10において等しい抵抗値をもつ抵抗２７、２
８、２９、３０によって基準電圧端子３１、３２の間の
電圧を４つに等分割することにより、参照電圧６０、６
１、６２を発生している。
【０００５】また、図10に示す抵抗ラダー回路は各段の
サブＡＤコンバータ回路１、２、３、４で共通で用いら
れる。図６において、コンパレータ２１、２２、２３の
それぞれはサブＡＤコンバータ回路信号入力端子３３の
電位とそれぞれのコンパレータに該当するサブＡＤコン
バータ回路参照電圧入力端子３４、３５、３６の電位を
比較した後に、その出力をエンコーダ２４に入力する。
エンコーダ２４の出力はラッチ２５、２６を介した後
に、サブＡＤコンバータ回路出力端子３７、３８から出
力される。
サブＡＤコンバータ回路１、２、３、４で共通で用いら
れる。図６において、コンパレータ２１、２２、２３の
それぞれはサブＡＤコンバータ回路信号入力端子３３の
電位とそれぞれのコンパレータに該当するサブＡＤコン
バータ回路参照電圧入力端子３４、３５、３６の電位を
比較した後に、その出力をエンコーダ２４に入力する。
エンコーダ２４の出力はラッチ２５、２６を介した後
に、サブＡＤコンバータ回路出力端子３７、３８から出
力される。
【０００６】この出力は図８のサブＤＡコンバータ回路
５に入力されて、2ビットのデジタルデータと等価のア
ナログ電圧に変換された後に加算回路１１においてサン
プルアンドホールド回路３９の出力信号から引き算され
る。加算回路１１の出力は増幅回路８において２倍に増
幅されて、MDAC出力端子１８から2段目のサブＡＤコン
バータ回路２と2段目のMDAC１５に入力される。MDAC出
力端子１８における信号波形vout1は図11(b)に示され
る。
５に入力されて、2ビットのデジタルデータと等価のア
ナログ電圧に変換された後に加算回路１１においてサン
プルアンドホールド回路３９の出力信号から引き算され
る。加算回路１１の出力は増幅回路８において２倍に増
幅されて、MDAC出力端子１８から2段目のサブＡＤコン
バータ回路２と2段目のMDAC１５に入力される。MDAC出
力端子１８における信号波形vout1は図11(b)に示され
る。
【０００７】MDAC出力端子１８から2段目のサブＡＤコ
ンバータ回路２と2段目のMDAC１５に入力された信号
は、1段目と同様の手順で処理されて、3段目のサブＡＤ
コンバータ回路３と3段目のMDAC１６に入力される。MDA
C出力端子１９における信号波形vout2は図11(c)に示さ
れる。V1とV2の間、V2とV3の間が2等分されているの
は、前段のMDAC１４の増幅回路８の利得が2倍であるた
めである。このとき図11(b)に示されるvout1ののこぎり
波の変化点と図11(c)に示されるvout2ののこぎり波の変
化点はちょうど重なっていることに注意したい。
ンバータ回路２と2段目のMDAC１５に入力された信号
は、1段目と同様の手順で処理されて、3段目のサブＡＤ
コンバータ回路３と3段目のMDAC１６に入力される。MDA
C出力端子１９における信号波形vout2は図11(c)に示さ
れる。V1とV2の間、V2とV3の間が2等分されているの
は、前段のMDAC１４の増幅回路８の利得が2倍であるた
めである。このとき図11(b)に示されるvout1ののこぎり
波の変化点と図11(c)に示されるvout2ののこぎり波の変
化点はちょうど重なっていることに注意したい。
【０００８】MDAC出力端子１９から3段目のサブＡＤコ
ンバータ回路３と3段目のMDAC１６に入力された信号
は、1段目と同様の手順で処理されて、4段目のサブＡＤ
コンバータ回路４に入力される。MDAC出力端子２０にお
ける信号波形vout3は図11(d)に示される。このとき図11
(b)に示されるvout1ののこぎり波の変化点と図11(c)に
示されるvout2ののこぎり波の変化点と図11(d)に示され
るvout3ののこぎり波の変化点はすべて重なっているこ
とに注意したい。
ンバータ回路３と3段目のMDAC１６に入力された信号
は、1段目と同様の手順で処理されて、4段目のサブＡＤ
コンバータ回路４に入力される。MDAC出力端子２０にお
ける信号波形vout3は図11(d)に示される。このとき図11
(b)に示されるvout1ののこぎり波の変化点と図11(c)に
示されるvout2ののこぎり波の変化点と図11(d)に示され
るvout3ののこぎり波の変化点はすべて重なっているこ
とに注意したい。
【０００９】各段のサブＡDコンバータ回路１、２、
３、４の出力はデジタル補正回路５２を経た後に、本Ａ
Ｄコンバータ回路の出力として取り出される。
３、４の出力はデジタル補正回路５２を経た後に、本Ａ
Ｄコンバータ回路の出力として取り出される。
【００１０】
【発明が解決しようとする課題】しかし従来のパイプラ
イン型ＡＤコンバータ回路では、各段のサブADコンバー
タ回路に用いられる参照電圧が等しいため、1段目のサ
ブADコンバータ回路の出力が変化したときに、すべての
段のサブADコンバータ回路の出力が一斉に変化する。従
って、図11に示すように各段のＭＤＡＣ出力が一斉に大
きく変化し、各段におけるDNL誤差が加算されるという
欠点を有していた。
イン型ＡＤコンバータ回路では、各段のサブADコンバー
タ回路に用いられる参照電圧が等しいため、1段目のサ
ブADコンバータ回路の出力が変化したときに、すべての
段のサブADコンバータ回路の出力が一斉に変化する。従
って、図11に示すように各段のＭＤＡＣ出力が一斉に大
きく変化し、各段におけるDNL誤差が加算されるという
欠点を有していた。
【００１１】ここで、MDAC出力が大きく変化するときに
なぜ、大きなDNL誤差が生じるかについて述べる。従
来、デジタル入力に相当するアナログ電圧を入力電圧か
ら引き算した電圧を出力するMDAC技術が報告されてい
る。たとえば、文献2 Ahn, G.,Choi, H, Lim, S.,
Lee, S., and Lee,C., "A 12-b, 10-MHz, 250
-mW CMOS A/D Converter," IEEE Journal of So
lid-State Circuits,pp. 2030-2035, 1996にMDACの
回路例が記載されている。一般的な2ビットのMDACの回
路構成例を図13に示す。この回路の動作は次に示すよう
になる。この2ビットのMDAC回路は２つのクロックフェ
ーズ１、２で動作する。まずクロックフェーズ１におい
て、オペアンプ７３の反転入力端子と出力端子はスイッ
チ７４によって短絡され、反転入力端子の電圧は非反転
入力端子の電圧、すなわちグランド（GND）レベルにほ
ぼ等しくなる。（これを通常仮想接地と呼んでいる。）
また、容量７０、７１、７２はアナログ入力電圧とオペ
アンプの反転入力端子の間に接続されて、アナログ入力
電圧がサンプルされる。次にクロックフェーズ２におい
て、オペアンプ７３の反転入力端子と出力端子の間のス
イッチはオフする。また容量７２の２つの端子のうち、
オペアンプ７３の反転入力端子に接続されていない側の
端子は、スイッチ７７によってオペアンプ７３の出力に
接続される。容量７０の２つの端子のうち、オペアンプ
７３の反転入力端子に接続されていない側の端子は、MD
ACのデジタル入力のMSBビットによってコントロールさ
れたスイッチ７５によって、VrefもしくはGNDに接続さ
れる。例えば、MDACのデジタル入力のMSBビットが１の
ときはVrefに接続され、 MDACのデジタル入力のMSBビッ
トが０のときはGNDに接続される。また、容量７１の２
つの端子のうち、オペアンプの反転入力端子に接続され
ていない側の端子は、MDACのデジタル入力のLSBビット
によってコントロールされたスイッチ７６によって、Vr
efもしくはGNDに接続される。
なぜ、大きなDNL誤差が生じるかについて述べる。従
来、デジタル入力に相当するアナログ電圧を入力電圧か
ら引き算した電圧を出力するMDAC技術が報告されてい
る。たとえば、文献2 Ahn, G.,Choi, H, Lim, S.,
Lee, S., and Lee,C., "A 12-b, 10-MHz, 250
-mW CMOS A/D Converter," IEEE Journal of So
lid-State Circuits,pp. 2030-2035, 1996にMDACの
回路例が記載されている。一般的な2ビットのMDACの回
路構成例を図13に示す。この回路の動作は次に示すよう
になる。この2ビットのMDAC回路は２つのクロックフェ
ーズ１、２で動作する。まずクロックフェーズ１におい
て、オペアンプ７３の反転入力端子と出力端子はスイッ
チ７４によって短絡され、反転入力端子の電圧は非反転
入力端子の電圧、すなわちグランド（GND）レベルにほ
ぼ等しくなる。（これを通常仮想接地と呼んでいる。）
また、容量７０、７１、７２はアナログ入力電圧とオペ
アンプの反転入力端子の間に接続されて、アナログ入力
電圧がサンプルされる。次にクロックフェーズ２におい
て、オペアンプ７３の反転入力端子と出力端子の間のス
イッチはオフする。また容量７２の２つの端子のうち、
オペアンプ７３の反転入力端子に接続されていない側の
端子は、スイッチ７７によってオペアンプ７３の出力に
接続される。容量７０の２つの端子のうち、オペアンプ
７３の反転入力端子に接続されていない側の端子は、MD
ACのデジタル入力のMSBビットによってコントロールさ
れたスイッチ７５によって、VrefもしくはGNDに接続さ
れる。例えば、MDACのデジタル入力のMSBビットが１の
ときはVrefに接続され、 MDACのデジタル入力のMSBビッ
トが０のときはGNDに接続される。また、容量７１の２
つの端子のうち、オペアンプの反転入力端子に接続され
ていない側の端子は、MDACのデジタル入力のLSBビット
によってコントロールされたスイッチ７６によって、Vr
efもしくはGNDに接続される。
【００１２】例えば、MDACのデジタル入力のLSBビット
が１のときはVrefに接続され、 MDACのデジタル入力のL
SBビットが０のときはGNDに接続される。このときMDAC
の出力電圧Voutは、次の式で求められる。 Vout＝Vin + ２（Vin−b1・Vref)＋（Vin−b0・Vre
f） ここで、b1、b0はそれぞれMDACのデジタル入力のMSBビ
ット、LSBビットを表す。またオペアンプ７３のオープ
ンループゲインは無限大であると仮定している。
が１のときはVrefに接続され、 MDACのデジタル入力のL
SBビットが０のときはGNDに接続される。このときMDAC
の出力電圧Voutは、次の式で求められる。 Vout＝Vin + ２（Vin−b1・Vref)＋（Vin−b0・Vre
f） ここで、b1、b0はそれぞれMDACのデジタル入力のMSBビ
ット、LSBビットを表す。またオペアンプ７３のオープ
ンループゲインは無限大であると仮定している。
【００１３】このように負帰還をかけてオペアンプの反
転入力端子を仮想接地としている回路では、出力端子に
おける電圧を、反転入力端子の電圧（仮想接地）を基準
にして得ている。従って、反転入力端子の電圧が図13の
例ではGNDレベルからずれるほど、出力端子における誤
差は大きくなる。実際の回路では、オペアンプのオープ
ンループゲインは有限の値であり、出力端子の電圧をオ
ペアンプのオープンループゲインで割った値に相当する
電圧変動が反転入力端子において生じている。従って、
オペアンプの出力端子の電圧変動が大きいほど、出力端
子における誤差が大きくなる。とくにそれはオペアンプ
のオープンループゲインが小さいほど顕著になる。
転入力端子を仮想接地としている回路では、出力端子に
おける電圧を、反転入力端子の電圧（仮想接地）を基準
にして得ている。従って、反転入力端子の電圧が図13の
例ではGNDレベルからずれるほど、出力端子における誤
差は大きくなる。実際の回路では、オペアンプのオープ
ンループゲインは有限の値であり、出力端子の電圧をオ
ペアンプのオープンループゲインで割った値に相当する
電圧変動が反転入力端子において生じている。従って、
オペアンプの出力端子の電圧変動が大きいほど、出力端
子における誤差が大きくなる。とくにそれはオペアンプ
のオープンループゲインが小さいほど顕著になる。
【００１４】各段において、サブADコンバータ回路の出
力が変化するときにMDACの出力電圧が大きく変化する。
このとき、 MDAC出力におけるDNL誤差が最も大きくな
る。そして図8のように構成された従来のADコンバータ
回路では、各段のサブADコンバータ回路に用いられる参
照電圧が等しいため、1段目のサブADコンバータ回路の
出力が変化したときに、すべての段のサブADコンバータ
回路の出力が一斉に変化する。従って、MDACの出力電圧
も同じタイミングで変化する。
力が変化するときにMDACの出力電圧が大きく変化する。
このとき、 MDAC出力におけるDNL誤差が最も大きくな
る。そして図8のように構成された従来のADコンバータ
回路では、各段のサブADコンバータ回路に用いられる参
照電圧が等しいため、1段目のサブADコンバータ回路の
出力が変化したときに、すべての段のサブADコンバータ
回路の出力が一斉に変化する。従って、MDACの出力電圧
も同じタイミングで変化する。
【００１５】例えば、図11(b)において、出力電圧vout1
が大きく変化するタイミング（点線で示す）で、MDACに
用いられるオペアンプのオープンループゲインが小さい
ために0.8LSBの微分非直線性誤差（以下DNL誤差と略
す）を生じたとする。図11(c)に示すように出力電圧vou
t2も同じタイミングで大きく変化する。仮に、出力電圧
vout2において出力が大きく変化したことで生じた誤差
の電圧の大きさがvout1のときと等しいとし、さらに仮
に、増幅回路８の増幅度が２であるとすると、2段目のM
DAC１５単体で生じたDNL誤差は、1段目のMDAC１４単体
で生じたDNL誤差の半分の0.4LSBとなる。従って、出力
電圧vout2におけるDNL誤差は、1段目のMDAC１４単体で
生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDN
L誤差0.4LSBが加算されて1.2LSBとなる。
が大きく変化するタイミング（点線で示す）で、MDACに
用いられるオペアンプのオープンループゲインが小さい
ために0.8LSBの微分非直線性誤差（以下DNL誤差と略
す）を生じたとする。図11(c)に示すように出力電圧vou
t2も同じタイミングで大きく変化する。仮に、出力電圧
vout2において出力が大きく変化したことで生じた誤差
の電圧の大きさがvout1のときと等しいとし、さらに仮
に、増幅回路８の増幅度が２であるとすると、2段目のM
DAC１５単体で生じたDNL誤差は、1段目のMDAC１４単体
で生じたDNL誤差の半分の0.4LSBとなる。従って、出力
電圧vout2におけるDNL誤差は、1段目のMDAC１４単体で
生じたDNL誤差0.8LSBと2段目のMDAC１５単体で生じたDN
L誤差0.4LSBが加算されて1.2LSBとなる。
【００１６】同様に、出力電圧vout3において出力が大
きく変化したことで生じた誤差の電圧の大きさがvout1
のときと等しいとし、増幅回路９の増幅度が２であると
すると、3段目のMDAC１６単体で生じたDNL誤差は、1段
目のMDAC１４単体で生じたDNL誤差の１／４の0.2LSBと
なる。従って、出力電圧vout3におけるDNL誤差は、1段
目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC
１５単体で生じたDNL誤差0.4LSBに3段目のMDAC１６単体
で生じたDNL誤差0.2LSBが加算されて1.4LSBとなる。
きく変化したことで生じた誤差の電圧の大きさがvout1
のときと等しいとし、増幅回路９の増幅度が２であると
すると、3段目のMDAC１６単体で生じたDNL誤差は、1段
目のMDAC１４単体で生じたDNL誤差の１／４の0.2LSBと
なる。従って、出力電圧vout3におけるDNL誤差は、1段
目のMDAC１４単体で生じたDNL誤差0.8LSBと2段目のMDAC
１５単体で生じたDNL誤差0.4LSBに3段目のMDAC１６単体
で生じたDNL誤差0.2LSBが加算されて1.4LSBとなる。
【００１７】このように、1段目のサブADコンバータ出
力が変化するときは各段のMDAC出力が一斉に大きく変化
して、各段でのDNL誤差が加算されるという問題点があ
った。
力が変化するときは各段のMDAC出力が一斉に大きく変化
して、各段でのDNL誤差が加算されるという問題点があ
った。
【００１８】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明は、サブＡＤコンバータにおけるコンパ
レータの参照電圧に用いる抵抗ラダー回路において、抵
抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗
の半分以下の抵抗値を持つ補助抵抗を用いることによ
り、サブＡＤコンバータ回路の入出力特性にオフセット
をつくり、2段目以降のサブＡＤコンバータにおいて、
入出力特性にずれが生じるような構成とした。
めに、この発明は、サブＡＤコンバータにおけるコンパ
レータの参照電圧に用いる抵抗ラダー回路において、抵
抗ラダーの総抵抗値を支配する本抵抗のほかに、本抵抗
の半分以下の抵抗値を持つ補助抵抗を用いることによ
り、サブＡＤコンバータ回路の入出力特性にオフセット
をつくり、2段目以降のサブＡＤコンバータにおいて、
入出力特性にずれが生じるような構成とした。
【００１９】上記のように構成されたＡＤコンバータ回
路では、1段目のサブADコンバータ回路の出力が変化す
るタイミングと、2段目以降のサブADコンバータ回路の
出力が変化するタイミングにずれが生じる。従って、1
段目のMDAC出力が大きく変化するタイミングと2段目以
降のMDACの出力が大きく変化するタイミングにずれが生
じるため、各段でのDNL誤差が加算されない。従って、
回路全体におけるDNL誤差は１段目のMDACのDNL誤差でほ
ぼ律束されるため、従来技術に比べてDNL誤差を減少す
ることができる。
路では、1段目のサブADコンバータ回路の出力が変化す
るタイミングと、2段目以降のサブADコンバータ回路の
出力が変化するタイミングにずれが生じる。従って、1
段目のMDAC出力が大きく変化するタイミングと2段目以
降のMDACの出力が大きく変化するタイミングにずれが生
じるため、各段でのDNL誤差が加算されない。従って、
回路全体におけるDNL誤差は１段目のMDACのDNL誤差でほ
ぼ律束されるため、従来技術に比べてDNL誤差を減少す
ることができる。
【００２０】
【発明の実施の形態】本発明は、1段目サブＡＤコンバ
ータと2段目以降のサブＡＤコンバータで、入出力特性
にオフセットが生じるようにするために、抵抗ラダー回
路において、抵抗ラダーの総抵抗値を支配する本抵抗の
ほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用
いることにより、サブＡＤコンバータ回路の入出力特性
にオフセットを持たせるようにした。
ータと2段目以降のサブＡＤコンバータで、入出力特性
にオフセットが生じるようにするために、抵抗ラダー回
路において、抵抗ラダーの総抵抗値を支配する本抵抗の
ほかに、本抵抗の半分以下の抵抗値を持つ補助抵抗を用
いることにより、サブＡＤコンバータ回路の入出力特性
にオフセットを持たせるようにした。
【００２１】上記のように構成された抵抗ラダーをもち
いたサブＡＤコンバータ回路では、1段目のサブＡＤコ
ンバータ回路と2段目のサブＡＤコンバータ回路で入出
力特性にオフセットが生じ、1段目のMDACの出力が大き
く変化するタイミングと2段目以降のMDACの出力が大き
く変化するタイミングがずれる。従って、2段目以降のM
DAC単体で生じたDNL誤差が１段目のMDACで生じたDNL誤
差に加算されることがなく、通常のパイプライン型ＡＤ
コンバータ回路に比べて、DNL誤差を減少することがで
きる。
いたサブＡＤコンバータ回路では、1段目のサブＡＤコ
ンバータ回路と2段目のサブＡＤコンバータ回路で入出
力特性にオフセットが生じ、1段目のMDACの出力が大き
く変化するタイミングと2段目以降のMDACの出力が大き
く変化するタイミングがずれる。従って、2段目以降のM
DAC単体で生じたDNL誤差が１段目のMDACで生じたDNL誤
差に加算されることがなく、通常のパイプライン型ＡＤ
コンバータ回路に比べて、DNL誤差を減少することがで
きる。
【００２２】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図7はこの発明によるパイプライン型ＡＤコ
ンバータ回路の構成図の一例である。また、図1は、こ
の発明によるサブＡＤコンバータ回路のコンパレータの
参照電圧作成のために用いる抵抗ラダー回路の構成図の
一例である。この抵抗ラダー回路は各段のサブＡＤコン
バータ回路１、２、３、４で共通である。本抵抗４０、
４１、４２、４３と補助抵抗４４、４５、４６、４７が
交互に接続されている。
説明する。図7はこの発明によるパイプライン型ＡＤコ
ンバータ回路の構成図の一例である。また、図1は、こ
の発明によるサブＡＤコンバータ回路のコンパレータの
参照電圧作成のために用いる抵抗ラダー回路の構成図の
一例である。この抵抗ラダー回路は各段のサブＡＤコン
バータ回路１、２、３、４で共通である。本抵抗４０、
４１、４２、４３と補助抵抗４４、４５、４６、４７が
交互に接続されている。
【００２３】各（本）抵抗４０、４１、４２、４３は、
それぞれ実質的に同じ抵抗値である。また、各補助抵抗
４４、４５、４６、４７もそれぞれ実質的に同じ抵抗値
である。更に、補助抵抗４４、４５、４６、４７の抵抗
値は本抵抗４０、４１、４２、４３の抵抗値の半分以下
にする。それは、補助抵抗４４、４５、４６、４７の抵
抗値は本抵抗の抵抗値の半分以上にすると、この段にお
けるサブADコンバータ回路の誤差が1ビットを超えてし
まい、後の段でデジタル補正回路を用いてこの誤差を補
正するのが困難になるためである。実用的な補助抵抗４
４、４５、４６、４７の値は本抵抗４０、４１、４２、
４３の値に対して、1／10〜1／20程度である。１／１０
以上であると、後段でデジタル補正する事が困難であ
り、１／２０以下であると、１段目と２段目のMDACの重
なりが生じ、誤差が出る。つまり、本願発明の目的を達
成することができない。
それぞれ実質的に同じ抵抗値である。また、各補助抵抗
４４、４５、４６、４７もそれぞれ実質的に同じ抵抗値
である。更に、補助抵抗４４、４５、４６、４７の抵抗
値は本抵抗４０、４１、４２、４３の抵抗値の半分以下
にする。それは、補助抵抗４４、４５、４６、４７の抵
抗値は本抵抗の抵抗値の半分以上にすると、この段にお
けるサブADコンバータ回路の誤差が1ビットを超えてし
まい、後の段でデジタル補正回路を用いてこの誤差を補
正するのが困難になるためである。実用的な補助抵抗４
４、４５、４６、４７の値は本抵抗４０、４１、４２、
４３の値に対して、1／10〜1／20程度である。１／１０
以上であると、後段でデジタル補正する事が困難であ
り、１／２０以下であると、１段目と２段目のMDACの重
なりが生じ、誤差が出る。つまり、本願発明の目的を達
成することができない。
【００２４】この例では、本抵抗R1=460Ω、R2=40Ωと
している。上側の基準電圧を3.0V、下側の基準電圧を1.
0Vとしたときの各参照電圧の値を図12に示す。参照電圧
６０、６１、６２は、上側の基準電圧と下側の基準電圧
の間の電圧を4等分して得られた電圧で、それぞれ2.5
V、2.0V、1.5Vとなる。これらは1段目のサブＡＤコンバ
ータ回路のコンパレータの参照電圧として用いる。一方
参照電圧６３、６４、６５は参照電圧６０、６１、６２
から補助抵抗の分だけオフセットを生じており、それぞ
れ2.54V、2.04V、1.54Vとなる。これらを2段目以降のサ
ブＡＤコンバータ回路のコンパレータの参照電圧として
用いる。
している。上側の基準電圧を3.0V、下側の基準電圧を1.
0Vとしたときの各参照電圧の値を図12に示す。参照電圧
６０、６１、６２は、上側の基準電圧と下側の基準電圧
の間の電圧を4等分して得られた電圧で、それぞれ2.5
V、2.0V、1.5Vとなる。これらは1段目のサブＡＤコンバ
ータ回路のコンパレータの参照電圧として用いる。一方
参照電圧６３、６４、６５は参照電圧６０、６１、６２
から補助抵抗の分だけオフセットを生じており、それぞ
れ2.54V、2.04V、1.54Vとなる。これらを2段目以降のサ
ブＡＤコンバータ回路のコンパレータの参照電圧として
用いる。
【００２５】こうすることにより、サブＡＤコンバータ
回路の出力が変化するタイミングにオフセットが生じる
ため、各段のＭＤＡＣの出力電圧は図4に示されるよう
になる。2段目以降の参照電圧６３、６３、６５と1段目
の参照電圧６０、６１、６２とで生じているオフセット
の分だけ、1段目と2段目以降のＭＤＡＣの出力電圧が大
きく変わるタイミングをずらすことができる。ただしこ
の場合、2段目と3段目のＭＤＡＣの出力電圧が大きく変
わるタイミングは一致しているため、2段目のMDACの出
力電圧が大きく変化する点におけるDNL誤差と３段目のM
DACの出力電圧が大きく変化する点におけるDNL誤差は加
算される。しかしながら、これらDNL誤差の和は1段目の
MDACの出力電圧が大きく変化する点におけるDNL誤差よ
りも通常小さいため、問題にならない。
回路の出力が変化するタイミングにオフセットが生じる
ため、各段のＭＤＡＣの出力電圧は図4に示されるよう
になる。2段目以降の参照電圧６３、６３、６５と1段目
の参照電圧６０、６１、６２とで生じているオフセット
の分だけ、1段目と2段目以降のＭＤＡＣの出力電圧が大
きく変わるタイミングをずらすことができる。ただしこ
の場合、2段目と3段目のＭＤＡＣの出力電圧が大きく変
わるタイミングは一致しているため、2段目のMDACの出
力電圧が大きく変化する点におけるDNL誤差と３段目のM
DACの出力電圧が大きく変化する点におけるDNL誤差は加
算される。しかしながら、これらDNL誤差の和は1段目の
MDACの出力電圧が大きく変化する点におけるDNL誤差よ
りも通常小さいため、問題にならない。
【００２６】従って、 ADコンバータ全体でのDNL誤差
を、1段目のMDACで生じたDNL誤差の程度に保つことがで
きる。また図2は、この発明によるサブＡＤコンバータ
回路のコンパレータの参照電圧作成のために用いる抵抗
ラダー回路の他の構成図の一例である。この抵抗ラダー
回路は各段のサブＡＤコンバータ回路１、２、３、４で
共通である。図1の回路にさらに、補助抵抗４８、４
９、５０、５１が加わって接続されている。 つまり、
本抵抗ひとつに対して、本抵抗の半分以下の抵抗値をも
つ補助抵抗２つをセットにして用いることによって、1
段目と2段目の入出力特性にオフセットが生じるだけで
なく、2段目と3段目の入出力特性あるいはそれ以降の段
における入出力特性にもオフセットを生じさせることが
でき、さらに効果的である。
を、1段目のMDACで生じたDNL誤差の程度に保つことがで
きる。また図2は、この発明によるサブＡＤコンバータ
回路のコンパレータの参照電圧作成のために用いる抵抗
ラダー回路の他の構成図の一例である。この抵抗ラダー
回路は各段のサブＡＤコンバータ回路１、２、３、４で
共通である。図1の回路にさらに、補助抵抗４８、４
９、５０、５１が加わって接続されている。 つまり、
本抵抗ひとつに対して、本抵抗の半分以下の抵抗値をも
つ補助抵抗２つをセットにして用いることによって、1
段目と2段目の入出力特性にオフセットが生じるだけで
なく、2段目と3段目の入出力特性あるいはそれ以降の段
における入出力特性にもオフセットを生じさせることが
でき、さらに効果的である。
【００２７】参照電圧６０、６１、６２は1段目のサブ
ＡＤコンバータ回路のコンパレータの参照電圧として用
いる。一方参照電圧６３、６４、６５は2段目のサブＡ
Ｄコンバータ回路のコンパレータの参照電圧として用い
る。また、参照電圧６６、６７、６８は3段目のサブＡ
Ｄコンバータ回路のコンパレータの参照電圧として用い
る。こうすることにより、各段のＭＤＡＣの出力電圧は
図5に示されるようになり、1段目、2段目、3段目のＭＤ
ＡＣの出力電圧が大きく変わるタイミングをすべてずら
すことができる。従って、各段でMDAC出力のDNL誤差が
もっとも大きくなるタイミングがずれるため、ADコンバ
ータ全体でのDNLを1段目のMDACで生じたDNL誤差の程度
に保つことができる。
ＡＤコンバータ回路のコンパレータの参照電圧として用
いる。一方参照電圧６３、６４、６５は2段目のサブＡ
Ｄコンバータ回路のコンパレータの参照電圧として用い
る。また、参照電圧６６、６７、６８は3段目のサブＡ
Ｄコンバータ回路のコンパレータの参照電圧として用い
る。こうすることにより、各段のＭＤＡＣの出力電圧は
図5に示されるようになり、1段目、2段目、3段目のＭＤ
ＡＣの出力電圧が大きく変わるタイミングをすべてずら
すことができる。従って、各段でMDAC出力のDNL誤差が
もっとも大きくなるタイミングがずれるため、ADコンバ
ータ全体でのDNLを1段目のMDACで生じたDNL誤差の程度
に保つことができる。
【００２８】本実施例では、３つのＭＤＡＣを縦続接続
するパイプライン構成について説明したが、本発明はこ
れに限るわけではなく、2つ以上のＭＤＡＣを用いる場
合に、応用することができる。
するパイプライン構成について説明したが、本発明はこ
れに限るわけではなく、2つ以上のＭＤＡＣを用いる場
合に、応用することができる。
【００２９】
【発明の効果】本発明の回路方式では、各段のＭＤＡＣ
出力が大きく変化するタイミングにずれを生じるため、
各段でのDNL誤差が加算されない。従って、ＡＤコンバ
ータ回路全体のDNL誤差を1段目で生じるDNL誤差のレベ
ルに保つすることができる。
出力が大きく変化するタイミングにずれを生じるため、
各段でのDNL誤差が加算されない。従って、ＡＤコンバ
ータ回路全体のDNL誤差を1段目で生じるDNL誤差のレベ
ルに保つすることができる。
【図１】図１は、本発明の抵抗ラダー回路の構成図であ
る。
る。
【図２】図２は、本発明の他の抵抗ラダー回路の構成図
である。
である。
【図３】図３は、本発明の他の抵抗ラダー回路の構成図
である。
である。
【図４】図４は、本発明の抵抗ラダー回路を用いたパイ
プライン型ＡＤコンバータ回路における各段のＭＤＡＣ
の出力電圧とＡＤコンバータ回路への入力電圧を示すタ
イムチャートである。
プライン型ＡＤコンバータ回路における各段のＭＤＡＣ
の出力電圧とＡＤコンバータ回路への入力電圧を示すタ
イムチャートである。
【図５】図５は、本発明の他の抵抗ラダー回路を用いた
パイプライン型ＡＤコンバータ回路における各段のＭＤ
ＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示
すタイムチャートである。
パイプライン型ＡＤコンバータ回路における各段のＭＤ
ＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示
すタイムチャートである。
【図６】図６は、本発明の他の抵抗ラダー回路を用いた
パイプライン型ＡＤコンバータ回路における各段のＭＤ
ＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示
すタイムチャートである。
パイプライン型ＡＤコンバータ回路における各段のＭＤ
ＡＣの出力電圧とＡＤコンバータ回路への入力電圧を示
すタイムチャートである。
【図７】図７は、本発明のパイプライン型ＡＤコンバー
タ回路の構成図である。
タ回路の構成図である。
【図８】図８は、従来のパイプライン型ＡＤコンバータ
回路の構成図である。
回路の構成図である。
【図９】図９は、パイプライン型ＡＤコンバータ回路に
用いられるサブＡＤコンバータ回路の構成図である。
用いられるサブＡＤコンバータ回路の構成図である。
【図１０】図１０は、従来の抵抗ラダー回路の構成図で
ある。
ある。
【図１１】図１１は、従来の抵抗ラダー回路を用いたパ
イプライン型ＡＤコンバータ回路における各段のＭＤＡ
Ｃの出力電圧とＡＤコンバータ回路への入力電圧を示す
タイムチャートである。
イプライン型ＡＤコンバータ回路における各段のＭＤＡ
Ｃの出力電圧とＡＤコンバータ回路への入力電圧を示す
タイムチャートである。
【図１２】図１２は、本発明の抵抗ラダー回路を用いた
ときの基準電圧と参照電圧の一例を示す
ときの基準電圧と参照電圧の一例を示す
【図１３】図１３は、MDAC回路の一例を示す。
１、２、３、４ サブＡＤコンバータ回路 ５、６、７ サブＤＡコンバータ回路 ８、９、１０ 増幅回路 １１、１２、１３ 加算回路 １４、１５、１６ マルチプライイングＤＡコンバー
タ回路(MDAC) １７ ＡＤコンバータ回路入力端子 １８、１９、２０ MDAC出力端子 ２１、２２、２３ コンパレータ ２４ エンコーダ ２５、２６ ラッチ ２７、２８、２９、３０ 抵抗 ３１、３２ 基準電圧端子 ３３ サブＡＤコンバータ回路信号入力端子 ３４、３５、３６ サブＡＤコンバータ回路参照電圧
入力端子 ３７、３８ サブＡＤコンバータ回路出力端子 ３９ サンプルアンドホールド回路 ４０、４１、４２、４３ 本抵抗 ４４、４５、４６、４７、４８、４９、５０、５１
補助抵抗 ５２ デジタル補正回路 ６０、 ６１、６２、６３、６４、６５、６６、６７、
６８ 参照電圧 ７０、７１、７２ 容量 ７３ オペアンプ ７４、 ７５、７６、７７、７８、７９ スイッチ ８０ 抵抗ラダー回路
タ回路(MDAC) １７ ＡＤコンバータ回路入力端子 １８、１９、２０ MDAC出力端子 ２１、２２、２３ コンパレータ ２４ エンコーダ ２５、２６ ラッチ ２７、２８、２９、３０ 抵抗 ３１、３２ 基準電圧端子 ３３ サブＡＤコンバータ回路信号入力端子 ３４、３５、３６ サブＡＤコンバータ回路参照電圧
入力端子 ３７、３８ サブＡＤコンバータ回路出力端子 ３９ サンプルアンドホールド回路 ４０、４１、４２、４３ 本抵抗 ４４、４５、４６、４７、４８、４９、５０、５１
補助抵抗 ５２ デジタル補正回路 ６０、 ６１、６２、６３、６４、６５、６６、６７、
６８ 参照電圧 ７０、７１、７２ 容量 ７３ オペアンプ ７４、 ７５、７６、７７、７８、７９ スイッチ ８０ 抵抗ラダー回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２６日（２０００．１．２
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (4)
- 【請求項１】 ２つの基準電圧端子の間に、同一の抵抗
値である複数の抵抗と、前記抵抗の半分以下で同一の抵
抗値である複数の補助抵抗とを交互に接続した抵抗ラダ
ー回路を用いたＡＤコンバータ回路。 - 【請求項２】 前記補助抵抗が2つ以上の異なる抵抗値
をもつ抵抗群からなる請求項１のＡＤコンバータ回路。 - 【請求項３】 サブADコンバータと、マルチプライイン
グDAコンバータとからなるサブADコンバータブロックを
複数段接続し、さらに前記サブADコンバータに参照電圧
を与えるために、２つの基準電圧端子の間に接続され、
複数の抵抗器を直列に接続した抵抗ラダー回路とを用い
て構成したパイプライン型ADコンバータ回路において、 前記抵抗ラダー回路は、前記２つの基準電圧端子間に、
同一の抵抗値である複数の抵抗と、前記抵抗の半分以下
で同一の抵抗値を持った補助抵抗を交互に接続し、前記
抵抗と前記補助抵抗との接続点より前記参照電圧を得る
ように構成したことを特徴とするADコンバータ回路。 - 【請求項４】 サブADコンバータと、マルチプライイン
グDAコンバータとからなるサブADコンバータブロックを
複数段接続し、さらに前記サブADコンバータに参照電圧
を与えるために、２つの基準電圧端子の間に接続され、
複数の抵抗器を直列に接続した抵抗ラダー回路とを用い
て構成したパイプライン型ADコンバータ回路において、 前記抵抗ラダー回路は、同一の抵抗値である複数の抵抗
と、前記抵抗の半分以下で同一の抵抗値を持った補助抵
抗を前記抵抗の両端にそれぞれ一つずつ接続した抵抗群
と、前記抵抗群を前記２つの基準電圧端子の間に複数個
接続し、該抵抗の接続点より前記参照電圧を得るように
構成したことを特徴とするADコンバータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35302299A JP3782911B2 (ja) | 1999-12-13 | 1999-12-13 | Ａｄコンバータ回路 |
| US09/698,686 US6437722B1 (en) | 1999-12-13 | 2000-10-27 | AD converter circuit |
| CN00134964A CN1301086A (zh) | 1999-12-13 | 2000-12-13 | Ad变换器电路 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35302299A JP3782911B2 (ja) | 1999-12-13 | 1999-12-13 | Ａｄコンバータ回路 |
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| Publication Number | Publication Date |
|---|---|
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ID=26579756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35302299A Expired - Fee Related JP3782911B2 (ja) | 1999-12-13 | 1999-12-13 | Ａｄコンバータ回路 |
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| CN (1) | CN1301086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158066B2 (en) | 2004-12-30 | 2007-01-02 | Samsung Electronics Co., Ltd. | Pipelined analog-to-digital converter having enhanced high frequency performance characteristics |
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
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|---|---|---|---|---|
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| CN100505548C (zh) * | 2003-08-15 | 2009-06-24 | 旺宏电子股份有限公司 | 电阻-电容（rc）混合逐次逼近缓存器模拟数字转换器 |
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|---|---|---|---|---|
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-
1999
- 1999-12-13 JP JP35302299A patent/JP3782911B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-27 US US09/698,686 patent/US6437722B1/en not_active Expired - Lifetime
- 2000-12-13 CN CN00134964A patent/CN1301086A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158066B2 (en) | 2004-12-30 | 2007-01-02 | Samsung Electronics Co., Ltd. | Pipelined analog-to-digital converter having enhanced high frequency performance characteristics |
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
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| CN1301086A (zh) | 2001-06-27 |
| US6437722B1 (en) | 2002-08-20 |
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