JP3560433B2 - A/d変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積回路に適用して好適なアナログ/ディジタル変換器(以下「A/D変換器」という)、特に高速動作のA/D変換器に関する。
【0002】
【従来の技術】
A/D変換器には幾つかの回路形式があるが、小ビットのA/D変換を行なうA/D変換ステージを複数縦続接続することによって全体で所定のビット数の変換を行なう形式もその一つである。その例が、米国文献「IEEE・ジャーナル・オブ・ソリッドステイト・サーキッツ(IEEE JOURNAL OF SOLID−STATE CIRCUITS)」第27巻第3号(1992年3月発行)第351頁〜第358頁(Stephen H. Lewis他”A 10−b 20−Msample/s Analog−to−Digital Converter”)に記載されている。縦続形式のA/D変換器は、高速化、高集積化が比較的容易であるため集積回路に盛んに用いられている。
【0003】
同文献に示されているA/D変換器の構成の概略を図9に示す。本A/D変換器は、1.5ビットのA/D変換を行なうA/D変換ステージ6の(j+1)個を縦続接続してmビットの変換を行なうものである。1つのA/D変換ステージ6の詳細が同図の右下に示されている。
【0004】
A/D変換器は、先ず、アナログ入力信号Vinをサンプリング及びホールドする増幅器(以下「SHA」という)1でサンプル/ホールドする。ホールドされたアナログ信号は、小ビットのA/D変換器(以下「サブADC」という)2で1.5ビットのディジタル信号に変換され、続いて同ディジタル信号は、小ビット(この例では1.5ビット)のD/A(ディジタル/アナログ)変換器(以下「サブDAC」という)3でアナログ信号に変換される。前記ホールドされたアナログ信号は、更に減算器4によって変換後のアナログ信号を差し引かれ、その差信号が減算器4から出力される。同差信号は、SHA5で2倍に増幅されてからホールドされる。そのホールドされたアナログ信号が次段のステージに供給される信号になる。
【0005】
このようにして、各ステージから1.5ビットのディジタル信号が出力され、それらがエンコーダ/ディジタル補正回路7で処理されてmビットのディジタル信号になる。なお、これらの各回路は、外部からのクロック信号CLKをもとに生成するクロック生成回路8出力のクロック信号によって動作タイミングが設定され、縦続接続のステージ6がパイプライン動作する。このため、クロック信号をどこまで高速にし得るか、即ち本A/D変換器の変換速度は、ステージ6の動作時間で決まる。
【0006】
A/D変換器の変換速度の説明を容易にするためにステージ6を2段直列接続した部分〔n段目と(n+1)段目〕に着目する。これを図10に示す。速度を決定するクリティカルパスを太線で示している。クリティカルパスにおいては、先ず、n段目のサブADC2からのディジタル信号がサブDAC3に入力され、次に同ディジタル信号に対応するアナログ信号がサブDAC3から出力される。減算器4は、サブADC2に入力されたアナログ信号からサブDAC3出力のアナログ信号を減算し、n段目のSHA5でその差信号を2倍に増幅してサンプル/ホールドする。さらに、ホールドされたアナログ信号は次段〔(n+1)段目〕のサブADC2に入力され、入力信号は、同サブADCの比較器で基準電圧と比較される。
【0007】
従って、クリティカルパスにおける信号の流れ時間は、図10aにおいて、n段目のサブADC2内部のディジタル処理回路(図示せず)からA/D変換結果のディジタル信号が出力され始めてから、次段〔(n+1)段目〕のサブADC2内部の比較器(図示せず)が差信号を基準電圧と比較する動作を完了するまでに要する時間となる。
【0008】
そのような時間経過をタイムチャートを使って図10bに示す。サブADC2のディジタル出力が始まってから比較動作を経、次の段階のディジタル出力が終了するまでがステージにおける変換動作の一周期になる。サブADC2がディジタル出力の間に次段のサブADC2は比較動作を行ない、サブADC2が比較動作の間に次段はディジタル出力を行なうというように動作を交互に繰り返す。そして、n段目のサブADC2のディジタル出力が始まってから次段の(n+1)段目のサブADC2のディジタル出力が始まるまでの間に、n段目のサブDAC3のD/A変換と、減算器4の差信号出力と、n段目のSHA5の増幅ホールドと、(n+1)段目のサブADC2の比較動作とが順次行なわれて比較動作が終了している必要がある。
【0009】
これらのうち特に時間を必要とするのがSHA5によるサンプル/増幅/ホールドとサブADC2の比較動作であり、そのような2動作が直列になっていることがA/D変換器の動作速度を低下させる要因となっている。なお、図10bでは、ホールド信号を出力するまでのサンプル/増幅/ホールド時間をT1、比較結果を出力するまでの比較動作の時間をT2で示した。また、動作を終了して安定に信号を出力している状態を交叉斜線で示した。
【0010】
以上の結果、従来のA/D変換器は、構成素子として高速のトランジスタ素子を用いながら動作速度が上がらないという問題点があった。
【0011】
【発明が解決しようとする課題】
本発明の目的は、従来技術の前記問題点を解決し、クリティカルパスにおける信号の流れ時間を短縮することによってA/D変換器を高速化することにある。
【0012】
【課題を解決するための手段】
本発明の前記課題は、前段からのディジタル信号に応じた電圧値の基準電圧を出力する基準電圧発生回路をサブADCに付加し、サブADCの有する比較器に同基準電圧と減算器入力のアナログ信号とを供給することによって効果的に解決することができる。ディジタル信号に応じた基準電圧は、換言するとD/A変換結果の信号であり、そのため基準電圧発生回路はサブDACと同一の機能を有するD/A変換器と云うことができる。一方、比較器は、アナログ信号から基準電圧を減じて基準電圧に対するアナログ信号の大小を判定するものであり、もともと減算の機能を有している。比較器の出力結果がディジタル処理されてA/D変換結果のディジタル信号になる。
【0013】
従って、本発明におけるクリティカルパスは、アナログ信号からサブDACの出力信号を減じてサンプル/増幅/ホールドする経路と、同一アナログ信号からD/A変換結果を減じて比較を行なうサブADC内部の経路との並列になる。その結果、二つの経路が直列になる従来のクリティカルパスに比べてクリティカルパスにおける信号の流れ時間が大幅に短縮される。なお、基準電圧発生回路のD/A変換動作は、サブDACと同様に高速であり、クリティカルパスにおける信号の流れ時間に与える影響は軽微である。
【0014】
以上に述べた本発明のA/D変換器の2ステージ分の回路とそのタイムチャートを図1に示す。同図において、9は、基準電圧発生回路を付加したサブADCを示す。n段目のサブADC9のディジタル出力がn段目のサブDAC3の他に(n+1)段目のサブADC9に供給されるとともに、n段目の減算器4入力のアナログ信号が同じく(n+1)段目のサブADCに供給される。同サブADCは、これら2信号を入力して基準電圧出力(D/A変換)と減算及び比較動作を行なう。
【0015】
上述のクリティカルパスは、図1aの太線になり、図1bに示すタイムチャートにおいて、信号の流れは、n段目のサブADC9のディジタル出力からn段目のSHA5を経るものと、同じくn段目のサブADC9のディジタル出力から(n+1)段目のサブADC9を経るものの2者になる。どちらの経路も時間を要する回路を一つだけ含むようになるので、大きな時間の余裕が生じ、その分A/D変換器の動作を高速化することが可能となる。
【0016】
なお、図1では、サブADC9のディジタル化ビット数を1.5ビットとしたが、これに限らず任意のiビットとすることが可能であり、また、SHA5の増幅率も2倍に限らずディジタル変換のビット数やサブDACの構成に応じて変える(k倍)ことが可能である。
【0017】
なお、サブADC9内部の基準電圧発生回路は、例えば、2種の電圧源の間に複数の抵抗を直列に接続し、2個の抵抗の接続点毎にディジタル信号に応じて開閉するスイッチを設ける構成によって実現することができる。同接続点から取り出す基準電圧の種類は、ディジタル信号のレベル数(例えば、1.5ビットであれば3、2ビットであれば4)にA/D変換に要する比較器の数(例えば、1.5ビットであれば2、2ビットであれば3)を乗じた数になる。
【0018】
【発明の実施の形態】
本発明に係るA/D変換器の実施の形態を図2に示す。iビットのA/D変換を行なうステージ6を(j+1)段縦続接続し、最終の(j+1)段にはpビットを出力するステージ6aを設置した。全体でmビットを出力する。最終段がpビットであるのは、ここがiビットであるとmビットの量子化ステップ数が2m−1となるのを2m になるように補正するためであり、pは、iよりも高く設定される。2m−1が許容されて補正が不必要の場合は、云うまでもなくp=iである。
【0019】
初段と最終段以外の各ステージの構成を2段目を例にとって同図左下に示す。また、最終段の構成を右下に示す。2段目の構成は、図1に示したn段目のステージに対し、サブADC9出力をiビットとし、かつ、SHA5の増幅率をk倍とした他、図1では前段の(n−1)段目にあるサブDACと減算器4とSHA5を便宜上n段目に移し、それを改めてn段目のサブDACと減算器4とSHA5としたものである。n段目にあったサブDACと減算器4とSHA5は、(n+1)段目に移して改めて(n+1)段目のサブDACと減算器4とSHA5とし、このようにして他の段においても同様に1段ずらす。このような変更は、全体を書き易くするためであって、云うまでもなくA/D変換器全体の構成そのもには変わりがない。また、図2において、9aは、pビット出力のサブADCを示す。(j+1)段目のステージ6aは、サブADC9aのみで構成される。
【0020】
サブADC9の構成を図3に示す。同図において、11は、前段からのiビットのディジタル信号に対応する基準電圧を出力する基準電圧発生回路、12は、同基準電圧を負極端子に入力し、前段の減算器4入力のアナログ信号を正極端子に入力する比較器、13は、比較器12の出力信号を入力してiビットのディジタル信号を出力するディジタル処理回路を示す。基準電圧発生回路11が出力可能な基準電圧の全数及び比較器12の個数は、iの大きさに応じて設定される。
【0021】
なお、サブADC9aは、基準電圧発生回路11が出力可能な基準電圧が1個増え、更に比較器12が1個増えるのみであり、基本構成は図3と同一である。また、図2のA/D変換器の初段のステージには、ディジタル信号として、アナログ入力信号Vinの中間レベルに対応する固定の信号(Dda0)を与えた。
【0022】
図2,3に示した構成により、サブDACと減算器4及びSHA5の動作とサブADC9の比較動作が並列になり、A/D変換器の速度を高めることができた。続いて、幾つかの図面に示した実施例により本発明のA/D変換器を更に詳細に説明する。
【0023】
【実施例】
i=1.5,k=2,p=iとしたA/D変換器を図4に示す。入力のアナログ信号は、完全差動入力信号とした。サブDAC3、減算器4及びSHA5は、一体化した回路(以下「一体化SHA」という)で構成した。図4において、その回路を記号203で表わした。
【0024】
また、同図において、VRTは、サブADC9で基準電圧を生成するための一方の電圧源電圧、VRBは、電圧の絶対値がVRTと同一の負の電圧源電圧、201は、電圧VRTと電圧VRBを用いて各種の基準電圧を生成するための抵抗群、202は、前段からのデイジタル信号に応じて開閉を行なうスイッチ群を示す。同図では明示していないが、基準電圧発生回路11は、抵抗群201及びスイッチ群202によって構成される。なお、各抵抗の値は、一方の端子が固定電圧VRT又は電圧VRBの配線に接続されているものが1.5R、その他は全てRである。また、SHA1の完全差動入力信号を図中でVinp(正)、Vinn(負)で表わした。
【0025】
一体化SHA203の構成を図5に示す。同図において、ViT,ViBは、それぞれ正負の入力アナログ信号、Vop,Von は、それぞれ正負の出力アナログ信号、Cp1,Cp2,Cn1,Cn2は、減算とホールドを行なうためのコンデンサ、204は完全差動演算増幅器、φs0,φs1,φs2は、入力の1.5ビットディジタル信号の3レベルに対応した入力パルス(いずれか一つのみが”1”になり、その他は”0”になる)、φsはサンプリングパルス、φhはホールドパルスを示す。これらのパルスは、クロック生成回路8からのクロック信号に同期している。
【0026】
入力パルスφs0,φs1,φs2が供給されるスイッチとサンプリングパルスφsが供給されるスイッチと各コンデンサとでD/A変換及び入力アナログ信号ViT,ViBのサンプリングの動作が行なわれる。入力パルスφs0,φs1,φs2とサンプリングパルスφsは互いに同相となっている。ホールドパルスφhは、これらに対して逆相になっており、同パルスが”1”のときに減算とホールドが行なわれる。また、出力アナログ信号Vop,Von が入力アナログ信号ViT,ViBの2倍になるようにコンデンサCp1,Cp2,Cn1,Cn2をCp1=Cp2,Cn1=Cn2とした。
【0027】
このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称することとする。
【0028】
初段(ステージ1)の一体化SHA203には、前記したように、ディジタル信号の3レベルのうちの中間のレベルDda0が常時与えられ、φs0=0,φs1=1,φs2=0で固定されている。その一体化SHA203の入出力特性を図6に示す。SHA1の増幅率は1であるので、SHA1の出力信号の差、即ち初段一体化SHA203の入力信号の差ΔVinは、ΔVin=Vinp−Vinnとなり、出力信号の差ΔVoは、ΔVo=Vop−Vonとなる。図6においては、横軸に入力信号の差ΔVinをとり、縦軸に出力信号の差ΔVoをとった。差電圧の単位として、電圧VRT,VRBの差ΔVR=VRT−VRBを用いた。入力信号の差ΔVinの範囲は、−ΔVR/2<ΔVin<ΔVR/2に設定した。なお、出力信号Vop,Vonは、それぞれ次段の入力信号ViT,ViBとなる。
【0029】
2段目以降(ステージ2〜ステージj)の一体化SHA203の入出力特性を図7に示す。入出力特性は、ディジタル信号の3レベルのうちの最小レベルが入力されたときにφs0=1、φs1=0、φs2=0となって直線(J)になり、中間レベルが入力されたときにφs0=0、φs1=1、φs2=0となって直線(K)になり、最大レベルが入力されたときにφs0=0、φs1=0、φs2=1となって直線(L)になる。図7において、横軸に入力信号の差ΔVin=ViT−ViBをとり、縦軸に出力信号の差ΔVoをとった。
【0030】
一体化SHA203の入力アナログ信号の範囲は、φs0=1、φs1=0、φs2=0の場合にΔVin<−ΔVR/4、φs0=0、φs1=1、φs2=0の場合に−ΔVR/4<ΔVin<ΔVR/4、φs0=0、φs1=0、φs2=1の場合にΔVR/4<ΔVinとなっている。そして、直線(J),(K),(L)で示した前記出力電圧は、一体化SHA203が上記入力アナログ信号を増幅率2倍でそのまま増幅したと仮定したときの出力電圧に対して、それぞれ、ΔVR,0,−ΔVRの電圧を加えたものとなっている。その結果、出力信号の電圧範囲の中間電位は、ディジタル信号に応じて変化するものとなる。
【0031】
次に、本実施例で用いたサブADC9の比較器12を図8に示す。図8には、スイッチ群202と抵抗群201からの電圧とを合わせて示した。抵抗群201からの電圧は、図4における2列の抵抗列のうちの左側(比較器12の正極端子側につながる側)で、二つの抵抗の間の電圧を電圧VRT側から(図4で上側から)順に、Vrfp6,………,Vrfp2,Vrfp1として取り出したものと、抵抗列のうちの右側(比較器12の負極端子側につながる側)で、二つの抵抗の間の電圧を電圧VRB側から(図4で下側から)順に、Vrfn6,………,Vrfn2,Vrfn1として取り出したものである。これらの電圧が基準電圧になる。
【0032】
スイッチ群202は、φs0=1、φs1=0、φs2=0の場合にVrfp2とVrfp1及びVrfn2とVrfn1、φs0=0、φs1=1、φs2=0の場合にVrfp4とVrfp3及びVrfn4とVrfn3、φs0=0、φs1=0、φs2=1の場合にVrfp6とVrfp5及びVrfn6とVrfn5を選ぶように動作する。このような動作がサブD/A変換に相当する。
【0033】
本実施例の比較器12は、チョッパ形と呼ばれる方式のもので、入力のアナログ信号ViT,ViBをサンプリングするための制御パルスφin が供給されるスイッチと、スイッチ群202と、初期条件を設定するためのオートゼロパルスφaz が供給されるスイッチの3種のスイッチによってコンデンサCia,Cib にアナログ信号ViT,ViBと基準電圧との差電圧が蓄えらる。続いて、その電圧の正負を完全差動増幅器205が判定することによって比較動作が行なわれる。なお、図8aに示すように、コンデンサCic,Cidと差動増幅器205とパルスφaz が供給されるスイッチとからなる回路をもう一組縦続に接続して比較の感度を高めるようにした。
【0034】
比較器12の動作は、先ず、パルスφinでオンとなったスイッチを介して入力信号ViT,ViBをそれぞれコンデンサCia,Cib にサンプルする。このときパルスφazでオンとなっているスイッチにより差動増幅器205の入出力が短絡され、入出力端は自己バイアス電圧となる。次にパルスφin,φazが信号変化してスイッチがオフになり、代わってディジタル信号のレベルに応じて決まる入力パルスφs0,φs1,φs2によって所定の基準電圧をコンデンサCia,Cib に選択入力して入力電圧を基準電圧と比較する。
【0035】
パルスφin,φaz及びφs0,φs1,φs2のタイミング関係と対応する動作を図8bに示す。
【0036】
比較器12の比較結果は、ディジタル処理回路13に送られ、ディジタル信号が出力される。なお、処理回路13は、ラッチ制御パルスφL によって、制御される。
【0037】
【発明の効果】
本発明によれば、縦続型のパイプライン方式A/D変換器において、サンプル/ホールドアンプの増幅/ホールド動作とサブA/D変換器の比較器の比較動作とを直列にする必要がなくなり、従来に比較しクリティカルパスを短縮することができる。その結果、高速動作のA/D変換器を提供することができる。
【図面の簡単な説明】
【図1】本発明に係るA/D変換器の原理を説明するための回路構成図及びタイムチャート図。
【図2】本発明のA/D変換器の実施の形態を説明するための回路構成図。
【図3】本発明のA/D変換器に使用するサブADCを説明するための回路構成図。
【図4】本発明のA/D変換器の実施例を説明するための回路図。
【図5】実施例で用いるサンプル/ホールドアンプを説明するための回路図及びタイムチャート図。
【図6】実施例で用いる初段のサンプル/ホールドアンプの入出力特性を説明するための直線図。
【図7】実施例で用いる2段目以降のサンプル/ホールドアンプの入出力特性を説明するための直線図。
【図8】実施例で用いるサブADCを説明するための回路図及びタイムチャート図。
【図9】従来のA/D変換器を説明するための回路構成図。
【図10】従来のA/D変換器のクリティカルパスを説明するための回路構成図及びタイムチャート図。
【符号の説明】
1,5:サンプル/ホールドアンプ(SHA)
2,9:サブADC
3:サブDAC
4:減算器
6:A/D変換ステージ
7:エンコーダ/ディジタル補正回路
8:クロック生成回路
11:基準電圧発生回路
12:比較器
201:抵抗群
202:スイッチ群
203:一体型サンプル/ホールドアンプ(一体型SHA)
Claims (6)
- 第1の被変換アナログ信号をiビットのディジタル信号に変換するA/D変換を行なうサブA/D変換器と、
上記サブA/D変換器出力の上記ディジタル信号のD/A変換を行なうサブD/A変換器と、
上記サブD/A変換器出力のアナログ信号と第2の被変換アナログ信号との差信号を生成する減算器と、
上記減算器の出力信号の増幅、サンプリング及びホールドを行なって第3のアナログ信号を出力する増幅器とを備え、
上記第1の被変換アナログ信号および上記第2の被変換アナログ信号を入力して上記ディジタル信号および上記第3のアナログ信号を出力するiビットのA/D変換ステージが複数縦続接続されて成り、複数縦続接続された上記A/D変換ステージからm(m>i)ビットのディジタル信号を得るA/D変換器であって、
前段のA/D変換ステージの第2の被変換アナログ信号が上記サブA/D変換器へ入力される上記第1の被変換アナログ信号となり、前段のA/D変換ステージの第3のアナログ信号が上記第2の被変換アナログ信号となるよう構成され、
上記サブA/D変換器は、前段のA/D変換ステージからの上記ディジタル信号に応じた電圧値の基準電圧を出力する基準電圧発生回路と、
上記前段のA/D変換ステージの上記第2の被変換アナログ信号と上記基準電圧発生回路から出力される基準電圧とを比較するA/D変換用比較器とを具備して成ることを特徴とするA/D変換器。 - 上記基準電圧発生回路は、第1の電圧源と第2の電圧源との間に直列に接続された複数の抵抗と、2個の抵抗の接続点毎に接続したスイッチとを含み、
上記スイッチは上記ディジタル信号に応じて開閉するように構成されていることを特徴とする請求項1に記載のA/D変換器。 - 上記サンプリング及びホールドを行なう増幅器は、該増幅器の出力信号の電圧範囲の中間電位が上記ディジタル信号に応じて変化するように構成されていることを特徴とする請求項2に記載のA/D変換器。
- 初段A/D変換ステージのサブA/D変換器の基準電圧発生回路は、固定電圧値の基準電圧を出力するものであり、かつ、2段目A/D変換ステージのサブA/D変換器に供給するアナログ信号を出力するサンプリング及びホールドを行なう増幅器は、該増幅器の出力信号の電圧範囲の中間電位が固定されるように構成されていることを特徴とする請求項1に記載のA/D変換器。
- 上記サブD/A変換器と上記サンプリング及びホールドを行なう増幅器とは、スイッチドキャパシタを用いて合成された一体型の回路をなしていることを特徴とする請求項3に記載のA/D変換器。
- 各々のA/D変換ステージにおけるアナログ信号は、完全差動信号であることを特徴とする請求項1〜請求項5のいずれか一に記載のA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33798996A JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33798996A JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | A/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10178345A JPH10178345A (ja) | 1998-06-30 |
JP3560433B2 true JP3560433B2 (ja) | 2004-09-02 |
Family
ID=18313900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33798996A Expired - Fee Related JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3560433B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6700523B2 (en) | 2001-10-25 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages |
JP3765797B2 (ja) | 2003-05-14 | 2006-04-12 | 沖電気工業株式会社 | パイプライン型アナログ・ディジタル変換器 |
JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインa/d変換回路 |
JP4589139B2 (ja) * | 2005-02-08 | 2010-12-01 | ザインエレクトロニクス株式会社 | パイプライン型アナログ−デジタル変換器 |
JP6419675B2 (ja) * | 2015-10-16 | 2018-11-07 | アルプス電気株式会社 | アナログ−デジタル変換器 |
JP2017168930A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | スイッチトキャパシタ回路 |
-
1996
- 1996-12-18 JP JP33798996A patent/JP3560433B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10178345A (ja) | 1998-06-30 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040525 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080604 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080604 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090604 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100604 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110604 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110604 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110604 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120604 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120604 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130604 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130604 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140604 Year of fee payment: 10 |
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