JPH10178345A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH10178345A JPH10178345A JP33798996A JP33798996A JPH10178345A JP H10178345 A JPH10178345 A JP H10178345A JP 33798996 A JP33798996 A JP 33798996A JP 33798996 A JP33798996 A JP 33798996A JP H10178345 A JPH10178345 A JP H10178345A
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Abstract
(57)【要約】
【課題】クリティカルパスにおける動作時間を短縮する
ことによってＡ／Ｄ変換器を高速化すること。 【解決手段】小ビットのＡ／Ｄ変換ステージを複数段縦
続接続して所定のビット数のディジタル信号を得るパイ
プライン方式のＡ／Ｄ変換器において、前段のステージ
からのディジタル信号のレベルに応じた電圧値の基準電
圧を出力する基準電圧発生回路をステージ内部のＡ／Ｄ
変換器であるサブＡＤＣに付加し、サブＡＤＣの有する
比較器に同基準電圧と減算器入力のアナログ信号とを供
給する。 【効果】クリティカルパスにおいて従来直列であったサ
ンプル／増幅／ホールドの動作と比較器の比較動作が並
列になる。
ことによってＡ／Ｄ変換器を高速化すること。 【解決手段】小ビットのＡ／Ｄ変換ステージを複数段縦
続接続して所定のビット数のディジタル信号を得るパイ
プライン方式のＡ／Ｄ変換器において、前段のステージ
からのディジタル信号のレベルに応じた電圧値の基準電
圧を出力する基準電圧発生回路をステージ内部のＡ／Ｄ
変換器であるサブＡＤＣに付加し、サブＡＤＣの有する
比較器に同基準電圧と減算器入力のアナログ信号とを供
給する。 【効果】クリティカルパスにおいて従来直列であったサ
ンプル／増幅／ホールドの動作と比較器の比較動作が並
列になる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に適用し
て好適なアナログ／ディジタル変換器（以下「Ａ／Ｄ変
換器」という）、特に高速動作のＡ／Ｄ変換器に関す
る。
て好適なアナログ／ディジタル変換器（以下「Ａ／Ｄ変
換器」という）、特に高速動作のＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】Ａ／Ｄ変換器には幾つかの回路形式があ
るが、小ビットのＡ／Ｄ変換を行なうＡ／Ｄ変換ステー
ジを複数縦続接続することによって全体で所定のビット
数の変換を行なう形式もその一つである。その例が、米
国文献「ＩＥＥＥ・ジャーナル・オブ・ソリッドステイ
ト・サーキッツ（IEEE JOURNAL OF SOLID-STATE CIRCUI
TS）」第２７巻第３号（１９９２年３月発行）第３５１
頁〜第３５８頁（Stephen H. Lewis他”A 10-b 20-Msam
ple/s Analog-to-Digital Converter”）に記載されて
いる。縦続形式のＡ／Ｄ変換器は、高速化、高集積化が
比較的容易であるため集積回路に盛んに用いられてい
る。
るが、小ビットのＡ／Ｄ変換を行なうＡ／Ｄ変換ステー
ジを複数縦続接続することによって全体で所定のビット
数の変換を行なう形式もその一つである。その例が、米
国文献「ＩＥＥＥ・ジャーナル・オブ・ソリッドステイ
ト・サーキッツ（IEEE JOURNAL OF SOLID-STATE CIRCUI
TS）」第２７巻第３号（１９９２年３月発行）第３５１
頁〜第３５８頁（Stephen H. Lewis他”A 10-b 20-Msam
ple/s Analog-to-Digital Converter”）に記載されて
いる。縦続形式のＡ／Ｄ変換器は、高速化、高集積化が
比較的容易であるため集積回路に盛んに用いられてい
る。
【０００３】同文献に示されているＡ／Ｄ変換器の構成
の概略を図９に示す。本Ａ／Ｄ変換器は、１．５ビット
のＡ／Ｄ変換を行なうＡ／Ｄ変換ステージ６の（ｊ＋
１）個を縦続接続してｍビットの変換を行なうものであ
る。１つのＡ／Ｄ変換ステージ６の詳細が同図の右下に
示されている。
の概略を図９に示す。本Ａ／Ｄ変換器は、１．５ビット
のＡ／Ｄ変換を行なうＡ／Ｄ変換ステージ６の（ｊ＋
１）個を縦続接続してｍビットの変換を行なうものであ
る。１つのＡ／Ｄ変換ステージ６の詳細が同図の右下に
示されている。
【０００４】Ａ／Ｄ変換器は、先ず、アナログ入力信号
Ｖinをサンプリング及びホールドする増幅器（以下「Ｓ
ＨＡ」という）１でサンプル／ホールドする。ホールド
されたアナログ信号は、小ビットのＡ／Ｄ変換器（以下
「サブＡＤＣ」という）２で１．５ビットのディジタル
信号に変換され、続いて同ディジタル信号は、小ビット
（この例では１．５ビット）のＤ／Ａ(ディジタル／ア
ナログ)変換器（以下「サブＤＡＣ」という）３でアナ
ログ信号に変換される。前記ホールドされたアナログ信
号は、更に減算器４によって変換後のアナログ信号を差
し引かれ、その差信号が減算器４から出力される。同差
信号は、ＳＨＡ５で２倍に増幅されてからホールドされ
る。そのホールドされたアナログ信号が次段のステージ
に供給される信号になる。
Ｖinをサンプリング及びホールドする増幅器（以下「Ｓ
ＨＡ」という）１でサンプル／ホールドする。ホールド
されたアナログ信号は、小ビットのＡ／Ｄ変換器（以下
「サブＡＤＣ」という）２で１．５ビットのディジタル
信号に変換され、続いて同ディジタル信号は、小ビット
（この例では１．５ビット）のＤ／Ａ(ディジタル／ア
ナログ)変換器（以下「サブＤＡＣ」という）３でアナ
ログ信号に変換される。前記ホールドされたアナログ信
号は、更に減算器４によって変換後のアナログ信号を差
し引かれ、その差信号が減算器４から出力される。同差
信号は、ＳＨＡ５で２倍に増幅されてからホールドされ
る。そのホールドされたアナログ信号が次段のステージ
に供給される信号になる。
【０００５】このようにして、各ステージから１．５ビ
ットのディジタル信号が出力され、それらがエンコーダ
／ディジタル補正回路７で処理されてｍビットのディジ
タル信号になる。なお、これらの各回路は、外部からの
クロック信号ＣＬＫをもとに生成するクロック生成回路
８出力のクロック信号によって動作タイミングが設定さ
れ、縦続接続のステージ６がパイプライン動作する。こ
のため、クロック信号をどこまで高速にし得るか、即ち
本Ａ／Ｄ変換器の変換速度は、ステージ６の動作時間で
決まる。
ットのディジタル信号が出力され、それらがエンコーダ
／ディジタル補正回路７で処理されてｍビットのディジ
タル信号になる。なお、これらの各回路は、外部からの
クロック信号ＣＬＫをもとに生成するクロック生成回路
８出力のクロック信号によって動作タイミングが設定さ
れ、縦続接続のステージ６がパイプライン動作する。こ
のため、クロック信号をどこまで高速にし得るか、即ち
本Ａ／Ｄ変換器の変換速度は、ステージ６の動作時間で
決まる。
【０００６】Ａ／Ｄ変換器の変換速度の説明を容易にす
るためにステージ６を２段直列接続した部分〔ｎ段目と
（ｎ＋１）段目〕に着目する。これを図１０に示す。速
度を決定するクリティカルパスを太線で示している。ク
リティカルパスにおいては、先ず、ｎ段目のサブＡＤＣ
２からのディジタル信号がサブＤＡＣ３に入力され、次
に同ディジタル信号に対応するアナログ信号がサブＤＡ
Ｃ３から出力される。減算器４は、サブＡＤＣ２に入力
されたアナログ信号からサブＤＡＣ３出力のアナログ信
号を減算し、ｎ段目のＳＨＡ５でその差信号を２倍に増
幅してサンプル／ホールドする。さらに、ホールドされ
たアナログ信号は次段〔（ｎ＋１）段目〕のサブＡＤＣ
２に入力され、入力信号は、同サブＡＤＣの比較器で基
準電圧と比較される。
るためにステージ６を２段直列接続した部分〔ｎ段目と
（ｎ＋１）段目〕に着目する。これを図１０に示す。速
度を決定するクリティカルパスを太線で示している。ク
リティカルパスにおいては、先ず、ｎ段目のサブＡＤＣ
２からのディジタル信号がサブＤＡＣ３に入力され、次
に同ディジタル信号に対応するアナログ信号がサブＤＡ
Ｃ３から出力される。減算器４は、サブＡＤＣ２に入力
されたアナログ信号からサブＤＡＣ３出力のアナログ信
号を減算し、ｎ段目のＳＨＡ５でその差信号を２倍に増
幅してサンプル／ホールドする。さらに、ホールドされ
たアナログ信号は次段〔（ｎ＋１）段目〕のサブＡＤＣ
２に入力され、入力信号は、同サブＡＤＣの比較器で基
準電圧と比較される。
【０００７】従って、クリティカルパスにおける信号の
流れ時間は、図１０ａにおいて、ｎ段目のサブＡＤＣ２
内部のディジタル処理回路（図示せず）からＡ／Ｄ変換
結果のディジタル信号が出力され始めてから、次段
〔（ｎ＋１）段目〕のサブＡＤＣ２内部の比較器（図示
せず）が差信号を基準電圧と比較する動作を完了するま
でに要する時間となる。
流れ時間は、図１０ａにおいて、ｎ段目のサブＡＤＣ２
内部のディジタル処理回路（図示せず）からＡ／Ｄ変換
結果のディジタル信号が出力され始めてから、次段
〔（ｎ＋１）段目〕のサブＡＤＣ２内部の比較器（図示
せず）が差信号を基準電圧と比較する動作を完了するま
でに要する時間となる。
【０００８】そのような時間経過をタイムチャートを使
って図１０ｂに示す。サブＡＤＣ２のディジタル出力が
始まってから比較動作を経、次の段階のディジタル出力
が終了するまでがステージにおける変換動作の一周期に
なる。サブＡＤＣ２がディジタル出力の間に次段のサブ
ＡＤＣ２は比較動作を行ない、サブＡＤＣ２が比較動作
の間に次段はディジタル出力を行なうというように動作
を交互に繰り返す。そして、ｎ段目のサブＡＤＣ２のデ
ィジタル出力が始まってから次段の（ｎ＋１）段目のサ
ブＡＤＣ２のディジタル出力が始まるまでの間に、ｎ段
目のサブＤＡＣ３のＤ／Ａ変換と、減算器４の差信号出
力と、ｎ段目のＳＨＡ５の増幅ホールドと、（ｎ＋１）
段目のサブＡＤＣ２の比較動作とが順次行なわれて比較
動作が終了している必要がある。
って図１０ｂに示す。サブＡＤＣ２のディジタル出力が
始まってから比較動作を経、次の段階のディジタル出力
が終了するまでがステージにおける変換動作の一周期に
なる。サブＡＤＣ２がディジタル出力の間に次段のサブ
ＡＤＣ２は比較動作を行ない、サブＡＤＣ２が比較動作
の間に次段はディジタル出力を行なうというように動作
を交互に繰り返す。そして、ｎ段目のサブＡＤＣ２のデ
ィジタル出力が始まってから次段の（ｎ＋１）段目のサ
ブＡＤＣ２のディジタル出力が始まるまでの間に、ｎ段
目のサブＤＡＣ３のＤ／Ａ変換と、減算器４の差信号出
力と、ｎ段目のＳＨＡ５の増幅ホールドと、（ｎ＋１）
段目のサブＡＤＣ２の比較動作とが順次行なわれて比較
動作が終了している必要がある。
【０００９】これらのうち特に時間を必要とするのがＳ
ＨＡ５によるサンプル／増幅／ホールドとサブＡＤＣ２
の比較動作であり、そのような２動作が直列になってい
ることがＡ／Ｄ変換器の動作速度を低下させる要因とな
っている。なお、図１０ｂでは、ホールド信号を出力す
るまでのサンプル／増幅／ホールド時間をＴ1、比較結
果を出力するまでの比較動作の時間をＴ2で示した。ま
た、動作を終了して安定に信号を出力している状態を交
叉斜線で示した。
ＨＡ５によるサンプル／増幅／ホールドとサブＡＤＣ２
の比較動作であり、そのような２動作が直列になってい
ることがＡ／Ｄ変換器の動作速度を低下させる要因とな
っている。なお、図１０ｂでは、ホールド信号を出力す
るまでのサンプル／増幅／ホールド時間をＴ1、比較結
果を出力するまでの比較動作の時間をＴ2で示した。ま
た、動作を終了して安定に信号を出力している状態を交
叉斜線で示した。
【００１０】以上の結果、従来のＡ／Ｄ変換器は、構成
素子として高速のトランジスタ素子を用いながら動作速
度が上がらないという問題点があった。
素子として高速のトランジスタ素子を用いながら動作速
度が上がらないという問題点があった。
【００１１】
【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、クリティカルパスにおける
信号の流れ時間を短縮することによってＡ／Ｄ変換器を
高速化することにある。
技術の前記問題点を解決し、クリティカルパスにおける
信号の流れ時間を短縮することによってＡ／Ｄ変換器を
高速化することにある。
【００１２】
【課題を解決するための手段】本発明の前記課題は、前
段からのディジタル信号に応じた電圧値の基準電圧を出
力する基準電圧発生回路をサブＡＤＣに付加し、サブＡ
ＤＣの有する比較器に同基準電圧と減算器入力のアナロ
グ信号とを供給することによって効果的に解決すること
ができる。ディジタル信号に応じた基準電圧は、換言す
るとＤ／Ａ変換結果の信号であり、そのため基準電圧発
生回路はサブＤＡＣと同一の機能を有するＤ／Ａ変換器
と云うことができる。一方、比較器は、アナログ信号か
ら基準電圧を減じて基準電圧に対するアナログ信号の大
小を判定するものであり、もともと減算の機能を有して
いる。比較器の出力結果がディジタル処理されてＡ／Ｄ
変換結果のディジタル信号になる。
段からのディジタル信号に応じた電圧値の基準電圧を出
力する基準電圧発生回路をサブＡＤＣに付加し、サブＡ
ＤＣの有する比較器に同基準電圧と減算器入力のアナロ
グ信号とを供給することによって効果的に解決すること
ができる。ディジタル信号に応じた基準電圧は、換言す
るとＤ／Ａ変換結果の信号であり、そのため基準電圧発
生回路はサブＤＡＣと同一の機能を有するＤ／Ａ変換器
と云うことができる。一方、比較器は、アナログ信号か
ら基準電圧を減じて基準電圧に対するアナログ信号の大
小を判定するものであり、もともと減算の機能を有して
いる。比較器の出力結果がディジタル処理されてＡ／Ｄ
変換結果のディジタル信号になる。
【００１３】従って、本発明におけるクリティカルパス
は、アナログ信号からサブＤＡＣの出力信号を減じてサ
ンプル／増幅／ホールドする経路と、同一アナログ信号
からＤ／Ａ変換結果を減じて比較を行なうサブＡＤＣ内
部の経路との並列になる。その結果、二つの経路が直列
になる従来のクリティカルパスに比べてクリティカルパ
スにおける信号の流れ時間が大幅に短縮される。なお、
基準電圧発生回路のＤ／Ａ変換動作は、サブＤＡＣと同
様に高速であり、クリティカルパスにおける信号の流れ
時間に与える影響は軽微である。
は、アナログ信号からサブＤＡＣの出力信号を減じてサ
ンプル／増幅／ホールドする経路と、同一アナログ信号
からＤ／Ａ変換結果を減じて比較を行なうサブＡＤＣ内
部の経路との並列になる。その結果、二つの経路が直列
になる従来のクリティカルパスに比べてクリティカルパ
スにおける信号の流れ時間が大幅に短縮される。なお、
基準電圧発生回路のＤ／Ａ変換動作は、サブＤＡＣと同
様に高速であり、クリティカルパスにおける信号の流れ
時間に与える影響は軽微である。
【００１４】以上に述べた本発明のＡ／Ｄ変換器の２ス
テージ分の回路とそのタイムチャートを図１に示す。同
図において、９は、基準電圧発生回路を付加したサブＡ
ＤＣを示す。ｎ段目のサブＡＤＣ９のディジタル出力が
ｎ段目のサブＤＡＣ３の他に（ｎ＋１）段目のサブＡＤ
Ｃ９に供給されるとともに、ｎ段目の減算器４入力のア
ナログ信号が同じく（ｎ＋１）段目のサブＡＤＣに供給
される。同サブＡＤＣは、これら２信号を入力して基準
電圧出力（Ｄ／Ａ変換）と減算及び比較動作を行なう。
テージ分の回路とそのタイムチャートを図１に示す。同
図において、９は、基準電圧発生回路を付加したサブＡ
ＤＣを示す。ｎ段目のサブＡＤＣ９のディジタル出力が
ｎ段目のサブＤＡＣ３の他に（ｎ＋１）段目のサブＡＤ
Ｃ９に供給されるとともに、ｎ段目の減算器４入力のア
ナログ信号が同じく（ｎ＋１）段目のサブＡＤＣに供給
される。同サブＡＤＣは、これら２信号を入力して基準
電圧出力（Ｄ／Ａ変換）と減算及び比較動作を行なう。
【００１５】上述のクリティカルパスは、図１ａの太線
になり、図１ｂに示すタイムチャートにおいて、信号の
流れは、ｎ段目のサブＡＤＣ９のディジタル出力からｎ
段目のＳＨＡ５を経るものと、同じくｎ段目のサブＡＤ
Ｃ９のディジタル出力から（ｎ＋１）段目のサブＡＤＣ
９を経るものの２者になる。どちらの経路も時間を要す
る回路を一つだけ含むようになるので、大きな時間の余
裕が生じ、その分Ａ／Ｄ変換器の動作を高速化すること
が可能となる。
になり、図１ｂに示すタイムチャートにおいて、信号の
流れは、ｎ段目のサブＡＤＣ９のディジタル出力からｎ
段目のＳＨＡ５を経るものと、同じくｎ段目のサブＡＤ
Ｃ９のディジタル出力から（ｎ＋１）段目のサブＡＤＣ
９を経るものの２者になる。どちらの経路も時間を要す
る回路を一つだけ含むようになるので、大きな時間の余
裕が生じ、その分Ａ／Ｄ変換器の動作を高速化すること
が可能となる。
【００１６】なお、図１では、サブＡＤＣ９のディジタ
ル化ビット数を１．５ビットとしたが、これに限らず任
意のｉビットとすることが可能であり、また、ＳＨＡ５
の増幅率も２倍に限らずディジタル変換のビット数やサ
ブＤＡＣの構成に応じて変える（ｋ倍）ことが可能であ
る。
ル化ビット数を１．５ビットとしたが、これに限らず任
意のｉビットとすることが可能であり、また、ＳＨＡ５
の増幅率も２倍に限らずディジタル変換のビット数やサ
ブＤＡＣの構成に応じて変える（ｋ倍）ことが可能であ
る。
【００１７】なお、サブＡＤＣ９内部の基準電圧発生回
路は、例えば、２種の電圧源の間に複数の抵抗を直列に
接続し、２個の抵抗の接続点毎にディジタル信号に応じ
て開閉するスイッチを設ける構成によって実現すること
ができる。同接続点から取り出す基準電圧の種類は、デ
ィジタル信号のレベル数（例えば、１．５ビットであれ
ば３、２ビットであれば４）にＡ／Ｄ変換に要する比較
器の数（例えば、１．５ビットであれば２、２ビットで
あれば３）を乗じた数になる。
路は、例えば、２種の電圧源の間に複数の抵抗を直列に
接続し、２個の抵抗の接続点毎にディジタル信号に応じ
て開閉するスイッチを設ける構成によって実現すること
ができる。同接続点から取り出す基準電圧の種類は、デ
ィジタル信号のレベル数（例えば、１．５ビットであれ
ば３、２ビットであれば４）にＡ／Ｄ変換に要する比較
器の数（例えば、１．５ビットであれば２、２ビットで
あれば３）を乗じた数になる。
【００１８】
【発明の実施の形態】本発明に係るＡ／Ｄ変換器の実施
の形態を図２に示す。ｉビットのＡ／Ｄ変換を行なうス
テージ６を（ｊ＋１）段縦続接続し、最終の（ｊ＋１）
段にはｐビットを出力するステージ６ａを設置した。全
体でｍビットを出力する。最終段がｐビットであるの
は、ここがｉビットであるとｍビットの量子化ステップ
数が２m−１となるのを２m になるように補正するため
であり、ｐは、ｉよりも高く設定される。２m−１が許
容されて補正が不必要の場合は、云うまでもなくｐ＝ｉ
である。
の形態を図２に示す。ｉビットのＡ／Ｄ変換を行なうス
テージ６を（ｊ＋１）段縦続接続し、最終の（ｊ＋１）
段にはｐビットを出力するステージ６ａを設置した。全
体でｍビットを出力する。最終段がｐビットであるの
は、ここがｉビットであるとｍビットの量子化ステップ
数が２m−１となるのを２m になるように補正するため
であり、ｐは、ｉよりも高く設定される。２m−１が許
容されて補正が不必要の場合は、云うまでもなくｐ＝ｉ
である。
【００１９】初段と最終段以外の各ステージの構成を２
段目を例にとって同図左下に示す。また、最終段の構成
を右下に示す。２段目の構成は、図１に示したｎ段目の
ステージに対し、サブＡＤＣ９出力をｉビットとし、か
つ、ＳＨＡ５の増幅率をｋ倍とした他、図１では前段の
（ｎ−１）段目にあるサブＤＡＣと減算器４とＳＨＡ５
を便宜上ｎ段目に移し、それを改めてｎ段目のサブＤＡ
Ｃと減算器４とＳＨＡ５としたものである。ｎ段目にあ
ったサブＤＡＣと減算器４とＳＨＡ５は、（ｎ＋１）段
目に移して改めて（ｎ＋１）段目のサブＤＡＣと減算器
４とＳＨＡ５とし、このようにして他の段においても同
様に１段ずらす。このような変更は、全体を書き易くす
るためであって、云うまでもなくＡ／Ｄ変換器全体の構
成そのもには変わりがない。また、図２において、９ａ
は、ｐビット出力のサブＡＤＣを示す。（ｊ＋１）段目
のステージ６ａは、サブＡＤＣ９ａのみで構成される。
段目を例にとって同図左下に示す。また、最終段の構成
を右下に示す。２段目の構成は、図１に示したｎ段目の
ステージに対し、サブＡＤＣ９出力をｉビットとし、か
つ、ＳＨＡ５の増幅率をｋ倍とした他、図１では前段の
（ｎ−１）段目にあるサブＤＡＣと減算器４とＳＨＡ５
を便宜上ｎ段目に移し、それを改めてｎ段目のサブＤＡ
Ｃと減算器４とＳＨＡ５としたものである。ｎ段目にあ
ったサブＤＡＣと減算器４とＳＨＡ５は、（ｎ＋１）段
目に移して改めて（ｎ＋１）段目のサブＤＡＣと減算器
４とＳＨＡ５とし、このようにして他の段においても同
様に１段ずらす。このような変更は、全体を書き易くす
るためであって、云うまでもなくＡ／Ｄ変換器全体の構
成そのもには変わりがない。また、図２において、９ａ
は、ｐビット出力のサブＡＤＣを示す。（ｊ＋１）段目
のステージ６ａは、サブＡＤＣ９ａのみで構成される。
【００２０】サブＡＤＣ９の構成を図３に示す。同図に
おいて、１１は、前段からのｉビットのディジタル信号
に対応する基準電圧を出力する基準電圧発生回路、１２
は、同基準電圧を負極端子に入力し、前段の減算器４入
力のアナログ信号を正極端子に入力する比較器、１３
は、比較器１２の出力信号を入力してｉビットのディジ
タル信号を出力するディジタル処理回路を示す。基準電
圧発生回路１１が出力可能な基準電圧の全数及び比較器
１２の個数は、ｉの大きさに応じて設定される。
おいて、１１は、前段からのｉビットのディジタル信号
に対応する基準電圧を出力する基準電圧発生回路、１２
は、同基準電圧を負極端子に入力し、前段の減算器４入
力のアナログ信号を正極端子に入力する比較器、１３
は、比較器１２の出力信号を入力してｉビットのディジ
タル信号を出力するディジタル処理回路を示す。基準電
圧発生回路１１が出力可能な基準電圧の全数及び比較器
１２の個数は、ｉの大きさに応じて設定される。
【００２１】なお、サブＡＤＣ９ａは、基準電圧発生回
路１１が出力可能な基準電圧が１個増え、更に比較器１
２が１個増えるのみであり、基本構成は図３と同一であ
る。また、図２のＡ／Ｄ変換器の初段のステージには、
ディジタル信号として、アナログ入力信号Ｖinの中間レ
ベルに対応する固定の信号（Ｄda0）を与えた。
路１１が出力可能な基準電圧が１個増え、更に比較器１
２が１個増えるのみであり、基本構成は図３と同一であ
る。また、図２のＡ／Ｄ変換器の初段のステージには、
ディジタル信号として、アナログ入力信号Ｖinの中間レ
ベルに対応する固定の信号（Ｄda0）を与えた。
【００２２】図２，３に示した構成により、サブＤＡＣ
と減算器４及びＳＨＡ５の動作とサブＡＤＣ９の比較動
作が並列になり、Ａ／Ｄ変換器の速度を高めることがで
きた。続いて、幾つかの図面に示した実施例により本発
明のＡ／Ｄ変換器を更に詳細に説明する。
と減算器４及びＳＨＡ５の動作とサブＡＤＣ９の比較動
作が並列になり、Ａ／Ｄ変換器の速度を高めることがで
きた。続いて、幾つかの図面に示した実施例により本発
明のＡ／Ｄ変換器を更に詳細に説明する。
【００２３】
【実施例】ｉ＝１．５，ｋ＝２，ｐ＝ｉとしたＡ／Ｄ変
換器を図４に示す。入力のアナログ信号は、完全差動入
力信号とした。サブＤＡＣ３、減算器４及びＳＨＡ５
は、一体化した回路（以下「一体化ＳＨＡ」という）で
構成した。図４において、その回路を記号２０３で表わ
した。
換器を図４に示す。入力のアナログ信号は、完全差動入
力信号とした。サブＤＡＣ３、減算器４及びＳＨＡ５
は、一体化した回路（以下「一体化ＳＨＡ」という）で
構成した。図４において、その回路を記号２０３で表わ
した。
【００２４】また、同図において、ＶＲＴは、サブＡＤ
Ｃ９で基準電圧を生成するための一方の電圧源電圧、Ｖ
ＲＢは、電圧の絶対値がＶＲＴと同一の負の電圧源電
圧、２０１は、電圧ＶＲＴと電圧ＶＲＢを用いて各種の
基準電圧を生成するための抵抗群、２０２は、前段から
のデイジタル信号に応じて開閉を行なうスイッチ群を示
す。同図では明示していないが、基準電圧発生回路１１
は、抵抗群２０１及びスイッチ群２０２によって構成さ
れる。なお、各抵抗の値は、一方の端子が固定電圧ＶＲ
Ｔ又は電圧ＶＲＢの配線に接続されているものが１．５
Ｒ、その他は全てＲである。また、ＳＨＡ１の完全差動
入力信号を図中でＶinp（正）、Ｖinn（負）で表わし
た。
Ｃ９で基準電圧を生成するための一方の電圧源電圧、Ｖ
ＲＢは、電圧の絶対値がＶＲＴと同一の負の電圧源電
圧、２０１は、電圧ＶＲＴと電圧ＶＲＢを用いて各種の
基準電圧を生成するための抵抗群、２０２は、前段から
のデイジタル信号に応じて開閉を行なうスイッチ群を示
す。同図では明示していないが、基準電圧発生回路１１
は、抵抗群２０１及びスイッチ群２０２によって構成さ
れる。なお、各抵抗の値は、一方の端子が固定電圧ＶＲ
Ｔ又は電圧ＶＲＢの配線に接続されているものが１．５
Ｒ、その他は全てＲである。また、ＳＨＡ１の完全差動
入力信号を図中でＶinp（正）、Ｖinn（負）で表わし
た。
【００２５】一体化ＳＨＡ２０３の構成を図５に示す。
同図において、ＶiＴ，ＶiＢは、それぞれ正負の入力ア
ナログ信号、Ｖop，Ｖon は、それぞれ正負の出力アナ
ログ信号、Ｃp1，Ｃp2，Ｃn1，Ｃn2は、減算とホールド
を行なうためのコンデンサ、２０４は完全差動演算増幅
器、φs0，φs1，φs2は、入力の１．５ビットディジタ
ル信号の３レベルに対応した入力パルス（いずれか一つ
のみが"１"になり、その他は"０"になる）、φsはサン
プリングパルス、φhはホールドパルスを示す。これら
のパルスは、クロック生成回路８からのクロック信号に
同期している。
同図において、ＶiＴ，ＶiＢは、それぞれ正負の入力ア
ナログ信号、Ｖop，Ｖon は、それぞれ正負の出力アナ
ログ信号、Ｃp1，Ｃp2，Ｃn1，Ｃn2は、減算とホールド
を行なうためのコンデンサ、２０４は完全差動演算増幅
器、φs0，φs1，φs2は、入力の１．５ビットディジタ
ル信号の３レベルに対応した入力パルス（いずれか一つ
のみが"１"になり、その他は"０"になる）、φsはサン
プリングパルス、φhはホールドパルスを示す。これら
のパルスは、クロック生成回路８からのクロック信号に
同期している。
【００２６】入力パルスφs0，φs1，φs2が供給される
スイッチとサンプリングパルスφsが供給されるスイッ
チと各コンデンサとでＤ／Ａ変換及び入力アナログ信号
ＶiＴ，ＶiＢのサンプリングの動作が行なわれる。入力
パルスφs0，φs1，φs2とサンプリングパルスφsは互
いに同相となっている。ホールドパルスφhは、これら
に対して逆相になっており、同パルスが"１"のときに減
算とホールドが行なわれる。また、出力アナログ信号Ｖ
op，Ｖon が入力アナログ信号ＶiＴ，ＶiＢの２倍にな
るようにコンデンサＣp1，Ｃp2，Ｃn1，Ｃn2をＣp1＝Ｃ
p2，Ｃn1＝Ｃn2とした。
スイッチとサンプリングパルスφsが供給されるスイッ
チと各コンデンサとでＤ／Ａ変換及び入力アナログ信号
ＶiＴ，ＶiＢのサンプリングの動作が行なわれる。入力
パルスφs0，φs1，φs2とサンプリングパルスφsは互
いに同相となっている。ホールドパルスφhは、これら
に対して逆相になっており、同パルスが"１"のときに減
算とホールドが行なわれる。また、出力アナログ信号Ｖ
op，Ｖon が入力アナログ信号ＶiＴ，ＶiＢの２倍にな
るようにコンデンサＣp1，Ｃp2，Ｃn1，Ｃn2をＣp1＝Ｃ
p2，Ｃn1＝Ｃn2とした。
【００２７】このように本回路は、各コンデンサに対す
るスイッチングによって動作が行なわれるので、スイッ
チドキャパシタ型と称することとする。
るスイッチングによって動作が行なわれるので、スイッ
チドキャパシタ型と称することとする。
【００２８】初段（ステージ１）の一体化ＳＨＡ２０３
には、前記したように、ディジタル信号の３レベルのう
ちの中間のレベルＤda0が常時与えられ、φs0＝０，φs
1＝１，φs2＝０で固定されている。その一体化ＳＨＡ
２０３の入出力特性を図６に示す。ＳＨＡ１の増幅率は
１であるので、ＳＨＡ１の出力信号の差、即ち初段一体
化ＳＨＡ２０３の入力信号の差ΔＶinは、ΔＶin＝Ｖin
p−Ｖinnとなり、出力信号の差ΔＶoは、ΔＶo＝Ｖop−
Ｖonとなる。図６においては、横軸に入力信号の差ΔＶ
inをとり、縦軸に出力信号の差ΔＶoをとった。差電圧
の単位として、電圧ＶＲＴ，ＶＲＢの差ΔＶＲ＝ＶＲＴ
−ＶＲＢを用いた。入力信号の差ΔＶinの範囲は、−Δ
ＶＲ／２＜ΔＶin＜ΔＶＲ／２に設定した。なお、出力
信号Ｖop，Ｖonは、それぞれ次段の入力信号ＶiＴ，Ｖi
Ｂとなる。
には、前記したように、ディジタル信号の３レベルのう
ちの中間のレベルＤda0が常時与えられ、φs0＝０，φs
1＝１，φs2＝０で固定されている。その一体化ＳＨＡ
２０３の入出力特性を図６に示す。ＳＨＡ１の増幅率は
１であるので、ＳＨＡ１の出力信号の差、即ち初段一体
化ＳＨＡ２０３の入力信号の差ΔＶinは、ΔＶin＝Ｖin
p−Ｖinnとなり、出力信号の差ΔＶoは、ΔＶo＝Ｖop−
Ｖonとなる。図６においては、横軸に入力信号の差ΔＶ
inをとり、縦軸に出力信号の差ΔＶoをとった。差電圧
の単位として、電圧ＶＲＴ，ＶＲＢの差ΔＶＲ＝ＶＲＴ
−ＶＲＢを用いた。入力信号の差ΔＶinの範囲は、−Δ
ＶＲ／２＜ΔＶin＜ΔＶＲ／２に設定した。なお、出力
信号Ｖop，Ｖonは、それぞれ次段の入力信号ＶiＴ，Ｖi
Ｂとなる。
【００２９】２段目以降（ステージ２〜ステージｊ）の
一体化ＳＨＡ２０３の入出力特性を図７に示す。入出力
特性は、ディジタル信号の３レベルのうちの最小レベル
が入力されたときにφs0＝１、φs1＝０、φs2＝０とな
って直線（Ｊ）になり、中間レベルが入力されたときに
φs0＝０、φs1＝１、φs2＝０となって直線（Ｋ）にな
り、最大レベルが入力されたときにφs0＝０、φs1＝
０、φs2＝１となって直線（Ｌ）になる。図７におい
て、横軸に入力信号の差ΔＶin＝ＶiＴ−ＶiＢをとり、
縦軸に出力信号の差ΔＶoをとった。
一体化ＳＨＡ２０３の入出力特性を図７に示す。入出力
特性は、ディジタル信号の３レベルのうちの最小レベル
が入力されたときにφs0＝１、φs1＝０、φs2＝０とな
って直線（Ｊ）になり、中間レベルが入力されたときに
φs0＝０、φs1＝１、φs2＝０となって直線（Ｋ）にな
り、最大レベルが入力されたときにφs0＝０、φs1＝
０、φs2＝１となって直線（Ｌ）になる。図７におい
て、横軸に入力信号の差ΔＶin＝ＶiＴ−ＶiＢをとり、
縦軸に出力信号の差ΔＶoをとった。
【００３０】一体化ＳＨＡ２０３の入力アナログ信号の
範囲は、φs0＝１、φs1＝０、φｓ２＝０の場合にΔＶ
ｉｎ＜−ΔＶＲ／４、φs0＝０、φs1＝１、φs2＝０の
場合に−ΔＶＲ／４＜ΔＶin＜ΔＶＲ／４、φs0＝０、
φs1＝０、φs2＝１の場合にΔＶＲ／４＜ΔＶinとなっ
ている。そして、直線（Ｊ），（Ｋ），（Ｌ）で示した
前記出力電圧は、一体化ＳＨＡ２０３が上記入力アナロ
グ信号を増幅率２倍でそのまま増幅したと仮定したとき
の出力電圧に対して、それぞれ、ΔＶＲ，０，−ΔＶＲ
の電圧を加えたものとなっている。その結果、出力信号
の電圧範囲の中間電位は、ディジタル信号に応じて変化
するものとなる。
範囲は、φs0＝１、φs1＝０、φｓ２＝０の場合にΔＶ
ｉｎ＜−ΔＶＲ／４、φs0＝０、φs1＝１、φs2＝０の
場合に−ΔＶＲ／４＜ΔＶin＜ΔＶＲ／４、φs0＝０、
φs1＝０、φs2＝１の場合にΔＶＲ／４＜ΔＶinとなっ
ている。そして、直線（Ｊ），（Ｋ），（Ｌ）で示した
前記出力電圧は、一体化ＳＨＡ２０３が上記入力アナロ
グ信号を増幅率２倍でそのまま増幅したと仮定したとき
の出力電圧に対して、それぞれ、ΔＶＲ，０，−ΔＶＲ
の電圧を加えたものとなっている。その結果、出力信号
の電圧範囲の中間電位は、ディジタル信号に応じて変化
するものとなる。
【００３１】次に、本実施例で用いたサブＡＤ９の比較
器１２を図８に示す。図８には、スイッチ群２０２と抵
抗群２０１からの電圧とを合わせて示した。抵抗群２０
１からの電圧は、図４における２列の抵抗列のうちの左
側（比較器１２の正極端子側につながる側）で、二つの
抵抗の間の電圧を電圧ＶＲＴ側から（図４で上側から）
順に、Ｖrfp6，………，Ｖrfp2，Ｖrfp1として取り出し
たものと、抵抗列のうちの右側（比較器１２の負極端子
側につながる側）で、二つの抵抗の間の電圧を電圧ＶＲ
Ｂ側から（図４で下側から）順に、Ｖrfn6，………，Ｖ
rfn2，Ｖrfn1として取り出したものである。これらの電
圧が基準電圧になる。
器１２を図８に示す。図８には、スイッチ群２０２と抵
抗群２０１からの電圧とを合わせて示した。抵抗群２０
１からの電圧は、図４における２列の抵抗列のうちの左
側（比較器１２の正極端子側につながる側）で、二つの
抵抗の間の電圧を電圧ＶＲＴ側から（図４で上側から）
順に、Ｖrfp6，………，Ｖrfp2，Ｖrfp1として取り出し
たものと、抵抗列のうちの右側（比較器１２の負極端子
側につながる側）で、二つの抵抗の間の電圧を電圧ＶＲ
Ｂ側から（図４で下側から）順に、Ｖrfn6，………，Ｖ
rfn2，Ｖrfn1として取り出したものである。これらの電
圧が基準電圧になる。
【００３２】スイッチ群２０２は、φs0＝１、φs1＝
０、φs2＝０の場合にＶrfp2とＶrfp1及びＶrfn2とＶrf
n1、φs0＝０、φs1＝１、φs2＝０の場合にＶrfp4とＶ
rfp3及びＶrfn4とＶrfn3、φs0＝０、φs1＝０、φs2＝
１の場合にＶrfp6とＶrfp5及びＶrfn6とＶrfn5を選ぶよ
うに動作する。このような動作がサブＤ／Ａ変換に相当
する。
０、φs2＝０の場合にＶrfp2とＶrfp1及びＶrfn2とＶrf
n1、φs0＝０、φs1＝１、φs2＝０の場合にＶrfp4とＶ
rfp3及びＶrfn4とＶrfn3、φs0＝０、φs1＝０、φs2＝
１の場合にＶrfp6とＶrfp5及びＶrfn6とＶrfn5を選ぶよ
うに動作する。このような動作がサブＤ／Ａ変換に相当
する。
【００３３】本実施例の比較器１２は、チョッパ形と呼
ばれる方式のもので、入力のアナログ信号ＶiＴ，ＶiＢ
をサンプリングするための制御パルスφin が供給され
るスイッチと、スイッチ群２０２と、初期条件を設定す
るためのオートゼロパルスφaz が供給されるスイッチ
の３種のスイッチによってコンデンサＣia，Ｃib にア
ナログ信号ＶiＴ，ＶiＢと基準電圧との差電圧が蓄えら
る。続いて、その電圧の正負を完全差動増幅器２０５が
判定することによって比較動作が行なわれる。なお、図
８ａに示すように、コンデンサＣiｃ，Ｃiｄと差動増幅
器２０５とパルスφaz が供給されるスイッチとからな
る回路をもう一組縦続に接続して比較の感度を高めるよ
うにした。
ばれる方式のもので、入力のアナログ信号ＶiＴ，ＶiＢ
をサンプリングするための制御パルスφin が供給され
るスイッチと、スイッチ群２０２と、初期条件を設定す
るためのオートゼロパルスφaz が供給されるスイッチ
の３種のスイッチによってコンデンサＣia，Ｃib にア
ナログ信号ＶiＴ，ＶiＢと基準電圧との差電圧が蓄えら
る。続いて、その電圧の正負を完全差動増幅器２０５が
判定することによって比較動作が行なわれる。なお、図
８ａに示すように、コンデンサＣiｃ，Ｃiｄと差動増幅
器２０５とパルスφaz が供給されるスイッチとからな
る回路をもう一組縦続に接続して比較の感度を高めるよ
うにした。
【００３４】比較器１２の動作は、先ず、パルスφinで
オンとなったスイッチを介して入力信号ＶiＴ，ＶiＢを
それぞれコンデンサＣia，Ｃib にサンプルする。この
ときパルスφazでオンとなっているスイッチにより差動
増幅器２０５の入出力が短絡され、入出力端は自己バイ
アス電圧となる。次にパルスφin，φazが信号変化して
スイッチがオフになり、代わってディジタル信号のレベ
ルに応じて決まる入力パルスφs0，φs1，φs2によって
所定の基準電圧をコンデンサＣia，Ｃib に選択入力し
て入力電圧を基準電圧と比較する。
オンとなったスイッチを介して入力信号ＶiＴ，ＶiＢを
それぞれコンデンサＣia，Ｃib にサンプルする。この
ときパルスφazでオンとなっているスイッチにより差動
増幅器２０５の入出力が短絡され、入出力端は自己バイ
アス電圧となる。次にパルスφin，φazが信号変化して
スイッチがオフになり、代わってディジタル信号のレベ
ルに応じて決まる入力パルスφs0，φs1，φs2によって
所定の基準電圧をコンデンサＣia，Ｃib に選択入力し
て入力電圧を基準電圧と比較する。
【００３５】パルスφin，φaz及びφs0，φs1，φs2の
タイミング関係と対応する動作を図８ｂに示す。
タイミング関係と対応する動作を図８ｂに示す。
【００３６】比較器１２の比較結果は、ディジタル処理
回路１３に送られ、ディジタル信号が出力される。な
お、処理回路１３は、ラッチ制御パルスφL によって、
制御される。
回路１３に送られ、ディジタル信号が出力される。な
お、処理回路１３は、ラッチ制御パルスφL によって、
制御される。
【００３７】
【発明の効果】本発明によれば、縦続型のパイプライン
方式Ａ／Ｄ変換器において、サンプル／ホールドアンプ
の増幅／ホールド動作とサブＡ／Ｄ変換器の比較器の比
較動作とを直列にする必要がなくなり、従来に比較しク
リティカルパスを短縮することができる。その結果、高
速動作のＡ／Ｄ変換器を提供することができる。
方式Ａ／Ｄ変換器において、サンプル／ホールドアンプ
の増幅／ホールド動作とサブＡ／Ｄ変換器の比較器の比
較動作とを直列にする必要がなくなり、従来に比較しク
リティカルパスを短縮することができる。その結果、高
速動作のＡ／Ｄ変換器を提供することができる。
【図１】本発明に係るＡ／Ｄ変換器の原理を説明するた
めの回路構成図及びタイムチャート図。
めの回路構成図及びタイムチャート図。
【図２】本発明のＡ／Ｄ変換器の実施の形態を説明する
ための回路構成図。
ための回路構成図。
【図３】本発明のＡ／Ｄ変換器に使用するサブＡＤＣを
説明するための回路構成図。
説明するための回路構成図。
【図４】本発明のＡ／Ｄ変換器の実施例を説明するため
の回路図。
の回路図。
【図５】実施例で用いるサンプル／ホールドアンプを説
明するための回路図及びタイムチャート図。
明するための回路図及びタイムチャート図。
【図６】実施例で用いる初段のサンプル／ホールドアン
プの入出力特性を説明するための直線図。
プの入出力特性を説明するための直線図。
【図７】実施例で用いる２段目以降のサンプル／ホール
ドアンプの入出力特性を説明するための直線図。
ドアンプの入出力特性を説明するための直線図。
【図８】実施例で用いるサブＡＤＣを説明するための回
路図及びタイムチャート図。
路図及びタイムチャート図。
【図９】従来のＡ／Ｄ変換器を説明するための回路構成
図。
図。
【図１０】従来のＡ／Ｄ変換器のクリティカルパスを説
明するための回路構成図及びタイムチャート図。
明するための回路構成図及びタイムチャート図。
１，５：サンプル／ホールドアンプ（ＳＨＡ） ２，９：サブＡＤＣ ３：サブＤＡＣ ４：減算器 ６：サブＡＤ／ＤＡステージ ７：エンコーダ／ディジタル補正回路 ８：クロック生成回路 １１：基準電圧発生回路 １２：比較器 ２０１：抵抗群 ２０２：スイッチ群 ２０３：一体型サンプル／ホールドアンプ（一体型ＳＨ
Ａ）
Ａ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松鶴 敏博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松浦 達治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小松 達也 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】被変換アナログ信号を小ビットのディジタ
ル信号に変換するＡ／Ｄ変換を行なうサブＡ／Ｄ変換器
と、当該変換器出力のディジタル信号のＤ／Ａ変換を行
なうサブＤ／Ａ変換器と、当該サブＤ／Ａ変換器出力の
アナログ信号と前記被変換アナログ信号との差信号を生
成する減算器と、当該減算器の出力信号の増幅、サンプ
リング及びホールドを行なう増幅器とを備えた小ビット
のＡ／Ｄ変換ステージを複数縦続接続して所定のビット
数のディジタル信号を得るＡ／Ｄ変換器において、前記
サブＡ／Ｄ変換器は、前段のステージからのディジタル
信号に応じた電圧値の基準電圧を出力する基準電圧発生
回路と、前段のステージの減算器入力のアナログ信号を
前記基準電圧発生回路から出力される基準電圧と比較す
るＡ／Ｄ変換用比較器とを少なくとも備えていることを
特徴とするＡ／Ｄ変換器。 - 【請求項２】前記基準電圧発生回路は、第１の電圧源及
び第２の電圧源の間に直列に接続した複数の抵抗と２個
の抵抗の接続点毎に接続したスイッチとをもって構成さ
れ、当該スイッチは、前記ディジタル信号に応じて開閉
するものであることを特徴とする請求項１に記載のＡ／
Ｄ変換器。 - 【請求項３】前記サンプリング及びホールドを行なう増
幅器は、その出力信号の電圧範囲の中間電位が前記ディ
ジタル信号に応じて変化するものであることを特徴とす
る請求項２に記載のＡ／Ｄ変換器。 - 【請求項４】初段Ａ／Ｄ変換ステージのサブＡ／Ｄ変換
器の基準電圧発生回路は、固定電圧値の基準電圧を出力
するものであり、かつ、２段目Ａ／Ｄ変換ステージのサ
ブＡ／Ｄ変換器に供給するアナログ信号を出力するサン
プリング及びホールドを行なう増幅器は、その出力信号
の電圧範囲の中間電位が固定されていることを特徴とす
る請求項１に記載のＡ／Ｄ変換器。 - 【請求項５】前記サブＤ／Ａ変換器と前記サンプリング
及びホールドを行なう増幅器とは、スイッチドキャパシ
タを用いて合成された一体型の回路をなしていることを
特徴とする請求項３に記載のＡ／Ｄ変換器。 - 【請求項６】各Ａ／Ｄ変換ステージにおけるアナログ信
号は、完全差動信号であることを特徴とする請求項１〜
請求項５のいずれか一に記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33798996A JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33798996A JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178345A true JPH10178345A (ja) | 1998-06-30 |
| JP3560433B2 JP3560433B2 (ja) | 2004-09-02 |
Family
ID=18313900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33798996A Expired - Fee Related JP3560433B2 (ja) | 1996-12-18 | 1996-12-18 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3560433B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700523B2 (en) | 2001-10-25 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages |
| US6803873B1 (en) | 2003-05-14 | 2004-10-12 | Oki Electric Industry Co., Ltd. | Pipeline analog to digital converter |
| JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路 |
| WO2006085530A1 (ja) * | 2005-02-08 | 2006-08-17 | Thine Electronics, Inc. | パイプライン型アナログ-デジタル変換器 |
| JP2017076948A (ja) * | 2015-10-16 | 2017-04-20 | アルプス電気株式会社 | アナログ−デジタル変換器 |
| JP2017168930A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | スイッチトキャパシタ回路 |
-
1996
- 1996-12-18 JP JP33798996A patent/JP3560433B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700523B2 (en) | 2001-10-25 | 2004-03-02 | Oki Electric Industry Co., Ltd. | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages |
| US6809677B2 (en) | 2001-10-25 | 2004-10-26 | Oki Electric Industry Co., Ltd. | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages |
| US6803873B1 (en) | 2003-05-14 | 2004-10-12 | Oki Electric Industry Co., Ltd. | Pipeline analog to digital converter |
| JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路 |
| WO2006085530A1 (ja) * | 2005-02-08 | 2006-08-17 | Thine Electronics, Inc. | パイプライン型アナログ-デジタル変換器 |
| JP2006222548A (ja) * | 2005-02-08 | 2006-08-24 | Thine Electronics Inc | パイプライン型アナログ−デジタル変換器 |
| JP2017076948A (ja) * | 2015-10-16 | 2017-04-20 | アルプス電気株式会社 | アナログ−デジタル変換器 |
| JP2017168930A (ja) * | 2016-03-14 | 2017-09-21 | 株式会社東芝 | スイッチトキャパシタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3560433B2 (ja) | 2004-09-02 |
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|---|---|---|---|
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