KR100850749B1 - 동작 모드 변경이 가능한 멀티-비트 파이프라인아날로그-디지털 변환기 - Google Patents

Abstract

본 발명은 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter); 상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D_C1~D_Cn)를 생성하는 모드 제어 회로를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 해당 동작 조건에서의 전력소모를 최소화하고 다양한 방식의 신호처리가 가능하게 되는 효과가 있다.

아날로그-디지털 변환기 (analog-to-digital converter), 프로그래머블 (programmable), 파이프라인 (pipeline), 재구성형 (reconfigurable)

Description

동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기{Multi-bit pipeline analog-to-digital converter having operating mode alterable structure}

도 1은 종래의 멀티-비트 파이프라인 ADC의 회로도이다.

도 2는 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 ADC의 회로도이다.

도 3a 및 도 3b는 종래의 MDAC 회로와 본 발명에 따른 MDAC 회로를 각각 나타낸 도면이다.

도 4a 및 도 4b는 종래의 플래시 ADC 회로와 본 발명에 따른 플래시 ADC 회로를 각각 나타낸 도면이다.

도 5는 본 발명에 따른 멀티-비트 파이프라인 ADC에 있어서 모드 제어 회로의 동작을 설명하기 위한 도면이다.

도 6은 도 5의 모드 제어 회로에 따른 멀티-비트 파이프라인 ADC의 동작을 설명하기 위한 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : SHA(Sample-and-Hold Amplifier)

20 : B-비트 플래시 ADC(Analog-to-Digital Converter)

30 : B-비트 MDAC(Multiplying Digital-to-Analog Converter)

40 : 디지털 보정 회로(Digital Correction Logic)

50 : 모드 제어 회로

본 발명은 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)에 관한 것으로, 더 자세하게는 해상도와 동작주파수에 따라 파이프라인 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 전력소모를 최소화할 수 있는 멀티-비트 파이프라인 ADC에 관한 것이다.

이미지 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 바, 이러한 아날로그 신호의 디지털 신호로의 변환은 ADC에 의해 수행된다.

센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하다. 이미지 시스템 뿐만 아니라 이동통신, ADSL( asynchronous digital subscriber loop), IMT-2000, 디지털 캠코더, HDTV 등 통신 및 영상처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.

공지의 다양한 종래 ADC 구조 중에서, 고속의 신호 처리에 적용될 수 있는 구조로는 플래시(flash), 폴딩(folding), 서브레인징(subranging) 및 파이프라인(pipeline) 구조 등이 있으며, 최근에는 이러한 구조 중에서 고속 신호 처리 사양과 고해상도 조건을 동시에 만족하기 위해 속도, 전력 소모 및 면적을 최적화하는 파이프라인 구조를 많이 적용하고 있는 추세이다.

기존의 파이프라인 ADC는 각 단마다 1비트를 결정하는 단일-비트 구조와 2비트 이상을 결정하는 멀티-비트 구조로 이루어진다. 일반적으로 고해상도를 필요로 하는 파이프라인 ADC에서는 많은 단을 필요로 하는 단일-비트 구조보다는 첫 단에서 많은 비트를 결정함으로써 뒷 단으로부터의 영향을 줄이면서 전력 소모 및 면적을 최적화하는 멀티-비트 구조를 많이 사용하고 있다.

도 1은 종래의 멀티-비트 파이프라인 ADC의 회로도이다.

도 1에 도시한 바와 같이, 멀티-비트 파이프라인 ADC는 여러 단(stage)으로 구성되며, 아날로그 입력(V_IN)이 샘플 앤 홀드 증폭기(SHA)(10)를 통과하여 각 단(ST₁~ST_n)을 거치면서 디지털 신호로 변환되어 출력된다. 각 단(ST₁~ST_n) 중 하나의 단(ST₁)을 예로 들어 그 구성을 설명하면, 그 전단의 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 B-비트 플래시 ADC(20)와, 상기 B-비트 플래시 ADC(20)로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 다음 단으로 입력하는 B-비트 MDAC(Multiplying Digital-to-Analog Converter)(30)으로 이루어져 있다.

즉, 종래의 멀티-비트 파이프라인 ADC는 1개의 입력단 SHA(10)와, n+1개의 B-비트 플래시 ADC(20)와, n개의 B-비트 MDAC(30)으로 구성되며, 이 경우 전체적으로 n*(B-1)+B의 해상도를 갖게 된다.

그러나, 종래의 멀티-비트 파이프라인 ADC는 하나의 응용에 대하여 정해진 동작속도와 해상도에 맞춰 설계되거나, 또는 여러개의 응용에 동시 사용하고자 하는 경우, 가장 높은 사양의 응용에 맞춰 설계를 하고 낮은 사양으로 동작시킬 경우 전류조절을 통해 전력소모를 감소시키는 방식을 취하고 있기 때문에, 이로 인해 전체 전류의 제어가 복잡해지고 전력소모 측면에서의 최적화가 어렵다는 문제점이 있다.

구체적으로 설명하면, i번째 MDAC 출력단의 신호의 정확도는

수준이 요구되며, 전체 ADC의 사용 클럭 주파수를 fs라고 할 때, i번째 MDAC에서 요구되는 증폭기의 동작속도는

에 비례하므로, i번째 MDAC은 i+1번째 MDAC에 비하여 동일한 정확도의 신호를 출력하는데

만큼 빠른 동작속도를 갖도록 설계된다.

예를 들어, n=3이고 B=3이라고 가정하면, 전체 ADC의 해상도는 9bit가 되고 첫번째단의 MDAC은 7비트의 정확도로, 두번째단의 MDAC은 5비트의 정확도로 신호를 출력하여야 하므로, 첫번째단의 MDAC은 두번째단의 MDAC에 비하여 7/5(140%) 정도 빠른 동작 성능을 갖도록 설계된다.

그러나, 종래의 멀티-비트 파이프라인 ADC를 여러개의 응용에 동시 사용하고 자 하는 경우, 가장 높은 사양의 응용에 맞춰 설계를 하고 낮은 사양으로 동작시킬 경우 전류조절을 통해 전력소모를 감소시키는 방법을 사용하므로, 예를 들어 하나의 ADC를 사용하여 50MHz 동작속도를 가지면서 10비트와 8비트로 사용이 요구될 경우, 10비트의 해상도에 맞추어 설계를 완료한 후 8비트 응용에서는 10비트에서 상위 8비트를 사용한다. 이 때, 동일한 50MHz 동작속도를 갖는다면 전체 소모전류를 80% 수준으로 줄임으로써 전력소모를 최적화할 수 있다. 하지만, 이와 같은 경우 상위 비트를 출력하는 ADC의 전단 MDAC의 경우 10비트 해상도를 만족하도록 캐패시턴스 값 및 증폭기가 설정되어 있으므로, 실제 8비트로 설계된 증폭기에 비하여 전류소모가 클 뿐만 아니라 그 전류제어 방식도 복잡하여 전력소모 측면에서의 최적화가 어렵다는 문제점이 있다.

즉, 종래의 멀티-비트 파이프라인 ADC는 동작속도와 해상도가 결정되어 있기 때문에, 여러 개의 응용에 동시에 사용될 경우 상대적으로 사양이 낮은 동작 조건에서 전력소모의 최적화가 어렵다는 문제점이 있다.

따라서, 본 발명의 목적은 멀티-비트 파이프라인 ADC에 있어서 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써 해당 동작 조건에서의 전력소모를 최소화하고 다양한 방식의 신호처리가 가능하도록 하는 것이다.

상기 과제를 이루기 위하여 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter); 상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D_C1~D_Cn)를 생성하는 모드 제어 회로를 포함하며, 상기 모드 제어 회로는, 상기 해상도(Dres) 값을 이진 온도계 코드(D'res)로 변환하고, 상기 동작주파수(Ds) 값을 1 of n 코드(D's)로 변환하여, 상기 변환된 이진 온도계 코드(D'res)를 상기 변환된 1 of n 코드(D's)에 의해 n 비트에서의 위치가 결정되는 스위치 어레이(switch array)로 통과시켜 n비트의 제어신호(D_C1~D_Cn)를 생성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 2는 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기의 회로도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 동작 모드 변경이 가능한 멀티-비트 파이프라인 ADC는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 입력단의 SHA(10), 디지털 신호의 에러를 교정하기 위한 디지털 보정 회로(Digital Correction Logic)(40), 및 요구되는 해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC(20) 및 MDAC(30)을 제어하는 n비트의 제어신호 D_C1~D_Cn을 생성하기 위한 모드 제어 회로(50)를 포함하여 여러 단으로 구성되고, 각 단은 그 전단의 아날로 그 신호를 입력받아 디지털 신호로 변환하여 출력하는 B-비트 플래시 ADC(20)와, 상기 B-비트 플래시 ADC(20)로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 다음 단으로 입력하는 B-비트 MDAC(Multiplying Digital-to-Analog Converter)(30)으로 이루어져 있다.

여기에서, 상기 n비트의 제어신호 D_C1~D_Cn는 상기 각 단의 MDAC이 동작하는지의 여부를 나타낸다. 예를 들어, 입력단의 SHA(10)를 통과한 전압(Vs)이 두번째단의 MDAC₂로 바로 인가되고, 이 신호가 세번째단의 MDAC₃을 통하여 최종 디지털 출력을 만들어 낸다면, 첫번째단의 MDAC₁은 동작하지 않을 것이며, 따라서, D_C1은 low, D_C2와 D_C3는 high의 출력을 갖는다. 또한, 세번째단 이후의 MDAC은 모두 동작하지 않으므로 D_C4, D_C5,…, D_Cn은 모두 low의 출력을 갖는다.

즉, 신호처리에 필요한 MDAC(30)의 개수를 조정하여 전체 ADC의 해상도를 조절하는 것이 가능하며, 디지털 변환이 시작되는 MDAC(30)의 위치, 즉, 입력단의 SHA(10)를 통과한 전압(Vs)이 인가되는 MDAC(30)의 위치를 조절하여 전체 ADC의 동작속도를 조절하는 것이 가능하다.

예를 들어, 본 발명에 따른 ADC에서 전체 MDAC을 모두 사용하는 경우, 즉, 입력단의 SHA(10)를 통과한 전압(Vs)이 첫번째단의 MDAC₁으로 인가되는 경우, 각 MDAC에서 2비트를 출력한다면(B=2), 12비트 50MHz의 구현이 가능하도록 설계하기 위해서는 두번째단의 MDAC₂은 11비트 50MHz, 세번째 MDAC₃은 10비트 50MHz의 동작속 도를 갖도록 설계되어야 한다. 따라서, 입력단의 SHA(10)를 통과한 전압(Vs)을 세번째단의 MDAC₃에 바로 인가하면 10비트 50MHz ADC를 설계하였을 경우와 동일한 신호경로를 거치게 된다. 이 때, MDAC₁, MDAC₂, 플래시 ADC₁, 플래시 ADC₂를 모두 동작시키지 않고 관련 신호경로를 모두 차단하면, 최적화된 10비트 50MHz ADC와 유사한 전력소모를 갖도록 동작시킬 수 있다.

만약 50MHz 이상의 동작 속도를 갖는 10비트 ADC가 필요하다면, 입력단의 SHA(10)를 통과한 전압(Vs)을 MDAC₁으로 인가하여 동작시키는 동시에 마지막 두 개의 MDAC_(n-1), MDAC_(n)의 동작을 중지시키거나, 또는 입력단의 SHA(10)를 통과한 전압(Vs)을 MDAC₂로 인가하여 동작시키는 동시에 MDAC₁, MDAC_(n)의 동작을 중지시키면 된다. 이 때, 입력단의 SHA(10)를 통과한 전압(Vs)이 MDAC₁에 바로 인가된 경우, 10비트 약 60MHz(50MHz*11/9)의 동작속도를 얻을 수 있으며, 입력단의 SHA(10)를 통과한 전압(Vs)이 MDAC₂에 바로 인가된 경우, 10비트 55MHz (50MHz*10/9)의 동작속도를 얻을 수 있다.

즉, 상기 제어신호 D_C1~D_Cn에 따라 신호 경로와 동작하는 MDAC 블록을 결정할 수 있으며, 이에 따라 요구되는 해상도(Dres)와 동작주파수(Ds)에 따른 동작 모드에 대한 최적화된 전력소모를 구현할 수 있다.

도 3a 및 도 3b는 종래의 MDAC 회로와 본 발명에 따른 MDAC 회로를 각각 나타낸 도면이다.

도 3a을 참조하면, 종래의 MDAC 회로에서는 제 1 클럭위상(Q1)에서 전단으로부터의 출력을 샘플링하고, 제 2 클럭위상(Q2)에서 플래시 ADC로부터 입력된 코드에 따라 일정 아날로그 값을 뺀 후 2^B-1만큼 증폭하여 출력한다.

한편, 도 3b를 참조하면, 본 발명에 따른 MDAC 회로에서는 D_{C (n)}과 D_{C (n-1)}에 따라 하나의 위상에서 서로 다른 입력을 갖는다. 우선 D_Cn이 low이면 해당 MDAC의 동작이 정지되어야 하므로 모든 스위치를 끊고 증폭기의 전류도 공급하지 않는다. D_Cn이 high인 경우 D_{C (n-1)}의 값(이전 단 MDAC의 동작여부)에 따라 제 1 클럭위상(Q1)에서의 스위치 연결을 다르게 하도록 한다. 즉, D_{C (n-1)}의 값이 high이면 이전단 MDAC이 정상적으로 동작하므로 제 1 클럭위상(Q1)에서 스위치가 이전단 MDAC의 출력단(V_{M (n-1)})과 연결되도록 하고, D_{C (n-1)}의 값이 low이면 이전단 MDAC이 동작하지 않은 것이므로 SHA(10)를 통과한 전압(Vs)이 MDAC_n의 입력에 바로 연결되도록 한다.

도 4a 및 도 4b는 종래의 플래시 ADC 회로와 본 발명에 따른 플래시 ADC 회로를 각각 나타낸 도면이다.

도 4a을 참조하면, 종래의 플래시 ADC 회로에서는 제 2 클럭위상(Q2)에서 저항열로부터의 기준전압(REFi)을 샘플링하고 제 1 클럭위상(Q1)에서 이전단 MDAC_(n-1)로부터의 출력(V_{M (n-1)})과의 차를 증폭한다.

한편, 도 4b를 참조하면, 본 발명에 따른 플래시 ADC는 D_{C (n)}과 D_{C (n-1)}에 따라 하나의 위상에서 서로 다른 입력을 갖는다. 우선 n-1번째 MDAC이 동작할 경우, 즉, D_C(n-1)이 high인 경우, 제 1 클럭위상(Q1)에서 MDAC_(n-1)로부터 V_{M (n-1)}을 입력받는다. 만일 n번째 MDAC이 동작하고 이전단 MDAC이 동작하지 않을 경우, 즉, D_{C (n-1)}이 low, D_{C (n)}이 high인 경우, 해당 플래시 플래시 ADC가 첫번째 단임을 의미하므로 제 1 클럭위상(Q1)에서 스위치가 V_S와 연결된다. 만일 n-1번째 MDAC과 n번째 MDAC이 모두 동작하지 않는다면, 즉, D_{C (n-1)}과 D_{C (n)}가 모두 low인 경우, n 번째 플래시 ADC는 동작할 필요가 없으므로 모든 스위치를 끊고 증폭기와 래치의 전류 공급을 중단한다.

도 5는 본 발명에 따른 멀티-비트 파이프라인 ADC에 있어서 모드 제어 회로(50)의 동작을 설명하기 위한 도면이며, 도 6은 도 5의 모드 제어 회로(50)에 따른 멀티-비트 파이프라인 ADC의 동작을 설명하기 위한 도면이다.

도 5에 도시된 바와 같이, 본 발명에 따른 멀티-비트 파이프라인 ADC에 있어서 모드 제어 회로(50)는 r비트의 Dres와 s비트의 Ds에 의하여 ADC의 해상도와 동작속도를 제어한다. 우선 해상도를 결정하는 Dres는 이진 온도계 코드 디코더(binary to thermometer decoder, 51)를 통하여 온도계코드(D'res)로 변환되고, 동작속도를 결정하는 Ds는 이진 1 of n 코드 디코더(binary to 1 of n code decoder, 52)를 통하여 1 of n 코드(D's)로 변환된다. 상기 온도계 코드로 변환된 D'res가 상기 D's에 의해 n 비트에서의 위치가 결정되는 스위치 어레이(switch array, 53)를 통과하면서 n비트의 제어신호(D_C1~D_Cn)가 생성된다.

예를 들어, Dres=11, Ds=10 인 경우, 즉, 2비트(r=2)의 Dres 및 2비트(s=2)의 Ds가 입력되고 그 값이 각각 '11', '10'인 경우, 상기 Dres는 상기 이진 온도계 코드 디코더(51)를 통해 '1111'의 D'res로 변환되고, 상기 Ds는 상기 1 of n 코드 디코더(52)를 통해 '0100'의 D's로 변환되며, 이에 따라 7비트의 제어신호 D_C1~D_Cn , 즉, '0111100'이 생성된다. 이 때, 제어신호의 비트수(n)는 2^r+2^s-1=n에 의해 결정된다.

도 6에 도시된 바와 같이, 본 발명에 따른 멀티-비트 파이프라인 ADC에 있어서 각단의 MDAC이 3-비트 MDAC이고, Dres=011, Ds=010 이 입력되는 경우, 본 발명에 따른 멀티-비트 파이프라인 ADC는 11비트의 해상도를 갖게 되며, 모드 제어 회로(50)는 상기 Dres와 Ds에 따라 플래시 ADC(20) 및 MDAC(30)을 제어하기 위한 '0111100'의 7비트 제어신호 D_C1~D_C7, 즉, '0111100'을 생성한다. 상기 제어신호 '0111100'에 따라 입력단의 SHA(10)를 통과한 전압(Vs)이 ADC₂, ADC₃, ADC₄, ADC₅, ADC₆ 및 MDAC_{2 ,} MDAC_{3 ,} MDAC_{4 ,} MDAC₅ 에 각각 인가된다. 이 때, ADC_{1 ,} ADC_{7 ,} ADC₈ 및 MDAC_1, MDAC_{6 ,} MDAC₇에는 상기 SHA(10)를 통과한 전압(Vs)이 인가되지 않으며, 이에 따라 해당 블록은 동작하지 않는다.

이와 같이, 요구되는 해상도(Dres)와 동작주파수(Ds)에 따라 상기 모드 제어 회로(50)를 통해 상기 플래시 ADC(20) 및 MDAC(30)을 제어하는 제어신호 D_C1~D_Cn을 생성하여, 그 제어신호 D_C1~D_Cn에 따라 신호 경로와 동작하는 MDAC 블록을 결정함으로써, 하나의 ADC를 다양한 응용에 적용하는 경우, 요구되는 해상도(Dres)와 동작주파수(Ds)에 따른 각 동작 모드에서의 전력소모를 최소화할 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

상기한 바와 같이, 본 발명에 따르면, 멀티-비트 파이프라인 ADC에 있어서 요구되는 해상도와 동작주파수에 따라 파이프라인의 단수와 신호 경로를 제어하여 동작 모드를 변경시킴으로써, 이에 따라 하나의 ADC를 다양한 응용에 적용하면서도 각 동작모드에서의 전력소모를 최소화할 수 있는 효과가 있다.

Claims (7)

1. 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA;

   아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 n+1개의 B-비트 플래시 ADC(Analog-to-Digital Converter);

   상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 단의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 n개의 B-비트 MDAC(Multiplying Digital-to-Analog Converter); 및

   해상도(Dres)와 동작주파수(Ds)에 따라 상기 플래시 ADC 및 상기 MDAC을 제어하는 n비트의 제어신호(D_C1~D_Cn)를 생성하는 모드 제어 회로를 포함하며,

   상기 모드 제어 회로는,

   상기 해상도(Dres) 값을 이진 온도계 코드(D'res)로 변환하고, 상기 동작주파수(Ds) 값을 1 of n 코드(D's)로 변환하여, 상기 변환된 이진 온도계 코드(D'res)를 상기 변환된 1 of n 코드(D's)에 의해 n 비트에서의 위치가 결정되는 스위치 어레이(switch array)로 통과시켜 n비트의 제어신호(D_C1~D_Cn)를 생성하는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.
2. 삭제
3. 제 1항에 있어서,

   상기 해상도(Dres) 값이 r비트이고, 상기 동작주파수(Ds) 값이 s비트인 경우, 상기 제어신호의 비트수(n)는 n=2^r+2^s-1에 의해 결정되는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.
4. 제 1항에 있어서,

   상기 n비트의 제어신호(D_C1~D_Cn)는 상기 n개의 B-비트 MDAC의 동작 여부를 각각 나타내는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.
5. 제 1항에 있어서, 상기 MDAC은,

   상기 n비트의 제어신호(D_C1~D_Cn)에 따라 하나의 위상에서 서로 다른 입력을 갖되,

   상기 D_Cn과 D_{C (n-1)}이 모두 high이면, 제 1 클럭위상에서 이전 단 MDAC의 출력(V_M(n-1))이 입력되며,

   상기 D_Cn이 high이고 상기 D_{C (n-1)}이 low이면, 상기 제 1 클럭위상에서 상기 SHA를 통과한 전압(Vs)이 입력되는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.
6. 제 1항에 있어서, 상기 플래시 ADC는,

   상기 n비트의 제어신호(D_C1~D_Cn)에 따라 하나의 위상에서 서로 다른 입력을 갖되,

   상기 D_{C (n-1)}이 high인 경우, 제 1 클럭위상에서 이전 단 MDAC의 출력(V_{M (n-1)})이 입력되며,

   상기 D_{C (n-1)}이 low이고, 상기 D_{C (n)}이 high인 경우, 상기 제 1 클럭위상에서 상기 SHA를 통과한 전압(Vs)이 입력되는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.
7. 제 1항에 있어서,

   상기 B-비트 플래시 ADC로부터 출력되는 디지털 신호의 에러를 교정하기 위한 디지털 보정 회로를 더 포함하는 것을 특징으로 하는 동작 모드 변경이 가능한 멀티-비트 파이프라인 아날로그-디지털 변환기.

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