KR101141551B1 - 파이프라인 아날로그-디지털 변환기 - Google Patents

파이프라인 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명은, 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)에 전단 서브 ADC(Analog to Digital Converter) 및 후단 서브 ADC가 연결되어, 상기 MDAC의 연산증폭기를 상기 MDAC에 연결되는 전단 및 후단 서브 ADC가 공유할 수 있는 파이프라인 아날로그-디지털 변환기를 제공할 수 있다.
Figure R1020090000732
파이프라인 아날로그 디지털 컨버터(pipelined analog to digital converter), 멀티플라인 디지털 아날로그 컨버터(multiplying digital to analog converter)

Description

파이프라인 아날로그-디지털 변환기{PIPELINED ANALOG TO DIGITAL CONVERTER}
본 발명은 파이프라인 아날로그-디지털 변환기에 관한 것으로서, 보다 상세하게는, MDAC의 연산증폭기를 상기 MDAC에 연결되는 전단 및 후단 서브 ADC가 공유할 수 있는 파이프라인 아날로그-디지털 변환기에 관한 것이다.
최근 CMOS(Complementary Metal Oxide Semiconductor) 공정 기술과 디지털 신호처리 기술의 발전으로 차세대 개인 휴대용 기기, 고속 디지털 통신망, 의료용 부품 등 다양한 장치에 고속/고해상도의 아날로그-디지털 변환기(Analog to Digital Converter)가 더욱 폭넓게 사용되고 있다. 특히 영상 신호를 처리하는 이미지 시스템에서는 이미지 센서로부터 ADC에 전달되는 아날로그 신호가 아주 미세하기 때문에 작은 신호도 구별할 수 있는 고해상도의 ADC가 필요하다. 또한, 디지털 캠코더, 이동통신 등 통신 및 영상 처리 응용 시스템에서도 12비트 내지 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구된다.
도 1은, 아날로그-디지털 변환을 위하여 사용되는 종래의 파이프라인 아날로그-디지털 변환기(Pipelined Analog to Digital Converter)의 구성도로서 복수 단의 스테이지를 갖는 구조로 구성된다. 상기 파이프라인 아날로그-디지털 변환기(100)는 전단의 아날로그 신호를 입력받아 샘플링(sampling)하여 홀딩(Holding)하는 샘플 앤 홀더 앰프(110)와, 샘플 앤 홀더 앰프에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(130-1, 130-2,...,130-n), 플래시 ADC 에서 출력되는 디지털 신호를 다시 아날로그 신호로 변환하여 그 전단의 아날로그 신호와 합산하여 출력하는 MDAC(Multiplying Digital to Analog Converter,120-1, 120-2,..., 120-n)를 포함할 수 있다.
종래기술에 따른 파이프라인 ADC는 복수 스테이지의 플래시 ADC 및 상기 플래시 ADC에 상응하는 스테이지의 MDAC을 필요로 하였다. 상기 MDAC은 연산증폭기와 샘플링 캐패시터,피드백 캐패시터 등을 포함할 수 있는데, 상기 연산 증폭기가 MDAC의 전력소모의 대부분을 차지하여, MDAC의 개수가 늘어날수록 상기 파이프라인 ADC의 전력소모가 커지는 문제점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은 파이프라인 ADC 에서 MDAC의 숫자를 줄이기 위해서 인접하는 서브 ADC 가 하나의 연산증폭기를 공유할 수 있는 MDAC 을 갖는 파이프라인 ADC를 제공하는 것을 목적으로 한다.
본 발명은, 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)의 전단 및 후단에 각각 전단 서브 ADC(Analog to Digital Converter) 및 후단 서브 ADC(Analog to Digital Converter)가 연결되며, 멀티플라잉 디지털 아날로그 변환기는, 아날로그 신호가 입력되는 아날로그 신호 입력단; 전단 서브 ADC 또는 후단 서브 ADC로부터 출력되는 디지털 출력에 따라 선택된 기준전압이 인가되는 기준전압 입력단; 정입력단(+)이 접지부에 연결된 연산증폭기; 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널; 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널; 샘플링용 커패시터를 포함하며, 제1 채널 및 제2 채널과 아날로그 신호 입력단, 및 기준 전압 입력단 사이의 연결상태를 결정하는 입력 선택부; 및 제1 채널, 제2 채널 및 입력 선택부의 연결상태를 제어하는 제어신호를 인가하는 제어신호 인가부를 포함하며, 제1 채널 및 제2 채널은 샘플링용 커패시터를 공유하고, MDAC는 제1, 제2 채널 및 입력 선택부의 연결상태에 따라 입력되는 아날로그 신호의 샘플링, 전단 서브 ADC의 출력 증폭, 후단 서브 ADC의 출력 증폭, 및 대기 동작을 수행하며, 제1 채널에 의한 서브 ADC 출력 증폭동작과 제2 채널에 의한 서브 ADC 출력 증폭동작이 교대로 이루어지는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기를 제공할 수 있다.
상기 MDAC는, 상기 제1 채널에 의해 상기 입력되는 아날로그 신호의 샘플링 동작을 할 때, 상기 제2 채널에 의해 상기 후단 서브 ADC의 출력 증폭 동작을 할 수 있다.
상기 MDAC는, 상기 제1 채널에 의해 상기 전단 서브 ADC의 출력증폭 동작을 할 때, 상기 제2 채널은 대기 상태로 동작할 수 있다.
상기 MDAC는, 상기 제1 채널에 의해 상기 후단 서브 ADC의 출력증폭 동작을 할 때, 상기 제2 채널에 의해 상기 입력되는 아날로그 신호의 샘플링 동작을 할 수 있다.
상기 MDAC는, 상기 제1 채널이 대기 상태로 동작할 때, 상기 제2 채널에 의해 상기 전단 서브 ADC 출력증폭 동작을 할 수 있다.
상기 제1 채널은, 상기 연산증폭기의 부입력단에 일단이 연결되는 제1 스위치와, 일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터와, 일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치와, 일단이 상기 제1 스위치의 타단에 연결되는 제2 캐패시터와, 일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 제2 캐패시터의 타단에 연결되는 제3 스위치와, 일단이 상기 제2 캐패시터의 타단에 연결되고 타단이 기준전압 입력단에 연결되는 제4 스위치와, 일단이 상기 제2 캐패시터의 일단에 연결되는 제5 스위치, 및 일단이 상기 제2 캐패시터의 타단에 연결되는 제6 스위치를 포함할 수 있다.
상기 샘플링용 캐패시터는 일단이 상기 제5 스위치의 타단에 연결되고 타단이 상기 제6 스위치의 타단에 연결되며, 상기 입력 선택부는, 일단이 상기 제5 스위치의 타단에 연결되고 타단이 접지되는 제7 스위치; 일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단에 연결되는 제8 스위치; 및 일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 아날로그 신호 입력단에 연결되는 제9 스위치를 포함할 수 있다.
상기 제2 채널은, 일단이 상기 샘플링용 캐패시터의 일단에 연결되는 제10 스위치와, 일단이 상기 샘플링용 캐패시터의 타단에 연결되는 제11 스위치와, 일단이 상기 제10 스위치의 타단에 연결되고 타단이 상기 제11 스위치의 타단에 연결되는 제3 캐패시터와, 일단이 상기 제3 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단에 연결되는 제12 스위치와, 일단이 상기 제3 캐패시터의 타단에 연결되는 제13 스위치와, 일단이 상기 제3 캐패시터의 일단에 연결되고 타단이 상기 제13 스위치의 타단에 연결되는 제4 캐패시터와, 일단이 상기 제4 캐패시터의 일단에 연결되고 타단이 상기 연산증폭기의 부입력단에 연결되는 제14 스위치와, 일단이 상기 제4 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제15 스위치, 및 상기 제1 내지 제15 스위치의 스위칭을 제어하는 제어신호를 인가하는 제어신호 인가부를 포함할 수 있다.
상기 제어신호 인가부는, 한 주기 동안 서로 다른 동작 시간을 갖는 제1, 2, 3, 4 제어신호를 발생시킬 수 있다. 이 때, 상기 제1, 2, 3, 4 제어신호는, 순차적으로 하이 상태가 되는 신호일 수 있다.
상기 제1 제어신호는, 상기 제3, 제5, 제6, 제7, 제9, 제12, 제14, 및 제15 스위치를 스위칭시키고, 상기 제2 제어신호는, 상기 제1, 제2, 제3, 제5, 및 제8 스위치를 스위칭시키고, 상기 제3 제어신호는, 상기 제1, 제2, 제4, 제7, 제9, 제10, 제11, 및 제13 스위치를 스위칭시키고, 상기 제4 제어신호는, 상기 제8, 제10, 제13, 제14, 및 제15 스위치를 스위칭시킬 수 있다.
상기 서브 ADC는, 플래시 ADC일 수 있다.
본 발명에 따르면, 인접하는 서브 ADC 가 하나의 연산증폭기를 공유할 수 있 는 MDAC을 사용함으로써, MDAC의 개수를 줄일 수 있어 전력소모량이 감소된 파이프라인 ADC를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2는, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기(Pipelined Analog to Digital Converter)의 구성도이다.
도 2를 참조하면, 본 실시형태에 따른 파이프라인 ADC(200)는, 샘플앤 홀드 증폭기(210), 제1 내지 n 스테이지의 MDAC(220-1, 220-2,...,220-n), 복수개의 서브 ADC(231-1, 232-1, 231-2, 232-2,..., 231-n, 232-n), 및 디지털 보정부(240)를 포함할 수 있다.
상기 샘플앤 홀드 증폭기(210)는, 아날로그 신호를 입력받아 샘플링(sampling)하여 홀딩(Holding)하는 역할을 할 수 있다.
상기 서브 ADC(231-1, 232-1, 231-2, 232-2,...., 231-n, 232-n)는, 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력할 수 있다. 본 실시형태에서 상기 서브 ADC는 플래시(Flash) ADC일 수 있다.
상기 MDAC(220-1, 220-1,...220-n)는, 각각 서브 ADC에 연결되며 아날로그 신호 및 서브 ADC로부터의 출력 신호를 입력으로 하여 아날로그 신호를 출력할 수 있다. 본 실시형태에서는, 하나의 MDAC(220-1)에 전단 플래시 ADC(231-1) 및 후단 플래시 ADC(232-1)가 연결되어 상기 전단 플래시 ADC(231-1) 및 후단 플래시 ADC(232-1)가 상기 하나의 MDAC(220-1)의 연산증폭기를 공유할 수 있다.
상기 MDAC(220)은, 아날로그 신호가 입력되는 아날로그 신호 입력단과, 상기 전단 서브 ADC 또는 후단 서브 ADC로부터 출력되는 디지털 출력에 따라 선택된 기준전압이 인가되는 기준전압 입력단과, 정입력단(+)이 접지부에 연결된 연산증폭기와, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널과, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널과, 상기 제1 채널 및 제2 채널과 상기 아날로그 신호 입력단, 및 상기 기준 전압 입력단 사이의 연결상태를 결정하는 입력 선택부, 및 상기 제1 채널, 제2 채널 및 입력 선택부의 연결상태를 제어하는 제어신호를 인가하는 제어신호 인가부를 포함하며, 상기 MDAC는 상기 제1 및 제2 채널 각각에 의해 입력되는 아날로그 신호의 샘플링, 상기 전단 서브 ADC의 출력 증폭, 상기 후단 서브 ADC의 출력 증폭, 및 대기 동작을 하도록 작동을 하며, 상기 제1 채널에 의한 증폭동작과 제2 채널에 의한 증폭동작이 교대로 이루어지는 것을 특징으로 할 수 있다.
본 실시형태에서는 하나의 MDAC에 두 개의 서브 ADC가 연결될 수 있으므로, 하나의 서브 ADC에 하나의 MDAC가 연결되던 종래기술에 따른 파이프라인 ADC와 비교하면 동일한 개수의 서브 ADC를 사용하는 경우에 MDAC의 개수를 절반으로 줄일 수 있다. 따라서 전체 파이프라인 아날로그 디지털 변환기의 전력 소모를 줄일 수 있다.
상기 디지털 보정부(240)는 상기 서브 ADC(231-1, 232-1, 232-2, 232-2,..., 231-n, 232-n)에서 출력되는 디지털 신호를 입력받아 보정한 후 최종 디지털 신호를 출력할 수 있다.
도 3은, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기에 사용되는 MDAC의 회로도이다.
본 실시형태에 따른 멀티플라잉 디지털 아날로그 변환기(300)는, 아날로그 신호 입력단(Vin), 기준전압 입력단(VREF), 연산증폭기(350), 제1 채널(360), 제2 채널(370), 입력 선택부(380), 및 제어신호 인가부(390)를 포함할 수 있다.
상기 아날로그 신호 입력단(Vin)에는, 상기 MDAC(300)로 입력되는 아날로그 신호가 입력될 수 있다. 즉, 상기 아날로그 신호 입력단(Vin)으로 입력되는 아날로그 신호는 파이프라인 아날로그 디지털 변환기로 입력되는 아날로그 신호일 수도 있고, 파이프라인 아날로그 디지털 변환기에서 전단에 형성된 MDAC의 출력 신호일 수도 있다.
상기 기준전압 입력단(VREF)에는, 상기 MDAC 에 연결된 전단 서브 ADC 또는 후단 서브 ADC로부터 출력되는 디지털 출력에 따라 선택된 기준전압이 입력될 수 있다. 상기 기준전압은 상기 서브 ADC로부터 출력되는 디지털 신호가 아날로그 변환된 신호일 수 있다. 상기 기준전압 입력단(VREF)에 입력되는 기준전압이 전단 서브 ADC로부터 출력되는 신호인지 후단 서브 ADC로부터 출력되는 신호인지는 상기 제어신호 인가부의 신호에 의해 결정될 수 있다.
상기 제1 채널(360)은, 상기 연산증폭기의 부입력단에 일단이 연결되는 제1 스위치(S1)와, 일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터(CF1)와, 일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치(S2)와, 일단이 상기 제1 스위치의 타단에 연결되는 제2 캐패시터(CF2)와, 일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 제2 캐패시터의 타단에 연결되는 제3 스위치(S3)와, 일단이 상기 제2 캐패시터의 타단에 연결되고 타단이 기준전압 입력단에 연결되는 제4 스위치(S4)와, 일단이 상기 제2 캐패시터의 일단에 연결되는 제5 스위치(S5), 및 일단이 상기 제2 캐패시터의 타단에 연결되는 제6 스위치(S6)를 포함할 수 있다.
상기 입력 선택부(380)는, 일단이 상기 제5 스위치의 타단에 연결되고 타단이 접지되는 제7 스위치(S7)와, 일단이 상기 제5 스위치의 타단에 연결되고 타단이 상기 제6 스위치의 타단에 연결되는 샘플링용 캐패시터(Cs)와, 일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단에 연결되는 제8 스위치(S8), 및 일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 아날로그 신호 입력단에 연결되는 제9 스위치(S9)를 포함할 수 있다.
상기 제2 채널(370)은, 일단이 상기 샘플링용 캐패시터의 일단에 연결되는 제10 스위치(S10)와, 일단이 상기 샘플링용 캐패시터의 타단에 연결되는 제11 스위치(S11)와, 일단이 상기 제10 스위치의 타단에 연결되고 타단이 상기 제11 스위치의 타단에 연결되는 제3 캐패시터(CF3)와, 일단이 상기 제3 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단에 연결되는 제12 스위치(S12)와, 일단이 상기 제3 캐패시터의 타단에 연결되는 제13 스위치(S13)와, 일단이 상기 제3 캐패시터의 일단에 연결되고 타단이 상기 제13 스위치의 타단에 연결되는 제4 캐패시터(CF4)와, 일단이 상기 제4 캐패시터의 일단에 연결되고 타단이 상기 연산증폭기의 부입력단에 연결되는 제14 스위치(S14)와, 및 일단이 상기 제4 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제15 스위치(S11)를 포함할 수 있다.
상기 제1 내지 제4 캐패시터(CF1, CF2, CF3, CF4)는 각각 상기 샘플링용 캐패시터(Cs)의 캐패시턴스 값의 1/2의 캐패시턴스 값을 가질 수 있다.
상기 제어신호 인가부(390)는, 한 주기 동안 서로 다른 동작 시간을 갖는 제1, 2, 3, 4 제어신호를 발생시킬 수 있으며, 상기 제1, 2, 3, 4 제어신호는, 순차적으로 하이 상태 신호를 인가할 수 있다.
본 실시형태에서, 상기 제1 제어신호(Φ1)는 상기 제3, 제5, 제6, 제7, 제9, 제12, 제14, 및 제15 스위치(S3, S5, S6, S7, S9, S12, S14, S15)를 스위칭시키고, 상기 제2 제어신호(Φ2)는 상기 제1, 제2, 제3, 제5, 및 제8 스위치(S1, S2, S3, S5, S8)를 스위칭시키고, 상기 제3 제어신호(Φ3)는 상기 제1, 제2, 제4, 제7, 제9, 제10, 제11, 및 제13 스위치(S1, S2, S4, S7, S9, S10, S11, S13)를 스위칭시키고, 상기 제4 제어신호(Φ4)는 상기 제8, 제10, 제13, 제14, 및 제15 스위치(S8, S10, S13, S14, S15)를 스위칭시킬 수 있다.
도 4a 내지 도 4d는, 상기 도 3에 개시된 MDAC에서 제어신호에 따라 상기 MDAC의 동작 상태를 나타내는 회로도이다. 이하에서는 도 3 및 도 4a 내지 도 4d를 참조하여 설명하겠다.
도 4a는, 제1 제어신호(Φ1)가 하이상태일 때 상기 MDAC의 작동상태를 나타내는 회로도이다.
상기 제1 제어신호(Φ1)가 하이상태이면, 입력 선택부(380)의 제7, 및 제9 스위치(S7, S9)가 온 상태로 되어 샘플링용 캐패시터(Cs)에 입력 전압을 샘플링할 수 있다.
이 때, 상기 제1 채널(360)의 제3, 제5, 및 제6 스위치(S3, S5, S6)가 온 상태로 될 수 있다. 따라서, 상기 제1 채널(460)은 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)가 샘플링용 캐패시터(Cs)와 병렬 연결된 형태로 될 수 있다. 여기서, 상기 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)도 상기 샘플링용 캐패시터(Cs)와 같은 입력 전압을 샘플링할 수 있다.
상기 제1 제어신호(Φ1)가 하이상태이면, 상기 제2 채널(370)의 제12, 제14, 및 제15 스위치(S12, S14, S15)가 온 상태로 되어 상기 제2 채널(470)은 제4 캐패시터(CF4)가 상기 연산 증폭기(450)의 출력단과 부입력단 사이에 형성되고, 제3 캐패시터(CF3)의 일단은 상기 기준전압 입력단(Vref)에 연결되며 타단은 상기 연산 증폭기(450)의 부입력단(-)에 연결되는 형태로 될 수 있다. 상기 제12 스위치(S12)를 통해 제3 캐패시터(CF3)에 연결되는 기준전압 입력단(Vref)의 신호는 상기 MDAC를 공유하는 전단 및 후단 플래시 ADC 중 후단의 플래시 ADC에서 비교동작을 통해서 출력된 디지털 출력에 의해 선택된 기준전압일 수 있다. 이 때, 상기 제2 채널(470) 에 의해 상기 MDAC는 상기 제4 제어신호(Φ4)가 하이 상태일 때 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)에 저장되었던 값을 증폭할 수 있다. 이 때의 MDAC의 출력(Vout)은 상기 제2 채널(470)에 의해 증폭된 값으로 연산 증폭기를 공유한 전단 및 후단 플래시 ADC 중 후단 플래시 ADC의 출력이 될 수 있다.
도 4b는, 제2 제어신호(Φ2)가 하이상태일 때 상기 MDAC의 작동상태를 나타내는 회로도이다.
상기 제2 제어신호(Φ2)가 하이상태이면, 상기 입력 선택부(380)의 제8 스위치(S8)가 온 되면서 상기 제1 제어신호가 하이 상태일 때 전단의 플래시 ADC에서 비교 동작을 통해 출력된 디지털 출력에 의해서 선택된 기준 전압이 상기 기준전압 입력단(Vref)을 통해 샘플링용 캐패시터(Cs)에 연결될 수 있다.
이 때, 상기 제1 채널(360)의 제1, 제2, 제3, 제5 스위치(S1, S2, S3, S5)가 온 상태로 되어 상기 제1 채널(460)은 병렬 연결된 제1 캐패시터(CF1) 및 제2 패캐시터(CF2)가 상기 연산 증폭기(450)의 출력단과 부입력단(-) 사이에 형성될 수 있다. 상기 병렬 연결된 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)는 상기 샘플링용 캐패시터(Cs)와 같은 크기의 캐패시턴스를 갖는 캐패시터로 동작할 수 있고, 상기 제1 채널(460)에 의해 상기 MDAC는 증폭 동작을 할 수 있다. 이 때 상기 MDAC의 출 력(Vout)은 상기 제1채널(460)에 의해서 증폭된 값이며, 연산증폭기를 공유하는 전단 및 후단의 플래시 ADC 중 전단 플래시 ADC의 출력이 될 수 있다.
상기 제2 제어신호(Φ2)가 하이상태일 때, 상기 제2 채널(370)에서는 온 상태로 되는 스위치가 없어 상기 제2 채널(470)은 다음 동작을 위한 대기상태일 수 있다.
도 4c는, 제3 제어신호(Φ3)가 하이상태일 때 상기 MDAC의 작동상태를 나타내는 회로도이다.
상기 제3 제어신호(Φ3)가 하이상태이면, 입력 선택부(380)의 제7, 및 제9 스위치(S7, S9)가 온 상태로 되어 샘플링용 캐패시터(Cs)에 입력 전압을 샘플링할 수 있다.
이 때, 상기 제1 채널(360)의 제1, 제2, 및 제4 스위치(S1, S2, S4)가 온 상태로 되어 상기 제1 채널(460)은 제1 캐패시터(CF1)가 상기 연산 증폭기(450)의 출력단과 부입력단 사이에 형성되고, 제2 캐패시터(CF2)의 일단은 상기 기준전압 입력단(Vref)에 연결되며 타단은 상기 연산 증폭기(450)의 부입력단(-)에 연결되는 형태로 될 수 있다. 상기 제4 스위치(S4)를 통해 제2 캐패시터(CF2)에 연결되는 기준전압 입력단(Vref)의 신호는 상기 MDAC를 공유하는 전단 및 후단 플래시 ADC 중 후단의 플래시 ADC에서 비교동작을 통해서 출력된 디지털 출력에 의해 선택된 기준전 압일 수 있다. 이 때, 상기 제1 채널(460)에 의해 상기 MDAC는 상기 제2 제어신호(Φ2)가 하이 상태일 때 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)에 저장되었던 값을 증폭할 수 있다. 이 때 상기 MDAC의 출력(Vout)은 상기 제1 채널(460)에 의해 증폭된 값으로 연산 증폭기를 공유한 전단 및 후단 플래시 ADC 중 후단 플래시 ADC의 출력이 될 수 있다.
상기 제3 제어신호(Φ3)가 하이상태이면, 상기 제2 채널(370)은 제13 스위치(S13)가 온 되어, 상기 제2 채널(470)은 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)가 샘플링용 캐패시터(Cs)와 병렬 연결된 형태로 될 수 있다. 여기서, 상기 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)도 상기 샘플링용 캐패시터(Cs)와 같은 입력 전압을 샘플링할 수 있다.
도 4d는, 제4 제어신호(Φ4)가 하이상태일 때 상기 MDAC의 작동상태를 나타내는 회로도이다.
상기 제4 제어신호(Φ4)가 하이상태이면, 상기 입력 선택부(380)의 제8 스위치(S8)가 온 되면서 상기 제3 제어신호가 하이 상태일 때 전단의 플래시 ADC에서 비교 동작을 통해 출력된 디지털 출력에 의해서 선택된 기준 전압이 상기 기준전압 입력단(Vref)을 통해 샘플링용 캐패시터(Cs)에 연결될 수 있다.
이 때, 상기 제1 채널(360)은 온(on) 상태로 되는 스위치가 없어 상기 제2 채널(460)은 다음 동작을 위한 대기 상태일 수 있다.
이 때, 상기 제2 채널(370)의 제10, 제13, 제14, 제15 스위치(S10, S13, S14, S15)가 온 상태로 되어 상기 제2 채널(470)은 병렬 연결된 제3 캐패시터(CF3) 및 제4 패캐시터(CF4)가 상기 연산 증폭기(450)의 출력단과 부입력단(-) 사이에 형성될 수 있다. 상기 병렬 연결된 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)는 상기 샘플링용 캐패시터(Cs)와 같은 크기의 캐패시턴스를 갖는 캐패시터로 동작할 수 있고, 상기 제2 채널(470)에 의해 상기 MDAC는 증폭 동작을 할 수 있다. 이 때의 상기 MDAC의 출력(Vout)은 상기 제2 채널(470)에 의해서 증폭된 값이며, 연산증폭기를 공유하는 전단 및 후단의 플래시 ADC 중 전단 플래시 ADC의 출력이 될 수 있다.
이처럼, 본 실시형태에 따른 파이프라인 ADC에서 MDAC는, 두 개의 채널을 사용하여 하나의 채널이 연속된 두 단에서 증폭 동작을 하는 동안 다른 채널은 입력값을 샘플링 하여 다음 클럭에서의 증폭을 준비하게 함으로서, 하나의 MDAC를 전단 및 후단의 플래시 ADC에 공유시킬 수 있다. 따라서, 파이프라인 ADC의 MDAC 개수를 줄일 수 있어 전체적인 전력 소모량을 감소시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 종래기술에 따른 파이프라인 ADC의 구성도이다.
도 2는, 본 발명의 일실시 형태에 따른 파이프라인 ADC의 구성도이다.
도 3은, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기에 사용되는 MDAC의 회로도이다.
도 4a 내지 도 4d는, 상기 도 3에 개시된 MDAC의 제어신호에 따른 동작상태를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호설명>
350 : 연산증폭기 360 : 제1 채널
370 : 제2 채널 380 : 입력 선택부
390 : 제어신호 인가부

Claims (12)

  1. 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)의 전단 및 후단에 각각 전단 서브 ADC(Analog to Digital Converter) 및 후단 서브 ADC(Analog to Digital Converter)가 연결되며,
    상기 멀티플라잉 디지털 아날로그 변환기는,
    아날로그 신호가 입력되는 아날로그 신호 입력단;
    상기 전단 서브 ADC 또는 후단 서브 ADC로부터 출력되는 디지털 출력에 따라 선택된 기준전압이 인가되는 기준전압 입력단;
    정입력단(+)이 접지부에 연결된 연산증폭기;
    상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널;
    상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널;
    샘플링용 커패시터를 포함하며, 상기 제1 채널 및 제2 채널과 상기 아날로그 신호 입력단, 및 상기 기준 전압 입력단 사이의 연결상태를 결정하는 입력 선택부; 및
    상기 제1 채널, 제2 채널 및 입력 선택부의 연결상태를 제어하는 제어신호를 인가하는 제어신호 인가부를 포함하며,
    상기 제1 채널 및 상기 제2 채널은 상기 샘플링용 커패시터를 공유하고,
    상기 MDAC는 상기 제1, 제2 채널 및 입력 선택부의 연결상태에 따라 입력되는 아날로그 신호의 샘플링, 상기 전단 서브 ADC의 출력 증폭, 상기 후단 서브 ADC의 출력 증폭, 및 대기 동작을 수행하며, 상기 제1 채널에 의한 서브 ADC 출력 증폭동작과 제2 채널에 의한 서브 ADC 출력 증폭동작이 교대로 이루어지는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 MDAC는,
    상기 제1 채널에 의해 상기 입력되는 아날로그 신호의 샘플링 동작을 할 때, 상기 제2 채널에 의해 상기 후단 서브 ADC의 출력 증폭 동작을 하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 MDAC는,
    상기 제1 채널에 의해 상기 전단 서브 ADC의 출력증폭 동작을 할 때, 상기 제2 채널은 대기 상태로 동작하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 MDAC는,
    상기 제1 채널에 의해 상기 후단 서브 ADC의 출력증폭 동작을 할 때, 상기 제2 채널에 의해 상기 입력되는 아날로그 신호의 샘플링 동작을 하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 MDAC는,
    상기 제1 채널이 대기 상태로 동작할 때, 상기 제2 채널에 의해 상기 전단 서브 ADC 출력증폭 동작을 하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 채널은,
    상기 연산증폭기의 부입력단에 일단이 연결되는 제1 스위치;
    일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터;
    일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치;
    일단이 상기 제1 스위치의 타단에 연결되는 제2 캐패시터;
    일단이 상기 제1 캐패시터의 타단에 연결되고 타단이 상기 제2 캐패시터의 타단에 연결되는 제3 스위치;
    일단이 상기 제2 캐패시터의 타단에 연결되고 타단이 기준전압 입력단에 연결되는 제4 스위치;
    일단이 상기 제2 캐패시터의 일단에 연결되는 제5 스위치; 및
    일단이 상기 제2 캐패시터의 타단에 연결되는 제6 스위치;
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 샘플링용 캐패시터는 일단이 상기 제5 스위치의 타단에 연결되고 타단이 상기 제6 스위치의 타단에 연결되며,
    상기 입력 선택부는,
    일단이 상기 제5 스위치의 타단에 연결되고 타단이 접지되는 제7 스위치;
    일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단에 연결되는 제8 스위치; 및
    일단이 상기 샘플링용 캐패시터의 타단에 연결되고 타단이 아날로그 신호 입력단에 연결되는 제9 스위치
    를 포함하는 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2 채널은,
    일단이 상기 샘플링용 캐패시터의 일단에 연결되는 제10 스위치;
    일단이 상기 샘플링용 캐패시터의 타단에 연결되는 제11 스위치;
    일단이 상기 제10 스위치의 타단에 연결되고 타단이 상기 제11 스위치의 타단에 연결되는 제3 캐패시터;
    일단이 상기 제3 캐패시터의 타단에 연결되고 타단이 상기 기준전압 입력단 에 연결되는 제12 스위치;
    일단이 상기 제3 캐패시터의 타단에 연결되는 제13 스위치;
    일단이 상기 제3 캐패시터의 일단에 연결되고 타단이 상기 제13 스위치의 타단에 연결되는 제4 캐패시터;
    일단이 상기 제4 캐패시터의 일단에 연결되고 타단이 상기 연산증폭기의 부입력단에 연결되는 제14 스위치;
    일단이 상기 제4 캐패시터의 타단에 연결되고 타단이 상기 연산증폭기의 출력단에 연결되는 제15 스위치; 및
    상기 제1 내지 제15 스위치의 스위칭을 제어하는 제어신호를 인가하는 제어신호 인가부
    를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제어신호 인가부는,
    한 주기 동안 서로 다른 동작 시간을 갖는 제1, 2, 3, 4 제어신호를 발생시키는 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1, 2, 3, 4 제어신호는,
    순차적으로 하이 상태가 되는 신호인 것을 특징으로 하는 파이프라인 아날로 그- 디지털 변환기.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1 제어신호는, 상기 제3, 제5, 제6, 제7, 제9, 제12, 제14, 및 제15 스위치를 스위칭시키고,
    상기 제2 제어신호는, 상기 제1, 제2, 제3, 제5, 및 제8 스위치를 스위칭시키고,
    상기 제3 제어신호는, 상기 제1, 제2, 제4, 제7, 제9, 제10, 제11, 및 제13 스위치를 스위칭시키고
    상기 제4 제어신호는, 상기 제8, 제10, 제13, 제14, 및 제15 스위치를 스위칭시키는 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 서브 ADC는,
    플래시 ADC인 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
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