KR101141552B1 - 파이프라인 아날로그 디지털 변환기 - Google Patents

파이프라인 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명은, 파이프라인 아날로그- 디지털 변환기에 있어서, 제1 스테이지 MDAC를 두 개의 채널로 구성하여 상기 두 개의 채널이 교대로 입력 아날로그 신호를 샘플링하고, 연산증폭기를 공유하는 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기를 제공할 수 있다.
Figure R1020090000733
파이프라인(pipelined), 멀티플라잉 디지털 아날로그 변환기(multiplying digital to analog converter)

Description

파이프라인 아날로그 디지털 변환기{PIPELINED ANALOG TO DIGITAL CONVERTER}
본 발명은 파이프라인 아날로그 디지털 변환기에 관한 것으로서, 보다 상세하게는 파이프라인 아날로그 디지털 변환기의 입력단에 사용되는 샘플앤 홀드용 증폭기와 멀티플라잉 디지털 아날로그 변환기의 증폭기가 하나의 회로로 구현된 파이프라인 아날로그 디지털 변환기에 관한 것이다.
최근 CMOS(Complementary Metal Oxide Semiconductor) 공정 기술과 디지털 신호처리 기술의 발전으로 차세대 개인 휴대용 기기, 고속 디지털 통신망, 의료용 부품 등 다양한 장치에 고속/고해상도의 아날로그-디지털 변환기(Analog to Digital Converter)가 더욱 폭넓게 사용되고 있다. 특히 영상 신호를 처리하는 이미지 시스템에서는 이미지 센서로부터 ADC에 전달되는 아날로그 신호가 아주 미세하기 때문에 작은 신호도 구별할 수 있는 고해상도의 ADC가 필요하다. 또한, 디지털 캠코더, 이동통신 등 통신 및 영상 처리 응용 시스템에서도 12비트 내지 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구된다.
도 1은, 아날로그-디지털 변환을 위하여 사용되는 종래의 파이프라인 아날로그-디지털 변환기(Pipelined Analog to Digital Converter)의 구성도로서 복수 단의 스테이지를 갖는 구조로 구성된다. 상기 파이프라인 아날로그-디지털 변환기(100)는 전단의 아날로그 신호를 입력받아 샘플링(sampling)하여 홀딩(Holding)하는 샘플 앤 홀더 앰프(110)와, 샘플 앤 홀더 앰프에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 플래시 ADC(130-1, 130-2,...,130-n), 플래시 ADC 에서 출력되는 디지털 신호를 다시 아날로그 신호로 변환하여 그 전단의 아날로그 신호와 합산하여 출력하는 MDAC(Multiplying Digital to Analog Converter,120-1, 120-2,..., 120-n)를 포함할 수 있다.
종래기술에 따른 파이프라인 ADC 구조에서는 상기 샘플앤 홀드 증폭기(110)와 MDAC(120-1)에 각각 연산증폭기가 사용되었으므로, 고속, 고해상도의 특성을 만족할 때 많은 전력을 소모하게 된다. 특히, 상기 샘플 앤 홀드 블럭은 전체 ADC 회로 소모 전력의 20~30%의 전력을 소모하는 문제점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은 샘플앤 홀드 블럭과 멀티플라잉 DAC를 하나의 회로로 구현함으로서 전력 소모를 줄이고, 칩 면적을 감소시킬 수 있는 파이프라인 아날로그-디지털 변환기를 제공하는 것을 목적으로 한다.
본 발명은, 제1 스테이지 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)와 상기 MDAC에 연결되는 서브 ADC를 포함하는 파이프라인 아날로그-디지털 변환기(Pipelined Analog to Digital Converter)에 있어서, 상기 제1 스테이지 MDAC는, 아날로그 신호가 입력되는 아날로그 신호 입력단과, 상기 서브 ADC에서 출력되는 디지털 출력에 따라 선택된 기준전압이 인가되는 기준전압 입력단과, 정입력단(+)이 접지부에 연결된 연산증폭기와, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널과, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널, 및 상기 제1 채널 및 제2 채널을 조절하여 상기 아날로그 신호 입력단 및 기준전압 압력단과 상기 연산증폭기와의 연결형태를 결정하는 제어신호를 인가하는 제어신호 인가부를 포함하며, 상기 MDAC는, 상기 제1 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제2 채널에 의해 홀딩 및 증폭 동작을 하고, 상기 제2 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제1 채널 에 의해 홀딩 및 증폭 동작을 하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기를 제공할 수 있다.
상기 제1 채널은, 일단이 상기 연산 증폭기의 부입력단(-)에 연결되는 제1 스위치와, 일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터와, 일단이 상기 제1 캐패시터의 타단에 연결되며 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치와, 일단이 상기 제1 캐패시터의 타단에 연결되는 제3 스위치와, 일단이 상기 제1 스위치의 타단에 연결되고 타단은 상기 제3 스위치의 타단에 연결되는 제2 캐패시터와, 일단이 상기 제1 스위치의 타단에 연결되고 타단은 접지되는 제4 스위치와, 일단이 상기 제3 스위치의 타단에 연결되고 타단은 상기 아날로그 입력단에 연결되는 제5 스위치와, 일단이 상기 제3 스위치의 타단에 연결되고 타단은 상기 기준전압 입력단에 연결되는 제6 스위치를 포함할 수 있다.
상기 제2 채널은, 일단이 접지부에 연결되는 제7 스위치와, 일단이 상기 아날로그 입력단에 연결되는 제8 스위치와, 일단이 상기 기준전압 입력단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제9 스위치와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제3 캐패시터와, 일단이 상기 제8 스위치의 타단에 연결되는 제10 스위치와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 상기 제10 스위치으 타단에 연결되는 제4 캐패시터와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 부 입력단(-)에 연결되는 제11 스위치, 및 일단이 상기 제10 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 출력단에 연결되는 제12 스위치를 포함할 수 있다.
상기 제어신호 인가부는, 한 주기 동안 서로 다른 동작 시간을 갖는 제1, 2, 3, 4 제어신호를 발생시킬 수 있으며, 상기 제1, 2, 3, 4 제어신호는, 순차적으로 하이 상태의 신호를 인가할 수 있다.
상기 제1 제어신호는 상기 제3, 제4, 제5, 제10, 제11, 및 제12 스위치를 스위칭 시키고, 상기 제2 제어신호는, 상기 제3, 제4, 제5, 제9, 제11, 및 제12 스위치를 스위칭 시키고, 상기 제3 제어신호는 상기 제1, 제2, 제3, 제7, 제8, 및 제10 스위치를 스위칭 시키며, 상기 제4 제어신호는 상기 제1, 제2, 제6, 제7, 제8, 및 제10 스위치를 스위칭 시킬 수 있다.
상기 서브 ADC는, 플래시 ADC 일 수 있다.
본 발명에 따르면, 파이프라인 아날로그-디지털 변환기의 입력단에서 샘플 앤 홀드 블럭과 멀티플라잉 DAC를 하나의 회로로 구현할 수 있어, 전력 소모를 줄이고, 칩 면적을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2는, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기의 구성도이다.
도 2를 참조하면, 본 실시형태에 따른 파이프라인 아날로그 디지털 변환기는(200), 제1 내지 n 스테이지의 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)(220-1, 220-1,...220-n), 제1 내지 n 스테이지의 서브 ADC(230-1, 230-2,....230-n), 및 디지털 보정부(240)를 포함할 수 있다.
상기 서브 ADC(230-1, 230-2, ....230-n)는, 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력할 수 있다. 본 실시형태에서 상기 서브 ADC는 플래시(Flash) ADC일 수 있다.
상기 MDAC(220-1, 220-1,...220-n)는, 각각 상기 제1 내지 n 서브 ADC(230-1, 230-2, ....230-n)에 연결되며, 상기 제1 내지 n 서브 ADC 각각으로부터 출력되는 디지털 신호에 따라 선택된 기준전압이 상기 MDAC로 입력될 수 있다. 상기 MDAC는, 상기 아날로그 신호 및 상기 기준전압을 입력으로 받아 샘플링, 홀딩, 및 증폭 동작을 할 수 있다.
본 실시형태에 따른 제1 스테이지 MDAC는, 아날로그 신호가 입력되는 아날로그 신호 입력단과, 상기 서브 ADC에서 출력되는 디지털 출력에 따라 선택된 기준전 압이 인가되는 기준전압 입력단과, 정입력단(+)이 접지부에 연결된 연산증폭기와, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널과, 상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널, 및 상기 제1 채널 및 제2 채널을 조절하여 상기 아날로그 신호 입력단 및 기준전압 압력단과 상기 연산증폭기와의 연결형태를 결정하는 제어신호를 인가하는 제어신호 인가부를 포함하며, 상기 MDAC는, 상기 제1 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제2 채널에 의해 홀딩 및 증폭 동작을 하고, 상기 제2 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제1 채널에 의해 홀딩 및 증폭 동작을 할 수 있다.
본 실시형태에서는 상기 MDAC 중 제1 스테이지의 MDAC(220-1)가 제어신호에 의해 샘플 앤 홀드 기능과 증폭 기능을 모두 수행할 수 있도록 구현함으로서, 전체 파이프라인 아날로그 디지털 변환기의 구현 면적을 줄이고, 전력 소모를 줄일 수 있다.
상기 디지털 보정부(240)는 상기 서브 ADC(230-1, 230-2,..., 230-n)에서 출력되는 디지털 신호를 입력받아 보정한 후 최종 디지털 신호를 출력할 수 있다.
도 3은, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기에 사용되는 제1 스테이지의 MDAC(300)의 회로도이다.
본 실시형태에 따른 제1 스테이지의 MDAC(300)는, 아날로그 신호 입력 단(Vin), 기준전압 입력단(VREF), 연산증폭기(350), 제1 채널(360), 제2 채널(370), 및 제어신호 인가부(380)를 포함할 수 있다.
상기 아날로그 신호 입력단(Vin)에는, 상기 제1 스테이지 MDAC(300)로 입력되는 아날로그 신호가 입력될 수 있다. 즉, 상기 아날로그 신호 입력단(Vin)으로 입력되는 아날로그 신호는 파이프라인 아날로그 디지털 변환기로 입력되는 아날로그 신호일 수 있다.
상기 기준전압 입력단(VREF)에는, 상기 MDAC 가 연결된 서브 ADC로부터 출력되는 디지털 출력에 따라 선택된 기준전압이 입력될 수 있다. 상기 기준전압은 상기 서브 ADC로부터 출력되는 디지털 신호가 아날로그 변환된 신호일 수 있다.
상기 제1 채널(360)은, 일단이 상기 연산 증폭기의 부입력단(-)에 연결되는 제1 스위치(S1)와, 일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터(CF1)와, 일단이 상기 제1 캐패시터의 타단에 연결되며 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치(S2)와, 일단이 상기 제1 캐패시터의 타단에 연결되는 제3 스위치(S3)와, 일단이 상기 제1 스위치의 타단에 연결되고 타단은 상기 제3 스위치의 타단에 연결되는 제2 캐패시터(CF2)와, 일단이 상기 제1 스위치의 타단에 연결되고 타단은 접지되는 제4 스위치(S4)와, 일단이 상기 제3 스위치의 타단에 연결되고 타단은 상기 아날로그 입력단에 연결되는 제5 스위치(S5), 및 일단이 상기 제3 스위 치의 타단에 연결되고 타단은 상기 기준전압 입력단에 연결되는 제6 스위치(S6)를 포함할 수 있다.
상기 제2 채널(370)은, 일단이 접지부에 연결되는 제7 스위치(S7)와, 일단이 상기 아날로그 입력단에 연결되는 제8 스위치(S8)와, 일단이 상기 기준전압 입력단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제9 스위치(S9)와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제3 캐패시터(CF3)와, 일단이 상기 제8 스위치의 타단에 연결되는 제10 스위치(S10)와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 상기 제10 스위치의 타단에 연결되는 제4 캐패시터(CF4)와, 일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 부입력단(-)에 연결되는 제11 스위치(S11), 및 일단이 상기 제10 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 출력단에 연결되는 제12 스위치(S12)를 포함할 수 있다.
상기 제어신호 인가부(380)는 한 주기 동안 서로 다른 동작 시간을 갖는 제1, 2, 3, 4 제어신호(Φ1, Φ2, Φ3, Φ4)를 발생시켜 상기 제1 채널 및 제2 채널의 스위치의 동작을 제어할 수 있다. 상기 제1 내지 제4 제어신호는 순차적으로 하이(high)신호를 출력하는 것일 수 있다.
본 실시형태에서, 상기 제1 제어신호(Φ1)는 상기 제3, 제4, 제5, 제10, 제 11, 및 제12 스위치(S3, S4, S5, S10, S11, S12)를 스위칭시키고, 상기 제2 제어신호(Φ2)는, 상기 제3, 제4, 제5, 제9, 제11, 및 제12 스위치(S3, S4, S5, S9, S11, S12)를 스위칭시키고, 상기 제3 제어신호(Φ3)는 상기 제1, 제2, 제3, 제7, 제8, 및 제10 스위치(S1, S2, S3, S7, S8, S10)를 스위칭시키며, 상기 제4 제어신호(Φ4)는 상기 제1, 제2, 제6 제7, 제8, 및 제10 스위치(S1, S2, S6, S7, S8, S10)를 스위칭시킬 수 있다.
상기와 같이 제어신호에 의해 상기 제1 채널 및 제2 채널의 스위치의 온/오프를 조절하여 상기 제1 채널 및 제2 채널의 동작형태를 결정할 수 있으며, 이에 따라 상기 MDAC의 작동 상태가 결정될 수 있다. 상기 제1 채널 및 제2 채널의 회로 형태 및 상기 제어신호의 형태는 다양하게 구현될 수 있다.
도 4a 내지 도 4d는, 상기 도 3에 개시된 제1 스테이지의 MDAC에서 제어신호에 따라 상기 MDAC의 동작 상태를 나타내는 회로도이다. 이하에서는 도 3 및 도 4a 내지 도 4d를 참조하여 설명하겠다.
도 4a는, 제1 제어신호(Φ1)가 하이상태일 때 상기 MDAC의 작동상태를 나타낸다. 상기 제1 제어신호(Φ1)가 하이상태이면, 상기 제1 채널(360)의 제3, 제4, 제5 스위치(S3, S4, S5)가 온 상태로 되어 상기 제1 채널(460)은 병렬 연결된 제1 캐 패시터(CF1) 및 제2 패캐시터(CF2)의 일단이 아날로그 신호 입력단(Vin)에 연결되며 타단은 접지된 상태로 될 수 있다. 이 때, 상기 제1 채널(460)에 의해 상기 MDAC는 상기 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)에 입력 전압을 샘플링할 수 있다.
상기 제1 제어신호(Φ1)가 하이상태이면, 상기 제2 채널(370)의 제10, 제11, 및 제12 스위치(S10, S11, S12)가 온 상태로 되어 상기 제2 채널(470)은 병렬로 연결된 제3 캐패시터(CF3)와 제4 캐패시터(CF4)가 연산 증폭기(450)의 출력단과 부입력단 사이에 형성되는 형태로 될 수 있다. 이 때, 상기 제2 채널(470)에 의해 상기 MDAC는, 상기 제3 제어신호(Φ3) 및 제4 제어신호(Φ4)가 하이일 때 상기 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)에 샘플링된 값으로 홀딩 동작을 할 수 있다. 이 때의 상기 MDAC의 출력(Vout)은 상기 제2 채널(470)에서 홀딩하는 값일 수 있다.
도 4b는, 제2 제어신호(Φ2)가 하이상태일 때 상기 MDAC의 작동상태를 나타낸다. 상기 제2 제어신호(Φ2)가 하이상태이면, 상기 제1 채널(360)의 제3, 제4, 제5 스위치(S3, S4, S5)가 온 상태로 되어 상기 제1 채널(460)은 병렬 연결된 제1 캐패시터(CF1) 및 제2 패캐시터(CF2)의 일단이 아날로그 신호 입력단(Vin)에 연결되며 타단은 접지된 상태로 될 수 있다. 이 때, 상기 제1 채널(460)에 의해 상기 MDAC는 상기 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)에 입력 전압을 샘플링할 수 있다.
상기 제2 제어신호(Φ2)가 하이상태이면, 상기 제2 채널(370)의 제9, 제11, 및 제12 스위치(S9, S11, S12)가 온 상태로 되어 상기 제2 채널(470)은 제4 캐패시터(CF4)가 상기 연산 증폭기(450)의 출력단과 부입력단 사이에 형성되고, 제3 캐패시터(CF3)의 일단은 상기 기준전압 입력단(Vref)에 연결되며 타단은 상기 연산 증폭기(450)의 부입력단(-)에 연결되는 형태로 될 수 있다. 이 때, 상기 제2 채널(470)에 의해 상기 MDAC는 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)를 이용하여 증폭 동작을 할 수 있다. 상기 제9 스위치(S9)를 통해 제3 캐패시터(CF3)에 연결되는 기준전압 입력단(Vref)의 신호는 상기 제3 제어신호(Φ3) 및 제4 제어신호(Φ4)가 하이상태일 때 상기 MDAC에 연결된 플래시 ADC에서 비교동작을 통해서 출력된 디지털 출력에 의해 선택된 기준전압일 수 있다. 이 때의 상기 MDAC의 출력(Vout)은 상기 제2 채널(470)에 의해 증폭된 값으로 다음 단 MDAC의 입력값이 될 수 있다.
도 4c는, 제3 제어신호(Φ3)가 하이상태일 때 상기 MDAC의 작동상태를 나타낸다. 상기 제3 제어신호(Φ3)가 하이상태이면, 상기 제1 채널(360)의 제1, 제2, 제3 스위치(S1, S2, S3)가 온 상태로 되어 상기 제1 채널(430)은 병렬 연결된 제1 캐 패시터(CF1) 및 제2 캐패시터(CF2)의 일단이 상기 연산증폭기(450)의 출력단에 연결되고 타단이 상기 연산증폭기(450)의 부입력단(-)에 연결된 형태로 될 수 있다. 이 때, 상기 제1 채널(460)에 의해 상기 MDAC는 상기 제1 제어신호(Φ1) 및 제2 제어신호(Φ2)가 하이상태일 때 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)에 샘플링한 값으로 홀딩동작을 할 수 있다.
상기 제3 제어신호(Φ3)가 하이상태이면, 상기 제2 채널(370)의 제7, 제8, 및 제10 스위치(S7, S8, S10)가 온 상태로 되어 상기 제2 채널(470)은 병렬 연결된 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)의 일단이 아날로그 신호 입력단(Vin)에 연결되고, 타단은 접지되는 형태로 될 수 있다. 이 때, 상기 제2 채널(470)에 의해 상기 MDAC는 상기 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)에 입력 전압을 샘플링 할 수 있다. 이 때의 출력(Vout)은 상기 제1 채널(460)에서 홀딩하는 값일 수 있다.
도 4d는, 제4 제어신호(Φ4)가 하이상태일 때 상기 MDAC의 작동상태를 나타낸다. 상기 제4 제어신호(Φ4)가 하이상태이면, 상기 제1 채널(360)의 제1, 제2, 제6 스위치(S1, S2, S6)가 온 상태로 되어 상기 제1 채널(460)은 제1 캐패시터(CF1)가 상기 연산증폭기(450)의 출력단과 부입력단(-) 사이에 연결되고, 제2 캐패시터(CF2)는 일단이 기준전압 입력단(Vref)에 연결되고 타단은 상기 연산증폭기(450) 의 부입력단(-)에 연결된 형태로 될 수 있다. 이 때, 상기 제1 채널(460)에 의해 상기 MDAC는 제3 제어신호(Φ3)가 하이상태일 때 상기 제1 캐패시터(CF1) 및 제2 캐패시터(CF2)에 홀딩하고 있던 값으로 증폭동작을 할 수 있다.
상기 제4 제어신호(Φ4)가 하이상태이면, 상기 제2 채널(370)의 제7, 제8, 및 제10 스위치(S7, S8, S10)가 온 상태로 되어 상기 제2 채널(470)은 병렬 연결된 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)의 일단이 아날로그 신호 입력단(Vin)에 연결되고, 타단은 접지되는 형태로 될 수 있다. 이 때, 상기 제2 채널(470)에 의해 상기 MDAC는 상기 제3 캐패시터(CF3) 및 제4 캐패시터(CF4)에 입력전압을 샘플링할 수 있다. 이 때, 제6 스위치(S6)를 통해 제2 캐패시터(CF2)에 연결되는 기준전압 입력단(Vref)의 신호는 제1 제어신호(Φ1) 및 제2 제어신호(Φ2)가 하이상태일 때 상기 MDAC에 연결된 플래시 ADC 에서 비교동작을 통하여 출력된 디지털 출력에 의해 선택된 기준전압일 수 있다. 이 때의 MDAC의 출력(Vout)은 제1 채널(460)에서 증폭된 값으로 다음단의 입력값이 될 수 있다.
이처럼, 본 실시형태에 따른 파이프라인 아날로그 디지털 변환기의 제1 스테이지 멀티플렉싱 디지털 아날로그 변환기(MDAC : Multiplexing Digital to Analog Converter)는, 두 개의 채널을 통하여 교대로 입력값을 샘플링하고, 연산증폭기와 캐패시터를 공유하도록 MDAC를 구현함으로서, 샘플링 시간이 길어지고, 연산증폭기 의 대역폭을 줄임으로서 연산증폭기에서 소모되는 전력을 줄일 수 있다. 또한, 입력값을 샘플링한 캐패시터를 홀딩 구간에서 연산증폭기의 입력과 출력에 바로 연결하기 때문에 캐패시터 부정합에 의한 이득오차가 발생되지 않을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 종래기술에 따른 파이프라인 아날로그 디지털 변환기의 구성도이다.
도 2는, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기의 구성도이다.
도 3은, 본 발명의 일실시 형태에 따른 파이프라인 아날로그 디지털 변환기에 사용되는 제1 스테이지의 MDAC의 회로도이다.
도 4a 내지 도 4d는, 상기 도 3에 개시된 제1 스테이지 MDAC의 제어신호에 따른 동작상태를 나타내는 회로도이다.
<도면의 주요부분에 대한 부호설명>
350 : 연산증폭기 360 : 제1 채널
370 : 제2 채널 380 : 제어신호 인가부

Claims (7)

  1. 제1 스테이지 멀티플라잉 디지털 아날로그 변환기(MDAC : Multiplying Digital to Analog Converter)와 상기 MDAC에 연결되는 서브 ADC를 포함하는 파이프라인 아날로그-디지털 변환기(Pipelined Analog to Digital Converter)에 있어서,
    상기 제1 스테이지 MDAC는,
    아날로그 신호가 입력되는 아날로그 신호 입력단;
    상기 서브 ADC에서 출력되는 디지털 출력에 따라 선택된 기준전압이 인가되는 기준전압 입력단;
    정입력단(+)이 접지부에 연결된 연산증폭기;
    상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제1 채널;
    상기 연산 증폭기의 출력단과 부입력단(-) 사이에 형성되는 제2 채널; 및
    상기 제1 채널 및 제2 채널을 조절하여 상기 아날로그 신호 입력단 및 기준전압 압력단과 상기 연산증폭기와의 연결형태를 결정하는 제어신호를 인가하는 제어신호 인가부를 포함하며,
    상기 MDAC는, 상기 제1 채널, 제2 채널 및 입력 선택부의 연결상태에 따라, 상기 제1 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제2 채널에 의해 홀딩 및 증폭 동작을 하고, 상기 제2 채널에 의해 상기 입력되는 아날로그 신호에 대한 샘플링 동작을 할 때 상기 제1 채널에 의해 홀딩 및 증폭 동작을 하고,
    상기 제1 채널은,
    일단이 상기 연산 증폭기의 부입력단(-)에 연결되는 제1 스위치;
    일단이 상기 제1 스위치의 타단에 연결되는 제1 캐패시터;
    일단이 상기 제1 캐패시터의 타단에 연결되며 타단이 상기 연산증폭기의 출력단에 연결되는 제2 스위치;
    일단이 상기 제1 캐패시터의 타단에 연결되는 제3 스위치;
    일단이 상기 제1 스위치의 타단에 연결되고 타단은 상기 제3 스위치의 타단에 연결되는 제2 캐패시터;
    일단이 상기 제1 스위치의 타단에 연결되고 타단은 접지되는 제4 스위치;
    일단이 상기 제3 스위치의 타단에 연결되고 타단은 상기 아날로그 입력단에 연결되는 제5 스위치;
    일단이 상기 제3 스위치의 타단에 연결되고 타단은 상기 기준전압 입력단에 연결되는 제6 스위치를 포함하고,
    상기 제2 채널은,
    일단이 접지부에 연결되는 제7 스위치;
    일단이 상기 아날로그 입력단에 연결되는 제8 스위치;
    일단이 상기 기준전압 입력단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제9 스위치;
    일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 제8 스위치의 타단에 연결되는 제3 캐패시터;
    일단이 상기 제8 스위치의 타단에 연결되는 제10 스위치;
    일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 상기 제10 스위치의 타단에 연결되는 제4 캐패시터;
    일단이 상기 제7 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 부입력단(-)에 연결되는 제11 스위치; 및
    일단이 상기 제10 스위치의 타단에 연결되고 타단은 상기 연산 증폭기의 출력단에 연결되는 제12 스위치를 포함하고,
    상기 제어신호 인가부는 상기 제3, 제4, 제5, 제10, 제11, 및 제12 스위치를 스위칭시키는 제1 제어신호, 상기 제3, 제4, 제5, 제9, 제11, 및 제12 스위치를 스위칭시키는 제2 제어신호, 상기 제1, 제2, 제3, 제7, 제8, 및 제10 스위치를 스위칭시키는 제3 제어신호, 및 상기 제1, 제2, 제6, 제7, 제8, 및 제10 스위치를 스위칭시키는 제4 제어신호를 출력하고, 상기 1, 2, 3, 4 제어신호들은 순차적으로 하이 상태로 발생되는 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 서브 ADC는,
    플래시 ADC 인 것을 특징으로 하는 파이프라인 아날로그- 디지털 변환기.
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