KR101476539B1 - 멀티플라잉 디지털 아날로그 컨버터 및 그 동작 방법 - Google Patents

멀티플라잉 디지털 아날로그 컨버터 및 그 동작 방법 Download PDF

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이호규
아으렁거젭
박세진
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Abstract

파이프라인 아날로그 디지털 컨버터에 포함되는 멀티플라잉 디지털 아날로그 컨버터의 구조 및 동작 방법에 연관된다. 샘플링 페이즈에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭하여 출력 단자에 전달하는 제1 커패시터부; 및 상기 샘플링 페이즈에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2 커패시터부를 포함할 수 있고, 상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함할 수 있다.

Description

멀티플라잉 디지털 아날로그 컨버터 및 그 동작 방법{MULTIPLYING DIGITAL-TO-ANALOG CONVERTER AND OPERATING METHOD THEREOF}
파이프라인 아날로그 디지털 컨버터에 포함되는 멀티플라잉 디지털 아날로그 컨버터의 구조 및 동작 방법에 연관된다.
아날로그 디지털 컨버터(ADC, Analog-to-Digital Converter)는 아날로그 신호를 디지털 신호로 변환하는 장치로, 아날로그 디지털 컨버터는 신호 변환 방식에 따라 플래시 아날로그 디지털 컨버터(Flash ADC), 축차 비교형 아날로그 디지털 컨버터(Successive-approximation ADC), 집적 아날로그 디지털 컨버터(Integrating ADC), 파이프라인 아날로그-디지털 컨버터(Pipelined ADC) 및 시그마-델타 아날로그 디지털 컨버터(Sigma-Delta ADC)로 구분된다.
아날로그 디지털 컨버터는 아날로그 신호를 아날로그 신호에 상응하는 디지털 코드로 변환하는 역할을 수행한다. 생성된 디지털 코드는 디지털 도메인에서 처리되며, 데이터 저장에도 용이하다.
휴대용 시스템에서는 고속, 높은 해상도, 저전력 아날로그 디지털 컨버터가 디지털 멀티미디어에 많이 사용된다. 최근 디지털 멀티미디어와 연관한 디지털 변환기의 연구가 많이 이루어지고 있다.
일측에 따르면, 샘플링 페이즈에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭하여 출력 단자에 전달하는 제1 커패시터부; 및 상기 샘플링 페이즈에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2 커패시터부를 포함하고, 상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함하는 멀티플라잉 디지털-아날로그 컨버터가 제공된다.
일실시예에 따르면, 상기 샘플링 페이즈에서 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터로 전달하는 제1 샘플 앤드 홀드부; 상기 증폭 페이즈에서 상기 제1 커패시터를 상기 출력 단자로 연결하는 제2 샘플 앤드 홀드부; 및 상기 샘플링 페이즈에서 상기 입력 전압을 상기 제2 커패시턴스부로 전달하는 제3 샘플 앤드 홀드부를 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 샘플 앤드 홀드부, 상기 제2 샘플 앤드 홀드부, 및 상기 제3 샘플 앤드 홀드부 중 적어도 하나는 부트스트랩 스위치를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제2 커패시터부 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터와 상이한 제2 커패시터는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 될 수 있다.
또한, 상기 Y형 연결된 상기 세 개의 커패시터들 및 상기 제2 커패시터부에 포함되는 커패시터는 동일한 커패시턴스를 가질 수 있다.
또 다른 실시예에 따르면, 상기 레퍼런스 전압은 상기 입력 전압을 상기 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 디지털 값에 따라 결정될 수 있다.
다른 일측에 따르면, 샘플링 페이즈에서 양의 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 제1 레퍼런스 전압 차이를 증폭하여 제1 출력 단자에 전달하는 제1정 커패시터부; 상기 샘플링 페이즈에서 상기 양의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 양의 입력 전압에서 상기 제1 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2정 커패시터부; 상기 샘플링 페이즈에서 음의 입력 전압을 샘플하여 홀드 하고, 상기 증폭 페이즈에서 상기 음의 입력 전압과 제2 레퍼런스 전압 차이를 증폭하여 제2 출력 단자에 전달하는 제1부 커패시터부; 및 상기 샘플링 페이즈에서 상기 음의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 음의 입력 전압에서 상기 제2 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1부 커패시터부에 전달하는 제2부 커패시터부를 포함하고, 상기 제1정 커패시터부는 제1 Y형 연결된 세 개의 커패시터들을 포함하고, 상기 제1부 커패시터부는 제2 Y형 연결된 세 개의 커패시터들을 포함하는 차동 모드 멀티플라잉 디지털-아날로그 컨버터가 제공된다.
일실시예에 따르면, 상기 샘플링 페이즈에서 상기 양의 입력 전압을 상기 제1 Y형 연결된 세 개의 커패시터들 중 제1정 커패시터로 전달하는 제1정 샘플 앤드 홀드부; 상기 증폭 페이즈에서 상기 제1정 커패시터를 상기 제1 출력 단자로 연결하는 제2정 샘플 앤드 홀드부; 상기 샘플링 페이즈에서 상기 양의 입력 전압을 상기 제2정 커패시턴스부로 전달하는 제3정 샘플 앤드 홀드부; 상기 샘플링 페이즈에서 상기 음의 입력 전압을 상기 제2 Y형 연결된 세 개의 커패시터들 중 제1부 커패시터로 전달하는 제1부 샘플 앤드 홀드부; 상기 증폭 페이즈에서 상기 제1부 커패시터를 상기 제2 출력 단자로 연결하는 제2부 샘플 앤드 홀드부; 및 상기 샘플링 페이즈에서 상기 음의 입력 전압을 상기 제2부 커패시턴스부로 전달하는 제3부 샘플 앤드 홀드부를 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제1정 샘플 앤드 홀드부, 상기 제2정 샘플 앤드 홀드부, 상기 제3정 샘플 앤드 홀드부, 상기 제1부 샘플 앤드 홀드부, 상기 제2부 샘플 앤드 홀드부 및 상기 제3부 샘플 앤드 홀드부 중 적어도 하나는 부트스트랩 스위치를 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제2정 커패시터부 및 상기 제1 Y형 연결된 세 개의 커패시터들 중 상기 제1정 커패시터와 상이한 제2정 커패시터는 OP AMP의 포지티브 인풋에 연결되고, 상기 제2부 커패시터부 및 상기 제2 Y형 연결된 세 개의 커패시터들 중 상기 제1부 커패시터와 상이한 제2부 커패시터는 OP AMP의 네거티브 인풋에 연결될 수 있다.
또 다른 실시예에 따르면, 상기 제1 레퍼런스 전압은 상기 양의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제1 디지털 값에 따라 결정되는 아날로그 전압 레벨이고, 상기 제2 레퍼런스 전압은 상기 음의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제2 디지털 값에 따라 결정되는 아날로그 전압 레벨일 수 있다.
또 다른 일측에 따르면, 제2 커패시터부에서 샘플링 페이즈의 입력 전압을 샘플하여 홀드하는 단계; 상기 제2 커패시터부에서 증폭 페이즈의 상기 입력 전압에서 레퍼런스 전압을 감산한 전압 차이를 제1 커패시터부에 전달하는 단계; 상기 제1 커패시터부에서 상기 샘플링 페이즈의 상기 입력 전압을 샘플하여 홀드하는 단계; 및 상기 제1 커패시터부에서 상기 증폭 페이즈의 상기 입력 전압과 상기 레퍼런스 상기 전압 차이를 증폭하여 출력 단자에 전달하는 단계를 포함하고, 상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함하는 멀티플라잉 디지털-아날로그 변환 방법이 제공된다.
일실시예에 따르면, 제1 샘플 앤드 홀드부에서 상기 샘플링 페이즈의 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터로 전달하는 단계; 및 제2 샘플 앤드 홀드부에서 상기 증폭 페이즈의 상기 제1 커패시터를 상기 출력 단자로 연결하고, 제3 샘플 앤드 홀드부에서 상기 샘플링 페이즈의 상기 입력 전압을 상기 제2 커패시턴스부로 전달하는 단계를 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제2 커패시터부 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터와 상이한 제2 커패시터는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 될 수 있다.
또 다른 실시예에 따르면, 상기 입력 전압을 상기 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 디지털 값에 따라 상기 레퍼런스 전압을 결정하는 단계를 더 포함할 수 있다.
도 1은 일실시예에 따른 멀티플라잉 디지털-아날로그 컨버터의 블록도이다.
도 2는 일실시예에 따른 파이프라인 아날로그 디지털 컨버터에 관한 개략적인 개념도이다.
도 3은 일실시예에 따른 멀티플라잉 디지털 아날로그 컨버터의 블록 다이어그램을 도시한 도면이다.
도 4는 기존의 멀티플라잉 디지털 아날로그 컨버터의 구조를 도시한 회로도이다.
도 5는 도 4의 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
도 6은 도 4의 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
도 7은 일실시예에 따른 멀티플라잉 디지털 아날로그 컨버터의 세부 회로도를 도시한다.
도 8은 일실시예에 따른 도 7의 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
도 9는 일실시예에 따른 도 7의 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
도 10은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 블록 다이어그램을 도시한 도면이다.
도 11은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 구조를 도시한 회로도이다.
도 12는 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
도 13은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 본 발명의 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
도 1은 일실시예에 따른 멀티플라잉 디지털-아날로그 컨버터의 블록도이다.
멀티플라잉 디지털-아날로그 컨버터는 제1 커패시터부(110), 제2 커패시터부(120), 제1 샘플 앤드 홀드부(130), 제2 샘플 앤드 홀드부(140), 제3 샘플 앤드 홀드부(150)를 포함할 수 있다.
제1 커패시터부(110)는 샘플링 페이즈에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭하여 출력 단자에 전달할 수 있다. 상기 제1 커패시터부(110)는 Y형 연결된 세 개의 커패시터들을 포함할 수 있다.
제2 커패시터부는 상기 샘플링 페이즈에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부(110)에 전달할 수 있다.
제1 샘플 앤드 홀드부(130)는 상기 샘플링 페이즈에서 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터로 전달할 수 있다. 제2 샘플 앤드 홀드부(140)는 상기 증폭 페이즈에서 상기 제1 커패시터를 상기 출력 단자로 연결될 수 있다. 제3 샘플 앤드 홀드부(150)는 상기 샘플링 페이즈에서 상기 입력 전압을 상기 제2 커패시턴스부로 전달할 수 있다. 또한, 상기 제1 샘플 앤드 홀드부(130), 상기 제2 샘플 앤드 홀드부(140), 및 상기 제3 샘플 앤드 홀드부(150) 중 적어도 하나는 부트스트랩 스위치를 포함할 수 있다.
상기 제2 커패시터부(120) 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터와 상이한 제2 커패시터는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 될 수 있다.
또한, 상기 Y형 연결된 상기 세 개의 커패시터들 및 상기 제2 커패시터부(120)에 포함되는 커패시터는 동일한 커패시턴스를 가질 수 있다.
상기 레퍼런스 전압은 상기 입력 전압을 상기 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 디지털 값에 따라 결정될 수 있다.
도 2는 일실시예에 따른 파이프라인 아날로그 디지털 컨버터에 관한 개략적인 개념도이다.
파이프라인 아날로그 디지털 컨버터는 디지털 신호를 아날로그 신호로 변환하는 다수의 멀티플라잉 디지털 아날로그 컨버터(Multiplying Digital to Analog Converter), 아날로그 신호를 디지털 신호로 변환하는 다수의 서브 플래쉬 아날로그 디지털 컨버터(Sub Flash Analog to Digital Converter), 입력된 아날로그 신호를 디지털 신호로 변환하는 파이프라인 아날로그 디지털 변환부, 파이프라인 아날로그 디지털 변환부의 다수의 서브 플래쉬 아날로그 디지털 컨버터에서 출력되는 디지털 신호의 에러를 정정하는 디지털 커렉션 로직(Digital Correction Logic)을 포함할 수 있다.
파이프라인 아날로그 디지털 컨버터는 멀티플라잉 디지털 아날로그 컨버터 및 서브 플래쉬 아날로그 디지털 컨버터가 하나의 스테이지를 이루어 다수의 스테이지를 연결한 파이프라인 구조를 가질 수 있다.
도 3은 일실시예에 따른 멀티플라잉 디지털 아날로그 컨버터의 블록 다이어그램을 도시한 도면이다.
멀티플라잉 디지털 아날로그 컨버터(Multiplying Digital to Analog Converter)(300)는 디지털 아날로그 컨버터(Digital to Analog Converter)(302), 합산기(303), 증폭기(304), 샘플 앤드 회로(sample and hold circuit)(305)를 포함할 수 있다.
일실시예에 따르면, 입력 전압은 서브 플래쉬 아날로그 디지털 컨버터(301)에 의하여 2.8비트의 디지털 코드로 변환된다. 서브 플래쉬 디지털 아날로그 컨버터(301)는 그에 상응하는 기준 전압을 디지털 아날로그 컨버터(302)에서 생성한다. 입력 전압에서 기준 전압이 감산되는 과정을 합산기(303)에서 수행한다. 감산된 값은 레지듀 값으로 불리며, 4배로 증폭기(304)에서 증폭된 후, 샘플 앤드 회로(305)에서 샘플링된다.
도 4는 기존의 멀티플라잉 디지털 아날로그 컨버터의 구조를 도시한 회로도이다.
일실시예에 따르면, 기존의 멀티플라잉 디지털 아날로그 컨버터(400)는 4개의 커패시터(401, 402, 403, 404), 증폭기, 4개의 샘플 앤드 홀드 회로(411, 412, 413, 414) 및 출력 전압을 샘플링하는 샘플 앤드 회로(415)로 구성된다.
일실시예에 따르면, 멀티플라잉 아날로그 디지털 컨버터는 두 개의 겹치지 않는 클록(430)이 필요하다. 입력 전압은 입력부(424)를 통하여 인가된다. 샘플링 페이즈(431)에서는 입력 신호를 샘플링하고, 증폭 페이징(432)에서는 입력 전압으로부터 서브 플래쉬 디지털 아날로그 컨버터에서 생성된 기준 전압이 감산, 증폭(405)된다. 증폭된 값은 출력부(425)를 통하여 출력된다.
다른 실시예에 따르면, 멀티플라잉 디지털 아날로그 컨버터는 샘플링 페이즈(431)에서 일단에 입력전압을 입력받아 전하를 저장하고 증폭 페이즈(432)에서 증폭부의 디지털 전압(D*VREF)을 입력받아 전하를 저장하는 커패시터(401, 402, 403), 샘플링 페이즈(431)에서 일단에 입력전압을 입력받아 전하를 저장하고 증폭 페이즈(432)에서 일단이 증폭부의 출력노드로 연결되는 커패시터(404), 및 증폭 페이즈(432)에서 입력전압과 디지털 전압(D*VREF)의 차이를 증폭하여 레지듀 전압을 출력하는 증폭부를 포함한다.
또한, 커패시터(401, 402, 403, 404)의 타단은 증폭부의 입력노드로 연결된다. 병렬 연결된 커패시터의 갯수에 따라서 N(N은 3이상의 정수)비트의 디지털 신호의 디지털 코드값을 나타내는 디지털 전압(D*VREF)을 입력 받을 수 있다. 커패시터(401, 402, 403)에는 디지털 신호의 디지털 코드 값에 따라 각각 VREF, GND, -VREF가 입력될 수 있다. [표 1]은 디지털 코드에 따른 감산된 결과를 나타낸다.
Resolved digital code, D Equivalent Value Equivalent resultant reference voltage
000 -3/4 -3/4*Vref
001 -2/4 -2/4*Vref
010 -1/4 -1/4*Vref
011 0 GND
100 +1/4 +1/4*Vref
101 +2/4 +2/4*Vref
110 +3/4 +3/4*Vref
도 5는 도 4의 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
샘플링 페이즈(431)에서 샘플링 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 증폭 페이즈 스위치는 턴오프되어 개방회로와 같이 동작하므로 도5와 같다. 증폭기의 음극 단자에 저장된 전하량은 [수학식 1]과 같다.
Figure 112013059919843-pat00001
도 6은 도 4의 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
증폭 페이즈(432)에서 증폭 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 샘플링 페이즈 스위치는 턴오프되어 개방회로와 같이 동작하므로 도6과 같다. 증폭기의 음극 단자에 저장된 전하량은 [수학식 2]와 같다.
Figure 112013059919843-pat00002
전하량 보존의 법칙에 따라 [수학식 1]과 [수학식 2]가 같다. 정리하면 [수학식 3]과 같다.
Figure 112013059919843-pat00003
도 7은 일실시예에 따른 멀티플라잉 디지털 아날로그 컨버터의 세부 회로도를 도시한다.
일실시예에 따르면, 멀티플라잉 디지털 아날로그 컨버터(710)는 샘플링 및 증폭기의 폐루프를 형성하기 위해서 4개의 단위 커패시터(701, 702, 703, 704)를 필요로 한다. 두 개의 커패시터(703, 704)의 양극 단자는 증폭기에 연결되며, 이 노드를 IN으로 한다. 2개의 커패시터(701, 702)의 양극단자는 다른 커패시터(703)의 음극 단자에 연결되며, 이 노드는 VX로 한다. 3개의 커패시터(701, 702, 703)은 Y연결을 형성한다. 커패시터(701)의 음극 단자는 항상 접지에 연결된다. 멀티플라잉 아날로그 디지털 컨버터(710)는 두 개의 겹치지 않는 클록(720)이 필요하다. 샘플링 페이즈(740) 동안 두 개의 커패시터(702, 704)는 샘플 앤드 홀드 회로(711, 712)를 통해서 입력 신호에 연결된다. 증폭 페이즈(750) 동안에는 커패시터(704)의 음극단자는 서브 플래쉬 아날로그 디지털 컨버터에서 생성한 코드에 의거하여 기준 전압에 연결된다. 커패시터(702)의 음극단자는 샘플 앤드 홀드 회로(713)을 통해서 증폭기의 출력단자에 연결된다.
멀티플라잉 디지털-아날로그 컨버터(710)는 제1 커패시터부(701, 702, 703), 제2 커패시터부(704), 제1 샘플 앤드 홀드부(711), 제2 샘플 앤드 홀드부(713), 제3 샘플 앤드 홀드부(712)를 포함할 수 있다.
제1 커패시터부(701, 702, 703)는 샘플링 페이즈(740)에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈(750)에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭하여 출력 단자에 전달할 수 있다. 상기 제1 커패시터부(701, 702, 703)는 Y형 연결된 세 개의 커패시터들(701, 702, 703)을 포함할 수 있다.
제2 커패시터부(704)는 상기 샘플링 페이즈(740)에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈(750)에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부(701, 702, 703)에 전달할 수 있다.
제1 샘플 앤드 홀드부(711)는 상기 샘플링 페이즈(740)에서 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터(702)로 전달할 수 있다. 제2 샘플 앤드 홀드부(713)는 상기 증폭 페이즈(750)에서 상기 제1 커패시터를 상기 출력 단자로 연결될 수 있다. 제3 샘플 앤드 홀드부(712)는 상기 샘플링 페이즈(740)에서 상기 입력 전압을 상기 제2 커패시턴스부(704)로 전달할 수 있다. 또한, 상기 제1 샘플 앤드 홀드부(711), 상기 제2 샘플 앤드 홀드부(713), 및 상기 제3 샘플 앤드 홀드부(712) 중 적어도 하나는 부트스트랩 스위치를 포함할 수 있다.
상기 제2 커패시터부(704) 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터(702)와 상이한 제2 커패시터(703)는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 될 수 있다.
도 4에 도시된 기존의 멀티플라잉 디지털 아날로그 변환기(400)은 4개의 단위 커패시터 및 5개의 샘플 앤드 홀드 회로를 필요로 하였다. 도 7에 도시된 멀티플라잉 디지털 아날로그 변환기(710)은 4개의 단위 커패시터를 필요로 하는 것은 도 4와 같지만, 샘플 앤드 홀드 회로는 3개만 필요로 한다.
따라서, 멀티플라잉 디지털 아날로그 변환기(710)는 도 4에 도시된 기존의 멀티플라잉 디지털 아날로그 변환기(400)에 비하여 약 40% 적은 회로를 필요로 한다. 그러므로 클록 분배회로의 감소와 실리콘 면적의 감소 및 저전력 작동을 기대할 수 있다.
도 8은 일실시예에 따른 도 7의 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
일실시예에 따르면, 샘플링 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 증폭 페이즈 스위치는 턴오프되어 개방회로와 같이 동작한다.
일실시예에 따르면, 샘플링 페이즈 스위치가 턴온되어 VX 노드가 접지된다. 따라서 커패시터(801)의 양단 전압은 0V로 되어 단락회로로 작용한다. 또한 VIN 노드도 마찬가지로 샘플링 페이즈 스위치의 턴온으로 0V가 된다. 커패시터(803)의 양단 전압은 0V로 되어 단락회로로 작용한다.
일실시예에 따르면, 인가되는 전압은 커패시터(802, 804)에 걸려 전하량을 충전하게 된다. 샘플링 페이즈 동안에는 샘플 앤드 홀드 회로(713)은 개방되고, 다른 샘플 앤드 홀드 회로(711, 712)는 단락된다. 샘플 앤드 홀드 회로(711, 712)는 인가되는 전압을 샘플링 한다.
일실시예에 따르면, 두 개의 캐피시터(802, 804)는 입력 신호에 연결되며, 노드(VX, VIN)는 접지에 연결된다. 각 노드에 저장되는 전하는 [수학식 4], [수학식 5]와 같다.
Figure 112013059919843-pat00004
Figure 112013059919843-pat00005
초기 VIN을 샘플 앤드 홀드 하는 커패시터의 수가 기존의 멀티플라잉 디지털 아날로그 컨버터의 동작중에 4개에서 2개로 줄었기 때문에, 인풋 로딩이 줄어들고, VIN 샘플링에 소요되는 전력이 감소할 수 있다.
도 9는 일실시예에 따른 도 7의 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
일실시예에 따르면, 증폭 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 샘플링 페이즈 스위치는 턴오프되어 개방회로와 같이 동작한다.
일실시예에 따르면, 샘플링 페이즈 스위치가 개방되어 VX 노드에는 커패시터(901, 902, 903)의 일단이 연결된다. 커패시터(901, 902, 903)은 Y결합을 이루게 된다. 커패시터(901)의 타단은 접지에 연결되고 커패시터(902)의 타단은 샘플 앤드 홀드 회로(713)에 연결된다. 커패시터(903)의 타단은 VIN노드에 연결된다. 샘플 앤드 홀드 회로(713)은 출력단자(920)와 연결되어 피드백 구조를 이루게 된다.
일실시예에 따르면, 커패시터(904)의 일단은 디지털 전압(910)과 연결되고, 타단은 VIN 노드와 연결된다. 디지털 전압은 (+(3/2)*Vref or +Vref or +(1/2)*Vref or GND or -(1/2)*Vref or +Vref or -(3/2)*Vref)의 값이다. 상기 디지털 전압은 서브 플래쉬 아날로그 디지털 컨버터에서 생성한 코드에 의거하여 정해진 것이다.
일실시예에 따르면, 커패시터(904)는 기준 전압에 연결되며, 커패시터(902)는 증폭기의 출력단자에 연결된다. 각 노드에 저장되는 전하는 [수학식 6], [수학식 7]과 같다.
Figure 112013059919843-pat00006
Figure 112013059919843-pat00007
전하량 보존 법칙에 따라 [수학식 4], [수학식 6]은 같고, [수학식 5], [수학식 7]도 각각 같다. 노드 VX, OUT에 대하여 정리하면 [수학식 8], [수학식 9]와 같다.
Figure 112013059919843-pat00008
Figure 112013059919843-pat00009
[수학식 8]을 [수학식 9]에 대입하여 정리하면 [수학식 10]과 같다.
Figure 112013059919843-pat00010
그리고 [수학식 10]를 정리하면 [수학식 11]과 같다.
Figure 112013059919843-pat00011
[수학식 11]은 [수학식 3]과 같음을 알 수 있다. 따라서 기존의 멀티플라잉 디지털 아날로그 컨버터는 도 7에 도시된 멀티플라잉 디지털 아날로그 컨버터로 대체될 수 있다. 기존의 멀티플라잉 디지털 아날로그 컨버터와 비교해 보았을 때, 커패시터의 수는 변하지 않았으나, 샘플 앤드 홀드 회로의 수가 5개에서 3개로 줄었다. 클록 분배 회로의 드라이빙 경로가 줄었으며, 클록 분배 회로의 공간이 3/5으로 감소할 수 있다. 즉, 보통 샘플 앤드 홀드 회로는 부트스트랩 스위치를 사용하는데, 상기 부트스트랩 스위치는 통상의 트랜지스터보다 면적이 훨씬 크다. 예를 들면, 통상의 트랜지스터보다 20배 이상 면적일 수 있다. 또한, 구동 전력 소모도 크고, 부트스트랩 스위치는 정입력 뿐만 아니라 부입력도 받아야 하므로 구동 전력도 크다.
따라서, 샘플 앤드 홀드 회로의 수가 줄어듦으로써, 전체적으로 회로 면적, 부트스트랩 스위치를 구동하는 전력 등이 약 40% 감소할 수 있다.
[표 2]는 멀티플라잉 디지털 아날로그 컨버터의 서브 플래쉬 아날로그 디지털 컨버터에서 생성한 디지털 코드에 대한 감산 값을 나타낸다.
Resolved digital code, D Equivalent Value Equivalent resultant reference voltage
000 -3/2 -3/2*Vref
001 -1 -1*Vref
010 -1/2 -1/2*Vref
011 0 GND
100 +1/2 +1/2*Vref
101 +1 +1*Vref
110 +3/2 +3/2*Vref
도 10은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 블록 다이어그램을 도시한 도면이다.
일실시예에 따라, 차동 모드 멀티플라잉 디지털 아날로그 컨버터는 입력전압 멀티플라잉 디지털 아날로그 컨버터(1001)와 서프 플래쉬 아날로그 디지털 컨버터(1002)를 포함할 수 있다. 차동 모드 입력 전압(VINP, VINN)은 멀티플라잉 디지털 아날로그 컨버터(1001)와 서브 플래쉬 아날로그 디지털 컨버터(1002)에 인가된다.
일실시예에 따라, 서브 플래쉬 아날로그 디지털 컨버터(1002)는 차동 모드 아날로그 입력 전압을 인가받아 디지털 전압으로 변환하여 멀티 플라잉 디지털 아날로그 컨버터(1001)에 디지털 값을 제공한다.
일실시예에 따라, 멀티플라잉 디지털 아날로그 컨버터(1001)은 입력 신호와 상기 서브 플래쉬 아날로그 디지털 컨버터로 제공받은 디지털 값을 감산한다. 감산된 값을 레지듀라 하고, 상기 레지듀는 증폭된다. 증폭된 값은 출력부에서 출력된다.
차동 모드 멀티플라잉 디지털 아날로그 변환기(1001)는 기존의 차동 모드 멀티플라잉 디지털 아날로그 변환기에 비하여 약 40% 적은 회로를 필요로 한다. 그러므로 클록 분배회로의 감소와 실리콘 면적의 감소 및 저전력 작동을 기대할 수 있다.
도 11은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 구조를 도시한 회로도이다.
일실시예에 따르면, 차동 모드 멀티플라잉 디지털 아날로그 컨버터는 상기한 바와 같이 멀티플라잉 디지털 아날로그 컨버터 2개를 사용하여 나타낼 수 있다. 멀티플라잉 디지털 아날로그 컨버터는 VCM(common mode voltage)을 통하여 연결될 수 있다. VCM(common mode voltage)의 노드에는 샘플링 페이즈 동안 턴온되는 샘플링 페이즈 턴온 스위치가 연결될 수 있다.
일실시예에 따르면, 차동 모드 멀티플라잉 디지털 아날로그 컨버터(1101)는 8개의 커패시터(1111, 1112, 1113, 1114, 1121, 1122, 1123, 1124), 증폭기(1100), 샘플 앤드 홀드 회로(1115, 1116, 1117, 1125, 1126, 1127), 스위치로 구성될 수 있다. 단위 커패시터(1111, 1112, 1113, 1114)는 양의 입력 전압을 샘플링 및 증폭하여 음의 출력 전압을 생성한다. 서브 플래쉬 아날로그 디지털 컨버터는 양의 디지털 값을 제공한다.
다른 실시예에 다르면, 단위 커패시터(1121, 1122, 1123, 1124)는 음의 입력 전압을 샘플링 및 증폭하여 양의 출력 전압을 생성한다. 서브 플래쉬 아날로그 디지털 컨버터는 음의 디지털 값을 제공한다.
일실시예에 따르면, 증폭기(1100)는 레지듀는 차동 모드로 증폭시킨다. 멀티플라잉 디지털 아날로그 컨버터(1101)는 겹치지 않는 두 개의 클록(1102)을 필요로 한다. 샘플링 페이징(1130) 동안 차동 입력 전압이 커패시터 쌍 {(1112, 1114)}, {(1122, 1124)}에 각각 샘플링되며, 다음 증폭 페이징(1140) 동안 한 쌍의 샘플링 커패시터(1114, 1124)는 서브 플래쉬 아날로그 디지털 컨버터의 디지털 코드에 의거하여 기준 전압(+ (3/2)*Vref or +Vref or + (1/2)*Vref or GND or - (1/2)*Vref or -Vref or -(3/2)*Vref)에 연결된다. 다른 커패시터 쌍 (1112, 1122)는 출력노드에 각각 연결된다. 증폭 페이징 동안에는 기준 전압이 입력 전압으로부터 감산되는 레지듀가 생성되고, 상기 레지듀는 증폭된다.
제1정 커패시터부(1111, 1112, 1113)는 샘플링 페이즈(1130)에서 양의 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈(1140)에서 상기 입력 전압과 제1 레퍼런스 전압 차이를 증폭하여 제1 출력 단자에 전달할 수 있다. 제2정 커패시터부(1114)는 상기 샘플링 페이즈(1130)에서 상기 양의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈(1140)에서 상기 양의 입력 전압에서 상기 제1 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달할 수 있다. 상기 제1정 커패시터부(1111, 1112, 1113)는 제1 Y형 연결된 세 개의 커패시터들을 포함할 수 있다.
제1부 커패시터부(1121, 1122, 1123)는 상기 샘플링 페이즈(1130)에서 음의 입력 전압을 샘플하여 홀드 하고, 상기 증폭 페이즈(1140)에서 상기 음의 입력 전압과 제2 레퍼런스 전압 차이를 증폭하여 제2 출력 단자에 전달할 수 있다. 제2 커패시터부는 상기 샘플링 페이즈(1130)에서 상기 음의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈(1140)에서 상기 음의 입력 전압에서 상기 제2 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1부 커패시터부(1121, 1122, 1123)에 전달할 수 있다. 상기 제1부 커패시터부(1121, 1122, 1123)는 제2 Y형 연결된 세 개의 커패시터들을 포함할 수 있다.
제1정 샘플 앤드 홀드(1115)부는 상기 샘플링 페이즈(1130)에서 상기 양의 입력 전압을 상기 제1 Y형 연결된 세 개의 커패시터들 중 제1정 커패시터로 전달할 수 있다. 제2정 샘플 앤드 홀드(1117)부는 상기 증폭 페이즈(1140)에서 상기 제1정 커패시터를 상기 제1 출력 단자로 연결할 수 있다. 제3정 샘플 앤드 홀드(1116)부는 상기 샘플링 페이즈(1130)에서 상기 양의 입력 전압을 상기 제2정 커패시턴스부(1114)로 전달할 수 있다.
제1부 샘플 앤드 홀드(1125)부는 상기 샘플링 페이즈(1130)에서 상기 음의 입력 전압을 상기 제2 Y형 연결된 세 개의 커패시터들 중 제1부 커패시터로 전달할 수 있다. 제2부 샘플 앤드 홀드(1127)부는 상기 증폭 페이즈(1140)에서 상기 제1부 커패시터를 상기 제2 출력 단자로 연결할 수 있다. 제3부 샘플 앤드 홀드(1126)부는 상기 샘플링 페이즈(1130)에서 상기 음의 입력 전압을 상기 제2부 커패시턴스부(1124)로 전달할 수 있다.
일실시예에 따르면, 상기 제1정 샘플 앤드 홀드(1115)부, 상기 제2정 샘플 앤드 홀드(1117)부, 상기 제3정 샘플 앤드 홀드(1116)부, 상기 제1부 샘플 앤드 홀드(1125)부, 상기 제2부 샘플 앤드 홀드(1127)부 및 상기 제3부 샘플 앤드 홀드(1126)부 중 적어도 하나는 부트스트랩 스위치를 포함할 수 있다.
또한, 상기 제2정 커패시터부(1114) 및 상기 제1 Y형 연결된 세 개의 커패시터들 중 상기 제1정 커패시터(1112)와 상이한 제2정 커패시터(1113)는 OP AMP의 포지티브 인풋에 연결되고, 상기 제2부 커패시터부(1124) 및 상기 제2 Y형 연결된 세 개의 커패시터들 중 상기 제1부 커패시터(1122)와 상이한 제2부 커패시터(1123)는 OP AMP의 네거티브 인풋에 연결될 수 있다.
그리고, 상기 제1 레퍼런스 전압은 상기 양의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제1 디지털 값에 따라 결정되는 아날로그 전압 레벨이고, 상기 제2 레퍼런스 전압은 상기 음의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제2 디지털 값에 따라 결정되는 아날로그 전압 레벨일 수 있다.
도 12는 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 샘플링 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
일실시예에 따르면, 샘플링 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 증폭 페이즈 스위치는 턴오프되어 개방회로와 같이 동작한다.
일실시예에 따르면, 샘플링 페이즈 스위치가 턴온되어 VPX 노드가 VCM(common mode voltage)의 노드와 연결된다. 따라서 커패시터(1211)의 양단 전압은 VCM의 전압과 같게 되어 단락회로로 작용한다. 또한 VINP 노드도 마찬가지로 샘플링 페이즈 스위치의 턴온으로 VCM의 전압과 같게 되어 단락회로로 작용한다. 커패시터(1213)의 양단 전압은 VCM으로 단락회로로 작용한다. 인가되는 전압은 커패시터(1212, 1214)에 걸려 전하량을 충전하게 된다.
일실시예에 따르면, 샘플링 페이즈 스위치가 턴온되어 VNX 노드가 VCM(common mode voltage)의 노드와 연결된다. 따라서 커패시터(1221)의 양단 전압은 VCM의 전압과 같게 되어 단락회로로 작용한다. 또한 VINN 노드도 마찬가지로 샘플링 페이즈 스위치의 턴온으로 VCM의 전압과 같게 되어 단락회로로 작용한다. 커패시터(1223)의 양단 전압은 VCM으로 단락회로로 작용한다. 인가되는 전압은 커패시터(1222, 1224)에 걸려 전하량을 충전하게 된다.
도 13은 일실시예에 따른 차동 모드 멀티플라잉 디지털 아날로그 컨버터의 증폭 페이즈 동안 회로의 동작 다이어그램을 도시한 도면이다.
일실시예에 따르면, 증폭 페이즈 스위치는 턴온되어 단락회로와 같이 동작하고, 샘플링 페이즈 스위치는 턴오프되어 개방회로와 같이 동작한다.
일실시예에 따르면, 샘플링 페이즈 스위치가 개방되어 VPX 노드에는 커패시터(1311, 1312, 1313)의 일단이 연결된다. 커패시터(1311, 1312, 1313)은 Y결합을 이루게 된다. 커패시터(1311)의 타단은 VCM(common mode voltage)의 노드와 연결되고, 커패시터(1312)는 샘플 앤드 홀드 회로에 연결된다. 커패시터(1313)의 타단은 VINP노드에 연결된다. 커패시터(1312)와 연결된 샘플 앤드 홀드 회로는 출력단자와 연결되어 피드백 구조를 이루게 된다.
일실시예에 따르면, 커패시터(1314)의 일단은 디지털 전압과 연결되고, 타단은 VINP 노드와 연결된다. 디지털 전압은 (+(3/2)*Vref or +Vref or +(1/2)*Vref or GND or -(1/2)*Vref or +Vref or -(3/2)*Vref)의 값이다. 상기 디지털 전압은 서브 플래쉬 아날로그 디지털 컨버터에서 생성된 코드에 의거하여 정해진 것이다.
일실시예에 따르면, 샘플링 페이즈 스위치가 개방되어 VNX 노드에는 커패시터(1321, 1322, 1323)의 일단이 연결된다. 커패시터(1321, 1322, 1323)은 Y결합을 이루게 된다. 커패시터(1321)의 타단은 VCM(common mode voltage)의 노드와 연결되고, 커패시터(1322)는 샘플 앤드 홀드 회로에 연결된다. 커패시터(1323)의 타단은 VINP노드에 연결된다. 커패시터(1322)와 연결된 샘플 앤드 홀드 회로는 출력단자와 연결되어 피드백 구조를 이루게 된다.
일실시예에 따르면, 커패시터(1324)의 일단은 디지털 전압과 연결되고, 타단은 VINP 노드와 연결된다. 디지털 전압은 (+(3/2)*Vref or +Vref or +(1/2)*Vref or GND or -(1/2)*Vref or +Vref or -(3/2)*Vref)의 값이다. 상기 디지털 전압은 서브 플래쉬 아날로그 디지털 컨버터에서 생성된 코드에 의거하여 정해진 것이다.
기존의 차동 모드 멀티플라잉 디지털 아날로그 컨버터는 도 11에 도시된 차동 모드 멀티플라잉 디지털 아날로그 컨버터로 대체될 수 있다. 기존의 차동 모드 멀티플라잉 디지털 아날로그 컨버터와 비교해 보았을 때, 커패시터의 수는 변하지 않았으나, 샘플 앤드 홀드 회로의 수가 10개에서 6개로 줄었다. 클록 분배 회로의 드라이빙 경로가 줄었으며, 클록 분배 회로의 공간이 3/5으로 감소할 수 있다 즉, 보통 샘플 앤드 홀드 회로는 부트스트랩 스위치를 사용하는데, 상기 부트스트랩 스위치는 통상의 트랜지스터보다 면적이 훨씬 크다. 예를 들면, 통상의 트랜지스터보다 20배 이상 면적일 수 있다. 또한, 구동 전력 소모도 크고, 부트스트랩 스위치는 정입력 뿐만 아니라 부입력도 받아야 하므로 구동 전력도 크다.
따라서, 샘플 앤드 홀드 회로의 수가 줄어듦으로써, 전체적으로 회로 면적, 부트스트랩 스위치를 구동하는 전력 등이 약 40% 감소할 수 있다.
이상에서 설명된 시스템은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 시스템 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 시스템과 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 시스템은 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 시스템은 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 시스템은 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 시스템이 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 시스템은 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 시스템에 의하여 해석되거나 처리 시스템에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 시스템, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (15)

  1. 샘플링 페이즈에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭기를 통해 증폭하여 출력 단자에 전달하는 제1 커패시터부; 및
    상기 샘플링 페이즈에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2 커패시터부
    를 포함하고,
    상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함하고, 상기 세 개의 커패시터는 제1 공통 노드(VX)를 통해 서로 연결되고, 상기 세 개의 커패시터 중에서 특정 커패시터는 상기 제2 커패시터부와 연결되며, 상기 특정 커패시터, 상기 제2 커패시터부, 및 상기 증폭기의 인풋은 제2 공통 노드를 통해 서로 연결되는 멀티플라잉 디지털-아날로그 컨버터.
  2. 제1항에 있어서,
    상기 샘플링 페이즈에서 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터로 전달하는 제1 샘플 앤드 홀드부;
    상기 증폭 페이즈에서 상기 제1 커패시터를 상기 출력 단자로 연결하는 제2 샘플 앤드 홀드부; 및
    상기 샘플링 페이즈에서 상기 입력 전압을 상기 제2 커패시턴스부로 전달하는 제3 샘플 앤드 홀드부
    를 더 포함하는 멀티플라잉 디지털-아날로그 컨버터.
  3. 제2항에 있어서,
    상기 제1 샘플 앤드 홀드부, 상기 제2 샘플 앤드 홀드부, 및 상기 제3 샘플 앤드 홀드부 중 적어도 하나는 부트스트랩 스위치를 포함하는 멀티플라잉 디지털-아날로그 컨버터.
  4. 제2항에 있어서,
    상기 제2 커패시터부 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터와 상이한 제2 커패시터는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 되는 멀티플라잉 디지털-아날로그 컨버터.
  5. 제1항에 있어서,
    상기 Y형 연결된 상기 세 개의 커패시터들 및 상기 제2 커패시터부에 포함되는 커패시터는 동일한 커패시턴스를 가지는 멀티플라잉 디지털-아날로그 컨버터.
  6. 제1항에 있어서,
    상기 레퍼런스 전압은 상기 입력 전압을 상기 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 디지털 값에 따라 결정되는 아날로그 전압 레벨인 멀티플라잉 디지털-아날로그 컨버터.
  7. 샘플링 페이즈에서 양의 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 제1 레퍼런스 전압 차이를 증폭기를 통해 증폭하여 제1 출력 단자에 전달하는 제1정 커패시터부;
    상기 샘플링 페이즈에서 상기 양의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 양의 입력 전압에서 상기 제1 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2정 커패시터부;
    상기 샘플링 페이즈에서 음의 입력 전압을 샘플하여 홀드 하고, 상기 증폭 페이즈에서 상기 음의 입력 전압과 제2 레퍼런스 전압 차이를 증폭하여 제2 출력 단자에 전달하는 제1부 커패시터부; 및
    상기 샘플링 페이즈에서 상기 음의 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 음의 입력 전압에서 상기 제2 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1부 커패시터부에 전달하는 제2부 커패시터부
    를 포함하고,
    상기 제1정 커패시터부는 제1 Y형 연결된 세 개의 커패시터들을 포함하고, 상기 제1부 커패시터부는 제2 Y형 연결된 세 개의 커패시터들을 포함하며,
    상기 제1 Y형 연결된 세 개의 커패시터는 제1 공통 노드(VPX)를 통해 서로 연결되고, 상기 제1 Y형 연결된 세 개의 커패시터 중에서 제1 특정 커패시터는 상기 제2정 커패시터부와 연결되며, 상기 제1 특정 커패시터, 상기 제2정 커패시터부, 및 상기 증폭기의 제1 인풋은 제2 공통 노드를 통해 서로 연결되고,
    상기 제2 Y형 연결된 세 개의 커패시터는 제3 공통 노드(VNX)를 통해 서로 연결되고, 상기 제2 Y형 연결된 세 개의 커패시터 중에서 제2 특정 커패시터는 상기 제2부 커패시터부와 연결되며, 상기 제1 특정 커패시터, 상기 제2부 커패시터부, 및 상기 증폭기의 제2 인풋은 제4 공통 노드를 통해 서로 연결되는 차동 모드 멀티플라잉 디지털-아날로그 컨버터.
  8. 제7항에 있어서,
    상기 샘플링 페이즈에서 상기 양의 입력 전압을 상기 제1 Y형 연결된 세 개의 커패시터들 중 제1정 커패시터로 전달하는 제1정 샘플 앤드 홀드부;
    상기 증폭 페이즈에서 상기 제1정 커패시터를 상기 제1 출력 단자로 연결하는 제2정 샘플 앤드 홀드부;
    상기 샘플링 페이즈에서 상기 양의 입력 전압을 상기 제2정 커패시턴스부로 전달하는 제3정 샘플 앤드 홀드부;
    상기 샘플링 페이즈에서 상기 음의 입력 전압을 상기 제2 Y형 연결된 세 개의 커패시터들 중 제1부 커패시터로 전달하는 제1부 샘플 앤드 홀드부;
    상기 증폭 페이즈에서 상기 제1부 커패시터를 상기 제2 출력 단자로 연결하는 제2부 샘플 앤드 홀드부; 및
    상기 샘플링 페이즈에서 상기 음의 입력 전압을 상기 제2부 커패시턴스부로 전달하는 제3부 샘플 앤드 홀드부
    를 더 포함하는 차동 모드 멀티플라잉 디지털-아날로그 컨버터.
  9. 제8항에 있어서,
    상기 제1정 샘플 앤드 홀드부, 상기 제2정 샘플 앤드 홀드부, 상기 제3정 샘플 앤드 홀드부, 상기 제1부 샘플 앤드 홀드부, 상기 제2부 샘플 앤드 홀드부 및 상기 제3부 샘플 앤드 홀드부 중 적어도 하나는 부트스트랩 스위치를 포함하는 차동 모드 멀티플라잉 디지털-아날로그 컨버터.
  10. 제8항에 있어서,
    상기 제2정 커패시터부 및 상기 제1 Y형 연결된 세 개의 커패시터들 중 상기 제1정 커패시터와 상이한 제2정 커패시터는 OP AMP의 포지티브 인풋에 연결되고,
    상기 제2부 커패시터부 및 상기 제2 Y형 연결된 세 개의 커패시터들 중 상기 제1부 커패시터와 상이한 제2부 커패시터는 OP AMP의 네거티브 인풋에 연결되는 차동 모드 멀티플라잉 디지털-아날로그 컨버터.
  11. 제7항에 있어서,
    상기 제1 레퍼런스 전압은 상기 양의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제1 디지털 값에 따라 결정되는 아날로그 전압 레벨이고,
    상기 제2 레퍼런스 전압은 상기 음의 입력 전압을 상기 차동 모드 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 제2 디지털 값에 따라 결정되는 아날로그 전압 레벨인 차동 모드 멀티플라잉 디지털-아날로그 컨버터.
  12. 제2 커패시터부에서 샘플링 페이즈의 입력 전압을 샘플하여 홀드하는 단계;
    상기 제2 커패시터부에서 증폭 페이즈의 상기 입력 전압에서 레퍼런스 전압을 감산한 전압 차이를 제1 커패시터부에 전달하는 단계;
    상기 제1 커패시터부에서 상기 샘플링 페이즈의 상기 입력 전압을 샘플하여 홀드하는 단계; 및
    상기 제1 커패시터부에서 상기 증폭 페이즈의 상기 입력 전압과 상기 레퍼런스 상기 전압 차이를 증폭기를 통해 증폭하여 출력 단자에 전달하는 단계
    를 포함하고,
    상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함하고, 상기 세 개의 커패시터는 제1 공통 노드(VX)를 통해 서로 연결되고, 상기 세 개의 커패시터 중에서 특정 커패시터는 상기 제2 커패시터부와 연결되며, 상기 특정 커패시터, 상기 제2 커패시터부, 및 상기 증폭기의 인풋은 제2 공통 노드를 통해 서로 연결되는 멀티플라잉 디지털-아날로그 변환 방법.
  13. 제12항에 있어서,
    제1 샘플 앤드 홀드부에서 상기 샘플링 페이즈의 상기 입력 전압을 상기 Y형 연결된 세 개의 커패시터들 중 제1 커패시터로 전달하는 단계; 및
    제2 샘플 앤드 홀드부에서 상기 증폭 페이즈의 상기 제1 커패시터를 상기 출력 단자로 연결하고, 제3 샘플 앤드 홀드부에서 상기 샘플링 페이즈의 상기 입력 전압을 상기 제2 커패시턴스부로 전달하는 단계
    를 더 포함하는 멀티플라잉 디지털-아날로그 변환 방법.
  14. 제13항에 있어서,
    상기 제2 커패시터부 및 상기 Y형 연결된 세 개의 커패시터들 중 상기 제1 커패시터와 상이한 제2 커패시터는 OP AMP의 네거티브 인풋에 연결되고, 상기 OP AMP의 포지티브 인풋은 그라운드 되는 멀티플라잉 디지털-아날로그 변환 방법.
  15. 제12항에 있어서,
    상기 입력 전압을 상기 멀티플라잉 디지털-아날로그 컨버터 이전 단계에서 측정한 이전 단계의 디지털 값에 따라 상기 레퍼런스 전압을 결정하는 단계를 더 포함하는 멀티플라잉 디지털-아날로그 변환 방법.
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