JP2016225840A - 増幅回路、ad変換器、無線通信装置、及びセンサシステム - Google Patents
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Abstract
【課題】高精度かつ低消費電力な増幅回路、並びにこの増幅回路を備えたAD変換器、無線通信装置、及びセンサシステムを提供する。
【解決手段】一実施形態に係る増幅回路は、サンプリング回路と、量子化器と、DA変換器と、帰還容量と、を備える。サンプリング回路は、入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備える。量子化器は、サンプリング回路の出力電圧を量子化する。DA変換器は、量子化器の量子化結果に応じたアナログ信号を出力する。帰還容量は、アナログ信号をサンプリング回路の出力電圧に帰還する。
【選択図】図1
【解決手段】一実施形態に係る増幅回路は、サンプリング回路と、量子化器と、DA変換器と、帰還容量と、を備える。サンプリング回路は、入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備える。量子化器は、サンプリング回路の出力電圧を量子化する。DA変換器は、量子化器の量子化結果に応じたアナログ信号を出力する。帰還容量は、アナログ信号をサンプリング回路の出力電圧に帰還する。
【選択図】図1
Description
本発明の実施形態は、増幅回路、AD変換器、無線通信装置、及びセンサシステムに関する。
従来、アナログ信号を所定の利得で増幅する増幅回路として、オペアンプを備えたスイッチトキャパシタ回路が知られている。このような増幅回路では、オペアンプの利得が大きいほど、仮想接地電圧が理想値に近くなり、増幅精度が向上する。しかしながら、近年、CMOSの微細化が進んでおり、高利得なオペアンプの設計が困難になっている。このため、上記従来の増幅回路では、増幅誤差が大きくなるという問題がある。
また、オペアンプの代わりに、比較器を備えた増幅回路も提案されている。しかしながら、この増幅回路では、比較器の有限遅延に応じた増幅誤差が発生する。そして、増幅誤差を小さくするためには、消費電力を大幅に増やす必要がある、という問題があった。
Soon-Kyun Shin, Yong-Sang You, Seung-Hoon Lee, Kyoung-Ho Moon, Jae-Whui Kim, Lane Brooks, and Hae-Seung Lee, "A Fully-Differential Zero-Crossing-Based 1.2V 10b 26MS/s Pipelined ADC in 65nm CMOS," IEEE VLSI Circuits Symp., 2008.
A. M. A. Ali, et al, "A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration," IEEE JSSC, Vol.45, No.12, 2012.
高精度かつ低消費電力な増幅回路、並びにこの増幅回路を備えたAD変換器、無線通信装置、及びセンサシステムを提供する。
一実施形態に係る増幅回路は、サンプリング回路と、量子化器と、DA変換器と、帰還容量と、を備える。サンプリング回路は、入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備える。量子化器は、サンプリング回路の出力電圧を量子化する。DA変換器は、量子化器の量子化結果に応じたアナログ信号を出力する。帰還容量は、アナログ信号をサンプリング回路の出力電圧に帰還する。
まず、従来の増幅回路について、図1〜図6を参照して説明する。
図1は、オペアンプを備えた従来の増幅回路の一例を示す図である。図1に示すように、この増幅回路は、サンプリング回路と、オペアンプと、帰還容量CFと、リセットスイッチP1と、を備える。サンプリング回路は、2つのスイッチP1と、スイッチP2と、サンプリング容量CSと、を備えるスイッチトキャパシタ回路により構成される。
図1の増幅回路は、サンプリングフェイズにおいて、スイッチP1がオンになり、スイッチP2がオフになる。これにより、サンプリング容量CSに入力電圧Vinがサンプリングされる。
そして、増幅フェイズにおいて、スイッチP1がオフになり、スイッチP2がオンになる。これにより、サンプリング容量CSに充電された電荷が帰還容量CFに転送される。オペアンプの利得が無限大の場合、仮想接地電圧VXが0(=Vcm)となり、サンプリング容量CSに充電された全ての電荷が帰還容量CFに転送される。このとき、出力電圧Voutは、以下の式で表される。
式(1)において、CSはサンプリング容量CSの容量値、CFは帰還容量CFの容量値である。式(1)からわかるように、増幅回路の増幅率は、CS,CFにより設定できる。
しかしながら、実際のオペアンプの利得は有限であるため、仮想接地電圧VXは0にならない。オペアンプの利得をAとすると、実際の出力電圧Voutは、以下の式で表される。
式(2)からわかるように、出力電圧Voutには、理想値(Vin×CS/CF)に対して、1/(1+A)倍の誤差が発生する。図2は、図1の増幅回路の増幅フェイズにおける仮想接地電圧VX及び出力電圧Voutを示す図である。図2に示すように、仮想接地電圧VXには、有限の利得Aに伴い、接地電圧Vcmに対して|Vout/A|だけ誤差が発生する。
従来は、利得が10000程度のオペアンプを設計できたため、出力電圧Voutの誤差は十分に小さかった。しかしながら、CMOSの微細化に伴い、オペアンプの利得が100程度しか得られなくなったため、出力電圧Voutの誤差が無視できなくなってきた。
そこで、出力電圧Voutの誤差を小さくするために、図3に示す増幅回路が提案されている。図3の増幅回路は、仮想接地電圧VXをAD変換するAD変換器(ADC)と、AD変換値に応じてオペアンプのパラメータを制御する論理回路と、を更に備える。
この増幅回路では、図4に示すように、仮想接地電圧VXが0に近づくようにオペアンプのパラメータを最適化することで、オペアンプの利得を等価的に大きくし、出力電圧Voutの誤差を小さくすることができる。しかしながら、CMOSの微細化に伴い、CMOSを構成するトランジスタデバイスの性能が低下しているため、最適化可能なパラメータの範囲には限度がある。
図5は、比較器(ゼロクロス検知器)を備えた従来の増幅回路の一例を示す図である。図5に示すように、この増幅回路は、サンプリング回路と、比較器と、電流源と、帰還容量CFと、リセットスイッチP1と、負荷容量CLと、を備える。サンプリング回路は、2つのスイッチP1と、スイッチP2と、サンプリング容量CSと、を備えるスイッチトキャパシタ回路により構成される。
図5の増幅回路は、サンプリングフェイズにおいて、スイッチP1がオンになり、スイッチP2がオフになる。これにより、サンプリング容量CSに入力電圧Vinがサンプリングされる。
そして、増幅フェイズにおいて、スイッチP1がオフになり、スイッチP2がオンになる。これにより、比較器が、仮想接地電圧VXが0になるまで電流源をオンにし、帰還容量CF及び負荷容量CLを充電させる。
図5の増幅回路では、比較器の遅延時間が0であり、仮想接地電圧VXが0になった瞬間に電流源がオフになる場合、誤差のない理想的な増幅が可能となる。しかしながら、実際の比較器の遅延時間は有限であるため、遅延時間の分だけ帰還容量CF及び負荷容量CLが余計に充電され、出力電圧Voutがオーバーシュートする。
図6は、図5の増幅回路の増幅フェイズにおける仮想接地電圧VX及び出力電圧Voutを示す図である。図6に示すように、この増幅回路では、遅延時間TDに応じたオーバーシュート電圧VOSが発生する。ここで、比較器の遅延時間をTDとすると、オーバーシュート電圧VOSは、以下の式で表される。
式(3)において、IDは電流源が供給する電流値、CSumは直列容量の容量値(CF×CL/(CF+CL))である。仮想接地電圧VXは、出力電圧Voutを帰還容量CF及び負荷容量CLで分圧した電圧であるから、出力電圧Voutに発生する誤差は、オーバーシュート電圧VOSに比例する。したがって、出力電圧Voutの誤差を小さくするためには、オーバーシュート電圧VOSを小さくすればよい。
式(3)からわかるように、オーバーシュート電圧VOSを小さするためには、電流値IDを小さくするか、遅延時間TDを短くするか、容量値CSumを大きくすればよい。しかしながら、電流値IDを小さくすると、帰還容量CF及び負荷容量CLの充電に時間がかかり、増幅フェイズに要する時間が長くなるという問題がある。また、遅延時間TDを短くしたり、容量値CSumを大きくしたりすると、増幅回路の消費電力が増大するという問題がある。
そこで、ID、TD、CSumを変化させずに、出力電圧Voutの誤差を小さくする方法として、遅延時間TDの分だけ帰還容量CF及び負荷容量CLから電荷を引き抜く、という方法が提案されている。これは、遅延時間TDの間、帰還容量CF及び負荷容量CLに電流値−IDの電流を供給することにより可能である。
遅延時間TD及び電流値−IDが精度よく再現された場合、上記の方法により出力電圧Voutの誤差を小さくし、増幅精度を向上させることができる。しかしながら、遅延時間TDや電流値−IDを精度よく再現することは一般に困難である。
また、帰還容量CF及び負荷容量CLから引き抜く電荷量を予測する方法も提案されているが、環境変動に応じた誤差の変化(例えば、温度変化に応じた遅延時間TDの変化)まで予測することは困難である。
以下、本発明の実施形態について図面を参照して説明する。
(第1実施形態)
第1実施形態に係る増幅回路について、図7〜図15を参照して説明する。本実施形態に係る増幅回路は、入力端子Tinから入力電圧Vinを入力され、入力電圧Vinを所定の増幅率で増幅し、出力端子Toutから出力電圧Voutとして出力する。増幅回路は、入力電圧Vinをサンプリングするサンプリングフェイズと、サンプリングした入力電圧Vinを増幅する増幅フェイズと、の2つの動作フェイズを有する。
第1実施形態に係る増幅回路について、図7〜図15を参照して説明する。本実施形態に係る増幅回路は、入力端子Tinから入力電圧Vinを入力され、入力電圧Vinを所定の増幅率で増幅し、出力端子Toutから出力電圧Voutとして出力する。増幅回路は、入力電圧Vinをサンプリングするサンプリングフェイズと、サンプリングした入力電圧Vinを増幅する増幅フェイズと、の2つの動作フェイズを有する。
図7は、本実施形態に係る増幅回路の一例を示す図である。図7に示すように、この増幅回路は、入力端子Tinと、出力端子Toutと、サンプリング回路1と、量子化器2と、デジタル演算回路3と、DA変換器(DAC)4と、帰還容量CFと、リセットスイッチSWRと、を備える。
サンプリング回路1は、入力端子が増幅回路の入力端子Tinに接続され、出力端子がノードN1に接続されている。ノードN1とは、量子化器2と、帰還容量CFと、の接続点である。すなわち、サンプリング回路1は、入力端子他Tinと、量子化器2と、の間に接続される。サンプリング回路1は、入力電圧Vinを入力され、出力電圧VXを出力する。
図8は、サンプリング回路1の一例を示す図である。図8のサンプリング回路1は、スイッチSW1〜SW3と、サンプリング容量CSと、を備えるスイッチトキャパシタ回路である。
スイッチSW1は、一端が入力端子Tinに接続され、他端がノードN2に接続される。ノードN2は、スイッチSW1,SW2と、サンプリング容量CSと、の接続点である。スイッチSW1の一端が、サンプリング回路1の入力端子となる。
スイッチSW2は、一端がノードN2に接続され、他端が接地される。接地電圧は、Vcm(=0)であるものとする。
スイッチSW3は、一端がノードN1に接続され、他端が接地される。サンプリング容量CSは、一端がノードN2に接続され、他端がノードN1に接続される。スイッチSW3と、サンプリング容量CSと、の接続点が、サンプリング回路1の出力端子となる。
図8のサンプリング回路1は、サンプリングフェイズにおいて、スイッチSW1,SW3がオンになり、スイッチSW2がオフになる。これにより、サンプリング容量CSに入力電圧Vinがサンプリングされる。このとき、出力電圧VXは、0である。
また、図8のサンプリング回路1は、増幅フェイズにおいて、スイッチSW1,SW3がオフになり、スイッチSW2がオンになる。これにより、出力電圧VXは、−Vinとなる。
なお、サンプリング回路1は、図8の構成に限られない。サンプリング回路1は、例えば、並列に接続された複数の図8のスイッチトキャパシタ回路により構成されてもよい。また、サンプリング回路1は、帰還容量CFにもサンプリングするフリップアラウンド型のサンプリングを行なってもよい。
量子化器2は、サンプリング回路1と、デジタル演算回路3と、の間に接続される。量子化器2は、サンプリング回路1の出力電圧VXを入力され、入力された出力電圧VXをNビットに量子化する。量子化器2は、量子化結果として、デジタルコードDを出力する。デジタルコードDは、出力電圧VXのレベルに応じたNビットのデジタル値である。量子化器2の量子化誤差をE1とすると、D=VX+E1(VX)となる。量子化器2は、比較器やADCにより構成される。量子化誤差E1は、VXの関数となるが、Nが十分に大きい場合は、一様分布関数に近似できる。
図9は、量子化器2の一例を示す図である。図9の量子化器2は、Nビットのフラッシュ型ADCであり、並列に接続された2N個の比較器により構成される。各比較器は、出力電圧VXと、各ビットに対応する基準電圧と、を入力され、比較結果に応じて0又は1を出力する。Nが十分に大きい場合、図9の量子化器2の量子化誤差E1は、+VLSBから−VLSBまでに一様分布する。このとき、VLSBは、以下の式で表される。
式(4)において、Vrangeは、量子化器2の入力レンジである。量子化器2としてフラッシュ型ADCを用いた場合、増幅回路の増幅フェイズを短くし、増幅回路を高速化することができる。
なお、量子化器2は、フラッシュ型ADCに限られず、パイプライン型ADCであってもよいし、逐次比較型ADCであってもよいし、デルタシグマ型ADCであってもよい。
デジタル演算回路3は、量子化器2と、DAC4と、の間に接続される。デジタル演算回路3は、量子化器3が出力したデジタルコードDを入力され、入力されたデジタルコードDを−K倍して出力する。すなわち、デジタル演算回路3は、デジタルコード(−K×D)を出力する。係数Kは、サンプリング容量CSの容量値CSと、帰還容量CFの容量値CFと、に応じて設定される。係数Kの設定方法については後述する。
DAC4は、入力端子がデジタル演算回路3の出力端子に接続され、出力端子がノードN3に接続される。ノードN3とは、増幅回路の出力端子Toutと、帰還容量CFと、の接続点である。すなわち、DAC4は、デジタル演算回路3と、出力端子Toutと、の間に接続される。DAC4は、デジタル演算回路3が出力したデジタルコード(−K×D)を入力され、入力されたデジタルコードをDA変換したアナログ信号を出力する。
図10は、DAC4の一例を示す図である。図10のDAC4は、Nビットの容量DAC(DCC:Digital-Charge Converter)であり、入力されたデジタルコードに応じた電荷を出力する。このDAC4は、図10に示すように、デジタルコードの各ビット(D0,D1,・・・)を入力される並列に接続されたN個のバッファと、各バッファと直列に接続されたN個の容量素子(C,2C,・・・)と、を備える。図10のDAC4が出力する電荷QINJは、以下の式で表される。
式(5)において、Cは最小ビットに対応する容量素子の容量値、DnはデジタルコードDのnビット目の値(0又は1)、Vrefはバッファの駆動電圧である。図10のDAC4が出力した電荷QINJは、帰還容量CFに充電される。これにより、Vout=QINJ/CFとなる。
なお、DAC4として図10の容量DACを使用する場合、バッファとして、スリーステートバッファを使用したり、サンプルフェイズ中に中間コード(例えば、100・・・や、011・・・)を出力させたりすることにより、DAC4に正負両方の電荷を出力させることができる。
また、DAC4は、容量DACに限られず、R−2R抵抗DACやラダーDACであってもよい。ただし、DAC4として、R−2R抵抗DACやラダーDACを使用する場合、出力インピーダンスをハイインピーダンスに変換するために、図11に示すように、DAC4と出力端子Toutとの間に容量素子を接続するのが好ましい。
帰還容量CFは、サンプリング回路1の出力端子(ノードN1)と、出力端子Toutと、の間に接続される。帰還容量CFは、量子化器2の入力端子と、出力端子Toutと、の間を接続する帰還回路を形成する。帰還容量CFは、増幅フェイズにおいて、DAC4が出力したアナログ信号を、サンプリング回路1の出力電圧VXに帰還する。
リセットスイッチSWRは、一端を出力端子Toutに接続され、他端を接地される。リセットスイッチSWRは、サンプリングフェイズにおいてオンになり、増幅フェイズにおいてオフになる。リセットスイッチSWRがオンになることにより、帰還容量CFに充電された電荷がリセットされる。
以下、本実施形態に係る増幅回路の動作について、図12〜図15を参照して説明する。図12はサンプリングフェイズにおける増幅回路を示す図である。図13は増幅フェイズにおける増幅回路を示す図である。図12及び図13では、量子化器2、デジタル演算回路3、及びDAC4が省略されている。また、図14は、増幅フェイズにおける出力電圧Voutを示す図である。以下では、増幅回路は、図8のサンプリング回路1と、図10のDAC4と、を備えるものとする。
サンプリングフェイズにおいて、図12に示すように、スイッチSW1,SW3及びリセットスイッチSWRがオンになり、スイッチSW2がオフになる。これにより、サンプリング容量CSには、入力電圧Vinがサンプリングされ、入力電圧Vinに応じた電荷QCSが充電される。電荷QCSは、以下の式で表される。
このとき、スイッチSW3がオンになっているため、出力電圧VXは0である(VX=0)。また、リセットスイッチSWRがオンになっているため、帰還容量CFはショートされ、電荷QCFは0となる(QCF=0)。
増幅フェイズになると、図13に示すように、スイッチSW1,SW3及びリセットスイッチSWRがオフになり、スイッチSW2がオンになる。増幅フェイズになった直後、サンプリング容量CSには、式(6)で表される電荷QCSが充電されている。したがって、電荷保存則より、出力電圧VXは、以下のようになる。
また、このとき、出力端子Toutは開放端であるため、出力電圧Vout1は、出力電圧VXと等しくなる。
量子化器2は、式(7)で表される出力電圧VXを量子化し、デジタルコードDを出力する。D=VX−E1であるから、デジタルコードDは以下の式で表される。
デジタル演算回路3は、式(9)で表されるデジタルコードDを入力されると、−K倍して出力する。すなわち、デジタル演算回路3は、デジタルコード(−K×D)を出力する。ここで、係数Kは、出力電圧VXを0に近づけるためのVoutの遷移量を示す係数である。係数Kは、以下の式で表される。
式(10)のK1は、容量値CS,CFによって決まる帰還係数である。この帰還係数K1は、容量値CS,CFによって容易に設計可能である。帰還係数K1は、一般に、環境ばらつきによって不変であるように設計されるため、固定値である。
また、式(11)の係数Kは、式(10)の帰還係数K1を、出力端子Toutからみた増幅回路の容量値Coutにより補正した係数である。容量値Coutは、直列容量の容量値であるから、CS×CF/(CS+CF)となる。式(11)の補正は、DAC4が出力した電荷QINJが、サンプリング容量CS及び帰還容量CFで再分配されるために必要となる。
DAC4は、デジタル演算回路3から入力されたデジタルコードに応じた電荷QINJを出力する。電荷QINJは、以下の式で表される。
DAC4が出力した電荷QINJは、帰還容量CFに充電され、サンプリング容量CS及び帰還容量CFの間で再分配される。結果として、充電後の出力電圧Vout2は、以下の式で表される。
式(13)からわかるように、増幅後の出力電圧Voutは、入力電圧VinをCS/CF倍に増幅した電圧に、量子化誤差(E1×(1+CS/CF))が加わった電圧となる。したがって、増幅フェイズにおいて、出力電圧Voutは、図14に示すように、Vout1からVout2に遷移する。結果として、入力電圧Vinは、式(13)で表される出力電圧Voutに増幅される。増幅回路の増幅率は、CS/CFである。また、このとき、出力電圧VXは、容量分圧により以下のようになる。
以上説明した通り、本実施形態に係る増幅回路は、出力電圧VXを量子化し、得られたデジタルコードに応じた電荷QINJを帰還容量CFに充電することにより、出力電圧VXを0に近づける。これにより、出力電圧Voutを理想値(入力電圧Vinを所定の増幅率で増幅した電圧)に近づける。
本実施形態によれば、式(13)からわかるように、量子化器2による量子化の精度を高める(量子化誤差E1を小さくする)ことにより、増幅精度を向上させることができる。すなわち、本実施形態に係る増幅回路の増幅精度が、従来の増幅回路とは異なり、オペアンプや比較器の性能に依存しない。したがって、オペアンプや比較器の性能を高めるための大きな消費電力が不要となり、増幅回路を低消費電力化できる。
また、本実施形態に係る増幅回路は、増幅フェイズの度に出力電圧VXを量子化するため、環境変動に影響されずに増幅可能である。したがって、本実施形態によれば、環境変動に応じて増幅精度が変化する従来の増幅回路に比べて、増幅精度を向上させることができる。
なお、以上の説明では、増幅回路は、単相構成であったが、差動構成であってもよい。また、以上では、増幅回路に負荷容量(寄生容量)が存在しない理想的な場合について説明したが、増幅回路には、有限の負荷容量を有してもよい。
そこで、増幅回路が、図15に示す負荷容量CLを有する場合について説明する。図15において、負荷容量CLは、出力端子Toutと接地線との間に接続されている。負荷容量CLの容量値はCLであるものとする。
本実施形態に係る増幅回路では、増幅フェイズになると、サンプリング容量CSに充電された電荷QCSが、ノードN1から見た容量CVXに分配される。負荷容量CLがない場合、CVX=CSとなる。しかしながら、図15のように負荷容量CLが存在する場合、CVXは以下のようになる。
したがって、図15の増幅回路では、増幅フェイズの開始時における出力電圧VXは、以下のようになる。
式(7)及び式(16)からわかるように、負荷容量CLの有無によって、出力電圧VXの電圧値が変化する。同様に、出力端子Toutから見た容量値Coutも、Cout=CS×CF/(CS+CF)+CLとなり、負荷容量CLの有無によって変化する。
このように、増幅回路に含まれる負荷容量CLに応じて、出力電圧VXや容量値Coutが変化する。そこで、増幅回路は、キャリブレーション処理により、係数Kを較正されるのが好ましい。
(第2実施形態)
第2実施形態に係る増幅回路について、図16〜図19を参照して説明する。本実施形態に係る増幅回路は、逐次比較型ADC(SAR−ADC)により、増幅動作を実現する。
第2実施形態に係る増幅回路について、図16〜図19を参照して説明する。本実施形態に係る増幅回路は、逐次比較型ADC(SAR−ADC)により、増幅動作を実現する。
図16は、本実施形態に係る増幅回路の一例を示す図である。図16に示すように、この増幅回路は、サンプリング回路1と、量子化器2と、DAC4と、帰還容量CFと、リセットスイッチSWRと、を備え、第1実施形態に係る増幅回路とは異なり、デジタル演算回路3を備えない。図16において、サンプリング回路1は、図8のスイッチトキャパシタ回路であるが、これに限られない。
本実施形態において、量子化器2は、SAR−ADCである。量子化器2は、増幅フェイズにおいて、1ビットの量子化を複数サイクル実行して、デジタルコードDを生成する。図16に示すように、量子化器2は、比較器21と、論理回路22と、を備える。
比較器21(第1の比較器)は、一方の入力端子をサンプリング回路1の出力端子(ノードN1)に接続され、出力電圧VXを入力される。また、比較器21は、他方の入力端子を接地され、接地電圧Vcm(=0)を入力される。比較器21は、VXと0とを比較し、比較結果に応じたデジタル値(0又は1)を出力する。比較器21は、1ビットの量子化器として動作する。
論理回路22は、比較器21を制御する制御回路である。論理回路22は、増幅フェイズにおいて、比較器21にVXと0との比較を複数サイクル実行させ、各サイクルで得られたデジタル値により、デジタルコードDを生成し、DAC4に入力する。すなわち、論理回路22が比較器21を制御することにより、SAR−ADCの逐次比較動作が実現される。
次に、本実施形態に係る増幅回路の動作について、図17〜図19を参照して説明する。以下では、DAC4は、容量DACであるものとするが、上述の通り、DAC4はこれに限られない。
本実施形態に係る増幅回路のサンプリングフェイズにおける動作は、第1実施形態と同様である。すなわち、スイッチSW1,SW3及びリセットスイッチSWRがオンになり、スイッチSW2がオフになる。これにより、サンプリング容量CSに、入力電圧Vinがサンプリングされ、電荷QCSが充電される。
増幅フェイズになると、スイッチSW1,SW3及びリセットスイッチSWRがオフになり、スイッチSW2がオンになる。これにより、出力電圧VXは、入力電圧Vinに応じた一定値となる。また、論理回路22が起動し、Nサイクルの逐次比較動作を実行する。
ここで、図17は、増幅フェイズにおける量子化器2の動作を示すフローチャートである。まず、増幅フェイズが開始し、論理回路22が起動すると、論理回路22が比較器21を起動する(ステップS1)。
次に、起動した比較器21が、VXと0とを比較し、比較結果に応じたデジタル値を出力する(ステップS2)。以下では、比較器21は、VXが0より大きい場合に1を出力し、VXが0より小さい場合に0を出力するものとする。
比較器21が出力した比較結果(デジタル値)は、論理回路22に格納される(ステップS3)。
論理回路22は、比較結果を格納すると、比較器21をリセットする(ステップS4)。すなわち、論理回路22は、比較器21による比較動作を終了させ、比較器を起動前の状態に戻す。
そして、論理回路22は、格納された比較結果に基づいて、DAC4に入力するデジタルコードDを更新する(ステップS5)。論理回路22は、VXが0に近づくように、デジタルコードDを更新する。具体的には、論理回路22は、比較結果として1を入力された場合、デジタルコードDが小さくなるように更新し、比較結果として0を入力された場合、デジタルコードDが大きくなるように更新する。
その後、論理回路22は、Nサイクルの逐次比較動作が終了したか判定する(ステップS6)。Nサイクルの逐次比較動作が終了した場合(ステップS6のYES)、増幅フェイズが終了し、再びサンプリングフェイズが始まる。一方、Nサイクルの逐次比較動作が終了していない場合(ステップS6のNO)、論理回路22は、逐次比較動作の次のサイクルを開始し、再び比較器21を起動させる(ステップS1)。
例えば、図18に示すように、増幅フェイズの開始時点で、出力電圧VXが0より大きい場合、図19に示すように、サイクル1(1サイクル目の逐次比較動作)において、比較器21は、1を出力する。そして、1を入力された論理回路22は、デジタルコードDを、小さくなるように更新する。
図19に示すように、増幅フェイズの開始時点のデジタルコードD(リセット値)が100・・・の場合、論理回路22は、1ビット目(MSB)に0変更し、2ビット目を1に変更する。これにより、デジタルコードDが、100・・・から010・・・に更新される。
デジタルコードDが更新されると、DAC4は、更新されたデジタルコードDに応じて電荷を出力する。DAC4は、デジタルコードDが小さくなるように更新されると、出力電圧Voutが小さくなるように電荷を出力する。すなわち、帰還容量CFから電荷を引き抜く。
これにより、図18に示すように、出力電圧Voutが小さくなる。これに伴い、出力電圧VXも小さくなる。その後、比較器21がリセットされ、サイクル1が終了する。
サイクル1が終了すると、サイクル2(2サイクル目の逐次比較動作)が開始される。図18に示すように、サイクル1により、VXが0より小さくなったため、サイクル2において、比較器21は、0を出力する。そして、0を入力された論理回路22は、デジタルコードDを、大きくなるように更新する。
サイクル1において、デジタルコードDは010・・・となったため、論理回路22は、3ビット目を1に0変更する。これにより、デジタルコードDが、010・・・から011・・・に更新される。
デジタルコードDが更新されると、DAC4は、更新されたデジタルコードDに応じて電荷を出力する。DAC4は、デジタルコードDが大きくなるように更新されると、出力電圧Voutが大きくなるように電荷を出力する。すなわち、帰還容量CFに充電する。
これにより、図18に示すように、出力電圧Voutが大きくなる。これに伴い、出力電圧VXも大きくなる。その後、比較器21がリセットされ、サイクル2が終了する。
以降、同様のサイクルが、Nサイクル目まで繰り返される。図18に示すように、逐次比較動作を繰り返す毎に、出力電圧VXは、0に近づいていき、量子化誤差E1が小さくなっている。これに伴い、出力電圧Voutが理想値に近づき、増幅回路の増幅精度が向上する。
以上説明した通り、本実施形態に係る増幅回路は、出力電圧VXをSAR−ADCにより量子化し、得られたデジタルコードに応じた電荷を帰還容量CFに充電することにより、出力電圧VXを0に近づける。これにより、出力電圧Voutを理想値(入力電圧Vinを所定の増幅率で増幅した電圧)に近づける。
第1実施形態に係る増幅回路では、増幅精度を向上させるためには、高精度な量子化器2が必要であった。また、増幅回路に含まれる負荷容量CLなどに対応するために、キャリブレーション処理による係数Kを較正する必要であった。
これに対して、本実施形態に係る増幅回路では、比較器21により量子化器2を形成できるため、量子化器2の構成を単純化できる。また、本実施形態では、DAC4に単調性がある場合、VXが自動的に0に収束していくため、キャリブレーション処理が不要である。
本実施形態に係る増幅回路では、増幅精度を向上させるためには、逐次比較動作のサイクル数Nを多くする必要がある。サイクル数Nが多いほど、増幅フェイズの時間が長くなる。しかしながら、近年のCMOSの微細化に伴い、逐次比較動作は高速化しているため、サイクル数Nを増やして増幅精度を向上させても、増幅回路の動作速度の低下を抑制することができる。
なお、以上の説明では、比較器21の分解能は1ビットであってが、2ビット以上であってもよい。これにより、逐次比較動作のサイクル数を削減し、増幅回路の動作を高速化することができる。
また、論理回路22の動作(デジタル値の格納やデジタルコードDの更新)は、クロック同期で実行されてもよいし、非同期の連続時間で実行されてもよい。
さらに、逐次比較動作後の残差(出力電圧VX)を積分し、ノイズシェーピング処理を実行してもよい。これにより、量子化誤差E1を更に低減し、増幅精度を向上させることができる。
(第3実施形態)
第3実施形態に係る積分器について、図20を参照して説明する。本実施形態に係る積分器は、第1実施形態に係る増幅回路を備える。
第3実施形態に係る積分器について、図20を参照して説明する。本実施形態に係る積分器は、第1実施形態に係る増幅回路を備える。
図20は、本実施形態に係る積分器の一例を示す図である。図20に示すように、この積分器は、スイッチSW4,SW5を備え、リセットスイッチSWRを備えない。他の構成は、第1実施形態と同様である。
スイッチSW4(第1のスイッチ)は、サンプリング回路1と、帰還容量CFと、の間に接続される。スイッチSW4は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図20の例では、スイッチSW4は、サンプリング回路1と、ノードN1と、の間に接続されているが、ノードN1と、帰還容量CFと、の間に接続されてもよい。
スイッチSW5(第2のスイッチ)は、DAC4と、帰還容量CFと、の間に接続される。スイッチSW5は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図20の例では、スイッチSW5は、DAC4と、ノードN3と、の間に接続されているが、ノードN3と、帰還容量CFと、の間に接続されてもよい。
この積分器では、サンプリングフェイズにおいて、スイッチSW4,SW5がオフになり、帰還容量CFがフロート状態となる。これにより、帰還容量CFに蓄積された電荷が保持されるため、積分動作が可能となる。
本実施形態によれば、第1実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマADCに適用することができる。
(第4実施形態)
第4実施形態に係る積分器ついて、図21〜図24を参照して説明する。本実施形態に係る積分器は、第2実施形態に係る増幅回路を備える。
第4実施形態に係る積分器ついて、図21〜図24を参照して説明する。本実施形態に係る積分器は、第2実施形態に係る増幅回路を備える。
図21は、本実施形態に係る積分器の一例を示す図である。図21に示すように、この積分器は、スイッチSW4,SW5を備え、リセットスイッチSWRを備えない。他の構成は、第2実施形態と同様である。
スイッチSW4は、サンプリング回路1と、帰還容量CFと、の間に接続される。スイッチSW4は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図20の例では、スイッチSW4は、サンプリング回路1と、ノードN1と、の間に接続されているが、ノードN1と、帰還容量CFと、の間に接続されてもよい。
スイッチSW5は、DAC4と、帰還容量CFと、の間に接続される。スイッチSW5は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図20の例では、スイッチSW5は、DAC4と、ノードN3と、の間に接続されているが、ノードN3と、帰還容量CFと、の間に接続されてもよい。
この積分器では、サンプリングフェイズにおいて、スイッチSW4,SW5がオフになり、帰還容量CFがフロート状態となる。これにより、帰還容量CFに蓄積された電荷が保持され、積分動作が可能となる。
本実施形態によれば、第2実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマADCに適用することができる。
なお、本実施形態に係る積分器の後段に、次のステージのためのサンプリング回路1を接続する場合には、図22に示すように、スイッチSW5を、後段のサンプリング回路1のスイッチとして併用するのが好ましい。このような構成により、スイッチ数を減らし、回路面積を小さくすることができる。これは、第3実施形態に係る積分器の後段にサンプリング回路1を接続する場合も同様である。
また、DAC4が容量DACの場合、図22のDAC4の容量素子と、後段のサンプリング回路1のサンプリング容量CSと、が併用されてもよい。図23は、DAC4の容量素子と、後段のサンプリング容量CSと、が併用された増幅回路の一例を示す図である。
図23の増幅回路の後段のサンプリング容量CSは、サンプリングフェイズにおいて、後段のサンプリング回路1のサンプリング容量として動作し、増幅フェイズにおいて、DAC4の容量素子として動作する。このような構成により、容量素子の数を減らし、回路面積を小さくすることができる。これは、第3実施形態に係る積分器の後段にサンプリング回路1を接続する場合も同様である。
なお、図23の例では、DAC4の容量素子は1つしか示されていないが、実際には、図24に示すように、複数の容量素子CS1,CS2,・・・が並列に接続されている。接続する容量素子の数は、DAC4に要求される精度に応じて決定すればよい。
(第5実施形態)
第5実施形態に係る増幅回路について、図25〜図27を参照して説明する。図25は、本実施形態に係る増幅器の一例を示す図である。図25に示すように、この増幅回路は、第1実施形態に係る増幅回路に増幅器5を追加したものである。
第5実施形態に係る増幅回路について、図25〜図27を参照して説明する。図25は、本実施形態に係る増幅器の一例を示す図である。図25に示すように、この増幅回路は、第1実施形態に係る増幅回路に増幅器5を追加したものである。
増幅器5は、一方の入力端子がノードN1に接続され、他方の入力端子が接地され、出力端子がノードN3に接続される。すなわち、増幅器5は、サンプリング回路1と、出力端子Toutと、の間に接続される。増幅器5は、増幅フェイズにおいて、サンプリング回路1の出力電圧VXを所定の利得で増幅して出力する。
増幅器5として、従来の増幅回路におけるオペアンプや比較器を用いることができる。増幅器5としてオペアンプを用いた場合、オペアンプの有限利得に起因した増幅誤差が発生する。また、増幅器5として比較器を用いた場合、比較器の有限の遅延時間に起因した増幅誤差が発生する。
次に、この増幅回路の動作について、図26及び図27を参照して説明する。この増幅回路のサンプリングフェイズの動作は、第1実施形態と同様である。ここで、図26は、本実施形態に係る増幅回路の増幅フェイズの動作を示すフローチャートである。
図26に示すように、この増幅回路は、増幅フェイズが開始されると、まず、増幅器5が増幅動作を実行する(ステップS7)。増幅器5の動作により、図27に示すように、サンプリング回路1の出力電圧VXが0に近づき、出力電圧Voutが理想値に近づく。しかしながら、増幅器5による増幅では、上記のような増幅誤差が発生する。サンプリング回路1の出力電圧VXに発生する増幅誤差を誤差電圧Verrorとすると、出力電圧Voutには、理想値に対してVerror×(CS+CF)/CFの増幅誤差が発生する。
増幅フェイズの開始から所定時間後、増幅器5は動作を終了し、量子化器2が動作を開始する。以降、増幅フェイズのうち、増幅器5の動作期間を第1増幅フェイズ、量子化器2の動作期間を第2増幅フェイズという。
第2増幅フェイズにおいて、量子化器2は、第1増幅フェイズの終了時の出力電圧VX、すなわち、誤差電圧Verrorを量子化する(ステップS8)。以降の増幅回路の動作は第1実施形態と同様である。すなわち、デジタル演算回路3が、量子化器2が出力したデジタルコートDを−K倍し(ステップS9)、DAC4が、−K×Dに応じた電荷QINJを出力する(ステップS10)。これにより、出力電圧VXが0に近づき、結果として、出力電圧Voutが理想値に近づき、増幅精度が向上する。
以上説明した通り、本実施形態に係る増幅回路は、第1増幅フェイズにおいて、増幅器5で粗い増幅を行った後、第2増幅フェイズにおいて、第1実施形態と同様の方法でサンプリング回路1の出力電圧VXを0に近づける。第1実施形態と同様の方法で増幅精度を向上させるため、低電力かつ高精度な増幅回路を実現できる。
また、量子化器2に要求される入力レンジを、第1実施形態に比べて大幅に狭くすることができるため、増幅回路の設計を容易にすることができる。
さらに、誤差電圧Verrorだけキャンセルすればよいため、第1実施形態に比べて、DAC4に要求されるアナログ信号のレベル(DAC4が出力する電荷量など)を大幅に低減できる。したがって、増幅回路の設計を容易にすることができる。
(第6実施形態)
第6実施形態に係る増幅回路について、図28を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、比較器により実現したものである。図28は、本実施形態に係る増幅回路の一例を示す図である。図28に示すように、この増幅回路の増幅器5は、比較器51と、電流源52と、を備える。他の構成は、第5実施形態と同様である。
第6実施形態に係る増幅回路について、図28を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、比較器により実現したものである。図28は、本実施形態に係る増幅回路の一例を示す図である。図28に示すように、この増幅回路の増幅器5は、比較器51と、電流源52と、を備える。他の構成は、第5実施形態と同様である。
比較器51(第2の比較器)は、一方の入力端子がノードN1に接続され、他方の入力端子が接地される。比較器51は、増幅フェイズにおいて、VXと0とを比較し、比較結果に応じたデジタル信号(0又は1)を出力する。
本実施形態において、比較器51の出力信号は、量子化器2に入力され、第1増幅フェイズと第2増幅フェイズとの切替えに利用される。増幅器5の増幅動作が終了すると、比較器51の出力信号は、1から0に変化する。そこで、量子化器2は、比較器51の出力信号が1から0(又は0から1)に変化すると、動作を開始する。
電流源52は、比較器51の出力信号に応じて定電流を供給する。電流源52が電流を供給することにより、帰還容量CFが充電され、増幅器5による増幅動作が実現される。
以上のような構成により、第5実施形態の増幅回路を実現することができる。本実施形態では、増幅器5の動作後、比較器51の遅延時間TDに応じた誤差電圧Verrorが発生する。この誤差電圧Verrorは、誤差電圧Verrorに応じたアナログ信号をDAC4が出力することによりキャンセルされる。したがって、入力電圧Vinを精度よく増幅することができる。
(第7実施形態)
第7実施形態に係る増幅回路について、図29〜図33を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、オペアンプにより実現したものである。図29は、本実施形態に係る増幅回路の一例を示す図である。図29に示すように、この増幅回路の増幅器5は、オペアンプ53と、スイッチSW6と、を備える。他の構成は、第5実施形態と同様である。
第7実施形態に係る増幅回路について、図29〜図33を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、オペアンプにより実現したものである。図29は、本実施形態に係る増幅回路の一例を示す図である。図29に示すように、この増幅回路の増幅器5は、オペアンプ53と、スイッチSW6と、を備える。他の構成は、第5実施形態と同様である。
オペアンプ53は、反転入力端子がノードN1に接続され、非反転入力端子が接地される。オペアンプ53は、第1増幅フェイズにおいて、VXと0との差を増幅する。オペアンプ53の動作により、サンプリング容量CSに充電された電荷QCSが帰還容量CFに転送される。
スイッチSW6(第3のスイッチ)は、第1増幅フェイズと第2増幅フェイズとを切替えるスイッチである。スイッチSW6は、第1増幅フェイズにおいてオンになり、オペアンプ53を動作させる。また、スイッチSW6は、第2増幅フェイズ及びサンプリングフェイズにおいてオフになり、オペアンプ53の出力を停止させる。スイッチSW6の開閉は、第1増幅フェイズ用のクロック2により制御される。図30の例では、スイッチSW6は、オペアンプ53の出力端子と、ノードN3と、の間に接続されている。
従来の増幅回路では、サンプリングフェイズと増幅フェイズとを切替えるために、サンプリングフェイズ用のクロックと、増幅フェイズ用のクロックと、の2つのクロックが増幅回路に入力されていた。
これは、第6実施形態でも同様である。第6実施形態では、サンプリングフェイズ用のクロックがオンの間がサンプリングフェイズであり、増幅フェイズ用のクロックがオンの間が増幅フェイズである。そして、増幅フェイズにおける、第1増幅フェイズと、第2増幅フェイズと、の切替えは、上述の通り、比較器51の出力信号により行われる。
これに対して、本実施形態では、図30に示すように、サンプリングフェイズ用のクロック1と、第1増幅フェイズ用のクロック2と、第2増幅フェイズ用のクロック3と、の3つのクロックが増幅回路に入力される。これは、オペアンプ53は、比較器51と異なり、出力信号から動作の終了を判定することが困難なためである。3つのクロックは、遅延同期ループ(DLL)などを用いて生成される。
以上のような構成により、第5実施形態の増幅回路を実現することができる。本実施形態では、増幅器5の動作後、オペアンプ53の有限利得に応じた誤差電圧Verrorが発生する。この誤差電圧Verrorは、誤差電圧Verrorに応じたアナログ信号をDAC4が出力することによりキャンセルされる。したがって、入力電圧Vinを精度よく増幅することができる。
図31は、本実施形態に係る増幅回路の変形例を示す図である。図31の例では、スイッチSW6は、オペアンプ53の電源を投入及び切断可能なように、オペアンプ53の電源線上に設けられている。このような構成により、第2増幅フェイズ及びサンプリングフェイズにおいて、オペアンプ53の電源を切断し、オペアンプ53の消費電力を低減することができる。なお、スイッチSW6は、オペアンプ53の動作を制御可能な任意の箇所に接続すればよいため、例えば、オペアンプ53と接地線との間に接続されてもよいし、オペアンプ53を駆動する電流源を開放可能なように接続されてもよい。
図32は、本実施形態に係る増幅回路の他の変形例を示す図である。図32の例では、増幅回路は、パルス生成器6を備える。他の構成は、図29と同様である。
パルス生成器6は、増幅フェイズ用のクロックを入力され、入力されたクロックから、第1増幅フェイズ用のクロック2を生成する。パルス生成器6が生成したクロック2がオンの間が第1増幅フェイズとなり、クロック2がオフになってからサンプリングフェイズ用のクロックがオンになるまでの間が第2増幅フェイズとなる。
図33は、パルス生成器6の一例を示す図である。図33のパルス生成器6は、ディレイセルと、アンドゲートと、を備える。ディレイセルは、入力された信号を所定時間遅延させて反転出力する。
パルス生成器6に入力される増幅フェイズ用クロックは、ディレイセル及びアンドゲートの一方の入力端子にそれぞれ入力される。また、ディレイセルの出力信号は、アンドゲートの他方の入力端子に入力される。これにより、パルス生成器6に増幅フェイズ用クロックが入力されると、アンドゲートの出力端子から、ディレイセルの遅延時間の時間幅を有するクロック2が出力される。
このように、ディレイセルを用いて第1増幅フェイズ及び第2増幅フェイズの切替えを行うことにより、遅延同期ループなどを用いて複数のクロックを生成した場合に比べて、増幅回路の消費電力を低減することができる。
(第8実施形態)
第8実施形態に係る増幅回路について、図34を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、リングアンプにより実現したものである。図34は、本実施形態に係る増幅回路の一例を示す図である。図34に示すように、この増幅回路の増幅器5は、リングアンプ54と、カウンター55と、を備える。他の構成は、第5実施形態と同様である。
第8実施形態に係る増幅回路について、図34を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路を、リングアンプにより実現したものである。図34は、本実施形態に係る増幅回路の一例を示す図である。図34に示すように、この増幅回路の増幅器5は、リングアンプ54と、カウンター55と、を備える。他の構成は、第5実施形態と同様である。
リングアンプ(リングオシレータ)54は、ノードN1とノードN3との間に接続される。リングアンプ54は、リング状に接続した複数のディレイセルにより構成され、所定の周波数で発振する。
カウンター55は、リングアンプ54の発振回数を数える。カウンター55は、発信回数が所定値になると、リングアンプ54の動作を停止させ、量子化器2の動作を開始させる。すなわち、本実施形態において、カウンター55は、第1増幅フェイズと第2増幅フェイズとを切替える制御回路として機能する。
以上のような構成により、第5実施形態の増幅回路を実現することができる。本実施形態では、増幅器5の動作後、リングアンプ54の有限利得に応じた誤差電圧Verrorが発生する。この誤差電圧Verrorは、誤差電圧Verrorに応じたアナログ信号をDAC4が出力することによりキャンセルされる。したがって、入力電圧Vinを精度よく増幅することができる。
なお、図34の例では、第1増幅フェイズと第2増幅フェイズとの切替えは、カウンター55が制御したが、第7実施形態と同様に、クロックにより制御されてもよい。この場合、増幅回路は、カウンター55を備えなくてもよい。
また、リングアンプ54の動作が安定であれば、カウンター55やクロックを用いずに、第1増幅フェイズが開始してから所定時間後に第2増幅フェイズを開始してもよい。
(第9実施形態)
第9実施形態に係る増幅回路について、図35〜図39を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路をSAR−ADCにより実現したものである。図35は、本実施形態に係る増幅器の一例を示す図である。図35に示すように、この増幅回路は、第2実施形態に係る増幅回路に増幅器5を追加したものである。増幅器5は、第5実施形態と同様である。
第9実施形態に係る増幅回路について、図35〜図39を参照して説明する。本実施形態に係る増幅回路は、第5実施形態に係る増幅回路をSAR−ADCにより実現したものである。図35は、本実施形態に係る増幅器の一例を示す図である。図35に示すように、この増幅回路は、第2実施形態に係る増幅回路に増幅器5を追加したものである。増幅器5は、第5実施形態と同様である。
この増幅回路の動作について、図36を参照して説明する。この増幅回路のサンプリングフェイズの動作は、第1実施形態と同様である。また、増幅フェイズは、第5実施形態と同様に、第1増幅フェイズと、第2増幅フェイズと、からなる。
第1増幅フェイズでは、増幅器5が動作し、出力電圧VXの粗い増幅を行う。これにより、図36に示すように、出力電圧VXには誤差電圧Verrorが発生し、出力電圧Voutには、理想値に対してVerror×(CS+CF)/CFの増幅誤差が発生する。
第2増幅フェイズでは、量子化器2(SAR−ADC)が逐次比較動作を実行する。これにより、出力電圧VXが0に近づき、出力電圧Voutが理想値に近づき、増幅精度が向上する。
以上説明した通り、本実施形態に係る増幅回路は、第1増幅フェイズにおいて、増幅器5で粗い増幅を行った後、第2増幅フェイズにおいて、第2実施形態と同様の方法で出力電圧VXを0に近づける。第2実施形態と同様の方法で増幅精度を向上させるため、低電力かつ高精度な増幅回路を実現できる。
また、量子化器2の比較器21に要求される入力レンジを、第1実施形態に比べて大幅に狭くすることができるため、増幅回路の設計を容易にすることができる。
さらに、誤差電圧Verrorだけキャンセルすればよいため、第2実施形態に比べて、DAC4に要求されるアナログ信号のレベル(DAC4が出力する電荷量など)を大幅に低減できる。したがって、増幅回路の設計を容易にすることができる。
なお、本実施形態に係る増幅回路の増幅器5は、図37に示すように、比較器51及び電流源52により形成されてもよい。図37の増幅回路は、SAR−ADCを用いて構成した第6実施形態に係る増幅回路に相当する。
また、本実施形態に係る増幅回路の増幅器5は、図38に示すように、オペアンプ53及びスイッチSW6により形成されてもよい。図38の増幅回路は、SAR−ADCを用いて構成した第7実施形態に係る増幅回路に相当する。
さらに、本実施形態に係る増幅回路の増幅器5は、図39に示すように、リングアンプ54及びカウンター55により形成されてもよい。図39の増幅回路は、SAR−ADCを用いて構成した第8実施形態に係る増幅回路に相当する。
(第10実施形態)
第10実施形態に係るADCについて、図40を参照して説明する。本実施形態に係るADCは、パイプライン型ADCであり、上記のいずれかの実施形態に係る増幅回路を備える。
第10実施形態に係るADCについて、図40を参照して説明する。本実施形態に係るADCは、パイプライン型ADCであり、上記のいずれかの実施形態に係る増幅回路を備える。
図40は、本実施形態に係るパイプライン型ADCの一例を示す図である。図40に示すように、このパイプライン型ADCは、縦続接続された複数のパイプラインステージ(Pipeline Stage)と、各パイプラインステージの出力信号をエンコードし、AD変換結果であるデジタルコードADCoutを出力するエンコーダ(Encoder)と、を備える。
各パイプラインステージは、サブADC(Sub ADC)と、サブDAC(Sub DAC)と、残差演算回路(減算器)と、増幅回路と、を備える。
サブADCは、パイプラインステージに入力されたアナログ信号をAD変換し、AD変換結果をエンコーダ及びサブDACに入力する。サブDACは、入力されたAD変換結果をDA変換し、アナログ信号を出力する。残差演算回路は、パイプラインステージに入力されたアナログ信号から、サブDACが出力したアナログ信号を減算し、残差信号を出力する。増幅回路は、残差演算回路が出力した残差信号を増幅し、次のパイプラインステージに入力する。
本実施形態に係るパイプライン型ADCは、残差信号を増幅する増幅回路として、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、パイプライン型ADCのAD変換精度を向上させると共に、低消費電力化することができる。
(第11実施形態)
第11実施形態に係るADCついて、図41を参照して説明する。本実施形態に係るADCは、デルタシグマ型ADCであり、上記のいずれかの実施形態に係る増幅回路を備える。
第11実施形態に係るADCついて、図41を参照して説明する。本実施形態に係るADCは、デルタシグマ型ADCであり、上記のいずれかの実施形態に係る増幅回路を備える。
図41は、本実施形態に係るデルタシグマ型ADCの一例を示す図である。図41に示すように、このデルタシグマ型ADCは、減算器と、積分器と、量子化器と、デシメーションフィルタと、を備える。
減算器は、入力されたアナログ信号から、量子化器の出力信号を減算し、差分信号を出力する。積分器は、減算器が出力した差分信号を積分する。量子化器は、積分器による積分値を量子化する。量子化器の出力信号は、入力されたアナログ信号のレベルに応じた密度を有するパルスとなる。デシメーションフィルタは、量子化器の出力信号から、高周波成分を取り除き、AD変換結果であるデジタルコードADCoutを出力する。
本実施形態に係るデルタシグマ型ADCは、差分信号を積分する積分器が、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、デルタシグマ型ADCのAD変換精度を向上させると共に、低消費電力化することができる。
なお、上記のいずれの実施形態に係る増幅回路も、第3実施形態及び第4実施形態と同様に、帰還容量CFをフロート状態にするためのスイッチSW4,SW5を追加することにより、積分器として使用することができる。
(第12実施形態)
第12実施形態に係る無線通信装置について、図42〜図45を参照して説明する。本実施形態に係る無線通信装置は、上記のいずれかの実施形態に係る増幅回路を備える。
第12実施形態に係る無線通信装置について、図42〜図45を参照して説明する。本実施形態に係る無線通信装置は、上記のいずれかの実施形態に係る増幅回路を備える。
図42は、本実施形態に係る無線通信装置のハードウェア構成を示す図である。このハードウェア構成は一例であり、ハードウェア構成は種々の変更が可能である。
図42に示すように、本実施形態に係る無線通信装置は、ベースバンド部111と、RF部121と、アンテナと、を備える。
ベースバンド部111は、制御回路112と、送信処理回路113と、受信処理回路114と、DA変換器115,116と、ADC117,118とを備える。RF部121とベースバンド部111は、まとめて1チップの集積回路(IC)として構成されてもよいし、別々のチップで構成されてもよい。
ベースバンド部111は、例えば、1チップのベースバンドLSI又はベースバンドICである。また、ベースバンド部111は、図42に破線で示すように、IC131と、IC132と、の2チップのICを備えてもよい。図42の例では、IC131は、DA変換器115と,116と、ADC117,118と、を備える。IC132は、制御回路112と、送信処理回路113と、受信処理回路114と、を備える。各ICに含まれる構成の分け方は、これに限られない。また、ベースバンド部111は、3つ以上のICにより構成されてもよい。
制御回路112は、他の端末(基地局を含む)との通信に関する処理を行う。具体的には、制御回路112は、データフレーム、制御フレーム及び管理フレームの3種類のMACフレームを扱い、MAC層において規定される各種の処理を実行する。また、制御回路112は、MAC層より上位層(例えば、TCP/IPやUDP/IP、さらにその上層のアプリケーション層など)の処理を実行してもよい。
送信処理回路113は、制御回路112からMACフレームを受け取る。送信処理回路113は、MACフレームへのプリアンブル及びPHYヘッダの追加や、MACフレームの符号化や変調を実行する。これにより、送信処理回路113は、MACフレームをPHYパケットに変換する。
DA変換器115,116は、送信処理回路113が出力したPHYパケットをDA変換する。図42の例では、DA変換器は2系統設けられ、並列処理しているが、DA変換器は1つでもよいし、アンテナの数だけ設けられる構成も可能である。
RF部121は、例えば、1チップのRFアナログICや高周波ICである。RF部121は、ベースバンド部111とまとめて1チップに構成されてもよいし、送信回路122を備えるICと、受信処理回路を備えるICと、の2チップにより構成されてもよい。RF部121は、送信回路122と、受信回路123と、を備える。
送信回路122は、DA変換器115,116によりDA変換されたPHYパケットにアナログ信号処理を行う。送信回路122が出力したアナログ信号が、アンテナを介して無線で送信される。送信回路122は、送信フィルタ、ミキサ、及びパワーアンプ(PA)などを備える。
送信フィルタは、DA変換器115,116によりDA変換されたPHYパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナに供給され、無線信号が送信される。
受信回路123は、アンテナで受信した信号にアナログ信号処理を行う。受信回路123が出力した信号は、ADC117,118に入力される。受信回路123は、LNA(低雑音増幅器)、ミキサ、及び受信フィルタなどを備える。
LNAは、アンテナで受信した信号を増幅する。ミキサは、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタは、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ADC117,118に入力される。
ADC117,118は、受信回路123からの入力信号をAD変換する。図42の例では、ADCは2系統設けられ、並列処理しているが、ADCは1つであってもよいし、ADCがアンテナの数だけ設けられる構成でもよい。
本実施形態において、ADC117,118は、上記のいずれかの実施形態に係る増幅回路を備える。ADC117,118は、例えば、第10実施形態に係るADCや、第11実施形態に係るADCであってもよい。このような構成により、無線通信装置を低消費電力化することができる。
受信処理回路114は、ADC117,118によりAD変換されたPHYパケットを受け取る。受信処理回路114は、PHYパケットの復調及び復号化や、PHYパケットからのプリアンブル及びPHYヘッダの除去などを行う。これにより、受信処理回路114は、PHYパケットをMACフレームに変換する。受信処理回路114による処理後のフレームは、制御回路112に入力される。
なお、図42の例では、DA変換器115,116及びADC117,118は、ベースバンド部111に配置されていたが、RF部121に配置されるように構成することも可能である。
図43及び図44は、それぞれ上記の無線通信装置を備えた無線通信端末を示す斜視図である。図43の無線通信端末は、ノートPC10であり、図44の無線通信端末は、移動体端末20である。ノートPC10及び移動体端末20は、それぞれ上記の無線通信装置11,21を搭載している。
なお、無線通信装置を搭載する無線通信端末は、ノートPCや移動体端末に限られない。無線通信装置は、例えば、TV、デジタルカメラ、ウェアラブルデバイス、タブレット、スマートフォン、ゲーム装置、ネットワークストレージ装置、モニタ、デジタルオーディオプレーヤ、Webカメラ、ビデオカメラ、プロジェクト、ナビゲーションシステム、外部アダプタ、内部アダプタ、セットトップボックス、ゲートウェイ、プリンタサーバ、モバイルアクセスポイント、ルータ、エンタープライズ/サービスプロバイダアクセスポイント、ポータブル装置、ハンドヘルド装置等にも搭載可能である。
また、無線通信装置は、メモリーカードにも搭載可能である。図45は、上記の無線通信装置を搭載したメモリーカード30を示す平面図である。メモリーカード30は、無線通信装置31と、メモリーカード本体32と、を備える。メモリーカード30は、外部の装置(無線通信端末や基地局)との無線通信のために、無線通信装置31を利用する。なお、図45では、メモリーカード30内の他の要素(例えばメモリ等)は省略されている。
(第13実施形態)
第13実施形態に係るセンサシステムについて、図46を参照して説明する。本実施形態に係るセンサシステムは、上記のいずれかの実施形態に係る増幅回路を備える。
第13実施形態に係るセンサシステムについて、図46を参照して説明する。本実施形態に係るセンサシステムは、上記のいずれかの実施形態に係る増幅回路を備える。
図46は、本実施形態に係るセンサシステムの一例を示す図である。図46に示すように、このセンサシステムは、センサと、増幅器と、ADCと、を備える。センサは、センシングした物理量に応じた電気信号を出力する。センサの種類は、温度センサや加速度センサなど、任意に選択可能である。
増幅器は、センサが出力した電気信号を増幅する。この増幅器として、上記のいずれかの実施形態に係る増幅回路を利用してもよい。これにより、センサシステムを低消費電力化することができる。
ADCは、増幅器が増幅した信号をAD変換する。このADCとして、例えば、第10実施形態や第11実施形態に係るADCなどの、上記のいずれかの実施形態に係る増幅回路を備えたADCを利用してもよい。これにより、センサシステムを低消費電力化することができる。
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
1:サンプリング回路、2:量子化器、3:デジタル演算回路、4:DA変換器、5:増幅器、6:パルス生成器、21:比較器、22:論理回路、51:比較器(ゼロクロス検知器)、52:電流源、53:オペアンプ、54:リングアンプ、55:カウンター、111:ベースバンド部、112:制御回路、113:送信処理回路、114:受信処理回路、115,116:DA変換器、117,118:AD変換器、121:RF部、122:送信回路、123:受信回路、131,132:集積回路、210:ノードPC、220:移動体端末、230:メモリーカード、232:メモリーカード本体、211,221,231:無線通信装置
Claims (18)
- 入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備えるサンプリング回路と、
前記サンプリング回路の出力電圧を量子化する量子化器と、
前記量子化器の量子化結果に応じたアナログ信号を出力するDA変換器と、
前記アナログ信号を前記サンプリング回路の前記出力電圧に帰還する帰還容量と、
を備える増幅回路。 - 前記量子化結果を−K倍して前記DA変換器に入力するデジタル演算回路を備える
請求項1に記載の増幅回路。 - 前記量子化器は、前記サンプリング回路の出力電圧と、接地電圧と、を比較する第1の比較器と、前記第1の比較器を制御する論理回路と、を備える逐次比較型AD変換器である
請求項1に記載の増幅回路。 - 前記DA変換器は、容量DAC又は抵抗DACである
請求項1乃至請求項3のいずれか1項に記載の増幅回路。 - 前記帰還容量をリセットするリセットスイッチを備える
請求項1乃至請求項4のいずれか1項に記載の増幅回路。 - 前記サンプリング回路と前記帰還容量との間に接続された第1のスイッチと、
前記帰還容量と前記DA変換器との間に接続された第2のスイッチと、
を備える請求項1乃至請求項5のいずれか1項に記載の増幅回路。 - 前記第1のスイッチが、後段に接続されたサンプリング回路のスイッチとして共用される
請求項6に記載の増幅回路。 - 前記DA変換器は、容量素子を備える容量DACであり、
前記容量素子が、後段に接続されたサンプリング回路のサンプリング容量として共用される
請求項7に記載の増幅回路。 - 前記サンプリング回路の出力電圧を増幅して前記帰還容量に入力する増幅器を備える
請求項1乃至請求項8のいずれか1項に記載の増幅回路。 - 前記増幅器は、前記サンプリング回路の出力電圧と、接地電圧と、を比較する第2の比較器と、前記第2の比較器の出力信号に応じて前記帰還容量に電流を供給する電流源と、を備える請求項9に記載の増幅回路。
- 前記増幅器は、前記サンプリング回路の出力電圧を増幅するオペアンプと、前記オペアンプの出力を停止させる第3のスイッチと、
を備える請求項9に記載の増幅回路。 - 前記第3のスイッチは、前記オペアンプの出力端子と、前記帰還容量と、の間に接続される請求項11に記載の増幅回路。
- 前記第3のスイッチは、前記オペアンプの電源線上に設けられる
請求項11に記載の増幅回路。 - 前記第3のスイッチを開閉するためのクロックを生成するパルス生成器を備える
請求項11乃至請求項13のいずれか1項に記載の増幅回路。 - 前記増幅器は、前記サンプリング回路の出力電圧を増幅するリングアンプと、前記リングアンプの発振回数を数えるカウンターと、
を備える請求項9に記載の増幅回路。 - 請求項1乃至請求項15のいずれか1項に記載の増幅回路を備えるAD変換器。
- 請求項16に記載のAD変換器を備える無線通信装置。
- 請求項16に記載のAD変換器を備えるセンサシステム。
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