JP6478896B2 - 増幅回路、パイプラインadc、及び無線通信装置 - Google Patents
増幅回路、パイプラインadc、及び無線通信装置 Download PDFInfo
- Publication number
- JP6478896B2 JP6478896B2 JP2015211840A JP2015211840A JP6478896B2 JP 6478896 B2 JP6478896 B2 JP 6478896B2 JP 2015211840 A JP2015211840 A JP 2015211840A JP 2015211840 A JP2015211840 A JP 2015211840A JP 6478896 B2 JP6478896 B2 JP 6478896B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- amplifier
- signal
- successive approximation
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/78—A comparator being used in a controlling circuit of an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Description
第1実施形態に係る増幅回路について、図1〜図8を参照して説明する。本実施形態に係る増幅回路は、入力された信号を所定の増幅率で増幅して出力する。増幅回路に入力される信号を入力信号、増幅回路が出力する信号を増幅信号という。以下では、入力信号は電圧信号VIN、増幅信号は電圧信号VOUT、増幅回路の増幅率はGであるものとする。増幅信号VOUTに増幅誤差がない場合、VOUT=G×VINとなる。なお、入力信号及び出力信号は、電圧信号に限られず、電流信号であってもよい。
サンプルフェーズは、サンプルホールド回路1が入力信号VINをサンプルする動作フェーズである。具体的には、サンプルホールド回路1は、スイッチSW1,SW3がオンになり、スイッチSW2がオフになる。これにより、サンプル容量CSに入力信号VINがサンプルされる。すなわち、サンプル容量CSに、入力信号VINに応じた電荷Q(=VIN×CS)が蓄積される。
第1増幅フェーズは、増幅器2の増幅動作により、入力信号VINを粗く増幅する動作フェーズである。第1増幅フェーズにおいて、逐次比較回路3は、逐次比較動作を実行しない(OFF)。サンプルフェーズの終了後、第1増幅フェーズが開始する。
第2増幅フェーズは、逐次比較回路3が、第1増幅フェーズの終了時の増幅信号VOUTに含まれる増幅誤差を補正する動作フェーズである。第1増幅フェーズの終了後、第2増幅フェーズが開始する。なお、上述の通り、第1増幅フェーズの終了時において、仮想接地電圧VXは0にはならないため、増幅器2は、第2増幅フェーズの間も増幅動作を実行する。
第2実施形態に係る増幅回路について、図9を参照して説明する。第1実施形態では、制御回路4は、環境状態を検出し、検出した環境状態に基づいて、逐次比較動作のサイクル数nを制御した。これに対して、本実施形態では、制御回路4は、環境状態を検出し、検出した環境状態に基づいて、DAC33の参照電圧VREFを制御する。
第3実施形態に係る増幅回路について、図10及び図11を参照して説明する。第1実施形態及び第2実施形態では、制御回路4は、環境状態を検出し、検出した環境状態に基づいて、逐次比較回路3を制御した。これに対して、本実施形態では、制御回路4は、サイクル数nを順次大きくしながら、逐次比較回路3に増幅信号VOUTの補正を繰り返し実行させることにより、電圧範囲VRANGEが最大誤差VMAXより大きくなるサイクル数nを探索する。
第4実施形態に係るパイプラインADC100について、図12を参照して説明する。本実施形態に係るパイプラインADC100は、第1実施形態乃至第3実施形態のいずれかに係る増幅回路を備える。パイプラインADC100は、入力されたアナログ信号ADCINをAD変換し、アナログ信号ADCINに応じたデジタル信号ADCOUTを出力する。
第5実施形態に係る無線通信装置200について、図13を参照して説明する。本実施形態に係る無線通信装置200は、第1実施形態乃至第3実施形態のいずれかに係る増幅回路を備える。
第6実施形態に係る無線端末について、図14〜図16を参照して説明する。本実施形態に係る無線端末は、第5実施形態に係る無線通信装置を備える。図14及び図15は、本実施形態に係る無線端末の一例を示す斜視図である。
Claims (15)
- 入力信号をサンプル及びホールドするサンプルホールド回路と、
前記サンプルホールド回路がホールドした前記入力信号が入力される入力端子と、入力された前記入力信号を増幅した増幅信号が出力される出力端子と、を備える増幅器と、
前記増幅器の前記入力端子及び前記出力端子の間に接続された帰還容量と、
前記増幅器の前記入力端子の電圧に基づいて前記増幅信号を補正する逐次比較動作を、所定のサイクル数実行する逐次比較回路と、
前記増幅信号に含まれる増幅誤差に基づいて、前記逐次比較回路を制御する制御回路と、
を備える増幅回路。 - 前記制御回路は、前記逐次比較回路が実行する前記逐次比較動作の前記サイクル数を制御する
請求項1に記載の増幅回路。 - 前記制御回路は、前記増幅誤差が大きいほど、前記サイクル数を大きくする
請求項1又は請求項2に記載の増幅回路。 - 前記制御回路は、前記増幅誤差が依存する環境状態を検出し、検出結果に基づいて、前記サイクル数を制御する
請求項1乃至請求項3のいずれか1項に記載の増幅回路。 - 前記環境状態は、前記増幅器を構成するトランジスタの閾値電圧、電源電圧、及び温度の少なくとも1つを含む
請求項4に記載の増幅回路。 - 前記制御回路は、
リングオシレータと、
前記リングオシレータの発振回数をカウントし、カウント値を出力するカウンタと、
を備える請求項1乃至請求項5のいずれか1項に記載の増幅回路。 - 前記制御回路は、温度センサを備える
請求項1乃至請求項5のいずれか1項に記載の増幅回路。 - 前記逐次比較回路は、前記増幅器の前記入力端子の電圧が基準電圧に近づくように、前記増幅信号を変化させる
請求項1乃至請求項7のいずれか1項に記載の増幅回路。 - 前記逐次比較回路は、
前記増幅器の前記入力端子の電圧と、基準電圧と、を比較し、比較結果を出力する比較器と、
前記増幅信号を変化させるDACと、
前記比較結果に基づいて、前記DACを制御する論理回路と、
を備える請求項1乃至請求項8のいずれか1項に記載の増幅回路。 - 前記制御回路は、前記逐次比較回路が備えるDACの参照電圧を制御する
請求項1乃至請求項9のいずれか1項に記載の増幅回路。 - 前記制御回路は、前記増幅誤差が大きいほど、前記参照電圧を大きくする
請求項10に記載の増幅回路。 - 前記制御回路は、前記逐次比較回路により前記増幅信号を補正可能な電圧範囲が、前記増幅誤差より大きくなる前記サイクル数を探索する
請求項1乃至請求項11のいずれか1項に記載の増幅回路。 - 前記制御回路は、前記逐次比較回路が備える論理回路の出力信号がオーバフローしなくなるまで、前記サイクル数を大きくする
請求項12に記載の増幅回路。 - 請求項1乃至請求項13のいずれか1項に記載の増幅回路を備えるパイプラインADC。
- 請求項1乃至請求項13のいずれか1項に記載の増幅回路を備える無線通信装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015211840A JP6478896B2 (ja) | 2015-10-28 | 2015-10-28 | 増幅回路、パイプラインadc、及び無線通信装置 |
US15/268,076 US9680431B2 (en) | 2015-10-28 | 2016-09-16 | Amplifier circuit, pipeline ADC, and wireless communication device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015211840A JP6478896B2 (ja) | 2015-10-28 | 2015-10-28 | 増幅回路、パイプラインadc、及び無線通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017085351A JP2017085351A (ja) | 2017-05-18 |
JP6478896B2 true JP6478896B2 (ja) | 2019-03-06 |
Family
ID=58638548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015211840A Active JP6478896B2 (ja) | 2015-10-28 | 2015-10-28 | 増幅回路、パイプラインadc、及び無線通信装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9680431B2 (ja) |
JP (1) | JP6478896B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107370463B (zh) * | 2017-06-15 | 2023-09-01 | 西安华泰半导体科技有限公司 | 一种基于背栅效应与沟道长度调制效应的失调自校正运放 |
CN107979372B (zh) * | 2017-11-08 | 2020-02-21 | 捷开通讯(深圳)有限公司 | 具有模/数转换功能的电路及电子设备 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2927121B2 (ja) * | 1992-09-04 | 1999-07-28 | 日本電気株式会社 | 入力回路 |
JP3310114B2 (ja) * | 1994-09-14 | 2002-07-29 | 株式会社東芝 | 周波数変換機能を有するa/d変換装置およびこれを用いた無線機 |
JP3514111B2 (ja) * | 1997-07-09 | 2004-03-31 | 株式会社デンソー | オフセット電圧補正回路 |
JP2000022500A (ja) * | 1998-07-06 | 2000-01-21 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタ回路 |
US6753801B2 (en) * | 2002-08-23 | 2004-06-22 | Micron Technology, Inc. | Fully differential reference driver for pipeline analog to digital converter |
JP2004158138A (ja) * | 2002-11-07 | 2004-06-03 | Texas Instr Japan Ltd | サンプリング/ホールドの方法および回路 |
US6828927B1 (en) | 2002-11-22 | 2004-12-07 | Analog Devices, Inc. | Successive approximation analog-to-digital converter with pre-loaded SAR registers |
DE102005020803B4 (de) * | 2005-05-04 | 2010-04-01 | Infineon Technologies Ag | Schaltungsanordnung mit einer Verstärkeranordnung und einer Offset-Kompensationsanordnung |
JP2007151024A (ja) * | 2005-11-30 | 2007-06-14 | Toyota Motor Corp | スイッチトキャパシタアンプ回路及びそのゲイン誤差補正方法 |
JP4162251B2 (ja) * | 2006-12-07 | 2008-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体集積回路装置及びそれを備える内部電源制御システム |
JP4564558B2 (ja) * | 2008-09-19 | 2010-10-20 | 株式会社半導体理工学研究センター | 差動演算増幅回路とそれを用いたパイプライン型a/d変換装置 |
JP5175700B2 (ja) * | 2008-12-05 | 2013-04-03 | 株式会社東芝 | A/d変換装置、a/d変換方法、通信装置 |
US7924203B2 (en) | 2009-06-12 | 2011-04-12 | Analog Devices, Inc. | Most significant bits analog to digital converter, and an analog to digital converter including a most significant bits analog to digital converter |
KR101927272B1 (ko) * | 2012-09-27 | 2018-12-11 | 한국전자통신연구원 | 연속 근사 레지스터 아날로그 디지털 컨버터 |
JP6102279B2 (ja) * | 2013-01-25 | 2017-03-29 | ミツミ電機株式会社 | 逐次比較型ad変換器及び逐次比較型ad変換方法 |
US9432035B2 (en) * | 2015-01-09 | 2016-08-30 | Analog Devices, Inc. | Multichannel analog-to-digital converter |
JP2016225840A (ja) | 2015-05-29 | 2016-12-28 | 株式会社東芝 | 増幅回路、ad変換器、無線通信装置、及びセンサシステム |
-
2015
- 2015-10-28 JP JP2015211840A patent/JP6478896B2/ja active Active
-
2016
- 2016-09-16 US US15/268,076 patent/US9680431B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017085351A (ja) | 2017-05-18 |
US9680431B2 (en) | 2017-06-13 |
US20170126188A1 (en) | 2017-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9755657B2 (en) | Successive approximation register analog-to-digital converter and semiconductor device including the same | |
US9577659B2 (en) | Amplifier circuit, ad converter, wireless communication device, and sensor system | |
US9258006B2 (en) | Semiconductor integrated circuit device | |
US9264059B2 (en) | Calibration of time-interleaved analog-to-digital converter | |
JP6722900B2 (ja) | タイムインターリーブ型ad変換器 | |
US8659464B2 (en) | Analog-digital converter and converting method using clock delay | |
US10581442B2 (en) | Apparatus for correcting linearity of a digital-to-analog converter | |
JP7228643B2 (ja) | 増幅回路、ad変換器、無線通信装置、及びセンサシステム | |
US10454489B2 (en) | Electronic circuit adjusting timing of clock based on bits of output data from sub-ranging analog-to-digital converter | |
US11057044B2 (en) | Time-interleaved analog-to-digital converter with calibration | |
US20190173480A1 (en) | Electronic circuit adjusting skew between plurality of clocks based on derivative of input signal | |
JP6438422B2 (ja) | 基準電流生成回路、ad変換器、及び無線通信装置 | |
Huang et al. | A 0.02-mm $^{2} $9-Bit 50-MS/s Cyclic ADC in 90-nm Digital CMOS Technology | |
JP6478896B2 (ja) | 増幅回路、パイプラインadc、及び無線通信装置 | |
JP6532791B2 (ja) | Ad変換回路、パイプラインad変換器、及び無線通信装置 | |
JP2010278952A (ja) | 逐次比較型ad変換回路及び半導体集積回路 | |
TWI622273B (zh) | 電荷再分配連續逼近式類比數位轉換器及其控制方法 | |
US9306591B2 (en) | Calibration of high speed asynchronous convertor | |
US11196438B1 (en) | High resolution analog to digital converter with factoring and background clock calibration | |
Haenzsche et al. | A 10 bit 16-to-26 MS/s flexible window SAR ADC for digitally controlled DC–DC converters in 28 nm CMOS | |
KR20240063116A (ko) | 파이프라인 아날로그-디지털 변환 | |
WO2023049587A1 (en) | Pipelined analog-to-digital conversion | |
US20170338830A1 (en) | Amplifier calibration | |
Niaboli-Guilani et al. | A low-power digital calibration of sampling time mismatches in time-interleaved A/D converters |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180222 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190205 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6478896 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |