KR20240063116A

KR20240063116A - 파이프라인 아날로그-디지털 변환

Info

Publication number: KR20240063116A
Application number: KR1020247008821A
Authority: KR
Inventors: 세예드 아라쉬 미라즈; 레이 선; 유화 구오; 엘리아스 다거; 아람 아카반; 얀 왕; 디네쉬 자간나트 알라디
Original assignee: 퀄컴 인코포레이티드
Priority date: 2021-09-24
Filing date: 2022-08-23
Publication date: 2024-05-09
Also published as: CN117981226A; US20230100825A1; WO2023049587A1; US11770129B2

Abstract

파이프라인 아날로그-디지털 변환을 위한 장치가 개시된다. 예시적인 양상에서, 이 장치는 파이프라인 ADC(analog-to-digital converter)를 포함한다. 파이프라인 ADC는 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 샘플러 및 샘플러에 커플링된 양자화기를 포함한다. 제1 스테이지는 또한, 샘플러에 커플링된 전류 분배 회로를 포함한다. 제2 스테이지는 전류 분배 회로에 커플링된 샘플러 및 제2 스테이지의 샘플러에 커플링된 양자화기를 포함한다.

Description

파이프라인 아날로그-디지털 변환

[0001] 본 개시내용은 일반적으로 전자 디바이스를 사용하는 신호 통신 또는 신호 프로세싱에 관한 것으로, 더 구체적으로는 파이프라인 아날로그-디지털 변환(pipelined analog-to-digital conversion)에 관한 것이다.

[0002] 전자 디바이스들은 통상의 컴퓨팅 디바이스들, 예컨대 데스크톱 컴퓨터들, 노트북 컴퓨터들, 스마트폰들, 스마트워치들과 같은 웨어러블 디바이스들, 및 인터넷 서버들을 포함한다. 그러나, 전자 디바이스들은 또한 다른 타입들의 컴퓨팅 디바이스들, 예컨대 개인 음성 어시스턴트들(예를 들어, 스마트 스피커들), 무선 액세스 포인트들 또는 라우터, 서모스탯들 또는 다른 자동화된 제어기들, 로보틱스(robotics), 오토모티브 일렉트로닉스(automotive electronics), 냉장고들 및 산업용 툴들과 같은 다른 기계들에 내장된 디바이스들, 및 IoT(Internet of Things) 디바이스들을 포함한다. 이러한 다양한 전자 디바이스들은 생산성, 통신, 소셜 상호작용, 보안, 안전, 원격 관리, 엔터테인먼트, 운송, 및 정보 배포(dissemination)와 관련된 서비스들을 제공한다. 따라서, 전자 디바이스들은 현대 사회의 많은 양상들에서 중요한 역할들을 한다.

[0003] 오늘날의 상호연결된 세계에서 전자 디바이스들에 의해 제공되는 서비스들 중 다수는 전자 통신들에 적어도 부분적으로 의존한다. 전자 통신들은, 예를 들어, 인터넷, Wi-Fi® 네트워크 또는 셀룰러 네트워크와 같은 하나 이상의 네트워크들을 통해 송신되는 무선 또는 유선 신호들을 사용하여 2개 이상의 전자 디바이스들 사이에서 교환되는 통신들을 포함한다. 따라서, 전자 통신들은 무선 및 유선 송신들 및 수신들 둘 다를 포함할 수 있다. 이러한 전자 통신들을 수행하기 위해, 전자 디바이스는 트랜시버, 예컨대 무선 통신들을 위한 무선 트랜시버를 사용할 수 있다.

[0004] 무선 전자 통신들은 2개의 상이한 전자 디바이스들에 있는 2개의 무선 트랜시버들 사이에서 신호들을 전파함으로써 실현될 수 있다. 예를 들어, 무선 송신기를 사용하여, 스마트폰은 모바일 서비스들을 지원하기 위한 업링크 통신의 일부로서 무선 신호를 오버 디 에어(over the air)로 셀룰러 네트워크의 기지국에 송신할 수 있다. 무선 수신기를 사용하여, 스마트폰은, 모바일 서비스들을 가능하게 하기 위한 다운링크 통신의 일부로서, 기지국으로부터 송신되는 무선 신호를 수신할 수 있다. 스마트폰 이용으로, 모바일 서비스들은, 오디오 및 비디오 통화(call)들을 수행하는 것, 소셜 미디어 상호작용들에 참여하는 것, 메시지들을 전송하는 것, 영화들을 보는 것, 비디오들을 공유하는 것, 검색들을 수행하는 것, 맵 정보 또는 내비게이션 명령들을 입수하는 것, 친구들을 찾는 것, 일반적으로 위치-기반 서비스들에 관여하는 것, 돈을 송금하는 것, 및 차타기와 같은 다른 서비스를 획득하는 것을 포함할 수 있다. 무선 통신들로 향상될 수 있는 다른 서비스들 및 디바이스들은 자율 주행 차량들, AR(augmented reality) 및 다른 MR(mixed reality) 이미징, 끊임없는(on the go) 4K 비디오 스트리밍, 사람들을 안전하게 유지하고 자연 자원들을 더 효율적으로 사용하기 위한 유비쿼터스 센서들, 실시간 언어 번역들 등을 포함한다.

[0005] 이러한 모바일 서비스들 중 다수는 2개 이상의 전자 디바이스들 사이에서 무선 신호들의 송신 및 수신에 적어도 부분적으로 의존한다. 결과적으로, 무선 디바이스들의 전기 엔지니어들 및 다른 설계자들은, 무선 신호들이 이들 및 다른 모바일 서비스들을 제공하도록 효과적으로 사용될 수 있게 하는 무선 통신 하드웨어 및 연관된 기술들을 개발하는 데 노력하고 있다.

[0006] 무선 트랜시버는 전자 디바이스의 다른 컴포넌트들과 함께 ADC(analog-to-digital converter)를 포함할 수 있다. 파이프라인 ADC는, 다수의 파이프라인 스테이지들을 통해, 아날로그 신호를 디지털 신호로서 나타내는 한 세트의 출력 비트들로 아날로그 신호가 변환되는 일 타입의 ADC이다. 파이프라인 ADC에 대한 하나의 접근법에서, 스테이지는 아날로그 신호를 샘플링하고, 샘플링된 아날로그 신호를 한 세트의 출력 비트들 중 일부로 변환한 다음, 아날로그 정보를 출력 비트들의 다른 부분으로의 변환을 위해 후속 스테이지에 전달한다. 이 접근법은 3개의 페이즈들에 걸쳐 이러한 3개의 동작들을 순차적으로 수행한다. 한 세트의 출력 비트들을 더 신속하게 생성하기 위해, 본 문헌은, 변환 동작 및 전달 동작이 적어도 부분적으로 중첩되고 그리고 그에 따라 실질적으로 하나의 페이즈로 압축될 수 있는 접근법을 설명한다. 이 후자의 접근법의 예시적인 구현들에서, 파이프라인 ADC의 제1 스테이지의 전류 분배 회로는 제1 스테이지에서의 아날로그 신호의 샘플과 관련된 아날로그 정보가 제2 스테이지로 전달되게 하면서 이 아날로그 신호를 한 세트의 출력 비트들 중 일부로 변환하는 것을 지원한다. 예컨대, 적어도 하나의 전류 소스는 제2 스테이지의 샘플링 커패시터 상의 전압을 증가시키면서 제1 스테이지의 샘플링 커패시터 상의 전압을 감소시킬 수 있다. 이러한 방식들에서, 파이프라인 ADC는, 더 빠른 변환 응답을 제공하고 그리고/또는 더 높은 주파수 신호들을 변환하기 위해, 아날로그 신호에 기반하여 디지털 신호를 더 신속하게 생성할 수 있다.

[0007] 예시적인 양상에서, 파이프라인 아날로그-디지털 변환을 위한 장치가 개시된다. 장치는 파이프라인 아날로그-디지털 변환기를 포함한다. 파이프라인 아날로그-디지털 변환기는 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 샘플러, 샘플러에 커플링된 양자화기(quantizer), 및 샘플러에 커플링된 전류 분배 회로를 포함한다. 제2 스테이지는 전류 분배 회로에 커플링된 샘플러 및 제2 스테이지의 샘플러에 커플링된 양자화기를 포함한다.

[0008] 예시적인 양상에서, 파이프라인 아날로그-디지털 변환을 위한 장치가 개시된다. 장치는 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 아날로그 신호의 샘플을 획득하도록 구성된 샘플러 및 샘플러에 커플링된 양자화기를 포함한다. 제2 스테이지는 샘플러 및 제2 스테이지의 샘플러에 커플링된 양자화기를 포함한다. 장치는 또한, 샘플에 기반하여 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 전류를 분배하기 위한 수단을 포함한다.

[0009] 예시적인 양상에서, 파이프라인 아날로그-디지털 변환을 위한 방법 및/또는 파이프라인 아날로그-디지털 변환기를 동작시키기 위한 방법이 개시된다. 방법은 파이프라인 아날로그-디지털 변환기의 제1 스테이지의 적어도 하나의 커패시터 상에서 아날로그 전압을 획득하기 위해 아날로그 신호를 샘플링하는 단계를 포함한다. 방법은 또한, 비교 신호를 생성하기 위해 아날로그 전압을 다른 전압과 비교하는 단계를 포함한다. 방법은 부가적으로, 비교 신호에 기반하여 제1 스테이지에 대한 디지털 값을 생성하기 위해 아날로그 전압을 양자화하는 단계를 포함한다. 방법은 아날로그 전압의 양자화 동안 적어도 부분적으로 비교 신호에 기반하여 파이프라인 아날로그-디지털 변환기의 제2 스테이지에 아날로그 전압의 표시를 전달하는 단계를 더 포함한다.

[0010] 예시적인 양상에서, 파이프라인 아날로그-디지털 변환을 위한 장치가 개시된다. 장치는 파이프라인 아날로그-디지털 변환기를 포함한다. 파이프라인 아날로그-디지털 변환기는 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 아날로그 신호의 샘플을 획득하도록 구성된 샘플러 및 시간-디지털 변환기를 포함한다. 제1 스테이지는 또한, 입력 및 출력을 갖는 비교기를 포함한다. 입력은 샘플러에 커플링되고, 출력은 시간-디지털 변환기 및 샘플러에 커플링된다. 제2 스테이지는 비교기의 출력 및 시간-디지털 변환기에 커플링된 샘플러를 포함한다.

[0011] 도 1은 파이프라인 ADC(analog-to-digital converter)를 갖는 트랜시버를 포함하는 무선 인터페이스 디바이스를 갖는 예시적인 전자 디바이스를 갖춘 환경을 예시하는 개략적 다이어그램이다.
[0012] 도 2는 수신 체인의 일부인 파이프라인 ADC를 포함하는 예시적인 트랜시버를 예시하는 개략적 다이어그램이다.
[0013] 도 3은 다수의 아날로그-디지털 변환 스테이지들(ADC 스테이지들) 및 적어도 하나의 레지스터를 포함하는 예시적인 파이프라인 ADC를 예시하는 개략적 다이어그램이다.
[0014] 도 4a는 파이프라인 ADC의 2개의 스테이지들을 예시하며, 여기서 제1 스테이지는 샘플링, 양자화 및 아날로그 전달 동작들을 수행하기 위해 3개의 페이즈들을 사용한다.
[0015] 도 4b는 파이프라인 ADC의 2개의 스테이지들을 예시하며, 여기서 예시적인 제1 스테이지는 양자화 및 아날로그 전달 동작들을 적어도 부분적으로 중첩시킴으로써 샘플링, 양자화 및 아날로그 전달 동작들을 수행하기 위해 2개의 페이즈들을 사용하고, 이로써 디지털 신호에 대한 한 세트의 출력 비트들로의 아날로그 신호의 변환이 가속된다.
[0016] 도 5는 파이프라인 ADC의 다수의 스테이지들을 예시하는 개략적 다이어그램이며, 여기서 예시적인 제1 스테이지는 양자화 동작 동안 적어도 부분적으로 제2 스테이지에 아날로그 정보를 전달할 수 있는 전류 분배 회로를 포함한다.
[0017] 도 6은 파이프라인 ADC의 다수의 스테이지들을 예시하는 개략적 다이어그램이며, 여기서 예시적인 제1 스테이지는 제1 스테이지의 샘플러 및 예시적인 제2 스테이지의 샘플러에 커플링된 전류 분배 회로를 포함한다.
[0018] 도 7은 파이프라인 ADC의 다수의 스테이지들을 예시하는 회로 다이어그램이며, 여기서 예시적인 제1 스테이지는 제1 스테이지의 샘플러 및 예시적인 제2 스테이지의 샘플러에 커플링된 전류 분배 회로를 포함한다.
[0019] 도 8은 차동 시그널링을 갖는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램이며, 여기서 동일한 전류가 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있다.
[0020] 도 9a는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램이며, 여기서 동일한 전류가 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있고 그리고 전류의 크기가 시간이 지남에 따라 조정될 수 있다.
[0021] 도 9b는 도 9a의 회로 다이어그램에 대한 예시적인 회로 값들을 예시하는 그래프를 포함한다.
[0022] 도 10a는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램이며, 여기서 개개의 전류들이 적어도 하나의 전류 미러를 사용하여 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있다.
[0023] 도 10b는 도 10a의 회로 다이어그램에 대한 예시적인 회로 값들을 예시하는 그래프들을 포함한다.
[0024] 도 11은 파이프라인 아날로그-디지털 변환을 위한 그리고/또는 파이프라인 ADC를 동작시키기 위한 예시적인 프로세스를 예시하는 흐름 다이어그램이다.

[0025] 무선 신호들의 송신 및 수신을 용이하게 하기 위해, 전자 디바이스는 무선 트랜시버를 포함하는 무선 인터페이스 디바이스를 사용할 수 있다. 무선 트랜시버는 송신 또는 수신을 위한 신호들을 생성하거나, 조작하거나, 컨디셔닝하거나, 또는 달리 프로세싱하기 위한 몇몇 컴포넌트들을 포함한다. 예를 들어, ADC(analog-to-digital converter)는, 아날로그 형태의 수신된 신호를, 수신된 신호 상에서 반송되는 정보를 복원하도록 프로세싱될 수 있는 디지털 신호로 변환할 수 있다. 파이프라인 ADC는 어떤 다른 타입들의 ADC들보다 더 빨라지게 설계될 수 있는 일 타입의 ADC이다. 파이프라인 ADC(또는 pipeline ADC)는 아날로그-디지털 변환을 위한 프로세스를 다수의 스테이지들을 사용하여 다수의 부분들로 분리함으로써 동작한다. 각각의 스테이지는 파이프라인 ADC의 아날로그-디지털 변환 스테이지(ADC 스테이지)를 형성한다.

[0026] 따라서, 파이프라인 아날로그-디지털 변환기(또는 pipeline analog-to-digital converter)는 다수의 ADC 스테이지들을 갖는다. 각각의 ADC 스테이지는 출력 디지털 신호의 일부를 생성하는 것을 담당한다. 예컨대, 8-비트 디지털 신호가 출력되고 있다면, 2-스테이지 파이프라인 ADC는 디지털 신호의 4개의 비트들을 생성하는 하나의 스테이지 및 다른 4개의 비트들을 생성하는 다른 스테이지를 포함할 수 있다. 그러나, 8-비트 디지털 출력 신호는 단지 예일 뿐이며, 파이프라인 ADC의 경우 상이한 수량의 비트들을 갖는 디지털 신호를 출력할 수 있다. 파이프라인 ADC는 아날로그 신호로부터 출력 디지털 신호를 생성하기 위해 변환 프로세스를 다수의 스테이지들에 걸쳐 분산시킴으로써 어떤 다른 ADC 타입들보다 더 빨리 변환 동작을 수행할 수 있다. 다시 말해서, 파이프라인 ADC의 다수의 스테이지들이 동시에 동작할 수 있다.

[0027] 파이프라인 ADC의 각각의 스테이지가 동시에 동작할 수 있지만, 다수의 스테이지들은 각각 상이한 아날로그 신호 ― 또는 더 정확하게는, 개개의 상이한 시간에 획득된 아날로그 신호의 상이한 샘플 ― 를 임의의 정해진 단일 모멘트(moment)에 디지털 비트들로 각각 변환한다. 명확한 예를 제공하자면, 제2 스테이지가 "더 이전" 아날로그 신호(예를 들어, 더 이전 시간에 획득된 아날로그 신호의 샘플)를 8-비트 디지털 숫자의 두 번째 4-비트 부분으로 변환하고 있는 동안, 제1 스테이지는 아날로그 신호의 "후속" 샘플을 상이한 시간을 나타내는 상이한 8-비트 디지털 숫자의 첫 번째 4-비트 부분으로 변환하고 있다. 일부 경우들에서, 첫 번째 4-비트 부분은 디지털 숫자의 최상위 비트(most-significant bit)들에 대응하고, 두 번째 4-비트 부분은 디지털 숫자의 최하위 비트(least-significant bit)들에 대응한다. 일반적으로, 제2 스테이지는, 제1 스테이지가 특정 아날로그 신호 샘플에 대한 디지털 숫자의 첫 번째 4-비트 부분의 변환을 마친 후, 해당 아날로그 신호 샘플에 대한 디지털 숫자의 두 번째 4-비트 부분의 생성을 시작한다. 제2 스테이지가 디지털 숫자의 두 번째 4-비트 부분의 생성을 시작할 수 있게 하기 위해, 제1 스테이지는 해당 아날로그 신호 샘플의 표시를 제2 스테이지에 전달한다.

[0028] 파이프라인 ADC들에 대한 하나의 접근법에서, 제1 스테이지는, 제1 스테이지가 아날로그 신호의 디지털 신호 버전에 대한 디지털 숫자의 첫 번째 부분으로 샘플을 변환하는 것을 완료한 후에만, 아날로그 신호의 샘플의 표시를 제2 스테이지에 전달한다. 이러한 접근법 이용으로, 제1 스테이지는 3개의 페이즈(phase)들: 샘플링 페이즈, 양자화 페이즈, 및 전달 페이즈를 포함할 수 있다. 샘플링 페이즈에서, 제1 스테이지는 아날로그 신호의 샘플 또는 초기 표시를 획득한다. 양자화 페이즈에서, 제1 스테이지는 아날로그 신호의 샘플에 기반하여 출력 디지털 신호에 대한 다수의 비트들 중 일부를 결정한다.

[0029] 양자화 페이즈 이후, 전달 페이즈의 일부로서, 제1 스테이지는, 제2 스테이지가 아날로그 신호의 샘플의 변환을 시작할 수 있도록, 제2 스테이지에 아날로그 신호의 표시를 전달한다. 다시 말해서, 이러한 파이프라인 ADC 접근법 이용으로, 제1 스테이지로부터 제2 스테이지로의 아날로그 정보의 전달은, 제1 스테이지가 전체 변환 프로세스의 해당 부분을 완료할 때까지 시작되지 않는다. 양자화 및 전달에 대한 이러한 순차적 접근법은, 제2 스테이지가 아날로그 신호의 샘플의 변환을 시작할 수 있는 시기를 지연시키며, 이는 파이프라인 ADC의 전체 ADC 프로세스를 늦추거나 연장시킨다.

[0030] 본 문헌에서 제시되는 파이프라인 ADC들에 대한 다른 접근법에서는, 위에서 설명된 페이즈들 중 2개의 페이즈들의 적어도 일부들이 하나의 페이즈로 결합될 수 있다. 이러한 접근법에서, 파이프라인 ADC는 적어도 2개의 스테이지들: 제1 스테이지 및 제2 스테이지를 갖는다. 제1 스테이지는, 제2 스테이지가 정해진 아날로그 신호 샘플에 대해 동작하기 전에(예를 들어, 제2 스테이지가 이전의 아날로그 신호 샘플에 대해 동작할 수 있는 동안) 정해진 아날로그 신호 샘플에 대해 동작한다. 제1 스테이지는 2개의 페이즈들, 샘플링 페이즈 및 결합된 양자화 및 전달 페이즈를 가질 수 있다. 양자화 및 전달 동작들을 결합함으로써, 제1 스테이지는 직렬화된 양자화 및 전달 페이즈들을 갖는 것에 비해 더 빨리 아날로그 신호 샘플의 표시를 제2 스테이지에 제공할 수 있다.

[0031] 이에 따라, 제2 스테이지는 결합된 양자화 및 전달 페이즈 접근법을 통해 아날로그 정보를 더 일찍 수신할 수 있다. 이는 제2 스테이지가 아날로그 신호의 변환을 더 속히 시작할 수 있게 하며, 이는 파이프라인 ADC가 아날로그 신호 샘플을 완전히 변환하는 데 소비하는 전체 시간을 단축시킨다. 파이프라인 ADC가 변환된 출력 디지털 신호를 더 빨리 제공하기 때문에, 다운스트림 회로부는 디지털 신호를 더 속히 프로세싱할 수 있고, 응답 시간들을 단축시킴으로써 통신 및/또는 컴퓨팅 성능을 개선할 수 있다. 또한, 파이프라인 ADC는 더 높은 주파수들에서 동작할 수 있다. 본원에서 설명되는 바와 같이 기능하는 파이프라인 ADC는, 예를 들어, 대략 500-MHz(megahertz) 내지 1-GHz(gigahertz) 대역폭에 도달할 수 있다. 이러한 대역폭 이용으로, 파이프라인 ADC는 (예를 들어, 5G(5th Generation) 셀룰러 표준의 경우) 6GHz 이하(Sub-6 GHz) 디바이스들 및 밀리미터파(mmW) 통신들을 지원할 수 있다. 파이프라인 ADC는, 예컨대, mmW 트랜시버의 IF(intermediate frequency) 부분의 일부로서 아날로그 신호를 디지털 신호로 변환하도록 배치될 수 있다.

[0032] 예시적인 구현들에서, 파이프라인 ADC는 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는 제2 스테이지에 전류를 제공할 수 있는 전류 분배 회로를 포함하고, 전류는 파이프라인 ADC에 의해 변환되는 아날로그 신호의 샘플을 표시하는 아날로그 정보를 반송한다. 전류 분배 회로는 제1 스테이지가 아날로그 신호의 샘플을 양자화하고 있는 동안 제2 스테이지에 전류를 제공할 수 있다. 더 구체적으로, 제1 스테이지는, 전류 분배 회로에 부가하여, 샘플러, 비교기 및 양자화기를 포함할 수 있다. 제2 스테이지는 샘플러, 비교기 및 양자화기를 포함할 수 있다. 전류 분배 회로는 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 커플링될 수 있다. 잔차 결정기(residue determiner)는 제1 스테이지의 일부이거나, 제2 스테이지의 일부이거나, 또는 이 둘 다와 별개일 수 있다.

[0033] 예시적인 동작들에서, 전류 분배 회로는 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 적어도 하나의 전류를 제공한다. 이러한 적어도 하나의 전류는 제1 스테이지의 샘플러에 저장된 전하를 방전시키거나 또는 소진(drain)시킬 수 있고, 그리고 제2 스테이지의 샘플러를 충전할 수 있다. 이 시간 동안, 제1 스테이지의 비교기는 자신의 샘플러를 모니터링할 수 있다. 제1 스테이지의 샘플러 상에 전하가 유지되는 동안, 비교기는 전류 분배 회로로 하여금 적어도 하나의 전류를 제공하게 할 수 있다. 비교기는 또한, 제1 스테이지의 양자화기로 하여금 제1 스테이지에 대한 디지털 값을 결정하도록 동작하게 할 수 있다. 제1 스테이지의 디지털 값 그리고 제2 스테이지로부터의 디지털 값은, 파이프라인 ADC에 대해, 아날로그 신호의 샘플을 나타내는 디지털 출력 신호를 생성하는 데 사용될 수 있다.

[0034] 이에 따라, 제1 스테이지는 양자화를 수행하고, 양자화 동작 동안 적어도 제2 스테이지의 샘플러에 아날로그 정보를 전달하기 시작한다. 양자화의 완료 시에, 제1 스테이지는 결정된 디지털 값을 잔차 결정기에 적용하여, 제2 스테이지의 샘플러에 대한 아날로그 잔차 신호를 생성할 수 있다. 따라서, 아날로그 신호의 전달의 적어도 일부는 제1 스테이지가 아날로그 신호의 샘플을 양자화하고 있는 동안에 발생한다. 이러한 접근법은, 제2 스테이지가 아날로그 신호의 샘플을 변환하기 시작할 수 있기 전의 시간 길이 ― 예를 들어, 지연 ― 를 감소시킬 수 있다. 이러한 지연을 감소시키는 것은 전체 파이프라인 ADC의 변환 프로세스를 가속시키고, 파이프라인 ADC가 더 높은 대역폭들에서 동작하는 것을 가능하게 할 수 있다. 더 높은 대역폭들은, 더 빠르고 더 동적이며 더 새로운 모바일 서비스들을 제공하기 위한 더 높은 주파수들에서의 통신을 가능하게 한다.

[0035] 일부 구현들에서, 전류 분배 회로는 적어도 하나의 전류 소스로 실현된다. 제1 스테이지의 비교기는 적어도 하나의 전류 소스가 적어도 하나의 전류를 인가하고 있는지 여부를 제어할 수 있다. 일 방식에서, 적어도 하나의 전류 소스는 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 동일한 전류를 인가할 수 있다. 샘플러들에 커플링된 전류는, 제1 스테이지의 샘플러의 커패시터가 제2 스테이지의 샘플러에서 아날로그 전압의 "오버슈팅(overshooting)"을 감소시키기 위해 그리고/또는 전류 소스(들)에 걸친 임피던스 변화들을 관리하기 위해 소진되는 것에 가까워짐에 따라 (예를 들어, 하나의 전류 소스로부터 다른 전류 소스로 스위칭함으로써) 감소될 수 있거나, 또는 양자화 및 전달 페이즈 동안 일정할 수 있다. 대안적인 방식에서, 적어도 하나의 전류 소스는 전류 미러를 사용하여 제1 전류를 제1 스테이지의 샘플러에 인가하고 제2 전류를 제2 스테이지의 샘플러에 인가할 수 있다. 전류 미러 방식 이용으로, 인가되는 제1 및 제2 전류들은 전류 스케일링(current scaling)을 사용하여 서로 상이한 크기들을 가질 수 있다.

[0036] 일부 경우들에서, 제1 스테이지의 양자화기는 TDC(time-to-digital converter)를 사용하여 실현될 수 있고, 제2 스테이지의 양자화기는 SAR(successive approximation register)을 사용하여 실현될 수 있다. 그러한 경우들에서, 아날로그 샘플이 제1 스테이지의 디지털 값에 대한 비트들로 변환되는 것과 관련하여, TDC로부터 유도되는 시간 정보(temporal information)는 제1 스테이지로부터 제2 스테이지로 아날로그 정보를 전달하기 위해 레버리징될 수 있다. 제2 스테이지에 대한 아날로그 잔차 전압을 생성하기 위해, TDC는, 디지털 값의 비트들이 확인될 때 제1 스테이지의 디지털 값을 잔차 결정기에 "반복적으로(iteratively)" 적용할 수 있거나, 또는 일단 완전한 디지털 값이 확인되면 디지털 값의 비트들을 함께 "갑자기(abruptly)" 적용할 수 있다.

[0037] 본 문헌은 무선 트랜시버 및/또는 그의 수신 체인과 같은 무선 인터페이스 디바이스의 맥락에서 일부 ADC 구현들을 설명한다. 그러나, 설명된 ADC 구현들은 상이한 환경들에 배치되거나 또는 대안적인 애플리케이션들에 이용될 수 있다. 예를 들어, 중첩하는 양자화 및 전달 동작들을 가지는 페이즈를 갖는 파이프라인 스테이지를 포함하는 파이프라인 ADC는 유선 통신 컴포넌트, 프로세서, SoC(system-on-chip), 카메라 센서, IC(integrated circuit)에 일반적으로 사용될 수 있다.

[0038] 도 1은 무선 인터페이스 디바이스(120)를 갖는 전자 디바이스(102)를 포함하는 예시적인 환경(100)을 예시하는 개략적 다이어그램이다. 무선 인터페이스 디바이스(120)는 파이프라인 아날로그-디지털 변환기(130)(파이프라인 ADC(130))를 갖는 트랜시버(126)를 포함한다. 본 문헌은, 적어도 중첩 동작들을 통해 또는 동작-결합 페이즈를 통해 기능하는 스테이지를 포함할 수 있는 파이프라인 ADC(130)의 예시적인 구현들을 설명한다. 환경(100)에서, 예시적인 전자 디바이스(102)는 무선 링크(106)를 통해 기지국(104)과 통신한다.

[0039] 도 1에서, 전자 디바이스(102)는 스마트폰으로서 묘사된다. 그러나, 전자 디바이스(102)는 임의의 적절한 컴퓨팅 또는 다른 전자 디바이스로서 구현될 수 있다. 전자 디바이스(102)를 포함하는 장치의 예들은, 셀룰러 기지국, 브로드밴드 라우터, 액세스 포인트, 셀룰러 또는 모바일 폰, 게이밍 디바이스, 내비게이션 디바이스, 미디어 디바이스, 랩톱 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 서버 컴퓨터, NAS(network-attached storage) 디바이스, 스마트 어플라이언스, 차량-기반 통신 시스템, IoT(Internet of Things) 디바이스, 센서 또는 보안 디바이스, 자산 추적기, 건강 관리 디바이스, 지능형 안경 또는 스마트워치와 같은 웨어러블 디바이스, 무선 전력 디바이스(송신기 또는 수신기), 및 의료 디바이스를 포함한다.

[0040] 기지국(104)은 통신 신호를 반송하는 임의의 적절한 타입의 무선 링크로서 구현될 수 있는 무선 링크(106)를 통해 전자 디바이스(102)와 통신한다. 셀룰러 라디오 네트워크의 기지국 타워로서 묘사되지만, 기지국(104)은 다른 디바이스, 예컨대 위성, 지상파 방송 타워, 액세스 포인트, 피어-투-피어(peer-to-peer) 디바이스, 메시 네트워크 노드, 광섬유 회선 인터페이스로서, 또는 위에서 일반적으로 설명된 다른 전자 디바이스로서 구현되거나 또는 이를 나타낼 수 있다. 도시된 바와 같이, 무선 링크(106)는 전자 디바이스(102)와 기지국(104) 사이에서 연장될 수 있다.

[0041] 무선 링크(106)는 기지국(104)으로부터 전자 디바이스(102)로 통신되는 데이터 또는 제어 정보의 다운링크를 포함할 수 있다. 무선 링크(106)는 또한, 전자 디바이스(102)로부터 기지국(104)으로 통신되는 다른 데이터 또는 제어 정보의 업링크를 포함할 수 있다. 무선 링크(106)는 임의의 적절한 무선 통신 프로토콜 또는 표준을 사용하여 구현될 수 있다. 이러한 프로토콜들 및 표준들의 예들은, 3GPP(3rd Generation Partnership Project) LTE(Long-Term Evolution) 표준, 예컨대 4G(4th Generation) 또는 5G(5th Generation) 셀룰러 표준; IEEE 802.11 표준, 예컨대 802.11g, ac, ax, ad, aj 또는 ay(예를 들어, Wi-Fi® 6 또는 WiGig®); IEEE 802.16 표준(예를 들어, WiMAX®); 및 Bluetooth® 표준을 포함한다. 일부 구현들에서, 무선 링크(106)는 전력을 무선으로 제공할 수 있고, 전자 디바이스(102) 또는 기지국(104)은 전력 소스를 포함할 수 있다.

[0042] 일부 구현들에 대해 도시된 바와 같이, 전자 디바이스(102)는 적어도 하나의 애플리케이션 프로세서(108) 및 적어도 하나의 컴퓨터-판독가능 저장 매체(110)(CRM(110))를 포함할 수 있다. 애플리케이션 프로세서(108)는 CRM(110)에 의해 저장된 프로세서-실행가능 명령들(예를 들어, 코드)을 실행하도록 구성된 임의의 타입의 프로세서를 포함할 수 있다. 애플리케이션 프로세서(108)의 예들은 CPU(central processing unit), 멀티코어 프로세서, 그래픽 프로세서, 뉴럴 네트워크 가속기 등을 포함한다. CRM(110)은 임의의 적절한 타입의 데이터 저장 매체들, 예컨대 휘발성 메모리(예를 들어, RAM(random-access memory)), 비-휘발성 메모리(예를 들어, 플래시 메모리), 광학 매체들 및 자기 매체들(예를 들어, 디스크 또는 테이프)을 포함할 수 있다. 본 개시내용의 맥락에서, CRM(110)은 전자 디바이스(102)의 명령들(112), 데이터(114) 및 다른 정보를 저장하도록 구현되며, 따라서 CRM(110)은 일시적인(transitory) 전파 신호들 또는 캐리어 파들을 포함하지 않는다.

[0043] 전자 디바이스(102)는 또한, 하나 이상의 입력/출력 포트들(116)(I/O 포트들(116)) 및 적어도 하나의 디스플레이(118)를 포함할 수 있다. I/O 포트들(116)은 다른 디바이스들, 네트워크들 또는 사용자들과의 데이터 교환들 또는 상호작용을 가능하게 한다. I/O 포트들(116)은 직렬 포트들(예를 들어, USB(universal serial bus) 포트들), 병렬 포트들, 오디오 포트들, IR(infrared) 포트들 및 카메라들 또는 다른 센서 포트들을 포함할 수 있다. 디스플레이(118)는 전자 디바이스(102)의 다른 컴포넌트들, 예컨대 운영 시스템, 프로그램 또는 애플리케이션과 연관된 사용자 인터페이스(UI)에 의해 제공되는 그래픽 이미지들을 제시하는 디스플레이 스크린 또는 프로젝션(projection)으로서 실현될 수 있다. 대안적으로 또는 부가적으로, 디스플레이(118)는 전자 디바이스(102)의 그래픽 콘텐츠가 통신되거나 제시되게 하는 디스플레이 포트 또는 가상 인터페이스로서 구현될 수 있다.

[0044] 전자 디바이스(102)는 적어도 하나의 무선 인터페이스 디바이스(120) 및 적어도 하나의 안테나(122)를 더 포함할 수 있다. 예시적인 무선 인터페이스 디바이스(120)는, 무선 링크(106)와 유사하게 또는 그와 상이하게 구성될 수 있는 무선 링크를 통해 개개의 네트워크들 및 피어 디바이스들에 대한 연결성을 제공한다. 무선 인터페이스 디바이스(120)는 임의의 적절한 타입의 무선 네트워크, 예컨대, WLAN(wireless LAN), WPAN(wireless PAN(personal-area-network)), P2P(peer-to-peer) 네트워크, 메시 네트워크, 셀룰러 네트워크, WWAN(wireless WAN(wide-area-network)), 및/또는 내비게이션 네트워크(예를 들어, 북미의 GPS(Global Positioning System) 또는 다른 SPS(Satellite Positioning System) 또는 GNSS(Global Navigation Satellite System)를 통한 통신을 가능하게 할 수 있다. 예시적인 환경(100)의 맥락에서, 전자 디바이스(102)는 무선 인터페이스 디바이스(120)를 통해 기지국(104)과 양방향으로 다양한 데이터 및 제어 정보를 통신할 수 있다. 그러나, 전자 디바이스(102)는 다른 피어 디바이스들, 대안적인 무선 네트워크 등과 직접 통신할 수 있다.

[0045] 도시된 바와 같이, 무선 인터페이스 디바이스(120)는 적어도 하나의 통신 프로세서(124), 적어도 하나의 트랜시버(126) 및 적어도 하나의 RF(radio-frequency) 프론트-엔드(128)(RFFE(128))를 포함할 수 있다. 이러한 컴포넌트들은 안테나(122)를 통해 전자 디바이스(102)에 대한 정보를 통신하는 것과 연관된 데이터 정보, 제어 정보 및 신호들을 프로세싱한다. 통신 프로세서(124)는 SoC(system-on-chip)의 적어도 일부로서, 모뎀 프로세서로서, 또는 데이터, 음성, 메시징, 또는 전자 디바이스(102)의 다른 애플리케이션들을 위한 디지털 통신 인터페이스를 가능하게 하는 BBP(baseband radio processor)로서 구현될 수 있다. 통신 프로세서(124)는, 송신을 위한 데이터를 인코딩 및 변조하고 그리고 수신된 데이터를 복조 및 디코딩하기 위한 하나 이상의 신호-프로세싱 블록들(미도시) 또는 DSP(digital signal processor)를 포함할 수 있다. 부가적으로, 통신 프로세서(124)는 또한, 다양한 통신 프로토콜들 또는 통신 기법들을 구현하기 위해 트랜시버(126), RF 프론트-엔드(128), 및 무선 인터페이스 디바이스(120)의 다른 컴포넌트들의 양상들 또는 동작을 관리(예를 들어, 제어 또는 구성)할 수 있다.

[0046] 일부 경우들에서, 애플리케이션 프로세서(108) 및 통신 프로세서(124)는 하나의 모듈 또는 IC(integrated circuit), 예컨대 SoC로 결합될 수 있다. 여하튼, 애플리케이션 프로세서(108), 통신 프로세서(124), 또는 다른 프로세서는, 전자 디바이스(102)의 다양한 컴포넌트들의 제어 또는 이들과의 다른 상호작용을 가능하게 하기 위해, CRM(110) 또는 디스플레이(118)와 같은 하나 이상의 다른 컴포넌트들에 동작가능하게 커플링될 수 있다. 예를 들어, 적어도 하나의 프로세서(108 또는 124)는, 무선 인터페이스 디바이스(120)의 컴포넌트들을 사용하여 적어도 하나의 안테나(122)를 통해 수신되는 하나 이상의 무선 신호들에 기반하여, 디스플레이(118)의 디스플레이 스크린 구현 상에 하나 이상의 그래픽 이미지들을 제시할 수 있다. 추가로, 애플리케이션 프로세서(108) 또는 통신 프로세서(124)(이들의 조합을 포함함)는 본원에서 설명되는 로직 또는 기능성을 구현하는 디지털 회로부를 사용하여 실현될 수 있다. 부가적으로, 통신 프로세서(124)는 또한, CRM(110)과 같은, 데이터 및 프로세서-실행가능 명령들(예를 들어, 코드)을 저장하기 위한 메모리(별도로 묘사되지 않음)를 포함할 수 있다.

[0047] 도시된 바와 같이, 트랜시버(126)는 적어도 하나의 ADC, 예컨대 아래에서 설명되는 파이프라인 ADC(130)를 포함할 수 있다. 트랜시버(126)는 또한, 필터링, 스위칭, 증폭, 채널화 또는 주파수 변환(frequency translation)을 위한 회로부 및 로직을 포함할 수 있다. 주파수 변환 기능성은 단일 변환 동작을 통해(예를 들어, 직접-변환 아키텍처를 이용) 또는 다수의 변환 동작들을 통해(예를 들어, 수퍼헤테로다인(superheterodyne) 아키텍처를 이용) 수행되는 주파수의 상향-변환 또는 하향-변환을 포함할 수 있다. 일반적으로, 트랜시버(126)는 안테나(122)를 통해 송신 또는 수신되는 신호들을 라우팅 및 컨디셔닝하기 위한 필터들, 스위치들, 증폭기들 또는 믹서들을 포함할 수 있다.

[0048] ADC, 예컨대 파이프라인 ADC(130)에 부가하여, 트랜시버(126)는 DAC(digital-to-analog converter)를 포함할 수 있다. 동작 시에, ADC는 아날로그 신호들을 디지털 신호들로 변환할 수 있고, DAC는 디지털 신호들을 아날로그 신호들로 변환할 수 있다. 일반적으로, ADC 또는 DAC는 통신 프로세서(124)의 일부로서, 트랜시버(126)의 일부로서, 또는 이 둘 다와 별개로(예를 들어, SoC의 다른 부분으로서, 애플리케이션 프로세서(108)의 일부로서, 또는 센서의 일부으로서) 구현될 수 있다.

[0049] 트랜시버(126)의 컴포넌트들 또는 회로부는 임의의 적절한 방식으로, 예컨대, 결합된 트랜시버 로직을 이용하여 또는 개별적으로 개개의 송신기 및 수신기 엔티티들로서 구현될 수 있다. 일부 경우들에서, 트랜시버(126)는 (예를 들어, 도 2에 묘사된 바와 같이 별개의 송신 및 수신 체인들을 이용하여) 개개의 송신 및 수신 동작들을 구현하기 위한 다수의 또는 상이한 섹션들로 구현된다. 도 1에 도시되지 않았지만, 트랜시버(126)는 또한, 합성, 위상 정정, 변조, 복조 등과 같은 동위상/직교(I/Q; in-phase/quadrature) 동작들을 수행하기 위한 로직을 포함할 수 있다.

[0050] RF 프론트-엔드(128)는, 안테나(122)를 통해 수신되는 신호들을 컨디셔닝하기 위한 또는 안테나(122)를 통해 송신될 신호들을 컨디셔닝하기 위한 하나 이상의 필터들, 스위치들, 또는 증폭기들을 포함할 수 있다. RF 프론트-엔드(128)는 위상 시프터(PS), 피크 검출기, 전력계(power meter), 이득 제어 블록, 안테나 튜닝 회로, N-플렉서(plexer), 발룬(balun) 등을 포함할 수 있다. RF 프론트-엔드(128)의 구성가능한 컴포넌트들, 예컨대 위상 시프터 또는 AGC(automatic gain controller)는 상이한 주파수 대역들을 이용하여 또는 빔포밍을 사용하여 다양한 모드들에서 통신들을 구현하도록 통신 프로세서(124)에 의해 제어될 수 있다. 일부 구현들에서, 안테나(122)는 다수의 안테나 엘리먼트들을 포함하는 적어도 하나의 안테나 어레이로서 구현된다. 따라서, 본원에서 사용되는 바와 같이, "안테나"는, 맥락 또는 구현에 의존하여, 적어도 하나의 이산 또는 독립적 안테나, 다수의 안테나 엘리먼트들을 포함하는 적어도 하나의 안테나 어레이, 또는 안테나 어레이의 일부(예를 들어, 안테나 엘리먼트)를 지칭할 수 있다.

[0051] 도 1에서, 파이프라인 아날로그-디지털 변환기(130)(파이프라인 ADC(130))는 트랜시버(126)의 일부인 것으로 묘사된다. 그러나, 파이프라인 ADC(130)의 설명된 구현들은 추가적으로 또는 대안적으로, 무선 인터페이스 디바이스(120)의 다른 부분들, 예컨대 통신 프로세서(124) 또는 RF 프론트-엔드(128)의 일부에서 이용될 수 있다. 추가로, 파이프라인 ADC(130)는, 일반적으로, 예컨대 아날로그 신호 또는 아날로그 센서 정보가 저장 또는 프로세싱을 위해 디지털화되고 있는 경우, 전자 디바이스(102)의 다른 부분들에서 이용될 수 있다.

[0052] 파이프라인 ADC(130)는, 제1 파이프라인 스테이지(132-1)(또는 제1 스테이지(132-1)) 및 제2 파이프라인 스테이지(132-2)(또는 제2 스테이지(132-2))를 포함하는 다수의 파이프라인 스테이지들을 포함할 수 있다. 예시적인 구현들에서, 제1 스테이지(132-1)는 제2 스테이지(132-2)에 커플링된 전류 분배 회로(134)를 포함한다. 동작 시에, 전류 분배 회로(134)는 제2 스테이지(132-2)에 전류를 제공할 수 있다. 전류는 파이프라인 ADC(130)에 의해 디지털 신호로 변환되고 있는 아날로그 신호의 샘플을 표시하는 아날로그 정보를 반송할 수 있다. 전류 분배 회로(134)는, 제1 스테이지(132-1)가 아날로그 신호의 샘플을 양자화하고 있는 동안 제2 스테이지(132-2)에 전류를 제공할 수 있다.

[0053] 제1 스테이지(132-1)에서, 양자화 동작과 (예를 들어, 단일 페이즈로의) 아날로그 정보 전달(transfer-of-analog-information) 동작을 적어도 부분적으로 중첩시킴으로써, 제2 스테이지(132-2)는 이들 동작을 순차적으로 수행하는 것에 비해 더 속히 아날로그 신호의 나머지 부분을 변환하기 시작할 수 있다. 예시적인 스테이지들 및 연관된 동작 페이즈들의 설명은 도 4b를 참조로 아래에서 제시된다. 파이프라인 ADC(130)에 대한 제1 및 제2 스테이지들(132-1, 132-2)의 예들은 도 5, 도 6 및 도 7을 참조하여 아래에서 설명된다. 예시적인 파이프라인 ADC(130)의 설명이 도 3을 참조하여 아래에서 제공된다. 그러나, 다음으로, 본 문헌은 예시적인 트랜시버 구현들을 설명한다.

[0054] 도 2는, 200에서, 수신 체인(202)의 일부인 파이프라인 ADC(130)를 포함하는 예시적인 트랜시버(126)를 일반적으로 예시한다. 트랜시버(126)에 부가하여, 도 2는 안테나(122), RF 프론트-엔드(128) 및 통신 프로세서(124)를 묘사한다. 통신 프로세서(124)는, 224에서의 추가의 프로세싱을 위해(예를 들어, 애플리케이션 레벨에서의 프로세싱을 위해) 도 1의 애플리케이션 프로세서(108)와 같은 다른 컴포넌트들로 또는 이들로부터 하나 이상의 데이터 신호들을 통신할 수 있다.

[0055] 좌측에서 우측으로 예시된 바와 같이, 예시적인 구현들에서, 안테나(122)는 RF 프론트-엔드(128)에 커플링되고, RF 프론트-엔드(128)는 트랜시버(126)에 커플링된다. 트랜시버(126)는 통신 프로세서(124)에 커플링된다. 예시적인 RF 프론트-엔드(128)는 적어도 하나의 안테나 피드 라인(222)을 포함한다. 예시적인 트랜시버(126)는 적어도 하나의 수신 체인(202) 및 적어도 하나의 송신 체인(252)을 포함한다. 200에는 단지 하나의 RF 프론트-엔드(128), 하나의 트랜시버(126) 및 하나의 통신 프로세서(124)만이 도시되어 있지만, 전자 디바이스(102) 또는 이의 무선 인터페이스 디바이스(120)는 임의의 또는 모든 이러한 컴포넌트들의 다수의 인스턴스들을 포함할 수 있다. 또한, 도 2에 단지 특정 컴포넌트들만이 명시적으로 도시되고 특정 방식으로 함께 커플링되는 것으로 도시되지만, 트랜시버(126)는 다른 예시되지 않은 컴포넌트들, 더 많거나 더 적은 컴포넌트들, 및 컴포넌트들의 상이하게 커플링된 어레인지먼트들을 포함할 수 있다.

[0056] 일부 구현들에서, RF 프론트-엔드(128)는 안테나 피드 라인(222)을 통해 트랜시버(126)에 안테나(122)를 커플링시킨다. 동작 시에, 안테나 피드 라인(222)은 안테나(122)와 트랜시버(126) 사이에서 신호를 전파한다. 신호 전파 동안 또는 신호 전파의 일부로서, 안테나 피드 라인(222)은 전파 신호를 컨디셔닝한다. 이는, RF 프론트-엔드(128)가 수신 동작의 일부로서 안테나(122)로부터의 무선 신호(220)를 트랜시버(126)에 커플링할 수 있게 한다. RF 프론트-엔드(128)는 또한, 무선 신호(220)를 발산하기 위한 송신 동작의 일부로서 트랜시버(126)로부터의 송신 신호가 안테나(122)에 커플링될 수 있게 한다. 도 2에 명시적으로 도시되지 않았지만, RF 프론트-엔드(128) 또는 이의 안테나 피드 라인(222)은 하나 이상의 다른 컴포넌트들, 예컨대, 필터, 증폭기(예를 들어, 전력 증폭기 또는 저잡음 증폭기), N-플렉서, 또는 위상 시프터를 포함할 수 있다.

[0057] 일부 구현들에서, 트랜시버(126)는 적어도 하나의 수신 체인(202), 적어도 하나의 송신 체인(252), 또는 적어도 하나의 수신 체인(202)과 적어도 하나의 송신 체인(252)을 포함할 수 있다. 수신 체인(202)은 저잡음 증폭기(204)(LNA(204)), 필터(206), 주파수 하향 변환을 위한 믹서(208), 및 파이프라인 ADC(130)(PADC(130))를 포함할 수 있다. 송신 체인(252)은 전력 증폭기(254)(PA(254)), 필터(256), 주파수 상향 변환을 위한 믹서(258), 및 DAC(260)를 포함할 수 있다. 그러나, 수신 체인(202) 또는 송신 체인(252)은, 묘사된 수신 및 송신 체인들을 따라 어디든 전기적으로 배치되는 다른 컴포넌트들 ― 예를 들어, 부가적인 증폭기들 또는 필터들, 다수의 믹서들, 하나 이상의 버퍼들, 또는 적어도 하나의 로컬 오실레이터 ― 을 포함할 수 있다.

[0058] 수신 체인(202)은, 예를 들어, 각각 저잡음 증폭기(204) 및 PADC(130)를 통해, RF 프론트-엔드(128)의 안테나 피드 라인(222)과 통신 프로세서(124) 사이에 커플링된다. 송신 체인(252)은, 예를 들어, 각각 전력 증폭기(254) 및 DAC(260)를 통해, 안테나 피드 라인(222)과 통신 프로세서(124) 사이에 커플링된다. 트랜시버(126)는 또한, 믹서(208 또는 258)에 커플링되는 적어도 하나의 위상 고정 루프(232)(PLL(232))를 포함할 수 있고, 이 문구는 "또는"이라는 단어의 선택적이지만 허용된 포괄적-또는(inclusive-or) 해석에 따라 믹서(208) 및 믹서(258)를 포함하는 것을 함의할 수 있다. 예를 들어, 트랜시버(126)는 각각의 송신/수신 체인 쌍에 대해 하나의 PLL(232), 송신 체인당 하나의 PLL(232) 및 수신 체인당 하나의 PLL(232), 또는 체인당 다수의 PLL들(232)을 포함할 수 있다.

[0059] 수신 체인(202)의 특정 예시적인 구현들에 대해 도시된 바와 같이, 안테나(122)는 안테나 피드 라인(222)을 통해 저잡음 증폭기(204)에 커플링되고, 저잡음 증폭기(204)는 필터(206)에 커플링된다. 필터(206)는 믹서(208)에 커플링되고, 믹서(208)는 파이프라인 ADC(130)에 커플링된다. 파이프라인 ADC(130)는 차례로 통신 프로세서(124)에 커플링된다. 송신 체인(252)의 특정 예시적인 구현들에 대해 도시된 바와 같이, 통신 프로세서(124)는 DAC(260)에 커플링되고, DAC(260)는 믹서(258)에 커플링된다. 믹서(258)는 필터(256)에 커플링되고, 필터(256)는 전력 증폭기(254)에 커플링된다. 전력 증폭기(254)는 안테나 피드 라인(222)을 통해 안테나(122)에 커플링된다. 하나의 수신 체인(202) 및 하나의 송신 체인(252)만이 명시적으로 도시되지만, 전자 디바이스(102) 또는 이의 트랜시버(126)는 어느 하나 또는 둘 다의 컴포넌트들의 다수의 인스턴스들을 포함할 수 있다. 파이프라인 ADC(130) 및 DAC(260)가 프로세서(124)에 별개로 커플링되는 것으로 예시되지만, 이들은 프로세서(124)와 통신하기 위한 버스 또는 다른 수단을 공유할 수 있다.

[0060] 예시적인 신호 수신 동작의 일부로서, 저잡음 증폭기(204)는 증폭된 신호를 필터(206)에 제공한다. 필터(206)는 증폭된 신호를 필터링하고, 필터링된 신호를 믹서(208)에 제공한다. 믹서(208)는 하나의 주파수로부터 더 낮은 주파수로(예를 들어, RF(radio frequency)로부터 IF(intermediate frequency) 또는 BBF(baseband frequency)로) 하향 변환하기 위해, 필터링된 신호에 대해 주파수 변환 동작을 수행한다. 믹서(208)는 단일 변환 단계에서 또는 적어도 하나의 PLL(232)을 사용하여 다수의 변환 단계들을 통해 주파수 하향 변환을 수행할 수 있다. 믹서(208)는 신호의 아날로그 버전으로부터 신호의 디지털 버전으로의 변환을 위해 파이프라인 ADC(130)에 하향 변환된 신호를 제공할 수 있다. 파이프라인 ADC(130)는 디지털 신호를 통신 프로세서(124)에 포워딩할 수 있다. 따라서, 도 2의 예들에 대해, 파이프라인 ADC(130)는 적어도 IF 또는 BBF 신호들에 대해 동작할 수 있다.

[0061] 일반적으로, 파이프라인 ADC(130)는 믹서(208) 또는 다른 필터와 같은 다른 컴포넌트로부터 아날로그 입력 신호(212)를 받거나 또는 달리 수신한다. 파이프라인 ADC(130)는 디지털 신호를 생성하기 위해 아날로그 신호에 대해 아날로그-디지털 변환 동작을 수행한다. 그렇게 하기 위해, 파이프라인 ADC(130)는 아날로그 신호의 샘플링된 모멘트를 다수의 빈(bin)들의 빈으로 양자화할 수 있다. 파이프라인 ADC(130)는 추가로, 아날로그 신호의 샘플링된 인스턴스를 나타내기 위해 빈에 대응하는 다수의 비트들을 할당할 수 있다. 따라서, 파이프라인 ADC(130)는 아날로그 입력 신호(212)의 적어도 하나의 샘플링된 인스턴스에 걸쳐 있을 수 있는 디지털 출력 신호(214)를 생성할 수 있다. 파이프라인 ADC(130)는 디지털 출력 신호(214)를 통신 프로세서(124)와 같은 다른 컴포넌트에 제공하거나 또는 포워딩할 수 있다. 파이프라인 ADC(130)가 트랜시버(126)의 수신 체인(202)의 일부로서 도시되지만, 파이프라인 ADC(130)는 전자 디바이스의 다른 컴포넌트들 또는 부분들에서 구현될 수 있다.

[0062] 도 3은 다수의 아날로그-디지털 변환 스테이지들(ADC 스테이지들) 및 적어도 하나의 레지스터(306)를 포함하는 예시적인 파이프라인 ADC(130)를 예시하는 개략적 다이어그램이다. 파이프라인 ADC(130)는 아날로그 입력 신호(212)를 받고 디지털 출력 신호(214)를 생성한다. 이를 수행하기 위해, 파이프라인 ADC(130)는, 디지털 출력 신호(214)를 형성하는 또는 이를 생성하는 데 사용될 수 있는 디지털 값들을 생성하기 위해, 상이한 시간들에서 획득되는, 아날로그 입력 신호(212)의 상이한 샘플들에 대해 동작하지만 실질적으로 병렬적으로 동작할 수 있는 2개 이상의 ADC 스테이지들을 사용한다.

[0063] 예시적인 구현들에서, 파이프라인 ADC(130)는 다수의 스테이지들(132-1, 132-2, 132-3,..., 132-S)을 포함하고, "S"는 1보다 큰 정수를 나타낸다. 파이프라인 ADC(130)는 또한 다수의 잔차 결정기들을 포함할 수 있고, 이들 각각은 합산 컴포넌트를 사용하여 적어도 부분적으로 실현될 수 있다. 도 3에 도시되지 않았지만, 각각의 잔차 결정기는 2개의 연속적인 ADC 스테이지들 사이에 커플링될 수 있거나 또는 2개의 인접한 ADC 스테이지들 중 적어도 하나의 부분일 수 있다. 잔차 결정기의 예들은 도 6을 참조하여 아래에서 설명된다. 각각의 잔차 결정기는 잔차 신호, 예컨대 아날로그 잔차 신호 또는 전압을 생성할 수 있다. 결정된 잔차 신호를 증폭시키기 위해, 잔차 증폭기(미도시)가 연속적인 ADC 스테이지들 사이에 또는 그렇지 않으면 잔차 결정기 뒤에 커플링될 수 있다.

[0064] 예시된 바와 같이, 제1 스테이지(132-1)(또는 제1 ADC 스테이지(132-1))의 출력은 제2 스테이지(132-2)(또는 제2 ADC 스테이지(132-2))의 입력에 커플링된다. 유사하게, 제2 스테이지(132-2)의 출력은 제3 스테이지(132-3)(또는 제3 ADC 스테이지(132-3))의 입력에 커플링된다. 파이프라인 ADC(130)는 또한, 다수의 파이프라인 스테이지들, 예컨대 다수의 스테이지들(132-1 내지 132-S)의 각각의 스테이지(132)에 커플링될 수 있는 적어도 하나의 레지스터(306)를 포함한다.

[0065] 예시적인 동작들에서, 다수의 스테이지들(132-1 내지 132-S)의 개개의 스테이지(132)는 다수의 디지털 값들(302-1 내지 302-S)의 개개의 디지털 값(302)을 생성한다. 예를 들어, 제1 스테이지(132-1)는 제1 디지털 값(302-1)을 생성할 수 있고, 제2 스테이지(132-2)는 제2 디지털 값(302-2)을 생성할 수 있다. 제3 스테이지(132-3)는 제3 디지털 값(302-3)을 생성할 수 있고, "제S" 스테이지(132-S)는 "제S" 디지털 값(302-S)을 생성할 수 있다. 각각의 개개의 스테이지(132)는 개개의 디지털 값(302)을 레지스터(306)에 제공한다. 따라서, 레지스터(306)는 다수의 디지털 값들(302-1 내지 302-S)을 받거나 또는 달리 수신하고, 다수의 디지털 값들(302-1 내지 302-S)의 각각의 개개의 디지털 값(302)은 다수의 스테이지들(132-1 내지 132-S)의 개개의 스테이지(132)로부터 받아 들여진다. 레지스터(306)는 파이프라인 ADC(130)에 대한 디지털 출력 신호(214)를 생성하기 위해 다수의 디지털 값들(302-1 내지 302-S)을 결합하거나 또는 달리 인코딩한다.

[0066] 정해진 스테이지(132)는 스테이지(132)에 대한 입력 신호에 기반하여 디지털 값(302)을 그의 출력 신호로서 생성한다. (도 3에 묘사된 바와 같이) 제1 스테이지(132-1)의 경우, 스테이지 입력 신호는 아날로그 입력 신호(212)에 대응할 수 있다. 다른 ADC 스테이지들에 대해, 스테이지 입력 신호는 선행 스테이지로부터의 개개의 아날로그 잔차 신호(304)에 대응할 수 있다. 디지털 값(302)에 부가하여, 정해진 스테이지(132)는 아날로그 잔차 신호(304)를 다른 출력 신호로서 생성할 수 있다. 일부 구현들에서, 스테이지(132)는 아날로그 잔차 신호(304)를 잔차 증폭기(미도시)에 제공한다. 존재하는 경우, 잔차 증폭기는 아날로그 잔차 신호(304)를 증폭시켜 다음 또는 후속 스테이지(132)에 대한 잔차 입력 신호를 생성할 수 있다.

[0067] 도 3에서, 파이프라인 ADC(130)는 제1 아날로그 잔차 신호(304-1) 및 제2 아날로그 잔차 신호(304-2)를 갖는 것으로 묘사된다. 예로서, 제1 스테이지(132-1)는 (예를 들어, 제1 스테이지(132-1)가 잔차 결정기를 포함하는 경우) 제1 아날로그 잔차 신호(304-1)를 생성할 수 있고, 제1 아날로그 잔차 신호(304-1)를 제2 스테이지(132-2)에 포워딩할 수 있다. 제2 스테이지(132-2)는 제1 아날로그 잔차 신호(304-1)를 받거나 또는 달리 수신하고, 제1 아날로그 잔차 신호(304-1)에 기반하여 제2 디지털 값(302-2) 및 제2 아날로그 잔차 신호(304-2)를 생성한다.

[0068] 파이프라인 동작들은 부가적인 ADC 스테이지들로 계속될 수 있다. 일부 경우들에서, 상대적으로 하위 비트(less significant bit)들(예를 들어, LSB(least significant bit)들))이 아날로그 입력 신호(212)의 정해진 샘플에 대해 다운스트림의 연속적인 ADC 스테이지에 의해 생성되기 전에, 상대적으로 상위 비트(more significant bit)들(예를 들어, MSB(most significant bit)들))이 정해진 ADC 스테이지에 의해 생성된다. 이러한 경우들에서, 제2 디지털 값(302-2)의 비트들은 제1 디지털 값(302-1)의 비트들보다 더 낮은 유의성(significance)을 가질 수 있다. 도 3에 4개의 ADC 스테이지들이 명시적으로 도시되지만, 파이프라인 ADC(130)는 2개의 ADC 스테이지들(예를 들어, 여기서 "S"는 "2"와 동일함), 3개의 ADC 스테이지들, 또는 4개 초과의 ADC 스테이지들을 포함할 수 있다.

[0069] 일부 환경들에서, 하나 이상의 ADC 스테이지들은 다른 ADC 스테이지들과는 상이한 타입들의 ADC 방식들 또는 회로부들로 설계될 수 있다. 예컨대, "최종(final)" 파이프라인 스테이지(132-S)(여기서, "S"는 마지막 스테이지임) 이전의 파이프라인 스테이지들은 마지막 스테이지(132-S)와 상이할 수 있다. 예시적인 파이프라인 ADC(130)에서, 제1 스테이지(132-1)는 제2 스테이지(132-2)에 선행한다. 제1 스테이지(132-1)의 아키텍처는 제2 스테이지(132-2)의 아키텍처와 상이하다. 여기서, 제2 스테이지(132-2)는 마지막 또는 최종 스테이지이다. 따라서, 제3 스테이지(132-3)가 파이프라인 ADC(130)에 추가된다면, 이는 (도 3에 예시된 참조 넘버링은 이 예의 참조 넘버링과 상이하지만) 제1 스테이지(132-1)에 선행하도록 추가될 수 있다. 제1 및 제3 스테이지들(132-1, 132-3)의 아키텍처들은 서로 동일할 수 있고 그리고/또는 마지막 스테이지(이 인스턴스에서는 제2 스테이지(132-2)임)의 아키텍처와 상이할 수 있다. 그러한 상이한 스테이지당 아키텍처들의 예들이 본원에서 설명된다.

[0070] 도 4a는, 400-1에서, 파이프라인 ADC의 2개의 스테이지들(401-1 및 401-2)을 일반적으로 예시하며, 여기서 제1 스테이지(401-1)는 샘플링, 양자화 및 아날로그 전달을 수행하기 위해 3개의 페이즈들을 사용한다. 이 접근법에 대해 도시된 바와 같이, 제1 스테이지(401-1)는 변환 라운드당 3개의 페이즈들: 샘플링 페이즈, 양자화 페이즈 및 전달 페이즈를 포함한다. 제2 스테이지(401-2)는 2개의 페이즈들: 양자화 페이즈 및 전달 페이즈를 포함한다.

[0071] 아날로그 신호의 샘플(403)은 제1 및 제2 스테이지들(401-1 및 401-2)의 페이즈들을 통해 진행되는 것으로 묘사된다. 제1 스테이지(401-1)에서, 샘플(403)은 샘플링 및 양자화 페이즈들에서 각각 샘플링 및 양자화된다. 양자화 페이즈의 끝에서 또는 거의 끝에서, 제1 스테이지(401-1)는 샘플(403)에 대한 제1 디지털 값(405-1)을 생성한다. 양자화 페이즈가 완료된 후, 제1 스테이지(401-1)는 전달 페이즈를 시작한다.

[0072] 따라서, 제1 스테이지(401-1)에서, 양자화 페이즈 및 전달 페이즈는 상이한 시간들에 순차적으로 발생한다. 도시된 바와 같이, 양자화 페이즈 및 전달 페이즈는 어떠한 시간적 중첩도 없이 완전히 분리될 수 있다. 제1 스테이지(401-1)의 전달 페이즈 동안, 제1 스테이지(401-1)는 407에서 샘플(403)의 표시를 제2 스테이지(401-2)에 전달한다. 이에 따라, 제2 스테이지(401-2)는 제2 스테이지(401-2)의 전달 페이즈에서 샘플(403)의 표시를 받는다. 다음 또는 후속 변환 라운드에서, 제2 스테이지(401-2)는 이러한 표시에 기반하여 샘플(403)을 추가로 양자화할 수 있다. 제2 스테이지(401-2)는 다음 변환 라운드의 양자화 페이즈에서 샘플(403)에 대한 제2 디지털 값(405-2)을 생성한다.

[0073] 도 4b는, 400-2에서, 파이프라인 ADC(130)(예를 들어, 도 1-도 3)의 2개의 스테이지들(132-1 및 132-2)을 일반적으로 예시하고, 여기서 예시적인 제1 스테이지(132-1)는, 양자화 및 아날로그 전달 동작을 적어도 부분적으로 중첩시킴으로써, 샘플링, 양자화 및 아날로그 전달을 수행하기 위해 2개의 페이즈들을 사용한다. 이러한 시간적 중첩은, 파이프라인 ADC(130)가 도 4a에 대해 위에서 설명된 접근법에 비해 디지털 신호에 대한 한 세트의 출력 비트들로의 아날로그 신호의 변환을 가속시킬 수 있게 한다. 도 4b의 예시적인 접근법에 대해 도시된 바와 같이, 제1 스테이지(132-1)는 변환 라운드당 2개의 페이즈들: 샘플링 페이즈(406) 및 양자화 및 전달 페이즈(408)를 포함한다. 제2 스테이지(132-2)는 2개의 페이즈들: 양자화 페이즈(410) 및 전달 페이즈(412)를 포함한다.

[0074] 특정 예시적인 동작들에 대해, 아날로그 신호의 샘플(402)이 제1 및 제2 스테이지들(132-1 및 132-2)의 페이즈들을 통해 진행되는 것으로 묘사된다. 제1 스테이지(132-1)에서, 파이프라인 ADC(130)는 샘플링 페이즈(406) 동안 샘플(402)을 획득한다. 파이프라인 ADC(130)는 양자화 및 전달 페이즈(408)에서 아날로그 샘플(402)을 양자화한다. 양자화 및 전달 페이즈(408)의 끝에서 또는 거의 끝에서, 제1 스테이지(132-1)는 제1 디지털 값(302-1)을 생성할 수 있다. 한편, 양자화 및 전달 페이즈(408)의 적어도 일부 동안, 파이프라인 ADC(130)는 또한 샘플(402)과 관련된 아날로그 정보의 전달을 수행하고 있다.

[0075] 따라서, 제1 스테이지(132-1)에서, 양자화 조치(act) 및 전달 조치는 중첩하는 시간 기간들 동안 적어도 부분적으로 발생한다. 도시된 바와 같이, 양자화 조치 및 전달 조치는, 예컨대, 각각이 비교기의 출력 신호와 같은 동일한 신호에 기반하는 경우 실질적으로 중첩할 수 있다. 제1 스테이지(132-1)의 양자화 및 전달 페이즈(408) 중 전달 조치 동안, 제1 스테이지(132-1)는 404에서 샘플(402)의 표시를 제2 스테이지(132-2)에 전달한다. 이에 따라, 제2 스테이지(132-2)는 제2 스테이지(132-2)의 전달 페이즈(412)에서 샘플(402)의 아날로그 표시를 받는다. 따라서, 제1 스테이지(132-1)로부터 제2 스테이지(132-2)로의 아날로그 정보의 전달은 제1 스테이지(132-1)가 아날로그 샘플(402)의 양자화를 완료하지 않은 동안 시작된다. 이후의 또는 후속 변환 라운드(예를 들어, 다음 또는 후속 연속적인 변환 라운드)에서, 제2 스테이지(132-2)는 전달된 샘플의 표시에 기반하여 샘플(402)을 추가로 양자화할 수 있다. 따라서, 제2 스테이지(132-2)는 다음 변환 라운드의 양자화 페이즈(410)에서 샘플(402)에 대한 제2 디지털 값(302-2)을 생성할 수 있다.

[0076] 양자화 및 전달 페이즈(408)에서 제1 스테이지(132-1)의 양자화 및 전달 동작들을 중첩시킴으로써, 제2 스테이지(132-2)는, 도 4a에 대해 위에서 설명된 접근법에 비해 아날로그 신호의 샘플(402)이 더 속히 변환되고 있다는 표시를 수신한다. 이는 제1 스테이지(132-1)에 대한 동작 길이를 단축시키고, 파이프라인 ADC(130)가 더 높은 대역폭에서 동작할 수 있게 한다. 이러한 액션들을 파이프라인 ADC(130)에 대한 결합된 동작 페이즈로 중첩시킬 수 있는 회로부 예들이 도 5-도 7을 참조하여 다음에 설명된다.

[0077] 도 5는 (예를 들어, 도 1-도 3의) 파이프라인 ADC(130)의 다수의 스테이지들(132-1 내지 132-2)을 예시하는 개략적 다이어그램(500)이며, 여기서 예시적인 제1 스테이지(132-1)는 제2 스테이지(132-2)에 아날로그 정보를 전달할 수 있는 전류 분배 회로(134)를 포함한다. 예시적인 구현들에서, 전류 분배 회로(134)는 (도 2 및 도 3의) 아날로그 입력 신호(212)와 같은 아날로그 신호(506)에 기반하여 동작할 수 있다. 제1 스테이지(132-1)가 파이프라인 ADC(130)의 초기 스테이지가 아닌 경우, 전류 분배 회로(134)는 (도 3의) 아날로그 잔차 신호(304)에 대해 동작할 수 있다. 일반적으로, 전류 분배 회로(134)뿐만 아니라 제1 스테이지(132-1)는 다양한 소스들 또는 출처(origin)들로부터의 아날로그 신호(506)에 기반하여 동작할 수 있다.

[0078] 아날로그 신호(506)에 기반하여, 예컨대 그의 아날로그 샘플에 응답하여, 전류 분배 회로(134)는 적어도 하나의 전류(502)를 인가할 수 있다. 전류 분배 회로(134)는, (도 4b의) 양자화 및 전달 페이즈(408)의 일부로서 제1 스테이지(132-1)의 적어도 하나의 컴포넌트(도 5에 미도시)에 적어도 하나의 전류(502)를 인가할 수 있다. 전류 분배 회로(134)는 또한, 양자화 및 전달 페이즈(408)의 일부로서 그리고 전달 페이즈(412)의 일부로서 제2 스테이지(132-2)의 적어도 하나의 컴포넌트(도 5에 미도시)에 적어도 하나의 전류(502)를 인가할 수 있다.

[0079] 전류(502)는 제1 스테이지(132-1)의 컴포넌트 및 제2 스테이지(132-2)의 컴포넌트에 동일한 전류 또는 동일한 전류 신호로서 인가될 수 있다. 대안적으로, 전류 분배 회로(134)는, 예를 들어, 적어도 하나의 전류 미러를 사용하여, 제1 스테이지(132-1)의 컴포넌트에 제1 전류(502-1)(또는 제1 전류 신호(502-1))를 인가하고, 제2 스테이지(132-2)의 컴포넌트에 제2 전류(502-2)(또는 제2 전류 신호(502-2))를 인가할 수 있다. 제2 전류(502-2)를 포함하는 전류(502)는 아날로그 신호(506)에 관련된 아날로그 정보(504)를 제공할 수 있다. 아날로그 정보(504)는, 예컨대, 아날로그 신호(506)의 샘플에 대응할 수 있으며, 이는 다음에 도 6을 참조하여 설명된다.

[0080] 도 6은 (예를 들어, 도 1-도 3의) 파이프라인 ADC(130)의 다수의 스테이지들(132-1 내지 132-2)을 예시하는 개략적 다이어그램(600)이며, 여기서 예시적인 제1 스테이지(132-1)는 제1 스테이지(132-1)의 샘플러(602) 및 예시적인 제2 스테이지(132-2)의 샘플러(612)에 커플링되는 전류 분배 회로(134)를 포함한다. 예시된 바와 같이, 제1 스테이지(132-1)는, 샘플러(602) 및 전류 분배 회로(134)에 부가하여, 비교기(604) 및 양자화기(606)를 포함할 수 있다. 제2 스테이지(132-2)는, 샘플러(612)에 부가하여, 비교기(614) 및 양자화기(616)를 포함할 수 있다. 개략적 다이어그램(600)는 또한 잔차 결정기(630)를 묘사한다. 잔차 결정기(630)는 제1 스테이지(132-1)의 일부일 수 있거나, 제2 스테이지(132-2)의 일부일 수 있거나, 또는 이 둘 다의 스테이지들과 별개일 수 있다.

[0081] 예시적인 구현들에서, 제1 스테이지(132-1)와 관련하여, 샘플러(602)는 비교기(604) 및 전류 분배 회로(134)에 커플링된다. 비교기(604)는 전류 분배 회로(134) 및 양자화기(606)에 커플링된다. 비교기(604)는 샘플러(602)와 전류 분배 회로(134) 사이에 커플링된다. 비교기(604)는 또한, 샘플러(602)와 양자화기(606) 사이에 커플링된다. 예를 들어, 샘플러(602)는 비교기(604)의 입력에 커플링될 수 있고, 전류 분배 회로(134) 및 양자화기(606)는 비교기(604)의 적어도 하나의 출력에 커플링될 수 있다. 잔차 결정기(630)는 전류 분배 회로(134), 양자화기(606), 및 제2 스테이지(132-2)의 샘플러(612)에 커플링될 수 있다.

[0082] 제2 스테이지(132-2)와 관련하여, 샘플러(612)는 비교기(614) 및 양자화기(616)에 커플링된다. 비교기(614)는 양자화기(616)에 커플링된다. 따라서, 양자화기(616)는 샘플러(612) 및 비교기(614)에 커플링된다. 비교기(614)는 샘플러(612)와 양자화기(616) 사이에 커플링된다. 예를 들어, 샘플러(612)는 비교기(614)의 입력에 커플링될 수 있고, 양자화기(616)는 비교기(614)의 출력에 커플링될 수 있다. 양자화기(606) 및 양자화기(616)는 (도 3의) 레지스터(306)에 연결되어, 제1 디지털 값(302-1) 및 제2 디지털 값(302-2)을 각각 디지털 출력 신호(214)로서 인코딩하기 위해 레지스터(306)에 제공할 수 있다.

[0083] 예시적인 동작들에서, 샘플러(602)는 아날로그 신호(506)를 수신하고, 아날로그 신호(506)의 샘플(620) ― 예를 들어, 아날로그 샘플(620) ― 을 획득한다. 샘플(620)은 일부 인스턴트에서 또는 일부 샘플링 인터벌에 걸쳐 아날로그 신호(506)의 전압 레벨에 대응할 수 있다. 샘플러(602)는 샘플(620)을 샘플링 출력 신호(622)로서 비교기(604)의 입력에 제공한다. 비교기(604)는 샘플(620)을 다른 전압과 비교한다. 다른 전압은 기준 전압, 공통-모드 전압(cm 전압), 접지 전압, 제로-볼트 전압, 차동 시그널링 환경에서의 반대 전압 등에 대응할 수 있다. 비교에 기반하여, 비교기(604)는 전류 분배 회로(134) 및 양자화기(606)에 비교 신호(624)를 출력한다. 비교 신호(624)에 기반하여, 양자화기(606)는 아날로그 신호(506)의 아날로그 샘플(620)을 양자화하기 시작한다.

[0084] 비교기(604)로부터의 비교 신호(624)에 기반하여, 전류 분배 회로(134)는 적어도 하나의 전류(502)를 생성한다. 전류 분배 회로(134)는 제1 스테이지(132-1)의 샘플러(602) 및 제2 스테이지(132-2)의 샘플러(612)에 전류(502)를 인가한다. 전류 분배 회로(134)는 또한, 전류(502)를 잔차 결정기(630)에 제공할 수 있다. 일부 경우들에서, 전류(502)를 샘플러(602)에 인가함으로써, 전류 분배 회로(134)는 샘플러(602)에서의 전압을 조정한다(예컨대, 감소시킬 수 있다). 예컨대, 전류 분배 회로(134)는 샘플러(602)의 적어도 하나의 커패시터를 방전시킬 수 있다. 샘플러(612)에 전류(502)를 인가함으로써, 전류 분배 회로(134)는 샘플러(612)에서의 전압을 조정할 수 있다(예를 들어, 증가시킬 수 있다). 예컨대, 전류 분배 회로(134)는 샘플러(612)의 적어도 하나의 커패시터를 충전할 수 있다. 이러한 방식으로, 전류 분배 회로(134)는, 제1 스테이지(132-1)의 양자화기(606)가 아날로그 신호(506)의 샘플(620)을 변환하고 있는 동안, 아날로그 신호(506)로부터 제2 스테이지(132-2)의 샘플러(612)에 샘플(620)에 대한 아날로그 정보(504)를 제공할 수 있다.

[0085] 비교기(604)는, 시간의 경과함에 따라 변하는, 샘플러(602)에서의 전압을 계속 모니터링할 수 있다. 샘플러(602)로부터의 전압이 비교되고 있는 다른 전압에 도달했다(예를 들어, 동일하거나 넘었다(crossed))고 비교기(604)가 결정하는 것에 응답하여, 비교기(604)는 비교 신호(624)를 (예를 들어, 논리 1 ― 예컨대, 하이 전압 값 ― 로부터 논리 0 ― 예컨대, 낮은 전압 값 ― 으로 또는, 이 반대로) 변경한다. 변경된 비교 신호(624)는 양자화기(606)로 하여금 샘플(620)의 양자화를 중단하게 한다. 변경된 비교 신호(624)는 또한, 전류 분배 회로(134)로 하여금 샘플러들(602 및 612)에 적어도 하나의 전류(502)를 공급하는 것을 중지하게 한다. 이 예에 대한 이 지점에서, 양자화기(606)는 샘플(620)의 양자화를 완료했고, 전류 분배 회로(134)는 아날로그 정보(504)를 샘플러(612)로 전달하는 것을 완료했다.

[0086] 제1 아날로그 잔차 신호(304-1)를 결정하기 위해, 양자화기(606)는 잔차 결정기(630)에 조정 신호(626)를 제공할 수 있다. 조정 신호(626)는 제1 디지털 값(302-1) 또는 이의 아날로그 버전과 유사하거나 등가일 수 있다. 양자화기(606)는, 예컨대, DAC(도 6에 미도시)를 통해 조정 신호(626)를 잔차 결정기(630)에 제공할 수 있다. 잔차 결정기(630)는 전달된 아날로그 정보(504)와 조정 신호(626)를 결합하여, 샘플러(612)가 샘플링할 아날로그 잔차 전압을 결정한다. 제2 스테이지(132-2)에 대해 도 6에 예시된 예시적인 컴포넌트들과 관련하여, 비교기(614)는 비교 신호(634)를 사용하여, 양자화기(616)로 하여금, 제1 아날로그 잔차 신호(304-1)의 샘플(640)에 대응하는 샘플링 출력 신호(632)에 기반하여 샘플러(612)에서 제1 아날로그 잔차 신호(304-1)를 양자화하게 할 수 있다. 양자화기(616)에 의한 이러한 양자화는, 예를 들어, 샘플링 출력 신호(632)가 나타내는 바와 같이 샘플러(612)에서의 전압이 비-제로인 동안 또는 양자화된 출력 신호(636)가 샘플러(612)에서의 전압과 아직 매칭되지 않는 동안 계속될 수 있다. 양자화된 출력 신호(636)는 제2 디지털 값(302-2) 또는 이의 아날로그 버전과 유사하거나 또는 등가일 수 있다.

[0087] 양자화기(606)는 다수의 상이한 타이밍들 중 임의의 타이밍으로 조정 신호(626)를 잔차 결정기(630)에 제공할 수 있다. 하나의 예시적인 타이밍으로, 양자화기(606)는, 조정 신호(626)가 확인된 후 ― 예를 들어, 양자화기(606)가 이러한 변환 라운드를 완료한 후 ― 실질적으로 동시에 또는 함께, 조정 신호(626)의 다수의 비트들을 잔차 결정기(630)에 제공할 수 있다. 대안적 타이밍으로, 양자화기(606)는, 조정 신호(626)의 각각의 비트가 확인될 때 비트 단위로(bit-by-bit basis) 잔차 결정기(630)에 조정 신호(626)를 제공할 수 있다. 도 10a 및 도 10b를 참조하여 아래에서 추가로 설명되는 대안적인 타이밍으로, 잔차 결정기(630) 및 샘플러(612)에서의 전압은 제1 스테이지(132-1)에 의해 수행되는 변환 프로세스 부분 동안 완화된다.

[0088] 에워싸인 부분(610)으로 나타낸 바와 같이, 적어도 하나의 전류(502)는 상이한 방식들로 샘플러(602) 및 샘플러(612)에 인가될 수 있다. 예를 들어, 공통 또는 동일한 전류(502)가 샘플러(602) 및 샘플러(612)로 라우팅될 수 있다. 공통 전류를 갖는 예시적인 구현들이 도 8, 도 9a 및 도 9b를 참조하여 아래에서 설명된다. 대안적인 예에서, 적어도 하나의 전류(502)는 제1 전류(502-1) 및 제2 전류(502-2)를 포함할 수 있다. 이러한 대안적인 예의 사용으로, 전류 분배 회로(134)는 제1 전류(502-1)를 샘플러(602)로 라우팅하고 제2 전류(502-2)를 샘플러(612)로 라우팅할 수 있다. 제1 및 제2 전류들(502-1, 502-2)은 적어도 하나의 전류 미러를 사용하여 하나의 전류를 다른 전류로부터 생성함으로써 서로 동일하거나 비례할 수 있다. 전류 미러 및 2개의 전류들을 수반하는 예시적인 구현들이 도 7, 도 10a, 및 도 10b를 참조하여 아래에서 설명된다.

[0089] 도 7은 파이프라인 ADC의 다수의 스테이지들을 예시하는 회로 다이어그램(700)이며, 여기서 예시적인 제1 스테이지는 제1 스테이지의 샘플러(602) 및 예시적인 제2 스테이지의 샘플러(612)에 커플링되는 전류 분배 회로(134)를 포함한다. 회로 다이어그램(700)은 (예를 들어, 도 1-도 3의) 파이프라인 ADC(130)에 대한 예시적인 구현을 묘사한다. 도시된 바와 같이, 샘플러(602)는 적어도 하나의 커패시터(예를 들어, 샘플링 커패시터(Cs))를 사용하여 실현될 수 있다. 예시된 경우에서, 커패시터는 샘플링 노드(708)와 접지 사이에 커플링된다. 샘플링 노드(708)는 전압(710)으로서 (도 6의) 샘플(620)을 유지할 수 있다. 도 7에 하나의 커패시터가 명시적으로 도시되지만, 샘플러(602)는 다수의 커패시터들을 포함할 수 있다. 추가로, 각각의 묘사된 커패시터는 다수의 커패시터들, 예컨대 병렬로 함께 커플링된 다수의 커패시터들을 사용하여 구성될 수 있다.

[0090] (도 6에서 긴 파선들로 표시된) 제1 스테이지(132-1)의 비교기(604) 및 제2 스테이지(132-2)의 비교기(614) 각각은, 샘플러(602) 및 샘플러(612)의 샘플링 노드로부터 그의 입력 노드에서 전압을 수신하는 것으로 각각 묘사된다. 예를 들어, 비교기(604)는 비교기(604)의 입력에서 샘플링 노드(708) 상의 전압(710)을 수신할 수 있다. 비교기는 상이한 방식들로 실현될 수 있다. 예를 들어, 비교기(604)는, 제1 입력 및 제2 입력에 제시되는 전압들을 비교하고 그리고 제시된 전압들에 기반하여 출력 신호를 생성하는 비동기식 비교기로 구현될 수 있다. 출력 신호는, 예를 들어, 디지털 또는 불린(Boolean) 신호를 사용하여, 2개의 전압들 중 어느 것이 다른 것보다 더 크거나 더 작은지를 표시할 수 있다. 비교기들(604)의 예들은, 전압을 기준 전압과 비교하는 기준-교차 검출기(reference-crossing detector), 전압을 제로 볼트 또는 접지 전압 레벨과 비교하는 ZCD(zero-crossing detector), 디지털 비동기식 비교기처럼 동작하는 아날로그 증폭기, 이들의 조합(예를 들어, ZCA(zero-crossing amplifier)) 등을 포함한다.

[0091] 묘사된 예시적인 구현에서, 전류 분배 회로(134)는 제1 전류(502-1) 및 제2 전류(502-2)를 생성하기 위해 적어도 하나의 전류 미러로 구현된다. 비교기(604)는 비교 신호(624)를 사용하여 적어도 하나의 전류(502)의 흐름을 제어할 수 있다. 제1 스테이지(132-1)의 양자화기(606)는 시간-디지털 변환기(702)(TDC(702))를 사용하여 구현될 수 있다. TDC(702)는, 예컨대, 경과된 시간을 추적하기 위해 적어도 하나의 링 오실레이터(ring oscillator) 및 카운터(counter)를 이용할 수 있다. 제2 스테이지(132-2)에서, 양자화기(616)는 연속 근사 레지스터(SAR; successive approximation register) 로직(704)(SAR 로직(704))을 사용하여 구현될 수 있다. 그러나, 다른 양자화 하드웨어 및 기법들이 대신 사용될 수 있다. 양자화 예들은 플래시 또는 직접-변환 ADC, 비동기식 디지털 램프 ADC 등을 포함한다.

[0092] 잔차 결정기(630)는, 예를 들어, 노드(712)에서 DAC를 사용하여 구현될 수 있다. DAC는 다수의 커패시터들 및 다수의 스위치들을 포함한다. 한 쌍의 커패시터들 및 한 쌍의 스위치들이 명시적으로 묘사되어 있지만, 더 많은 또는 더 적은 커패시터들 및/또는 스위치들이 구현될 수 있다. 다수의 스위치들의 각각의 개개의 스위치는 다수의 커패시터들의 개개의 커패시터와 직렬로 커플링된다. 각각의 스위치(706)는 상이한 방식들로 구현될 수 있다. 차동 환경에서, 각각의 스위치(706)는, 잔차 결정기(630)의 노드(712)에 대향하는 커패시터의 플레이트가 플러스 기준 전압(Vref.P) 또는 마이너스 기준 전압(Vref.M)에 커플링되는 것을 가능하게 할 수 있다. TDC(702)는 조정 신호(626)를 사용하여 어느 스위치들이 개방 상태 또는 폐쇄 상태에 놓이는지를 제어할 수 있다. 개별적으로 도시되지만, 제1 디지털 값(302-1)은 일부 경우들에서 조정 신호(626)를 사용하여 실현될 수 있다.

[0093] 다수의 스위치들의 상태들을 설정함으로써, TDC(702)는 차이를 결정하기 위해 전류 분배 회로(134)에 의해 노드(712)에 전달되는 전압(714)에 (도 6의) 샘플(620)의 양자화된 부분을 적용하기 위해 조정 신호(626)를 사용할 수 있다. 이 경우, 잔차 결정기(630)는 (예를 들어, 도 3 및 도 6의) 제1 아날로그 잔차 신호(304-1)의 아날로그 잔차 전압에 대응하는 전압 차이를 결정할 수 있다. 따라서, 아날로그 잔차 전압이 노드(712) 상에 제시된다. 이 예에서, 잔차 결정기(630)의 노드(712)는 제2 스테이지(132-2)의 샘플러(612)의 샘플링 노드와 공통이다. 그러나, 잔차 결정기(630) 및 샘플러(612) 각각은 대안적인 구현들에서 별개의 노드들을 가질 수 있다.

[0094] 예시적인 동작에서, φ1 컴포넌트들은 제1 기간에 활성이다. 예를 들어, φ1 스위치는 폐쇄되고, 비교기(614)는 제1 기간 동안 동작할 수 있다. φ1 스위치를 폐쇄함으로써, 샘플러(602)의 커패시터는 전압(710)으로서 아날로그 신호(506)의 샘플(620)을 획득할 수 있다. 이러한 제1 기간 동안, 비교기(614)는 비교기(614)의 입력에 제시되는 아날로그 잔차 전압(예를 들어, 전압(714))(예를 들어, 노드(712)에 제시되는 전압)에 기반하여 이전 샘플의 하위 비트들을 결정하기 위해 SAR 로직(704)과 함께 기능할 수 있다.

[0095] 제2 기간에서, φ1 스위치는 개방되고, 2개의 φ2 스위치들은 폐쇄된다. 따라서, 전류 분배 회로(134)는 샘플러(602)의 커패시터 상에 제시되는 바와 같은 샘플(620)의 전압(710)에 기반하여 제1 및 제2 전류들(502-1 및 502-2)을 개개의 샘플러들(602 및 612)에 라우팅할 수 있다. 적어도 하나의 전류(502)를 사용하여, 전류 분배 회로(134)는, TDC(702)가 샘플(620)의 전압(710)을 양자화하고 있는 동안 샘플러(612)에 아날로그 전압 정보를 전달한다. 따라서, 양자화 및 전달 조치들은 서로 중첩될 수 있고 그리고/또는 단일 페이즈로 결합될 수 있다. 커패시터의 전압(710)이 다른 전압과 매칭한다고 비교기(604)가 검출하는 것에 기반하여 현재의 제2 기간이 종료되는 경우, φ2 스위치들은 개방될 수 있고, 잔차 결정기(630)는 노드(712)에서의 "새로운" 전압(714)으로서 아날로그 잔차 전압을 생성할 수 있다. 따라서, 제2 스테이지(132-2)는 SAR 로직(704) 및 샘플러(612)를 사용하여 노드(712)에 제시되는 아날로그 잔차 전압을 양자화할 수 있다.

[0096] 일부 경우들에서, 샘플러(612)는 DAC로서 실현될 수 있다. 따라서, 샘플러(612)는 다수의 커패시터들 및 다수의 스위치들을 포함할 수 있다. 다수의 스위치들의 각각의 개개의 스위치는 다수의 커패시터들의 개개의 커패시터와 직렬로 커플링된다. 연속 근사 레지스터 로직(704)(SAR 로직(704))은 양자화된 출력 신호(636)를 사용하여 제2 스테이지(132-2)의 비교기(614)의 출력에 기반하여 다수의 스위치들의 개개의 스위치들의 개개의 상태들을 설정할 수 있다. 개별적으로 도시되지만, 제2 디지털 값(302-2)은 일부 경우들에서 양자화된 출력 신호(636)를 사용하여 실현될 수 있다. 추가로, 다수의 커패시터들의 각각의 개개의 커패시터는 제1 플레이트(예를 들어, 묘사된 바와 같은 "상부" 플레이트) 및 제2 플레이트(예를 들어, 묘사된 바와 같은 "하부" 플레이트)를 포함한다. 다수의 스위치들의 각각의 개개의 스위치는 다수의 커패시터들의 개개의 커패시터의 제2 플레이트에 커플링된다. 전류 분배 회로(134)는 (예를 들어, 노드(712)를 통해) 다수의 커패시터들의 각각의 개개의 커패시터의 제1 플레이트에 커플링된다. 잔차 결정기(630)의 DAC는, 예시적인 개략적 다이어그램(700)에 도시된 바와 같이 공통 노드(712)와의 결합을 포함하여, 샘플러(612)의 DAC와 결합될 수 있다. 결합된 DAC를 포함하는 예시적인 구현들이 도 8을 참조하여 다음에 설명된다.

[0097] 도 8은 차동 시그널링을 갖는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램(800)이며, 여기서 동일한 전류가 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있다. 회로 다이어그램(800)의 상반부에서는, 플러스 차동 컴포넌트들이 묘사된다. 일부 마이너스 차동 컴포넌트들은 회로 다이어그램(800)의 하반부에 묘사되지만; 명확성을 위해, 일부 마이너스 차동 컴포넌트들은 도 8에서 생략된다. 플러스 차동 컴포넌트들의 동작이 아래에서 설명된다. 마이너스 차동 성분들의 동작은 상보적이기 때문에, 이에 대한 설명은 간결성을 위해 생략되었다.

[0098] 예시적인 구현들에서, 공통-모드 전압(V.cm)에 커플링된 스위치들은 샘플러(602)의 커패시터들 및 DAC(804)의 커패시터들을 재설정하기 위해 폐쇄된다. 도시된 바와 같이, DAC(804)는 (도 6에 명시적으로 표시된 바와 같이) 제2 스테이지(132-2)의 샘플러(612)와 잔차 결정기(630)의 결합으로 실현될 수 있다. DAC(804)는 플러스 최상부 플레이트(DAC_top_P) 및 플러스 최하부 플레이트(DAC_bot_P)를 포함한다. DAC(804)를 위한 커패시터, 버퍼(806), 플러스 SAR 로직(704)으로부터의 라인, 플러스 최하부 플레이트에 커플링된 스위치(DAC_bot_P), 및 DAC(804)의 커패시터에 커플링된 다른 라인들의 단일 아이템들이 명료성을 위해 도시된다. 그러나, 이들 아이템들의 다수의 인스턴스들은 다수의 커패시터들, 다수의 스위치들, 스위치들에 대한 제어 시그널링 등을 수용하도록 제시될 수 있다.

[0099] 커패시터들의 재설정은 제1 기간 동안 발생할 수 있다. 제1 기간에서, φ1 스위치는 폐쇄 상태에 있는 반면, φ2 스위치들은 개방 상태에 있다. 이러한 스위치 상태들로, 플러스 입력 전압(Vin.P)이 샘플러(602)의 커패시터의 플레이트에 커플링되고, 샘플러(602)는 플러스 입력 전압(Vin.P)의 샘플을 획득한다. 제2 기간에서, Φ1 스위치는 개방 상태에 있는 반면, Φ2 스위치들은 폐쇄 상태에 있다. Φ2 스위치들의 폐쇄 상태는 양자화 및 전달이 시작될 수 있게 한다. 비교기(604)에 의해 출력되는 어서트된 또는 활성 비교 신호(624)는 경과 시간을 디지털 값으로 변환하도록 TDC(702)를 트리거링한다.

[0100] 비교 신호(624)는 또한 스위치(802)를 폐쇄하여, 전류 분배 회로(134)의 적어도 하나의 전류 소스로부터 적어도 하나의 전류(502)가 흐를 수 있게 한다. 이 경우, 공유된, 동일한 또는 공통 전류(502)가 샘플러(602)에 그리고 샘플러(612)를 포함하는 DAC(804)에 인가된다. 전류 분배 회로(134)는 동일한 전류(502)를 샘플러(602)의 적어도 하나의 커패시터 및 샘플러(612)의 적어도 하나의 커패시터에 라우팅한다. 흐르는 전류(502)는 샘플러(612)의 커패시터를 충전하면서 샘플러(602)의 커패시터를 방전시킬 수 있다.

[0101] 충전 및 방전을 위해 동일한 전류를 사용하는 것은 몇몇 이점들을 제공할 수 있다. 동일한 전류를 사용함으로써, 개략적 다이어그램(800)의 아키텍처는 커패시터들 사이에서의 전하 전달에 대한 불일치들을 회피한다. 이득은 또한, 커패시터들의 비율에 의해 정의될 수 있다. 추가로, DAC(804)의 플러스 최상부 플레이트(DAC_top_P)에서의 스위치의 타이밍을 제어함으로써 전류 소스들의 신호-의존적 전하 주입이 감소될 수 있다.

[0102] 그러나, 동일-전류 아키텍처는 하나 이상의 잠재적인 에러(들)를 생성하거나 심화시킬 수 있다. 첫째, 전류 분배 회로(134)의 전류 소스의 출력은 전하가 커패시터들 사이에서 전달될 때 큰 스윙을 경험한다. 이는 선형적으로 동작하는 회로의 능력에 부담을 준다. 둘째, 비교기(604)의 지연에 의해 선형성이 추가로 감소될 수 있다. 일반적으로, 왜곡은 비교기 지연과 출력 스윙의 곱(product)에 비례하여 증가할 수 있다. 이러한 단점들은, 상이한 크기들을 가지는 연관된 전류들을 갖는 2개의 전류 소스들을 사용하여, 적어도 어느 정도까지 관리될 수 있다. 이러한 방식의 예들은 도 9a 및 도 9b를 참조하여 설명된다.

[0103] 도 9a는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램(900-1)이며, 여기서 동일한 전류가 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있고 그리고 동일한 전류의 크기가 조정될 수 있다. 도 9b는 도 9a의 회로 다이어그램에 대한 예시적인 회로 값들을 예시하는 그래프(900-2)이다. 잔차 결정기(630) 및 샘플러(612)를 포함할 수 있는 DAC(804)의 예가 도시된다. TDC(702)는 지연-고정 루프(904)(DLL(904))에 커플링된다. 지연 고정 루프(904)는 다양한 전류 크기를 고려하기 위해 TDC(702)가 동작하는 속도를 조정할 수 있다.

[0104] 예시적인 구현들에서, TDC(702)는 3개의 제어 입력 신호들: CS1, CS2 및 φ2를 수신한다. φ2 신호는 TDC(702)가 시작되게 한다. CS1 및 CS2 신호들은 샘플러(602)의 커패시터 상의 샘플 전압을 비교하는 것에 응답하는 비교기(604)의 출력 신호들에 대응한다. 예시된 스위치들은 φ1 및 φ2 신호들 및 φ2-1 신호의 값에 의존하여 개방 및 폐쇄 상태들을 갖는다. 연관된 스위치들은 이들 신호들의 하이 값들에 응답하여 폐쇄된다. φ1, φ2 및 φ2-1 신호들에 대한 예시적인 값들이 도 9b에 묘사된다. 그래프(900-2)는 또한, "Vx"로 식별되는, 비교기(604)의 입력 노드에 대한 전압 값들을 도시한다. φ2-1 신호는 전류 분배 회로(134)의 전류 소스들(902-1 및 902-2)의 출력들에 커플링된 스위치들을 제어한다.

[0105] 전류 분배 회로(134)는 제1 전류 소스(902-1) 및 제2 전류 소스(902-2)를 포함한다. 제1 전류 소스(902-1)는 제1 크기를 갖는 제1 전류(I1)를 제공하고, 제2 전류 소스(902-2)는 제2 크기를 갖는 제2 전류(I2)를 제공한다. 제2 전류(I2)는 제1 전류(I1)보다 더 작은 크기를 갖는다. 다시 말해서, 제1 크기는 제2 크기보다 더 크다. 일반적으로 동작 시에, 전류 분배 회로(134)는 제2 전류(I2) 이전에 제1 전류(I1)를 인가함으로써 적어도 하나의 전류(502)를 인가한다.

[0106] 변환 라운드의 제1 부분 동안(입력 전압(Vin)이 샘플링된 후), 그래프(900-2)에 따라, φ2-1 스위치들은 φ2 스위치들과 함께 폐쇄 상태에 있다. 952에 의해 묘사된 바와 같이, 변환 라운드의 제2 부분 동안, φ2-1 스위치들은 개방되는 반면, φ2 스위치들은 폐쇄된 채 유지된다. 라운드의 제1 부분 동안 폐쇄된 φ2-1 스위치들의 사용으로, 더 작은 크기의 전류(I2)가 접지로 션트(shunt)될 때 더 높은 크기의 전류(I1)가 커패시터들에 흐른다. φ2-1 스위치들이 개방된 후, 더 작은 크기의 전류(I2)가 커패시터들로 흘러 그들 상의 전하를 시프트시킨다.

[0107] 전압(Vx)에 대한 이러한 전류-크기 변화의 효과가 그래프(900-2)에 도시된다. 전압(Vx)은 전류(I2)에 비해 전류(I1)에 응답하여 더 신속하게 증가한다. 따라서, 전류(502)는, 제1 전류(I1)에 기반한 것보다 제2 전류(I2)에 기반하여 더 느린 레이트로 제1 스테이지(132-1)의 샘플러(602)에 대응하는 전압(예를 들어, 샘플링된 전압)을 감소시킨다. 추가로, 전류(502)는 제1 전류(I1)에 기반한 것보다 제2 전류(I2)에 기반하여 더 느린 레이트로 제2 스테이지(132-2)의 샘플러(612)에 대응하는 전압(Vx)을 증가시킨다.

[0108] 다시 말해서, 전하 전달 동작은 (예를 들어, 개략(coarse) 및 정밀(fine)의) 2개의 전류 소스들을 갖는 2개의 부분들로 분리될 수 있다. 제1 개략 부분 동안, 커패시터(Cl)는 출력 전압 추정치를 저장하는 데 사용된다. 비교기가 제1 임계치에 거의 도달할 때, 개략 전류 소스(I1)는 턴 오프되고, 정밀 전류 소스(I2)는 커패시터(Cl)를 통한 전하 전달을 계속하도록 스위칭 인된다(switched in). 전압 오버슈팅의 양이 감소되는데, 이는, Vx가 제2 임계치에 도달하는 시기와 비교기(604)가 비교기(604)의 출력 측에서 이러한 교차 초과(crossing)를 표시하는 시기 사이에서 비교기(604)가 지연을 경험하는 동안, 전압이 더 느리게 변하기 때문이다. 이러한 2-전류 구현의 다른 장점은, 정밀 전류 소스의 출력 스윙이 도 8의 단일-전류 구현에 비해 상당히 감소된다는 것인데, 이는, DAC 커패시터(CH)의 출력 충전이 커패시터(Cl)를 통해 이루어졌기 때문이다.

[0109] 도 10a는 예시적인 파이프라인 ADC를 예시하는 회로 다이어그램(1000-1)이며, 여기서 개개의 전류들이 적어도 하나의 전류 미러를 사용하여 파이프라인 ADC의 제1 및 제2 스테이지들의 개개의 샘플러들에 라우팅될 수 있다. 도 10b는, 1000-2에서, 도 10a의 회로 다이어그램에 대한 예시적인 회로 값들을 일반적으로 예시하는 그래프들을 포함한다. 예시적인 구현들에서, 전류 분배 회로(134)는 전류 미러(1004) 내에 배열된 2개의 전류 소스들을 포함한다. 제1 전류 소스는 제1 전류(502-1)를 생성할 수 있고, 제2 전류 소스는 제2 전류(502-2)를 생성할 수 있다. 제2 전류(502-2)는, 제1 전류(502-1)에 대한, 미러링된 전류 또는 복제된 전류일 수 있다. 도 10a에서 "1:M"으로 표시된 바와 같이, 미러링된 전류는 제1 또는 1차 전류의 (예를 들어, "M"배) 스케일링된 버전일 수 있다. 일부 경우들에서, 전류 미러의 각각의 전류 소스는 도 9a 및 도 9b의 기법들에 따라 상이한 크기들을 갖는 2개의 전류 소스들로서 구현될 수 있다.

[0110] 제1 전류 소스는 샘플러(602)에 제1 전류(502-1)를 제공하여 그 상의 전하를 감소시킨다. 이는 비교기(604)에서 플러스 입력 전압(Vin.P)을 증가시킬 수 있다. 플러스 입력 전압에 대한 대응하는 변화가 도 10b의 그래프(1052)에 묘사된다. 임계치(예를 들어, 제로-볼트 값 또는 공통-모드 전압)를 넘는 플러스 입력 전압(Vin.P) 응답하여, 비교기(604)는 출력 신호(Dz)를 변경하여 TDC(702)와 전류 분배 회로(134)의 전류 소스들을 정지시킨다.

[0111] 도 10b의 그래프(1054)는 시작되고 있는 TDC와 중지되고 있는 TDC 사이의 TDC(702)의 동작을 묘사한다. 그래프(1054)의 상부 부분은, 잔차 결정기(630), 샘플러(612), 또는 이들의 조합(예를 들어, DAC(804))의 커패시터들의 "최상부" 플레이트에 대응할 수 있는, 플러스 전달 전압(Vtr.P)을 변경하기 위한 2개의 접근법들을 도시한다. TDC(702)의 디지털 값이 증분됨에 따라, TDC(702)는 생성되고 있는 디지털 값(302-1)의 비트에 대한 변화를 반영하는 틱(tick)들(1002)을 생성할 수 있다. 그래프(1054)의 하부 부분은 TDC(702)의 틱들(1002)을 묘사한다. TDC(702)는 디지털 값(302-1)의 결정이 완료된 후에 비트들을 함께(예를 들어, 실질적으로 동시에) 잔차 결정기(630)에 커플링할 수 있다. 이 접근법은 파선(1056)에 대응한다. 이 경우, 잔차 결정 동작은 "모두 한 번에" 수행되며, 이는 플러스 전달 전압(Vtr.P)에 대한 큰 전압 및 대응하는 큰 전압 스윙(1058)으로 이어진다.

[0112] 대조적으로, TDC(702)는, TDC(702)가 틱(1002)을 생성할 때 각각의 스위치(706)의 상태를 설정함으로써 제1 디지털 값(302-1)을 반복적으로 적용할 수 있다. 이 접근법은 실선(1060)에 대응한다. 이러한 접근법은 제2 전류 소스의 출력 및 비교기(614)의 입력에서의 플러스 전달 전압(Vtr.P)을 반복적으로 감소시킬 수 있다. 이에 따라, 그래프(1052)에서 전압(Dz)이 하이가 될 때, 잔차 결정 동작이 완료되거나 또는 거의 완료될 수 있다.

[0113] 도 11은 파이프라인 아날로그-디지털 변환을 위한 그리고/또는 파이프라인 아날로그-디지털 변환기를 동작시키기 위한 예시적인 프로세스(1100)를 예시하는 흐름 다이어그램이다. 프로세스(1100)는 수행될 수 있는 동작들을 특정하는 한 세트의 블록들(1102-1108)의 형태로 설명된다. 그러나, 동작들이 대안적인 순서들로 또는 완전히 또는 부분적으로 중첩되는 방식들로 구현될 수 있기 때문에, 동작들이 반드시 도 11에 도시되거나 본원에 설명된 순서로 제한되는 것은 아니다. 또한, 프로세스(1100) 또는 대안적인 프로세스를 수행하기 위해, 더 많은, 더 적은, 그리고/또는 상이한 동작들이 구현될 수 있다. 프로세스(1100)의 예시된 블록들이 나타내는 동작들은 파이프라인 ADC(130) 또는 이의 일부에 의해 수행될 수 있다. 더 구체적으로, 프로세스(1100)의 동작들은 제1 스테이지(132-1) 및 제2 스테이지(132-2)에 의해 수행될 수 있다.

[0114] 블록(1102)에서, 파이프라인 ADC는 파이프라인 아날로그-디지털 변환기의 제1 스테이지의 적어도 하나의 커패시터 상에서 아날로그 전압을 획득하기 위해 아날로그 신호를 샘플링한다. 예를 들어, 파이프라인 ADC(130)는 파이프라인 ADC(130)의 제1 스테이지(132-1)의 적어도 하나의 커패시터(Cs) 상에서 아날로그 전압(710)을 획득하기 위해 아날로그 신호(506)를 샘플링할 수 있다. 예컨대, 샘플링 페이즈(406)의 일부로서, 샘플러(602)는 아날로그 버전으로부터 디지털 버전으로 변환되는 신호의 아날로그 샘플(620)을 획득할 수 있다.

[0115] 블록(1104)에서, 파이프라인 ADC는 비교 신호를 생성하기 위해 아날로그 전압을 다른 전압과 비교한다. 예를 들어, 파이프라인 ADC(130)는 비교 신호(624)를 생성하기 위해 아날로그 전압(710)을 다른 전압과 비교한다. 일부 경우들에서, 양자화 및 전달 페이즈(408)의 일부로서, 비교기(604)는, 아날로그 전압(710)이 비교기(604)에 입력되고 있는 다른 전압을 넘어서는지(예를 들어, 정해진 방향을 따라 아날로그 전압이 변화함에 따라 다른 전압과 매칭되는지 또는 이를 패스(pass)하는지)를 결정할 수 있다. 다른 전압은 제로 전압, 접지 전압, 기준 전압, 차동 환경에서의 공통 모드 전압, 이들의 어떤 조합 등에 대응할 수 있다.

[0116] 블록(1106)에서, 파이프라인 ADC는 비교 신호에 기반하여 제1 스테이지에 대한 디지털 값을 생성하기 위해 아날로그 전압을 양자화한다. 예를 들어, 파이프라인 ADC(130)는 비교 신호(624)에 기반하여 제1 스테이지(132-1)에 대한 디지털 값(302-1)을 생성하기 위해 아날로그 전압(710)(원래 샘플링된 바와 같음)을 양자화할 수 있다. 그렇게 하기 위해, 시간-디지털 변환기(702)(TDC(702))는 경과 시간을 디지털 값으로 변환할 수 있으며, 이는 양자화 및 전달 페이즈(408)의 일부로서 카운터에 저장될 수 있다. TDC(702)는 변환을 종료하고, 비교 신호(624)에 대한 변화에 응답하여 카운터를 증가시키는 것을 중단하고, 이로써 비교기(604)에 의해 표시되는 시간 기간을 디지털 값(302-1)으로 변환할 수 있다. 제1 디지털 값(302-1)에 대응될 수 있는, 카운터의 비트들은, 비교 신호(624)에 대한 변화에 응답하여 비트 단위로 잔차 결정기(630)에 적용될 수 있거나, 또는 각각의 비트가 결정될 때 잔차 결정기(630)에 적용될 수 있다.

[0117] 블록(1108)에서, 파이프라인 ADC는 아날로그 전압의 양자화 동안 적어도 부분적으로 비교 신호에 기반하여 파이프라인 아날로그-디지털 변환기의 제2 스테이지에 아날로그 전압의 표시를 전달한다. 예를 들어, 파이프라인 ADC(130)는 아날로그 전압(710)의 양자화 동안 적어도 부분적으로 비교 신호(624)에 기반하여 파이프라인 ADC(130)의 제2 스테이지(132-2)에 아날로그 전압(710)의 표시를 전달할 수 있다(예를 들어, 아날로그 전압(710)에 관한 아날로그 정보(504)를 통신하는 신호를 제공할 수 있다). 여기서, 전류 분배 회로(134)는, 비교 신호(624)가 변경될 때까지 잔차 결정기(630) 또는 샘플러(612)에 전류를 인가할 수 있다(예를 들어, 공통 노드(712)를 갖는 경우, 둘 다에 전류를 인가하는 것을 포함).

[0118] 전류 라우팅은 TDC(702)가 시간을 제1 디지털 값(302-1)으로 변환하고 있는 동안 적어도 부분적으로 양자화 및 전달 페이즈(408) 동안 발생할 수 있다. 이는 샘플러(602)의 적어도 하나의 커패시터(예를 들어, 커패시터(Cs))로부터 전하를 제거하면서 잔차 결정기(630)의 적어도 하나의 커패시터(예를 들어, 커패시터(CH))에 전하를 추가함으로써 수행될 수 있다. 전류 분배 회로(134)는 샘플러(602)를 방전시킬 수 있고, 동일한 전류(502)를 사용하여 또는 2개의 관련된 전류들(502-1 및 502-1)(예를 들어, 하나의 전류는 다른 전류의 복제 또는 미러링된 버전임)을 사용하여 잔차 결정기(630)를 충전시킬 수 있다.

[0119] 본 섹션은 위에서 제시된 장치들 및/또는 프로세스들에 관련된 예시적인 구현들 및/또는 예시적인 구성들의 일부 양상들을 설명한다.

[0120] 예시적 양상 1: 장치로서,

파이프라인 아날로그-디지털 변환기를 포함하고,

파이프라인 아날로그-디지털 변환기는,

제1 스테이지; 및

제2 스테이지를 포함하고,

제1 스테이지는,

샘플러;

샘플러에 커플링된 양자화기; 및

샘플러에 커플링된 전류 분배 회로를 포함하고, 그리고

제2 스테이지는,

전류 분배 회로에 커플링된 샘플러; 및

제2 스테이지의 샘플러에 커플링된 양자화기를 포함한다.

[0121] 예시적 양상 2: 예시적 양상 1의 장치에서,

제1 스테이지는 비교기를 포함하고;

비교기는 제1 스테이지의 샘플러와 전류 분배 회로 사이에 커플링되고;

비교기는 제1 스테이지의 샘플러와 제1 스테이지의 양자화기 사이에 커플링되고; 그리고

제1 스테이지의 양자화기는 TDC(time-to-digital converter)를 포함한다.

[0122] 예시적 양상 3: 예시적 양상 1 또는 예시적 양상 2의 장치에서,

제2 스테이지는 비교기를 포함하고;

제2 스테이지의 비교기는 제2 스테이지의 샘플러와 제2 스테이지의 양자화기 사이에 커플링되고; 그리고

제2 스테이지의 양자화기는 SAR(successive approximation register) 로직을 포함한다.

[0123] 예시적 양상 4: 예시적 양상 3의 장치에서,

제2 스테이지의 샘플러는,

다수의 커패시터들; 및

다수의 스위치들을 포함하고,

다수의 스위치들의 각각의 개개의 스위치는 다수의 커패시터들의 개개의 커패시터와 직렬로 커플링되고; 그리고

SAR(successive approximation register) 로직은 제2 스테이지의 비교기의 출력에 기반하여 다수의 스위치들의 개개의 스위치들의 개개의 상태들을 설정하도록 구성된다.

[0124] 예시적 양상 5: 예시적 양상 4의 장치에서,

다수의 커패시터들의 각각의 개개의 커패시터는 제1 플레이트 및 제2 플레이트를 포함하고;

다수의 스위치들의 각각의 개개의 스위치는 다수의 커패시터들의 개개의 커패시터의 제2 플레이트에 커플링되고; 그리고

전류 분배 회로는 다수의 커패시터들의 각각의 개개의 커패시터의 제1 플레이트에 커플링된다.

[0125] 예시적 양상 6: 이전의 예시적 양상들 중 어느 한 양상의 장치에서, 이 장치는,

제1 스테이지의 입력과 제1 스테이지의 샘플러 사이에 커플링된 적어도 하나의 스위치; 및

제1 스테이지의 샘플러 및 제2 스테이지의 샘플러와 전류 분배 회로 사이에 커플링된 하나 이상의 스위치들을 더 포함한다.

[0126] 예시적 양상 7: 이전의 예시적 양상들 중 어느 한 양상의 장치에서,

전류 분배 회로는 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 적어도 하나의 전류를 인가하도록 구성된다.

[0127] 예시적 양상 8: 예시적 양상 7의 장치에서,

전류 분배 회로는 적어도 하나의 전류를 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 각각 인가함으로써 제1 스테이지의 샘플러는 방전시키고 제2 스테이지의 샘플러는 충전시키도록 구성된다.

[0128] 예시적 양상 9: 예시적 양상 8의 장치에서,

전류 분배 회로는 제1 스테이지의 샘플러를 방전시키는 동안 적어도 부분적으로 제2 스테이지의 샘플러를 충전시키도록 구성된다.

[0129] 예시적 양상 10: 예시적 양상 7 내지 예시적 양상 9 중 어느 한 양상의 장치에서,

전류 분배 회로는 적어도 하나의 전류 소스를 포함하고; 그리고

적어도 하나의 전류 소스는 동일한 전류를 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 라우팅함으로써 적어도 하나의 전류를 인가하도록 구성된다.

[0130] 예시적 양상 11: 예시적 양상 7 내지 예시적 양상 9 중 어느 한 양상의 장치에서,

전류 분배 회로는 제1 전류 소스 및 제2 전류 소스를 포함하고, 제1 전류 소스 및 제2 전류 소스는 전류 미러 내에 배열되고;

전류 미러는 제1 전류 및 제2 전류를 제공하도록 구성되고; 그리고

전류 미러는 제1 전류를 제1 스테이지의 샘플러에 그리고 제2 전류를 제2 스테이지의 샘플러에 라우팅함으로써 적어도 하나의 전류를 인가하도록 구성된다.

[0131] 예시적 양상 12: 예시적 양상 7 내지 예시적 양상 9 중 어느 한 양상의 장치에서,

전류 분배 회로는 제1 전류 소스 및 제2 전류 소스를 포함하고;

제1 전류 소스는 제1 전류를 제공하도록 구성되고;

제2 전류 소스는 제2 전류를 제공하도록 구성되고, 제2 전류는 제1 전류보다 작은 크기를 갖고; 그리고

전류 분배 회로는 제2 전류 이전에 제1 전류를 인가함으로써 적어도 하나의 전류를 인가하도록 구성된다.

[0132] 예시적 양상 13: 예시적 양상 12의 장치에서,

전류 분배 회로는,

제1 전류에 기반한 것보다 제2 전류에 기반하여 더 느린 레이트로 제1 스테이지의 샘플러에 대응하는 전압을 감소시키고; 그리고

제1 전류에 기반한 것보다 제2 전류에 기반하여 더 느린 레이트로 제2 스테이지의 샘플러에 대응하는 전압을 증가시키도록 구성된다.

[0133] 예시적 양상 14: 이전의 예시적 양상들 중 어느 한 양상의 장치에서,

제1 스테이지는, 제1 스테이지의 샘플러와 전류 분배 회로 사이에 커플링된 비교기를 포함하고,

비교기는 전류 분배 회로에 의한 적어도 하나의 전류의 인가를 제어하도록 구성된다.

[0134] 예시적 양상 15: 예시적 양상 14의 장치에서,

양자화기는 비교기의 출력에 기반하여 디지털 값을 결정하도록 구성된다.

[0135] 예시적 양상 16: 예시적 양상 15의 장치에서,

전류 분배 회로는, 적어도 하나의 전류를 사용하여, 제1 스테이지의 양자화기가 디지털 값을 결정하고 있는 동안 적어도 부분적으로 제2 스테이지의 샘플러에 아날로그 정보를 제공하도록 구성되고,

아날로그 정보는 제1 스테이지의 샘플러에 의해 샘플링된 아날로그 신호와 관련된다.

[0136] 예시적 양상 17: 예시적 양상 15 또는 예시적 양상 16의 장치에서,

제1 스테이지의 양자화기는 TDC(time-to-digital converter)를 포함하고,

TDC(time-to-digital converter)는 비교기에 의해 표시되는 시간 기간(time period)을 디지털 값으로 변환하도록 구성된다.

[0137] 예시적 양상 18: 이전의 예시적 양상들 중 어느 한 양상의 장치에서,

파이프라인 아날로그-디지털 변환기는 제1 스테이지의 양자화기 및 전류 분배 회로에 커플링된 잔차 결정기를 포함하고,

전류 분배 회로는 적어도 하나의 전류를 잔차 결정기에 인가하도록 구성되고; 그리고

제1 스테이지의 양자화기는,

디지털 값을 생성하고; 그리고

디지털 값을 잔차 결정기에 제공하도록 구성된다.

[0138] 예시적 양상 19: 예시적 양상 18의 장치에서,

제1 스테이지의 양자화기는, 디지털 값이 생성된 후, 디지털 값의 비트들을 잔차 결정기에 커플링하도록 구성된다.

[0139] 예시적 양상 20: 예시적 양상 18의 장치에서,

제1 스테이지의 양자화기는, 디지털 값의 비트들이 생성되고 있을 때, 디지털 값의 비트들을 잔차 결정기에 커플링하도록 구성된다.

[0140] 예시적 양상 21: 이전의 예시적 양상들 중 어느 한 양상의 장치에서,

파이프라인 아날로그-디지털 변환기는 제3 스테이지를 포함하고,

제3 스테이지는,

샘플러;

제3 스테이지의 샘플러에 커플링된 양자화기; 및

제3 스테이지의 샘플러 및 제1 스테이지의 샘플러에 커플링된 전류 분배 회로를 포함하고,

제3 스테이지의 전류 분배 회로는 제3 스테이지의 샘플러 및 제1 스테이지의 샘플러에 적어도 하나의 전류를 인가하도록 구성된다.

[0141] 예시적 양상 22: 예시적 양상 21의 장치에서,

제3 스테이지의 전류 분배 회로는, 적어도 하나의 전류를 사용하여, 제3 스테이지의 양자화기가 제1 디지털 값을 결정하고 있는 동안 적어도 부분적으로 제1 스테이지의 샘플러에 제1 아날로그 정보를 제공하도록 구성되고,

제1 아날로그 정보는 제3 스테이지의 샘플러에 의해 샘플링된 아날로그 신호와 관련되고; 그리고

제1 스테이지의 전류 분배 회로는, 적어도 하나의 다른 전류를 사용하여, 제1 스테이지의 양자화기가 제2 디지털 값을 결정하고 있는 동안 적어도 부분적으로 제2 스테이지의 샘플러에 제2 아날로그 정보를 제공하도록 구성되고,

제2 아날로그 정보는 제3 스테이지의 전류 분배 회로에 의해 제1 스테이지의 샘플러에 제공되는 제1 아날로그 정보와 관련된다.

[0142] 예시적 양상 23: 이전의 예시적 양상들 중 어느 한 양상의 장치에서,

이 장치는 무선 인터페이스 디바이스를 더 포함하고,

무선 인터페이스 디바이스는 파이프라인 아날로그-디지털 변환기를 포함한다.

[0143] 예시적 양상 24: 예시적 양상 23의 장치에서,

이 장치는,

디스플레이 스크린; 및

무선 인터페이스 디바이스의 적어도 일부 및 디스플레이 스크린에 동작가능하게 커플링된 적어도 하나의 프로세서를 더 포함하고,

적어도 하나의 프로세서는 무선 인터페이스 디바이스의 파이프라인 아날로그-디지털 변환기를 사용하여 수신된 하나 이상의 무선 신호들에 기반하여 디스플레이 스크린 상에 하나 이상의 그래픽 이미지들을 제시하도록 구성된다.

[0144] 예시적 양상 25: 파이프라인 아날로그-디지털 변환을 위한 장치로서,

제1 스테이지 ― 제1 스테이지는,

아날로그 신호의 샘플을 획득하도록 구성된 샘플러; 및

샘플러에 커플링된 양자화기를 포함함 ―;

제2 스테이지 ― 제2 스테이지는,

샘플러; 및

제2 스테이지의 샘플러에 커플링된 양자화기를 포함함 ―; 및

샘플에 기반하여, 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 전류를 분배하기 위한 수단을 포함한다.

[0145] 예시적 양상 26: 예시적 양상 25의 장치에서,

전류를 분배하기 위한 수단은 샘플에 기반하여 제2 스테이지의 샘플러에 미러링된 전류를 인가하기 위한 수단을 포함한다.

[0146] 예시적 양상 27: 예시적 양상 25 또는 예시적 양상 26의 장치에서,

이 장치는 아날로그 잔차 신호를 결정하기 위한 수단을 더 포함하고,

제1 스테이지의 양자화기는 결정하기 위한 수단에 디지털 값의 비트들을 반복적으로 커플링하기 위한 수단을 포함한다.

[0147] 예시적 양상 28: 파이프라인 아날로그-디지털 변환기를 동작시키기 위한 방법으로서,

파이프라인 아날로그-디지털 변환기의 제1 스테이지의 적어도 하나의 커패시터 상에서 아날로그 전압을 획득하기 위해 아날로그 신호를 샘플링하는 단계;

비교 신호를 생성하기 위해 아날로그 전압을 다른 전압과 비교하는 단계;

비교 신호에 기반하여 제1 스테이지에 대한 디지털 값을 생성하기 위해 아날로그 전압을 양자화하는 단계; 및

아날로그 전압을 양자화하는 동안 적어도 부분적으로 비교 신호에 기반하여 파이프라인 아날로그-디지털 변환기의 제2 스테이지에 아날로그 전압의 표시를 전달하는 단계를 포함한다.

[0148] 예시적 양상 29: 예시적 양상 28의 방법에서,

전달하는 단계는,

제2 스테이지의 적어도 하나의 커패시터를 충전하기 위해 제2 스테이지의 적어도 하나의 커패시터에 전류를 인가하는 단계; 및

제1 스테이지의 적어도 하나의 커패시터를 방전시키기 위해 제1 스테이지의 적어도 하나의 커패시터에 전류를 인가하는 단계를 포함한다.

[0149] 예시적 양상 30: 예시적 양상 28 또는 예시적 양상 29의 방법에서,

이 방법은 비교 신호에 기반하여 제1 스테이지의 적어도 하나의 커패시터 상의 아날로그 전압을 감소시키는 단계를 더 포함하고,

전달하는 단계는 제2 스테이지의 적어도 하나의 커패시터 상의 전압을 증가시키는 단계를 포함하고;

양자화하는 단계는 시간을 디지털 값으로 변환하는 단계를 포함하고; 그리고

이 방법은 디지털 값의 각각의 비트의 생성에 응답하여 디지털 값을 기반으로 제2 스테이지의 적어도 하나의 커패시터 상의 전압을 감소시키는 단계를 더 포함한다.

[0150] 예시적 양상 31: 예시적인 양상 28 내지 예시적 양상 30 중 어느 한 양상의 방법에서,

전달하는 단계는,

양자화의 제1 부분 동안 제1 크기를 갖는 제1 전류를 제2 스테이지의 적어도 하나의 커패시터에 인가하는 단계; 및

양자화의 제2 부분 동안 제2 크기를 갖는 제2 전류를 제2 스테이지의 적어도 하나의 커패시터에 인가하는 단계를 포함하고,

제2 부분은 제1 부분 이후에 발생하고, 제2 크기는 제1 크기보다 작다.

[0151] 예시적 양상 32: 장치는,

파이프라인 아날로그-디지털 변환기를 포함하고,

파이프라인 아날로그-디지털 변환기는,

샘플러를 포함하는 제2 스테이지; 및

제1 스테이지를 포함하고,

제1 스테이지는,

아날로그 신호의 샘플을 획득하도록 구성된 샘플러;

제1 스테이지의 샘플러와 커플링되고, 샘플을 디지털 값으로 양자화하도록 구성된 양자화기; 및

제1 스테이지의 샘플러 및 제2 스테이지의 샘플러에 커플링된 전류 분배 회로를 포함하고,

전류 분배 회로는 양자화기가 디지털 값을 생성하고 있는 동안 적어도 부분적으로 샘플의 표시를 제2 스테이지의 샘플러에 전달하도록 구성된다.

[0152] 예시적 양상 33: 장치는,

파이프라인 아날로그-디지털 변환기를 포함하고,

파이프라인 아날로그-디지털 변환기는 제1 스테이지 및 제2 스테이지를 포함하고,

제1 스테이지는,

아날로그 신호의 샘플을 획득하도록 구성된 샘플러;

시간-디지털 변환기; 및

입력 및 출력을 포함하는 비교기를 포함하고,

입력은 샘플러에 커플링되고 출력은 시간-디지털 변환기 및 샘플러에 커플링되고,

제2 스테이지는 비교기의 출력 및 시간-디지털 변환기에 커플링된 샘플러를 포함한다.

[0153] 예시적 양상 34: 예시적 양상 33의 장치에서,

비교기는 ZCA(zero-crossing amplifier)를 포함한다.

[0154] 예시적 양상 35: 예시적 양상 33 또는 예시적 양상 34의 장치에서,

이 장치는 제1 스테이지의 샘플러 및 제2 스테이지의 샘플러와 비교기의 출력 사이에 커플링된 전류 미러를 더 포함한다.

[0155] 예시적 양상 36: 예시적 양상 33 내지 예시적 양상 35 중 어느 한 양상의 장치에서,

이 장치는 제1 스테이지와 제2 스테이지 사이에서 공유되도록 구성된 DAC(digital-to-analog converter)를 더 포함하고,

디지털-아날로그 변환기는 제2 스테이지의 샘플러의 적어도 일부를 포함하고, 시간-디지털 변환기의 출력에 커플링된다.

[0156] 본원에서 사용되는 바와 같이, "커플링한다", "커플링된" 또는 "커플링"이라는 용어들은, 본원에서 설명되는 일부 특징을 구현하거나 일부 능력을 실현하기 위해 서로 동작하여 통신하는 2개 이상의 컴포넌트들 사이의 관계를 지칭한다. 갈바닉 커플링(galvanic coupling)은, 예컨대, 금속 트레이스 또는 와이어와 같은 물리적 라인을 사용하여 실현될 수 있다. 갈바닉(예를 들어, 물리적 접촉) 커플링 또는 전자기 커플링은 직접적 커플링 또는 간접적 커플링을 포함할 수 있다. 직접적 커플링은, 개재되는 엘리먼트 없이 동일한 노드를 통해 회로 엘리먼트들을 연결하는 것을 지칭한다. 간접적 커플링은, 2개 이상의 상이한 노드들을 포함하는 하나 이상의 다른 디바이스들 또는 다른 회로 엘리먼트들을 통해 회로 엘리먼트들을 연결하는 것을 지칭한다.

[0157] 본원에서 "제1", "제2", "제3"의 용어들 및 다른 숫자-관련 표시자들은, 특정 구현, 단일 도면 도, 정해진 컴포넌트 또는 청구항과 같은 정해진 맥락 내에서 유사한 또는 비슷한 아이템들을 식별하거나 구분하기 위해 사용된다. 따라서, 일 맥락에서의 제1 아이템은 다른 맥락에서의 제1 아이템과 상이할 수 있다. 예를 들어, 일 맥락에서 "제1 스테이지" 또는 "제1 전류"로서 식별된 아이템은 다른 맥락에서 "제3 스테이지" 또는 "제2 전류"로 각각 식별될 수 있다. 유사하게, 하나의 청구항에서 정해진 컴포넌트의 일부인 "적어도 하나의 커패시터"는 다른 청구항에서 상이한 컴포넌트의 일부일 수 있다.

[0158] 맥락이 달리 지시하지 않는 한, 본원에서 "또는"이라는 단어의 사용은 "또는"이라는 단어에 의해 연결되는 하나 이상의 아이템들의 포함 또는 적용을 허용하는 용어 또는 "포괄적 또는"의 사용으로 간주될 수 있다(예를 들어, "A 또는 B"라는 문구는, 단지 "A"만 허용하거나 단지 "B"만 허용하거나 또는 "A"와 "B" 둘 다를 허용하는 것으로 해석될 수 있다). 본원에 사용되는 바와 같이, 아이템들의 리스트 "중 적어도 하나"로 지칭되는 문구는 단일 멤버들을 포함하여 그 아이템들의 임의의 조합을 지칭한다. 예로서, "a, b 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c 뿐만 아니라 다수의 동일한 엘리먼트의 임의의 조합(예를 들어, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, 및 c-c-c 또는 a, b, 및 c의 임의의 다른 순서화)을 커버하는 것으로 의도된다. 추가로, 첨부된 도면들에 나타낸 아이템들 및 본원에서 논의된 용어들은 하나 이상의 아이템들 또는 용어들을 나타낼 수 있으며, 따라서 이러한 서면 설명에서 항목들 및 용어들의 단수 또는 복수 형태들에 대해 상호 교환 가능하게 참조가 이루어질 수 있다. 마지막으로, 청구 대상이 구조적 특징들 또는 방법론적 동작들에 특정한 언어로 설명되었지만, 특징들이 배열되는 조직들 또는 동작들이 수행되는 순서들이 반드시 제한되지 않는다는 것을 포함하여, 첨부된 청구항들에 정의된 청구 대상이 반드시 위에서 설명된 특정한 특징 또는 동작들로 제한되지 않는다는 것이 이해되어야 한다.

Claims

장치로서,
파이프라인 아날로그-디지털 변환기(pipelined analog-to-digital converter)를 포함하고,
상기 파이프라인 아날로그-디지털 변환기는 제1 스테이지 및 제2 스테이지를 포함하고,
상기 제1 스테이지는,
샘플러(sampler);
상기 샘플러에 커플링된 양자화기(quantizer); 및
상기 샘플러에 커플링된 전류 분배 회로를 포함하고, 그리고
상기 제2 스테이지는,
상기 전류 분배 회로에 커플링된 샘플러; 및
상기 제2 스테이지의 샘플러에 커플링된 양자화기를 포함하는, 장치.
제1항에 있어서,
상기 제1 스테이지는 비교기를 포함하고;
상기 비교기는 상기 제1 스테이지의 샘플러와 상기 전류 분배 회로 사이에 커플링되고;
상기 비교기는 상기 제1 스테이지의 샘플러와 상기 제1 스테이지의 양자화기 사이에 커플링되고; 그리고
상기 제1 스테이지의 양자화기는 TDC(time-to-digital converter)를 포함하는, 장치.
제2항에 있어서,
상기 제2 스테이지는 비교기를 포함하고;
상기 제2 스테이지의 비교기는 상기 제2 스테이지의 샘플러와 상기 제2 스테이지의 양자화기 사이에 커플링되고; 그리고
상기 제2 스테이지의 양자화기는 SAR(successive approximation register) 로직을 포함하는, 장치.
제3항에 있어서,
상기 제2 스테이지의 샘플러는,
다수의 커패시터들; 및
다수의 스위치들을 포함하고,
상기 다수의 스위치들의 각각의 개개의 스위치는 상기 다수의 커패시터들의 개개의 커패시터와 직렬로 커플링되고; 그리고
상기 SAR(successive approximation register) 로직은 상기 제2 스테이지의 비교기의 출력에 기반하여 상기 다수의 스위치들의 개개의 스위치들의 개개의 상태들을 설정하도록 구성되는, 장치.
제4항에 있어서,
상기 다수의 커패시터들의 각각의 개개의 커패시터는 제1 플레이트 및 제2 플레이트를 포함하고;
상기 다수의 스위치들의 각각의 개개의 스위치는 상기 다수의 커패시터들의 개개의 커패시터의 상기 제2 플레이트에 커플링되고; 그리고
상기 전류 분배 회로는 상기 다수의 커패시터들의 각각의 개개의 커패시터의 상기 제1 플레이트에 커플링되는, 장치.
제1항에 있어서,
상기 제1 스테이지의 입력과 상기 제1 스테이지의 샘플러 사이에 커플링된 적어도 하나의 스위치; 및
상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러와 상기 전류 분배 회로 사이에 커플링된 하나 이상의 스위치들을 더 포함하는, 장치.
제1항에 있어서,
상기 전류 분배 회로는 상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러에 적어도 하나의 전류를 인가하도록 구성되는, 장치.
제7항에 있어서,
상기 전류 분배 회로는 상기 적어도 하나의 전류를 상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러에 각각 인가함으로써 상기 제1 스테이지의 샘플러는 방전시키고 상기 제2 스테이지의 샘플러는 충전시키도록 구성되는, 장치.
제8항에 있어서,
상기 전류 분배 회로는 상기 제1 스테이지의 샘플러를 방전시키는 동안 적어도 부분적으로 상기 제2 스테이지의 샘플러를 충전시키도록 구성되는, 장치.
제7항에 있어서,
상기 전류 분배 회로는 적어도 하나의 전류 소스를 포함하고; 그리고
상기 적어도 하나의 전류 소스는 동일한 전류를 상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러에 라우팅함으로써 상기 적어도 하나의 전류를 인가하도록 구성되는, 장치.
제7항에 있어서,
상기 전류 분배 회로는 제1 전류 소스 및 제2 전류 소스를 포함하고, 상기 제1 전류 소스 및 상기 제2 전류 소스는 전류 미러 내에 배열되고;
상기 전류 미러는 제1 전류 및 제2 전류를 제공하도록 구성되고; 그리고
상기 전류 미러는 상기 제1 전류를 상기 제1 스테이지의 샘플러에 그리고 상기 제2 전류를 상기 제2 스테이지의 샘플러에 라우팅함으로써 상기 적어도 하나의 전류를 인가하도록 구성되는, 장치.
제7항에 있어서,
상기 전류 분배 회로는 제1 전류 소스 및 제2 전류 소스를 포함하고;
상기 제1 전류 소스는 제1 전류를 제공하도록 구성되고;
상기 제2 전류 소스는 제2 전류를 제공하도록 구성되고, 상기 제2 전류는 상기 제1 전류보다 작은 크기를 갖고; 그리고
상기 전류 분배 회로는 상기 제2 전류 이전에 상기 제1 전류를 인가함으로써 상기 적어도 하나의 전류를 인가하도록 구성되는, 장치.
제1항에 있어서,
상기 제1 스테이지는 상기 제1 스테이지의 샘플러와 상기 전류 분배 회로 사이에 커플링된 비교기를 포함하고,
상기 비교기는 상기 전류 분배 회로에 의한 적어도 하나의 전류의 인가를 제어하도록 구성되는, 장치.
제13항에 있어서,
상기 비교기는 상기 제1 스테이지의 샘플러와 상기 제1 스테이지의 양자화기 사이에 커플링되고; 그리고
상기 양자화기는 상기 비교기의 출력에 기반하여 디지털 값을 결정하도록 구성되는, 장치.
제14항에 있어서,
상기 전류 분배 회로는, 상기 적어도 하나의 전류를 사용하여, 상기 제1 스테이지의 양자화기가 상기 디지털 값을 결정하고 있는 동안 적어도 부분적으로 상기 제2 스테이지의 샘플러에 아날로그 정보를 제공하도록 구성되고,
상기 아날로그 정보는 상기 제1 스테이지의 샘플러에 의해 샘플링된 아날로그 신호와 관련되는, 장치.
제14항에 있어서,
상기 제1 스테이지의 양자화기는 TDC(time-to-digital converter)를 포함하고,
상기 TDC(time-to-digital converter)는 상기 비교기에 의해 표시되는 시간 기간(time period)을 상기 디지털 값으로 변환하도록 구성되는, 장치.
제1항에 있어서,
상기 파이프라인 아날로그-디지털 변환기는 상기 제1 스테이지의 양자화기 및 상기 전류 분배 회로에 커플링된 잔차 결정기(residue determiner)를 포함하고,
상기 전류 분배 회로는 적어도 하나의 전류를 상기 잔차 결정기에 인가하도록 구성되고; 그리고
상기 제1 스테이지의 양자화기는,
디지털 값을 생성하고; 그리고
상기 디지털 값을 상기 잔차 결정기에 제공하도록 구성되는, 장치.
제17항에 있어서,
상기 제1 스테이지의 양자화기는, 상기 디지털 값의 비트들이 생성되고 있을 때, 상기 디지털 값의 비트들을 상기 잔차 결정기에 커플링하도록 구성되는, 장치.
제1항에 있어서,
상기 파이프라인 아날로그-디지털 변환기는 제3 스테이지를 포함하고,
상기 제3 스테이지는,
샘플러;
상기 제3 스테이지의 샘플러에 커플링된 양자화기; 및
상기 제3 스테이지의 샘플러 및 상기 제1 스테이지의 샘플러에 커플링된 전류 분배 회로를 포함하고,
상기 제3 스테이지의 전류 분배 회로는 상기 제3 스테이지의 샘플러 및 상기 제1 스테이지의 샘플러에 적어도 하나의 전류를 인가하도록 구성되는, 장치.
제19항에 있어서,
상기 제3 스테이지의 전류 분배 회로는, 상기 적어도 하나의 전류를 사용하여, 상기 제3 스테이지의 양자화기가 제1 디지털 값을 결정하고 있는 동안 적어도 부분적으로 상기 제1 스테이지의 샘플러에 제1 아날로그 정보를 제공하도록 구성되고,
상기 제1 아날로그 정보는 상기 제3 스테이지의 샘플러에 의해 샘플링된 아날로그 신호와 관련되고; 그리고
상기 제1 스테이지의 전류 분배 회로는, 적어도 하나의 다른 전류를 사용하여, 상기 제1 스테이지의 양자화기가 제2 디지털 값을 결정하고 있는 동안 적어도 부분적으로 상기 제2 스테이지의 샘플러에 제2 아날로그 정보를 제공하도록 구성되고,
상기 제2 아날로그 정보는 상기 제3 스테이지의 전류 분배 회로에 의해 상기 제1 스테이지의 샘플러에 제공되는 상기 제1 아날로그 정보와 관련되는, 장치.
제1항에 있어서,
무선 인터페이스 디바이스를 더 포함하고,
상기 무선 인터페이스 디바이스는 상기 파이프라인 아날로그-디지털 변환기를 포함하는, 장치.
제21항에 있어서,
디스플레이 스크린; 및
상기 무선 인터페이스 디바이스의 적어도 일부 및 상기 디스플레이 스크린에 동작가능하게 커플링된 적어도 하나의 프로세서를 더 포함하고,
상기 적어도 하나의 프로세서는, 상기 무선 인터페이스 디바이스의 파이프라인 아날로그-디지털 변환기를 사용하여 수신된 하나 이상의 무선 신호들에 기반하여, 상기 디스플레이 스크린 상에 하나 이상의 그래픽 이미지들을 제시하도록 구성되는, 장치.
파이프라인 아날로그-디지털 변환을 위한 장치로서,
제1 스테이지 ― 상기 제1 스테이지는,
아날로그 신호의 샘플을 획득하도록 구성된 샘플러; 및
상기 샘플러에 커플링된 양자화기를 포함함 ―;
제2 스테이지 ― 상기 제2 스테이지는,
샘플러; 및
상기 제2 스테이지의 샘플러에 커플링된 양자화기를 포함함 ―; 및
상기 샘플에 기반하여, 상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러에 전류를 분배하기 위한 수단을 포함하는, 파이프라인 아날로그-디지털 변환을 위한 장치.
제23항에 있어서,
상기 전류를 분배하기 위한 수단은 상기 샘플에 기반하여 상기 제2 스테이지의 샘플러에 미러링된 전류를 인가하기 위한 수단을 포함하는, 파이프라인 아날로그-디지털 변환을 위한 장치.
제23항에 있어서,
아날로그 잔차 신호를 결정하기 위한 수단을 더 포함하고,
상기 제1 스테이지의 양자화기는 상기 결정하기 위한 수단에 상기 디지털 값의 비트들을 반복적으로 커플링하기 위한 수단을 포함하는, 파이프라인 아날로그-디지털 변환을 위한 장치.
파이프라인 아날로그-디지털 변환기를 동작시키기 위한 방법으로서,
상기 파이프라인 아날로그-디지털 변환기의 제1 스테이지의 적어도 하나의 커패시터 상에서 아날로그 전압을 획득하기 위해 아날로그 신호를 샘플링하는 단계;
비교 신호를 생성하기 위해 상기 아날로그 전압을 다른 전압과 비교하는 단계;
상기 비교 신호에 기반하여 상기 제1 스테이지에 대한 디지털 값을 생성하기 위해 상기 아날로그 전압을 양자화하는 단계; 및
상기 아날로그 전압을 양자화하는 동안 적어도 부분적으로 상기 비교 신호에 기반하여 상기 파이프라인 아날로그-디지털 변환기의 제2 스테이지에 상기 아날로그 전압의 표시를 전달하는 단계를 포함하는, 파이프라인 아날로그-디지털 변환기를 동작시키기 위한 방법.
제26항에 있어서,
상기 비교 신호에 기반하여 상기 제1 스테이지의 적어도 하나의 커패시터 상의 상기 아날로그 전압을 감소시키는 단계를 더 포함하고,
상기 전달하는 단계는 상기 제2 스테이지의 적어도 하나의 커패시터 상의 전압을 증가시키는 단계를 포함하고;
상기 양자화하는 단계는 시간을 상기 디지털 값으로 변환하는 단계를 포함하고; 그리고
상기 방법은, 상기 디지털 값의 각각의 비트의 생성에 응답하여 상기 디지털 값을 기반으로 상기 제2 스테이지의 적어도 하나의 커패시터 상의 전압을 감소시키는 단계를 더 포함하는, 파이프라인 아날로그-디지털 변환기를 동작시키기 위한 방법.
장치로서,
파이프라인 아날로그-디지털 변환기를 포함하고,
상기 파이프라인 아날로그-디지털 변환기는 제1 스테이지 및 제2 스테이지를 포함하고,
상기 제1 스테이지는,
아날로그 신호의 샘플을 획득하도록 구성된 샘플러;
시간-디지털 변환기; 및
입력 및 출력을 포함하는 비교기를 포함하고,
상기 입력은 상기 샘플러에 커플링되고 상기 출력은 상기 시간-디지털 변환기 및 상기 샘플러에 커플링되고, 그리고
상기 제2 스테이지는 상기 비교기의 출력 및 상기 시간-디지털 변환기에 커플링된 샘플러를 포함하는, 장치.
제28항에 있어서,
상기 비교기는 ZCA(zero-crossing amplifier)를 포함하는, 장치.
제28항에 있어서,
상기 제1 스테이지의 샘플러 및 상기 제2 스테이지의 샘플러와 상기 비교기의 출력 사이에 커플링된 전류 미러를 더 포함하는, 장치.