JP2927121B2 - 入力回路 - Google Patents
入力回路Info
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- JP2927121B2 JP2927121B2 JP4236720A JP23672092A JP2927121B2 JP 2927121 B2 JP2927121 B2 JP 2927121B2 JP 4236720 A JP4236720 A JP 4236720A JP 23672092 A JP23672092 A JP 23672092A JP 2927121 B2 JP2927121 B2 JP 2927121B2
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Description
【０００１】
【産業上の利用分野】本発明は、入力回路に関し、特
に、ＣＭＯＳトランジスタを用いた入力回路に関する。
に、ＣＭＯＳトランジスタを用いた入力回路に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサやメモリなど
の半導体デバイスは、その市場性が拡張するのに伴なっ
て、自動車に搭載されたり、或いは、宇宙で用いられた
りするなど、従来以上に苛酷な環境の下でも使用される
ようになりつつある。
の半導体デバイスは、その市場性が拡張するのに伴なっ
て、自動車に搭載されたり、或いは、宇宙で用いられた
りするなど、従来以上に苛酷な環境の下でも使用される
ようになりつつある。
【０００３】半導体デバイスがおかれる使用環境に関し
て、特に温度範囲について言えば、従来、０℃から７０
℃の温度範囲で動作保証をする仕様であったものが、最
近では、−５０℃から１２５℃程度までの広い温度範囲
での動作の保証を要求されるようになってきている。
て、特に温度範囲について言えば、従来、０℃から７０
℃の温度範囲で動作保証をする仕様であったものが、最
近では、−５０℃から１２５℃程度までの広い温度範囲
での動作の保証を要求されるようになってきている。
【０００４】このように、半導体デバイスに要求される
保証温度範囲が厳しくなってきていることに対して、デ
バイス内部での動作に関連するような項目については、
工夫を施して、対外的仕様を満足するようにしている
が、デバイスの入出力部分に関係する電気特性、特に、
入力レベルなどについては、他のデバイスとの対外的な
関係があるので、保証温度範囲が厳しくなったからとい
って、それらの仕様そのものを変更したり或いは緩和す
るなどして、簡単に対応することができない状態にあ
る。
保証温度範囲が厳しくなってきていることに対して、デ
バイス内部での動作に関連するような項目については、
工夫を施して、対外的仕様を満足するようにしている
が、デバイスの入出力部分に関係する電気特性、特に、
入力レベルなどについては、他のデバイスとの対外的な
関係があるので、保証温度範囲が厳しくなったからとい
って、それらの仕様そのものを変更したり或いは緩和す
るなどして、簡単に対応することができない状態にあ
る。
【０００５】図４（ａ）に、従来の入力回路の一例の回
路図を示す。図４（ａ）を参照すると、この入力回路
は、ＰＭＯＳトランジスタＰ1 ，Ｐ2 とＮＭＯＳトラン
ジスタＮ1 ，Ｎ2 とを用いたＣＭＯＳ構成の２入力ＮＡ
ＮＤゲートと、このＮＡＮＤゲートの出力信号を反転す
るインバータ回路１とからなっている。ＮＡＮＤゲート
を構成するＭＯＳトランジスタの内、ＰＭＯＳトランジ
スタＰ1 とＮＭＯＳトラジスタＮ1 のゲート電極は入力
端子２に接続され、ここに、外部からの信号ＤＩが２入
力の一方の入力信号として入力される。又、ＰＭＯＳト
ランジスタＰ2 とＮＭＯＳトランジスタＮ2 のゲート電
極は禁止信号端子３に接続され、ここに、２入力のもう
一方の入力信号として、外部から入力禁止信号ＥＸが入
力される。この入力回路の出力信号ＤＯは、インバータ
回路１の出力端に接続された出力端子４から取り出され
る。入力禁止信号ＥＸは、この入力回路の入力がフロー
ティング状態になった時に、出力信号ＤＯが不定になる
ことを防ぐためのものであって、上述した出力回路は、
基本的には、２つのＣＭＯＳインバータ回路が縦列２段
に接続されたものであると考えることができる。
路図を示す。図４（ａ）を参照すると、この入力回路
は、ＰＭＯＳトランジスタＰ1 ，Ｐ2 とＮＭＯＳトラン
ジスタＮ1 ，Ｎ2 とを用いたＣＭＯＳ構成の２入力ＮＡ
ＮＤゲートと、このＮＡＮＤゲートの出力信号を反転す
るインバータ回路１とからなっている。ＮＡＮＤゲート
を構成するＭＯＳトランジスタの内、ＰＭＯＳトランジ
スタＰ1 とＮＭＯＳトラジスタＮ1 のゲート電極は入力
端子２に接続され、ここに、外部からの信号ＤＩが２入
力の一方の入力信号として入力される。又、ＰＭＯＳト
ランジスタＰ2 とＮＭＯＳトランジスタＮ2 のゲート電
極は禁止信号端子３に接続され、ここに、２入力のもう
一方の入力信号として、外部から入力禁止信号ＥＸが入
力される。この入力回路の出力信号ＤＯは、インバータ
回路１の出力端に接続された出力端子４から取り出され
る。入力禁止信号ＥＸは、この入力回路の入力がフロー
ティング状態になった時に、出力信号ＤＯが不定になる
ことを防ぐためのものであって、上述した出力回路は、
基本的には、２つのＣＭＯＳインバータ回路が縦列２段
に接続されたものであると考えることができる。
【０００６】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ構成の入力回路においては、使用される環境温度に変
化が生じると、場合によっては、入力レベルに関する対
外的仕様を満足することができなくなることがある。以
下にその説明を行なう。
Ｓ構成の入力回路においては、使用される環境温度に変
化が生じると、場合によっては、入力レベルに関する対
外的仕様を満足することができなくなることがある。以
下にその説明を行なう。
【０００７】図４（ａ）に示される入力回路において、
高位電源端子５に与えられる電源電圧が、例えば、ＬＳ
Ｉなどによく用いられる５Ｖ電源系の電圧であるとす
る。この場合、入力信号ＤＩとして、振幅が０〜５Ｖの
間をフルスイングするようなＭＯＳ系の信号が入力され
るときは、入力回路の論理しきい値を電源電圧５Ｖのほ
ぼ１／２に設定する。ところが、入力信号ＤＩがＴＴＬ
レベルの信号であるときには、入力回路の論理しきい値
を２．５（＝５．０／２）Ｖよりも低い値にしなければ
ならない。このような場合には、一般に、ＣＭＯＳイン
バータ回路の入力論理しきい値が、ＮＭＯＳトランジス
タの電流駆動能力に対するＰＭＯＳトラジスタの電流駆
動能力の比の関数であるということを利用して、ＮＭＯ
ＳトランジスタＮ1 ，Ｎ2 のディメンジョンを、ＰＭＯ
ＳトランジスタＰ1 のディメンジョンよりも十分大きく
設計するのが通常行なわれる方法である。この結果、こ
の入力回路の入力論理しきい値の温度依存性は、図４
（ｂ）に示されるように、ＮＭＯＳトランジスタＮ1 ，
Ｎ2 のしきい値電圧の温度依存性に大きく影響されるこ
とになる。
高位電源端子５に与えられる電源電圧が、例えば、ＬＳ
Ｉなどによく用いられる５Ｖ電源系の電圧であるとす
る。この場合、入力信号ＤＩとして、振幅が０〜５Ｖの
間をフルスイングするようなＭＯＳ系の信号が入力され
るときは、入力回路の論理しきい値を電源電圧５Ｖのほ
ぼ１／２に設定する。ところが、入力信号ＤＩがＴＴＬ
レベルの信号であるときには、入力回路の論理しきい値
を２．５（＝５．０／２）Ｖよりも低い値にしなければ
ならない。このような場合には、一般に、ＣＭＯＳイン
バータ回路の入力論理しきい値が、ＮＭＯＳトランジス
タの電流駆動能力に対するＰＭＯＳトラジスタの電流駆
動能力の比の関数であるということを利用して、ＮＭＯ
ＳトランジスタＮ1 ，Ｎ2 のディメンジョンを、ＰＭＯ
ＳトランジスタＰ1 のディメンジョンよりも十分大きく
設計するのが通常行なわれる方法である。この結果、こ
の入力回路の入力論理しきい値の温度依存性は、図４
（ｂ）に示されるように、ＮＭＯＳトランジスタＮ1 ，
Ｎ2 のしきい値電圧の温度依存性に大きく影響されるこ
とになる。
【０００８】以上述べたように、従来のＣＭＯＳ構成の
入力回路は、その入力論理しきい値が、ＮＭＯＳトラジ
スタＮ1 ，Ｎ2 のしきい値電圧の温度依存性の影響を大
きく受けることに起因して、その使用温度を拡張すると
きには、入力レベルに関する仕様を守れなくなることが
あるという問題がある。
入力回路は、その入力論理しきい値が、ＮＭＯＳトラジ
スタＮ1 ，Ｎ2 のしきい値電圧の温度依存性の影響を大
きく受けることに起因して、その使用温度を拡張すると
きには、入力レベルに関する仕様を守れなくなることが
あるという問題がある。
【０００９】本発明は、このような従来の入力回路の問
題に鑑みてなされたものであって、環境温度に変化があ
った場合でも、入力の論理しきい値が、対外的仕様を満
足するように自動的に変化する、動作の安定性に優れた
入力回路を提供することを目的とする。
題に鑑みてなされたものであって、環境温度に変化があ
った場合でも、入力の論理しきい値が、対外的仕様を満
足するように自動的に変化する、動作の安定性に優れた
入力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の入力回路は、外
部からの入力信号をゲート入力とする第１のＭＯＳトラ
ンジスタと前記第１のＭＯＳトランジスタと同一導電型
の第２のＭＯＳトランジスタとを直列に接続してなる少
なくとも一以上の直列トランジスタ回路と、前記入力信
号をそれぞれのゲート入力とする互いに反対導電型の第
３および第４のＭＯＳトランジスタからなるＣＭＯＳイ
ンバータ回路とを有し、前記直列トランジスタ回路を、
前記ＣＭＯＳインバータ回路を構成する、前記第１およ
び前記第２のＭＯＳトランジスタと同一導電型のＭＯＳ
トランジスタに並列に接続してなるＣＭＯＳ回路と、リ
ングオシレータ回路と、前記リングオシレータ回路の出
力を入力とする第１のカウンタと、外部から入力され周
波数の基準となるクロック信号を入力とする第２のカウ
ンタと、前記第１のカウンタの出力と前記第２のカウン
タの出力とを入力とし、前記リングオシレータ回路の自
励発振周波数と前記クロック信号の周波数との差を検出
する比較器と、前記比較器の出力により、前記直列トラ
ンジスタ回路を構成する第２のＭＯＳトランジスタを前
記周波数の差に応じてオン・オフする信号を生成する選
択信号制御回路とを備えることを特徴としている。
部からの入力信号をゲート入力とする第１のＭＯＳトラ
ンジスタと前記第１のＭＯＳトランジスタと同一導電型
の第２のＭＯＳトランジスタとを直列に接続してなる少
なくとも一以上の直列トランジスタ回路と、前記入力信
号をそれぞれのゲート入力とする互いに反対導電型の第
３および第４のＭＯＳトランジスタからなるＣＭＯＳイ
ンバータ回路とを有し、前記直列トランジスタ回路を、
前記ＣＭＯＳインバータ回路を構成する、前記第１およ
び前記第２のＭＯＳトランジスタと同一導電型のＭＯＳ
トランジスタに並列に接続してなるＣＭＯＳ回路と、リ
ングオシレータ回路と、前記リングオシレータ回路の出
力を入力とする第１のカウンタと、外部から入力され周
波数の基準となるクロック信号を入力とする第２のカウ
ンタと、前記第１のカウンタの出力と前記第２のカウン
タの出力とを入力とし、前記リングオシレータ回路の自
励発振周波数と前記クロック信号の周波数との差を検出
する比較器と、前記比較器の出力により、前記直列トラ
ンジスタ回路を構成する第２のＭＯＳトランジスタを前
記周波数の差に応じてオン・オフする信号を生成する選
択信号制御回路とを備えることを特徴としている。
【００１１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例では、ＰＭ
ＯＳトランジスタＰ1 ，Ｐ3 ，Ｐ5 ，Ｐ7 はゲート電極
が入力端子２に接続され、その中で、ＰＭＯＳトランジ
ストＰ3 ，Ｐ5 ，Ｐ7 はそれぞれ、ＰＭＯＳトランジス
タＰ4 ，Ｐ6 ，Ｐ8 と直列接続されている。これら３つ
のＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 のゲート入力
としてはそれぞれ、後述する選択信号制御回路１１の出
力である信号Ｃ1 ，Ｃ2 ，Ｃ3 が入力される。又、ＮＭ
ＯＳトランジスタＮ2 ，Ｎ1 は直列接続され、おのおの
のゲート電極には、禁止信号端子３，入力端子２が接続
されている。これに加えて、ＰＭＯＳトランジスタＰ2
は、そのゲート電極に禁止信号端子３が接続されてい
る。以上の回路は、外部からの入力信号ＤＩと入力禁止
信号ＥＸとを入力とする２入力ＮＡＮＤゲートの変形で
あり、その出力はインバータ回路１の入力となる。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。図１を参照すると、本実施例では、ＰＭ
ＯＳトランジスタＰ1 ，Ｐ3 ，Ｐ5 ，Ｐ7 はゲート電極
が入力端子２に接続され、その中で、ＰＭＯＳトランジ
ストＰ3 ，Ｐ5 ，Ｐ7 はそれぞれ、ＰＭＯＳトランジス
タＰ4 ，Ｐ6 ，Ｐ8 と直列接続されている。これら３つ
のＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 のゲート入力
としてはそれぞれ、後述する選択信号制御回路１１の出
力である信号Ｃ1 ，Ｃ2 ，Ｃ3 が入力される。又、ＮＭ
ＯＳトランジスタＮ2 ，Ｎ1 は直列接続され、おのおの
のゲート電極には、禁止信号端子３，入力端子２が接続
されている。これに加えて、ＰＭＯＳトランジスタＰ2
は、そのゲート電極に禁止信号端子３が接続されてい
る。以上の回路は、外部からの入力信号ＤＩと入力禁止
信号ＥＸとを入力とする２入力ＮＡＮＤゲートの変形で
あり、その出力はインバータ回路１の入力となる。
【００１２】以下に、本実施例の動作について説明す
る。先ず、図１中のリングオシレータ１５の発振周波数
の温度特性は、通常、図２（ｂ）に示されるような特性
を持っている。すなわち、温度が高くなると、リングオ
シレータ１５に使用されているＭＯＳトランジスタの相
互コンダクタンスが低下するので、発振周波数が低くな
る。これに対して、クロック信号ＣＬＫは、通常、外部
で水晶発振子などを用いて発振されるものであって、例
えば、ＬＳＩにおける動作の時間的基準として用いられ
ることからも分るように、その発振周波数の温度依存性
は極めて小さく安定している。つまり、リングオシレー
タ１５の出力ＲＯの自励発振周波数とクロック信号ＣＬ
Ｋの周波数とは、図２（ｂ）に示される関係を持ってい
る。その一方で、リングオシレータ１５の出力ＲＯの自
励発振周波数の温度依存性と、図４（ｂ）に示される入
力論理しきい値の温度依存性とは、ほぼ相似の関係にあ
る。これらの関係を利用すれば、温度変化による入力論
理しきい値の変化を、リングオシレータ１５の自励発振
周波数の変化と同等とみなすことができるので、自励発
振周波数の変化を、周波数の基準となるクロック信号Ｃ
ＬＫの周波数との差として検出することによって、入力
論理しきい値の温度変化に伴なう変化を検出することが
できる。
る。先ず、図１中のリングオシレータ１５の発振周波数
の温度特性は、通常、図２（ｂ）に示されるような特性
を持っている。すなわち、温度が高くなると、リングオ
シレータ１５に使用されているＭＯＳトランジスタの相
互コンダクタンスが低下するので、発振周波数が低くな
る。これに対して、クロック信号ＣＬＫは、通常、外部
で水晶発振子などを用いて発振されるものであって、例
えば、ＬＳＩにおける動作の時間的基準として用いられ
ることからも分るように、その発振周波数の温度依存性
は極めて小さく安定している。つまり、リングオシレー
タ１５の出力ＲＯの自励発振周波数とクロック信号ＣＬ
Ｋの周波数とは、図２（ｂ）に示される関係を持ってい
る。その一方で、リングオシレータ１５の出力ＲＯの自
励発振周波数の温度依存性と、図４（ｂ）に示される入
力論理しきい値の温度依存性とは、ほぼ相似の関係にあ
る。これらの関係を利用すれば、温度変化による入力論
理しきい値の変化を、リングオシレータ１５の自励発振
周波数の変化と同等とみなすことができるので、自励発
振周波数の変化を、周波数の基準となるクロック信号Ｃ
ＬＫの周波数との差として検出することによって、入力
論理しきい値の温度変化に伴なう変化を検出することが
できる。
【００１３】温度依存性に関して入力論理しきい値の変
化とこのような関係にある、クロック信号周波数とリン
グオシレータ自励発振周波数との周波数差は、カウンタ
１４の出力とカウンタ１３の出力とを、比較器１２に入
力して比較することにより、一定時間毎に検出すること
ができる。２つのカウンタ１３，１４に外部から入力さ
れる信号Ｒは、上述の周波数の差を所定の時間毎に検出
するために、カウンタ１３，１４をリセットするための
リセット信号である。このようにして、周波数差を検出
することができる。
化とこのような関係にある、クロック信号周波数とリン
グオシレータ自励発振周波数との周波数差は、カウンタ
１４の出力とカウンタ１３の出力とを、比較器１２に入
力して比較することにより、一定時間毎に検出すること
ができる。２つのカウンタ１３，１４に外部から入力さ
れる信号Ｒは、上述の周波数の差を所定の時間毎に検出
するために、カウンタ１３，１４をリセットするための
リセット信号である。このようにして、周波数差を検出
することができる。
【００１４】次に、比較器１２の出力を選択信号制御回
路１１に入力する。この選択信号制御回路１１は、予め
決められたプログラムに基づいて、比較器１２の出力、
すなわち、発振周波数差に応じて、信号Ｃ1 ，Ｃ2 ，Ｃ
3 のレベルを制御する。制御は、図２（ａ）に示すよう
に、低温になってリングオシレータ１５の自励発振周波
数が最も高い方にずれた場合には、３つの信号Ｃ1 ，Ｃ
2 ，Ｃ3 の論理が全て「１」となって、ＰＭＯＳトラン
ジスタＰ4 ，Ｐ6 ，Ｐ8 が全てオフするように行われ
る。この結果、入力信号ＤＩをゲート入力とするＰＭＯ
Ｓトランジスタの電流能力が、入力信号ＤＩをゲート入
力とするＮＭＯＳトランジスタの電流能力よりも相対的
に小さくなり、入力論理しきい値は相対的に下る。
路１１に入力する。この選択信号制御回路１１は、予め
決められたプログラムに基づいて、比較器１２の出力、
すなわち、発振周波数差に応じて、信号Ｃ1 ，Ｃ2 ，Ｃ
3 のレベルを制御する。制御は、図２（ａ）に示すよう
に、低温になってリングオシレータ１５の自励発振周波
数が最も高い方にずれた場合には、３つの信号Ｃ1 ，Ｃ
2 ，Ｃ3 の論理が全て「１」となって、ＰＭＯＳトラン
ジスタＰ4 ，Ｐ6 ，Ｐ8 が全てオフするように行われ
る。この結果、入力信号ＤＩをゲート入力とするＰＭＯ
Ｓトランジスタの電流能力が、入力信号ＤＩをゲート入
力とするＮＭＯＳトランジスタの電流能力よりも相対的
に小さくなり、入力論理しきい値は相対的に下る。
【００１５】逆に、環境温度が高くなり、リングオシレ
ータ１５の自励発振周波数が最も低い方にずれた場合に
は、３つの信号Ｃ1 ，Ｃ2 ，Ｃ3 が全て論理「０」とな
り、ＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 をオンにす
る。このことによって、入力信号ＤＩを入力とするＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとの電流能力
比は、ＰＭＯＳトランジスタ側が大きくなり、入力論理
しきい値は相対的に上る。
ータ１５の自励発振周波数が最も低い方にずれた場合に
は、３つの信号Ｃ1 ，Ｃ2 ，Ｃ3 が全て論理「０」とな
り、ＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 をオンにす
る。このことによって、入力信号ＤＩを入力とするＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとの電流能力
比は、ＰＭＯＳトランジスタ側が大きくなり、入力論理
しきい値は相対的に上る。
【００１６】以上述べたように、本実施例では、発振周
波数差をパラメータとして３つの信号Ｃ1 ，Ｃ2 ，Ｃ3
を発生させ、これら３つの信号で、並列に設けられた直
列トランジスタ回路の電流経路をプログラマブルにオン
・オフすることによって、全温度範囲を仮想的に４つの
領域に分割している。それぞれの温度領域では、温度
幅、すなわち、回路の動作を保証すべき実質的な温度範
囲が、仕様上の全温度範囲の１／４に狭まるので、入力
論理しきい値の変動幅も小さくなり、結果として、全温
度範囲での入力論理しきい値の変動を、従来の入力回路
における入力論理しきい値の変動より大幅に小さくでき
る。本実施例では、−２５〜１２５℃の温度範囲を、３
つの信号で４つの温度領域に分割した例について説明し
たが、有効化信号の数を４以上にすれば、入力論理しき
い値の変動幅を更に狭めることができる。
波数差をパラメータとして３つの信号Ｃ1 ，Ｃ2 ，Ｃ3
を発生させ、これら３つの信号で、並列に設けられた直
列トランジスタ回路の電流経路をプログラマブルにオン
・オフすることによって、全温度範囲を仮想的に４つの
領域に分割している。それぞれの温度領域では、温度
幅、すなわち、回路の動作を保証すべき実質的な温度範
囲が、仕様上の全温度範囲の１／４に狭まるので、入力
論理しきい値の変動幅も小さくなり、結果として、全温
度範囲での入力論理しきい値の変動を、従来の入力回路
における入力論理しきい値の変動より大幅に小さくでき
る。本実施例では、−２５〜１２５℃の温度範囲を、３
つの信号で４つの温度領域に分割した例について説明し
たが、有効化信号の数を４以上にすれば、入力論理しき
い値の変動幅を更に狭めることができる。
【００１７】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例の回路図である。
図３を参照すると、本実施例が図３に示される第１の実
施例と異なるのは、選択信号制御回路１１からの信号Ｃ
4 ，Ｃ5 ，Ｃ6 によって制御されるＭＯＳトランジスタ
が、ＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 からＮＭＯ
ＳトランジスタＮ4 ，Ｎ6 ，Ｎ8 に変り、それに伴なっ
て、各ＮＭＯＳトランジスタをオンさせるための論理
が、「０」から「１」になることである。
する。図３は、本発明の第２の実施例の回路図である。
図３を参照すると、本実施例が図３に示される第１の実
施例と異なるのは、選択信号制御回路１１からの信号Ｃ
4 ，Ｃ5 ，Ｃ6 によって制御されるＭＯＳトランジスタ
が、ＰＭＯＳトランジスタＰ4 ，Ｐ6 ，Ｐ8 からＮＭＯ
ＳトランジスタＮ4 ，Ｎ6 ，Ｎ8 に変り、それに伴なっ
て、各ＮＭＯＳトランジスタをオンさせるための論理
が、「０」から「１」になることである。
【００１８】本実施例では、第１の実施例と同様に、入
力端子２への入力信号ＤＩをそれぞれのゲート入力とす
るＰＭＯＳトラジスタＰ1 とＮＭＯＳトランジスタ
Ｎ1 、および、禁止信号端子３への入力禁止信号ＥＸを
ゲート入力とするＰＭＯＳトランジスタＰ2 とＮＭＯＳ
トランジスタＮ2 によって、通常の、ＣＭＯＳ２入力Ｎ
ＡＮＤゲートが構成されている。更に、入力信号ＤＩを
ゲート入力とする３つのＮＭＯＳトランジスタＮ3 ，Ｎ
5 ，Ｎ7 に対して、選択信号制御回路１１からの信号Ｃ
4 ，Ｃ5 ，Ｃ6 をそれぞれのゲート入力とする３つのＮ
ＭＯＳトランジスタＮ4 ，Ｎ6 ，Ｎ8 がそれぞれ直列に
接続された構成の３つの直列トランジスタ回路が設けら
れている。そして、これらの直列トランジスタ回路はそ
れぞれ、入力信号ＤＩをゲート入力とするＮＭＯＳトラ
ンジスタＮ1 に対して並列に接続されている。２入力Ｎ
ＡＮＤゲートの出力端は、インバータ回路１の入力端に
接続され、このインバータ回路の出力信号が出力端子４
から取り出される。
力端子２への入力信号ＤＩをそれぞれのゲート入力とす
るＰＭＯＳトラジスタＰ1 とＮＭＯＳトランジスタ
Ｎ1 、および、禁止信号端子３への入力禁止信号ＥＸを
ゲート入力とするＰＭＯＳトランジスタＰ2 とＮＭＯＳ
トランジスタＮ2 によって、通常の、ＣＭＯＳ２入力Ｎ
ＡＮＤゲートが構成されている。更に、入力信号ＤＩを
ゲート入力とする３つのＮＭＯＳトランジスタＮ3 ，Ｎ
5 ，Ｎ7 に対して、選択信号制御回路１１からの信号Ｃ
4 ，Ｃ5 ，Ｃ6 をそれぞれのゲート入力とする３つのＮ
ＭＯＳトランジスタＮ4 ，Ｎ6 ，Ｎ8 がそれぞれ直列に
接続された構成の３つの直列トランジスタ回路が設けら
れている。そして、これらの直列トランジスタ回路はそ
れぞれ、入力信号ＤＩをゲート入力とするＮＭＯＳトラ
ンジスタＮ1 に対して並列に接続されている。２入力Ｎ
ＡＮＤゲートの出力端は、インバータ回路１の入力端に
接続され、このインバータ回路の出力信号が出力端子４
から取り出される。
【００１９】選択信号制御回路１１へは、第１の実施例
と同様に、リングオシレータ１５の自励発振周波数と、
外部からのクロック信号ＣＬＫの周波数とを、カウンタ
１４およびカウンタ１３を介して比較器１２で比較した
結果が入力される。
と同様に、リングオシレータ１５の自励発振周波数と、
外部からのクロック信号ＣＬＫの周波数とを、カウンタ
１４およびカウンタ１３を介して比較器１２で比較した
結果が入力される。
【００２０】本実施例においては、選択信号制御回路１
１の出力信号Ｃ4 ，Ｃ5 ，Ｃ6 の論理を、温度によっ
て、図２（ａ）中の表に示すように設定することによっ
て、第１の実施例と同様の効果を得ることができる。
１の出力信号Ｃ4 ，Ｃ5 ，Ｃ6 の論理を、温度によっ
て、図２（ａ）中の表に示すように設定することによっ
て、第１の実施例と同様の効果を得ることができる。
【００２１】
【発明の効果】以上説明したように、本発明の入力回路
は、ＣＭＯＳインバータ回路を基本とし、これを構成す
るＰＭＯＳトランジスタ又はＮＭＯＳトランジスタに並
列に、同じ導電型のＭＯＳトランジスタを備えている。
更に、自励発振回路を持ち、この自励発振周波数と、外
部から入力され周波数の基準となるクロック信号の周波
数との差を検出し、その差に応じて前述の並列ＭＯＳト
ランジスタのオン・オフを制御するように構成されてい
る。
は、ＣＭＯＳインバータ回路を基本とし、これを構成す
るＰＭＯＳトランジスタ又はＮＭＯＳトランジスタに並
列に、同じ導電型のＭＯＳトランジスタを備えている。
更に、自励発振回路を持ち、この自励発振周波数と、外
部から入力され周波数の基準となるクロック信号の周波
数との差を検出し、その差に応じて前述の並列ＭＯＳト
ランジスタのオン・オフを制御するように構成されてい
る。
【００２２】これにより、本発明によれば、使用環境の
温度に変化が生じた場合でも、入力論理しきい値が所定
の範囲内に自動的に調整されるような、動作の安定性に
優れた入力回路を提供することができる。本発明の入力
回路は、例えば、自動車に搭載されたり、或いは、宇宙
で用いられたりするなど、従来よりも保証温度範囲の厳
しい用途にも十分対応することができるので、半導体デ
バイスの用途拡大に大きな利点をもたらすものである。
温度に変化が生じた場合でも、入力論理しきい値が所定
の範囲内に自動的に調整されるような、動作の安定性に
優れた入力回路を提供することができる。本発明の入力
回路は、例えば、自動車に搭載されたり、或いは、宇宙
で用いられたりするなど、従来よりも保証温度範囲の厳
しい用途にも十分対応することができるので、半導体デ
バイスの用途拡大に大きな利点をもたらすものである。
【図１】本発明の第１の実施例の回路図である。
【図２】分図（ａ）は、本発明の第１の実施例および第
２の実施例における、入力論理しきい値の温度依存性を
示す図である。分図（ｂ）は、本発明の第１の実施例お
よび第２の実施例に用いられるリングオシレータの自励
発振周波数の温度依存性を示す図である。
２の実施例における、入力論理しきい値の温度依存性を
示す図である。分図（ｂ）は、本発明の第１の実施例お
よび第２の実施例に用いられるリングオシレータの自励
発振周波数の温度依存性を示す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】分図（ａ）は、従来のＣＭＯＳ入力回路の一例
の回路図である。分図（ｂ）は、分図（ａ）に示す入力
回路における、入力論理しきい値の温度依存性を示す図
である。
の回路図である。分図（ｂ）は、分図（ａ）に示す入力
回路における、入力論理しきい値の温度依存性を示す図
である。
１ インバータ回路 ２ 入力端子 ３ 禁止信号端子 ４ 出力端子 ５ 高位電源端子 １１ 選択信号制御回路 １２ 比較器 １３，１４ カウンタ １５ リングオシレータ
Claims (1)
- 【請求項１】 外部からの入力信号をゲート入力とする
第１のＭＯＳトランジスタと前記第１のＭＯＳトランジ
スタと同一導電型の第２のＭＯＳトランジスタとを直列
に接続してなる少なくとも一以上の直列トランジスタ回
路と、前記入力信号をそれぞれのゲート入力とする互い
に反対導電型の第３および第４のＭＯＳトランジスタか
らなるＣＭＯＳインバータ回路とを有し、前記直列トラ
ンジスタ回路を、前記ＣＭＯＳインバータ回路を構成す
る、前記第１および前記第２のＭＯＳトランジスタと同
一導電型のＭＯＳトランジスタに並列に接続してなるＣ
ＭＯＳ回路と、 リングオシレータ回路と、 前記リングオシレータ回路の出力を入力とする第１のカ
ウンタと、 外部から入力され周波数の基準となるクロック信号を入
力とする第２のカウンタと、 前記第１のカウンタの出力と前記第２のカウンタの出力
とを入力とし、前記リングオシレータ回路の自励発振周
波数と前記クロック信号の周波数との差を検出する比較
器と、 前記比較器の出力により、前記直列トランジスタ回路を
構成する第２のＭＯＳトランジスタを前記周波数の差に
応じてオン・オフする信号を生成する選択信号制御回路
と、 を備えることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236720A JP2927121B2 (ja) | 1992-09-04 | 1992-09-04 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236720A JP2927121B2 (ja) | 1992-09-04 | 1992-09-04 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685652A JPH0685652A (ja) | 1994-03-25 |
| JP2927121B2 true JP2927121B2 (ja) | 1999-07-28 |
Family
ID=17004783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236720A Expired - Lifetime JP2927121B2 (ja) | 1992-09-04 | 1992-09-04 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927121B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008032602A1 (fr) * | 2006-09-12 | 2008-03-20 | Pioneer Corporation | Circuit inverseur |
| JP2011130162A (ja) | 2009-12-17 | 2011-06-30 | Elpida Memory Inc | 半導体装置 |
| JP6478896B2 (ja) * | 2015-10-28 | 2019-03-06 | 株式会社東芝 | 増幅回路、パイプラインａｄｃ、及び無線通信装置 |
-
1992
- 1992-09-04 JP JP4236720A patent/JP2927121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685652A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |