KR20040031861A - 파워-온 리셋 회로 - Google Patents

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Abstract

여기에 개시된 파워-온 리셋 회로는, 전원 전압을 분압하는 전압 분배기와, 상기 분압된 전압을 증폭하는 제 1 증폭기 그리고 상기 제 1 증폭기의 출력을 증폭해서 상기 파워-온 리셋 신호를 출력하는 제 2 증폭기를 포함한다. 특히, 상기 제 1 증폭기의 전압 이득은 -1 근방 이어서 주변 회로의 온도 변화에 의한 파워-온 리셋 회로의 온도 의존성을 낮출 수 있다.

Description

파워-온 리셋 회로{POWER-ON RESET CIRCUIT}
본 발명은 집적 회로 시스템으로 전송하기 위한 파워-온 리셋 신호(power-on reset circuit)를 발생하는 회로에 관한 것으로, 좀 더 구체적으로는 전원 전압이 미리 설정된 레벨에 도달할 때까지 집적 회로 시스템의 파워 온 리셋을 보류시키는 파워-온 리셋 회로에 관한 것이다.
파워-온 리셋 회로는, 전원 전압이 미리 설정된 최소 전위에 도달할 때, 반도체 기반 시스템의 동작을 인에이블하기 위한 신호를 상기 시스템으로 전달한다. 이러한 파워-온 리셋 회로는 손상 또는 예상치 못한 동작 오류를 유발하는 현저한 초기 전위 변화로부터 전원이 공급되지 않는 시스템 또는 서브 시스템을 보호하기 위해 제공된다. 그러므로, 파워-온 리셋 회로는 전원 전압의 전위가 특정 서브 시스템의 활성화에 충분할 때까지 서브 시스템의 활성화를 위한 인에이블을 보류하도록 설계된다.
파워-온 리셋 회로는 다양한 형태로 설계될 수 있다. 종래의 파워-온 리셋 회로의 일 예가 도 1에 도시되어 있다. 도 1에 도시된 파워 온 리셋 회로는, M(M은 양의 정수) 개의 PMOS 트랜지스터들(MP1-MPM), 저항들(R1, R2), N(N은 양의 정수) 개의 NMOS 트랜지스터들(MN1-MNN) 그리고 인버터(IV1)를 포함한다. PMOS 트랜지스터들(MP1-MPM)은 전원 전압(VCC)과 저항(R1)의 일단 사이에 직렬로 연결된다. 즉, PMOS 트랜지스터(MP1)의 소스는 전원 전압(VCC)과 연결되고, 드레인은 PMOS 트랜지스터(MP2)의 소스와 연결된다. PMOS 트랜지스터(MPM)의 드레인은 저항(R1)의 일단과 연결된다. PMOS 트랜지스터들(MP1-MPM)의 게이트들은 PMOS트랜지스터(MPM)의 드레인 및 저항(R1)의 일단과 연결된다. 저항(R1)의 타단은 접지 전압과 연결된다. 저항(R2)의 일단은 전원 전압(VCC)과 연결된다. NMOS 트랜지스터들(MN1-MNN)은 저항(R2)의 타단과 접지 전압 사이에 직렬로 연결된다. 즉, NMOS 트랜지스터(MN1)의 드레인은 저항(R2)의 타단과 인버터(IV1)의 입력단에 연결되고, 소스는 NMOS 트랜지스터(MN1)의 드레인과 연결된다. NMOS 트랜지스터(MNN)의 소스는 접지 전압과 연결된다. NMOS 트랜지스터들(MN1-MNN)의 게이트들은 PMOS 트랜지스터(MPM)의 드레인과 PMOS 트랜지스터들(MP1-MPM)의 게이트들 및 저항(R1)의 일단과 연결된다. PMOS 트랜지스터(MPM)의 드레인과 PMOS 트랜지스터들(MP1-MPM)의 게이트들 및 저항(R1)의 일단이 공통으로 연결된 노드를 연결 노드(N1)라 칭한다. 인버터(IV1)는 저항(R2)의 타단 및 NMOS 트랜지스터(MN1)의 드레인과 연결된 입력단 및 파워-온 리셋 신호(POR)를 출력하기 위한 출력단을 갖는다.
상술한 바와 같은 구성을 갖는 종래의 파워-온 리셋 회로의 동작을 도 2를 참조하여 설명한다. 도 2는 도 1에 도시된 파워-온 리셋 회로에서 사용되는 신호들의 타이밍도이다. 도 2에서 굵은 실선으로 표시된 신호들은 가는 실선으로 표시된 신호들보다 주변 온도가 높아졌을 때 파워-온 리셋 회로의 특성을 보여주고 있다.
우선, 가는 실선으로 표시된 저온 특성을 기준으로 설명한다. 파워-오프 상태에서 PMOS 트랜지스터(MPM)의 드레인과 PMOS 트랜지스터들(MP1-MPM)의 게이트들 및 저항(R1)의 일단은 접지 전압으로 디스챠지되므로 신호(POUTL)는 로우 레벨이다.전원 전압(VCC)이 높아짐에 따라서 연결 노드(N1)의 전압 신호(POUT)는 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTPL)만큼 낮게 전원 전압의 상승에 비례해서 증가된다. 전원 전압(VCC)과 신호(POUT)의 전압 차는 드레솔드 전압(VTPL)에 PMOS 트랜지스터들(MP1-MPM)의 바디 이펙트(body effect)를 더한 것과 같다. 한편, 연결 노드(N1)의 전압(POUT)이 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNL)보다 높아지면 각 NMOS 트랜지스터들(MN1-MNN)은 턴 온된다. 각 NMOS 트랜지스터들(MN1-MNN)이 턴 온됨에 따라서 인버터(IV1)는 논리 하이(logic high)로 활성화된 파워-온 리셋 신호(PORL)를 출력한다. 즉, 연결 노드(N1)의 전압(POUTL)과 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNL)이 만나는 시점에서 파워-온 리셋 신호(PORL)가 논리 하이로 천이된다.
주변 온도가 상승하면 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTPH)이 낮아지므로 주변 온도가 낮을 때에 비해 연결 노드(N1)의 전압(POUT) 상승률이 더 크다. 한편, 주변 온도의 상승에 따라서 각 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNH)이 낮아진다. 즉, 각 NMOS 트랜지스터들(MN1-MNN)은 주변 온도가 낮을 때에 비해 더 빨리 턴 온된다. 그러므로, 고온에서 인버터(IV1)로부터 출력되는 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점은 저온에서 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점에 비해 T1만큼 빠르다.
상술한 종래의 파워-온 리셋 회로가 온도 의존성이 높은 이유는 다음과 같다. 일반적으로 대기 전류(standby current)를 감소시키기 위하여 저항들(R1, R2)의 저항값은 매우 크다. 따라서, 파워-온 리셋 신호(POR)가 천이하는 시점은 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTP)과 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTN)에 의존된다. 전원 전압(VCC)이 상승할 때 연결 노드(N1)의 전압(POUT)은 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTP)만큼 낮게 전원 전압(VCC)에 비례해서 상승한다. 그리고 노드(N1)의 전압(POUT)이 NMOS 트랜지스터들(MN1-MNN)을 턴 온시킬 수 있는 수준으로 증가되어야 비로소 파워-온 리셋 신호(POR)가 활성화된다. 따라서, 도 2에 도시된 바와 같이, 작은 온도 변화에 의해서 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTP)과 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTN)이 약간만 변화해도 천이 시점의 차는 커지게 된다.
비록 고온에서 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점이 저온에서 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점에 비해 T1만큼 빠르더라도, 파워-온 리셋 신호(PORH)가 논리 하이로 활성화된 시점에서, 전원 전압(VCC)이 집적 회로 시스템이 정상적으로 동작하는데 충분하도록 상승했다면 집적 회로 시스템의 정상적인 동작을 전혀 방해하지 않는다. 그러나, 주변 온도가 허용 한계(tolerance)를 벗어나서 높게 상승해서 전원 전압(VCC)이 집적 회로 시스템이 정상적으로 동작하는데 충분하도록 상승하기 이전에 파워-온 리셋 신호(PORH)가 활성화되는 것은 집적 회로 시스템의 정상적인 동작을 보장할 수 없다. 그러므로, 주변 온도의 변화 폭이 크더라도 파워-온 리셋 신호(PORH)가 활성화되는 시점의 변화 폭이 작은 파워-온 리셋 회로가 요구된다.
따라서 본 발명의 목적은 온도 의존성이 낮은 파워-온 리셋 회로를 제공하는데 있다.
도 1은 종래의 파워-온 리셋 회로의 일 예를 보여주는 도면;
도 2는 도 1에 도시된 종래의 파워-온 리셋 회로에서 발생되는 신호들의 타이밍도;
도 3은 본 발명의 파워-온 리셋 회로의 구성을 보여주는 도면;
도 4a 내지 도 4c는 도 3에 도시된 파워-온 리셋 회로의 낮은 온도 의존성을 보여주는 실험 결과 그래프; 그리고
도 5는 본 발명의 파워-온 리셋 회로를 기준 전압 발생기에서 사용한 경우를 보여주는 도면이다.
*도면의 주요부분에 대한 설명
100 : 파워-온 리셋 회로10 : 전압 분배기
20 : 제 1 증폭기30 : 제 2 증폭기
11, 12, 21 : 저항22, 32 : NMOS 트랜지스터
31 : PMOS 트랜지스터200 : 기준 전압 발생기
210 : 전압 검출기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 출력 노드를 통해 파워-온 리셋 신호를 출력하는 파워-온 리셋 회로는: 전원 전압을 분압하는 전압 분배기와, 상기 분압된 전압을 증폭하는 제 1 증폭기 그리고 상기 제 1 증폭기의 출력을 증폭해서 상기 파워-온 리셋 신호를 출력하는 제 2 증폭기를 포함한다. 상기 제 1 증폭기의 전압 이득은 -1 근방이다.
바람직한 실시예에 있어서, 상기 전압 분배기는, 상기 전원 전압과 접지 전압 사이에 연결된 적어도 2 개의 저항들을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 증폭기는, 상기 전원 전압과 연결된 일단과 타단을 갖는 저항 그리고 상기 저항의 타단과 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 분압된 전압과 연결된 게이트를 갖는 제 1 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 증폭기는, 상기 전원 전압과 연결된소스, 드레인 및 상기 제 1 증폭기의 출력과 연결된 게이트를 갖는 제 2 트랜지스터, 그리고 상기 제 2 트랜지스터의 드레인과 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 제 1 증폭기의 출력과 연결된 게이트를 갖는 제 3 트랜지스터를 포함한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 3은 본 발명의 파워-온 리셋 회로의 구성을 보여주는 도면이다. 도 3을 참조하면, 본 발명의 파워-온 리셋 회로(100)는 전압 분배기(10), 제 1 증폭기(20) 그리고 제 2 증폭기(30)를 포함한다.
전압 분배기(10)는 전원 전압(VCC)과 접지 전압 사이에 직렬로 연결된 저항들(11, 12)을 포함한다. 제 1 증폭기(20)는 전원 전압(VCC)과 노드(N1) 사이에 연결된 저항(21)과 노드(N1)와 연결된 드레인, 접지 전압과 연결된 소스 그리고 저항들(11, 12) 사이의 연결 노드와 연결된 게이트를 갖는 NMOS 트랜지스터(22)를 포함한다. 제 2 증폭기(30)는 전원 전압(VCC)과 연결된 소스, 노드(N2)와 연결된 드레인 그리고 노드(N1)와 연결된 게이트를 갖는 PMOS 트랜지스터(31)와 노드(N2)와 연결된 드레인, 접지 전압과 연결된 소스 그리고 노드(N1)와 연결된 게이트를 갖는 NMOS 트랜지스터(32)를 포함한다. PMOS 트랜지스터(31)와 NMOS 트랜지스터(32)의 연결 노드인 노드(N2)의 전압은 파워-온 리셋 신호(POR)로서 집적 회로 시스템으로 제공된다.
상술한 바와 같은 구성을 갖는 파워-온 리셋 회로(100)의 동작은 다음과 같다. 저항들(11, 12)은 파워-온 리셋 신호(POR)의 천이 전압을 조절하기 위해 제공된다. 전원 전압(VCC)은 저항들(11, 12)에 의해서 분압된다. 분압된 전압은 제 1 증폭기(20)에 의해서 증폭된다. 여기서, 상기 제 1 증폭기(20)의 전압 이득(votage gain)이 -1근방이 되도록 트랜지스터(22)의 크기(즉, 폭(Width)과 길이(Length))와 저항(21)의 저항값을 조절해야 한다. 저항(11)의 저항값을 R1, 저항(12)의 저항값을 R2, 트랜지스터(22)의 트랜스컨덕턴스(transconductance)를 gm(M0) 그리고 저항(21)의 저항값을 R3이라 할 때 상기 제 1 증폭기(20)의 전압 이득(voltage gain)은 다음 수학식 1과 같다.
트랜지스터(22)의 이득(gm(M0))은 트랜지스터(22)의 크기 즉,에 비례한다. 단, L0는 트랜지스터(22)의 길이, W0는 트랜지스터(22)의 폭이다. 일반적으로, 제 1 증폭기(20)의 이득이 -1에 근접하도록 조절하기 위해는 매우 작은 값을 갖는다.
제 2 증폭기(30)는 이득이 매우 큰 공통-소스(common-source) NMOS 트랜지스터의 특성과 유사한 특성을 나타내야 한다. 그래야만 제 2 증폭기(20)에 영향을 미치는 요소가 NMOS 트랜지스터(32)의 드레솔드 전압으로 압축될 수 있다.정전류(static current)를 제거하기 위해 사용된 인버터 형태의 제 2 증폭기(30)가 제 기능을 발휘하기 위해서는이보다 훨씬 작아야 한다. 여기서, W1과 L1은 각각 트랜지스터(31)의 폭과 길이이고, W2와 L2는 각각 트랜지스터(32)의 폭과 길이이다.
도 4a 내지 도 4c는 도 3에 도시된 파워-온 리셋 회로의 낮은 온도 의존성을 보여주는 실험 결과 그래프이다. 먼저, 도 4a는 제 1 증폭기(20)의 이득(Gain)이 -1보다 작을 때, 도 4b는 제 1 증폭기(20)의 이득(Gain)이 -1일 때 그리고 도 4c는 제 1 증폭기(20)의 이득(Gain)이 -1보다 클 때 전원 전압(VCC)의 변화에 따른 파워-온 리셋 신호(POR)를 각각 보여주는 도면이다. 도 4a 내지 도 4c에서, AOUTH는 AOUTL에 비해 상대적으로 높은 온도에서 제 1 증폭기(20)의 노드(N1)의 전압이다. 마찬가지로, PORH는 PORL에 비해 상대적으로 높은 온도에서 제 2 증폭기(30)의 노드(N2)의 전압인 파워-온 리셋 신호(POR)이다.
도 4a 내지 도 4c에서 알 수 있는 바와 같이, 제 1 증폭기(20)의 이득(Gain)이 -1일 때 온도 변화에 따른 파워-온 리셋 신호(POR)의 천이 시점 차가 가장 작다. 또한, 전압 분배기(10) 내의 저항들(11, 12)의 저항값들과 NMOS 트랜지스터(22)의 크기를 적절히 조절하면 파워-온 리셋 회로(100)의 온도 의존성을 역전시킬 수도 있다. 즉, 주변 온도가 상대적으로 낮아질 때 주변 온도가 높을 때에 비해서 파워-온 리셋 신호(POR)가 천이하는 시점을 앞당길 수 있다.
상술한 바와 같이, 본 발명의 파워-온 리셋 회로(100) 즉, 전압 검출기(210)는 주변 온도, 제조 공정 그리고 외부 전압에 무관하게 특정 전압을 검출할 수 있으므로 다양한 분야에 응용될 수 있다. 또한, 그 명칭도 파워-온 리셋 회로 뿐만 아니라 특정 레벨의 전압을 검출한다는 의미에서 전압 검출기로 명명될 수 있다.
도 5는 본 발명의 파워-온 리셋 회로를 기준 전압 발생기에서 사용한 경우를 보여주는 도면이다.
도 5를 참조하면, 기준 전압 발생기(200)는 도 3에 도시된 파워-온 리셋 회로(100)와 동일한 회로 구성을 갖는 전압 검출기(210)와 저항(201) 그리고 NMOS 트랜지스터(202)를 포함한다. 전압 검출기(210)는 파워-온 리셋 회로(100)와 동일한 회로 구성을 가지므로 상세한 설명은 생략한다.
저항(201)은 전원 전압(VCC)와 노드(N3) 사이에 연결된다. NMOS 트랜지스터(202)는 노드(N3)와 연결된 드레인, 접지 전압과 연결된 소스 그리고 전압 검출기(210)로부터의 검출 신호(DET)와 연결된 게이트를 갖는다.
파워-온된 이후 전원 전압(VCC)이 소정 레벨에 도달하면 전압 검출기(210)는 하이 레벨의 검출 신호(DET)를 출력한다. 검출 신호(DET)가 하이 레벨로 활성화되면 트랜지스터(202)가 턴 온되므로 기준 전압(VREF)은 낮아진다. 기준 전압(VREF)이 소정 레벨보다 낮아지면 전압 검출기(210)는 로우 레벨의 검출 신호(DET)를 출력한다. 따라서, 트랜지스터(202)는 턴 오프되고, 기준 전압(VREF)은 다시 상승한다. 이와 같은 전압 검출기(210)에 의해서 기준 전압(VREF)은 미리 설정된 레벨을 유지하게 된다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 파워 온-리셋 회로의 주변 회로의 온도 변화에 의한 의존성을 낮출 수 있다.

Claims (4)

  1. 출력 노드를 통해 파워-온 리셋 신호를 출력하는 파워-온 리셋 회로에 있어서:
    전원 전압을 분압하는 전압 분배기와;
    상기 분압된 전압을 증폭하는 제 1 증폭기; 그리고
    상기 제 1 증폭기의 출력을 증폭해서 상기 파워-온 리셋 신호를 출력하는 제 2 증폭기를 포함하되;
    상기 제 1 증폭기의 전압 이득은 -1 근방인 것을 특징으로 하는 파워-온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 전압 분배기는,
    상기 전원 전압과 접지 전압 사이에 연결된 적어도 2 개의 저항들을 포함하는 것을 특징으로 하는 파워-온 리셋 회로.
  3. 제 1 항에 있어서,
    상기 제 1 증폭기는,
    상기 전원 전압과 연결된 일단과 타단을 갖는 저항; 그리고
    상기 저항의 타단과 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기분압된 전압과 연결된 게이트를 갖는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 파워-온 리셋 회로.
  4. 제 1 항에 있어서,
    상기 제 2 증폭기는,
    상기 전원 전압과 연결된 소스, 드레인 및 상기 제 1 증폭기의 출력과 연결된 게이트를 갖는 제 2 트랜지스터; 그리고
    상기 제 2 트랜지스터의 드레인과 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 제 1 증폭기의 출력과 연결된 게이트를 갖는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 파워-온 리셋 회로.
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