JP3909542B2

JP3909542B2 - 電圧検出装置

Info

Publication number: JP3909542B2
Application number: JP00523699A
Authority: JP
Inventors: 博之梅田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-01-12
Filing date: 1999-01-12
Publication date: 2007-04-25
Anticipated expiration: 2019-01-12
Also published as: JP2000206157A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧検出装置に関する。
【０００２】
【従来の技術】
従来の電圧検出装置を図４及び図５を用いて説明する。図４は、従来の電圧検出装置を示す回路図である。
【０００３】
図４に示すように、従来の電圧検出装置は、検出電圧と基準電圧Ｖ₀とを比較するコンパレータ５１で構成されており、この出力を検出出力としている。この検出出力は、検出電圧が基準電圧Ｖ₀以下では０[Ｖ]になるようになっている。図５は、従来の電圧検出装置の出力特性を示す特性図である。
【０００４】
【発明が解決しようとする課題】
しかしながら、この電圧検出装置においては、電源電圧がコンパレータの動作下限を下回ると、検出出力が不定になることがある。
【０００５】
具体的には、コンパレータ５１の品質に依存するが、通常コンパレータ５１の動作保証電源電圧の範囲は、電源電圧０．９[Ｖ]程度までである。この電源電圧が動作保証値以下になると、検出出力を正確に検出できなくなる。すなわち、図５に示すように、コンパレータ５１の動作下限から０[Ｖ]までの間に不定領域６１ができる。
【０００６】
この不定領域６１では、本来検出出力が０[Ｖ]でなければならないところであるが、その出力は保証されない。したがって、従来の電圧検出装置では、不定領域６１となる電圧値から０[Ｖ]までの間は、検出電圧の検出をすることができない。
【０００７】
一般的に、電圧検出装置（コンパレータ）の動作を保証する電源電圧の下限を広げる（下げる）方法としては、製造プロセスの工程を追加して、トランジスタのＶｔｈを下げる対策が考えられる。
【０００８】
しかしながら、その対策で広げられる電源電圧範囲はわずかであり、０[Ｖ]までの動作を保証することはできない。また、工程追加による製造コストの増加は避けられないという問題がある。
【０００９】
本発明はかかる点に鑑みてなされたものであり、動作保証できる電源電圧の下限を０[Ｖ]まで広くすることができ、しかも安価である電圧検出装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は以下の手段を講じた。
【００１１】
本発明の第１の観点に係る電圧検出装置は、電源電圧が供給されて動作し、入力電圧を基準電圧と比較して比較結果を表す信号を出力するコンパレータと、コンパレータから出力される信号が供給され、電源電圧が所定の値以下であるときに該信号をゼロにして出力する電圧降下手段とを具備し、電圧降下手段が、コンパレータが正常に動作しているときに、入力電圧が基準電圧よりも大きいときにハイレベルの出力信号を出力し、入力電圧が基準電圧よりも小さいときにローレベルの出力信号を出力するインバータと、インバータの出力端子と接地電位との間に接続された抵抗又はデプレッション型トランジスタと、電源電圧に基づいてインバータに電源供給を行い、電源電圧が所定の値以下であるときにインバータへの電源供給を停止する電源供給回路とを含むことを特徴とする。
【００１３】
また、本発明の第２の観点に係る電圧検出装置は、電源電圧が供給されて動作し、入力電圧を基準電圧と比較して比較結果を表す信号を出力するコンパレータと、コンパレータから出力される信号が供給され、電源電圧が所定の値以下であるときに該信号をゼロにして出力する電圧降下手段とを具備し、電圧降下手段が、コンパレータが正常に動作しているときに、入力電圧が基準電圧よりも大きいときにハイレベルの出力信号をドレインから出力し、入力電圧が基準電圧よりも小さいときにローレベルの出力信号をドレインから出力するトランジスタと、トランジスタのドレインと接地電位との間に接続された抵抗又はデプレッション型トランジスタと、電源電圧に基づいてトランジスタのソースに電源供給を行い、電源電圧が所定の値以下であるときにトランジスタのソースへの電源供給を停止する電源供給回路とを含むことを特徴とする。
【００１４】
これらの構成によれば、電源電圧が所定の値よりも小さくなってコンパレータの出力が不定になっても、電圧降下手段がコンパレータから出力される信号をゼロにして出力するので、電源電圧がゼロになるまで、電圧検出装置の出力が不定になることを防止できる。したがって、動作保証できる電源電圧の下限をゼロボルトまで広げることが可能となる。また、コンパレータとしては、通常の品質のものを用いることができるので、装置コストを安くすることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態について添付図面を参照して詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の一形態に係る電圧検出装置を示す回路図である。本実施の形態における電圧検出装置は、検出電圧と基準電圧Ｖ₀とを比較するコンパレータ１１と、このコンパレータ１１の出力段に接続された電圧降下部２１と、を備えている。
【００１７】
この電圧降下部２１は、ｐチャネルのトランジスタ１５、１８及びｎチャネルのトランジスタ１６、１９で構成された第１及び第２のＣＭＯＳインバータと、第２のＣＭＯＳインバータの出力端子と接地電位との間に接続された抵抗２０と、抵抗１２〜１４及びｐチャネルのトランジスタ１７で構成され、第２のＣＭＯＳインバータに電源供給を行う電源供給回路とを含んでいる。なお、抵抗２０は、デプレッション型トランジスタに置き換えても良い。また、本実施の形態においては、コンパレータ１１の出力が第１のＣＭＯＳインバータに接続される構成をとっているが、コンパレータ１１の出力を負論理とする場合には、コンパレータ１１の出力が第２のＣＭＯＳインバータに接続される構成（図中の破線）をとっても良い。
【００１８】
上記構成を有する電圧検出装置において電圧の検出を行う場合には、電源電圧Ｖ_ＤＤに等しいか又は小さい検出電圧が、コンパレータ１１の入力端子に入力される。以下においては、検出電圧が電源電圧Ｖ_ＤＤに等しいものとして説明する。このとき、検出電圧と基準電圧Ｖ_０とが比較される。この比較結果は、コンパレータ１１から電圧降下部２１を経て、検出出力として出力される。
【００１９】
図２に示すように、検出電圧が基準電圧Ｖ₀になるまでは、検出出力が徐々に減少し、検出電圧が基準電圧Ｖ₀以下では０となる。
【００２０】
すなわち、図２に示すように、電源電圧Ｖ_ＤＤの値が所定の値（コンパレータ１１が不定領域になる前）になると、図１に示す電圧降下部２１の電源供給回路を構成するトランジスタ１７のゲート・ソース間電圧がしきい値Ｖｔｈ以下になる。これにより、ある電圧値（所定の値）を境にして、トランジスタ１７が、第２のＣＭＯＳインバータへの電源供給を停止するので、第２のＣＭＯＳインバータが動作せず、抵抗２０が第２のＣＭＯＳインバータの出力を０（ゼロ）にする。これにより、電源電圧Ｖ_ＤＤがコンパレータ１１の保証値を下回っても、電圧検出装置の出力が０（ゼロ）となる。したがって、電源電圧が０［Ｖ］になるまで電圧検出装置の出力を保証することが可能となる。
【００２１】
このように本実施の形態に係る電圧検出装置によれば、コンパレータの電源電圧が基準電圧Ｖ₀以下０[Ｖ]まで安定した検出出力を得ることができる。すなわち、動作保証できる電源検出の下限を０[Ｖ]まで広くすることができる。また、通常の品質のコンパレータを用いることができるので、装置コストを安くすることができる。
【００２２】
（実施の形態２）図３は、本発明の実施の形態２に係る電圧検出装置を示す回路図である。本実施の形態に係る電圧検出装置においては、比較手段であるコンパレータの内部の出力段に電圧降下部２２が接続されている。したがって、図３においては、コンパレータの内部と電圧降下部との構成を示している。
【００２３】
このコンパレータは、Ｖ_DDをソース電圧とするｐチャネルのトランジスタ３１，３２と、正入力側（検出電圧）のｎチャネルのトランジスタ３３と、負入力側（Ｖ₀）のｎチャネルのトランジスタ３４と、定電流回路３５とから構成されている。
【００２４】
このコンパレータの出力段に接続された電圧降下部２２は、コンパレータから出力される信号がゲートに印加されるｐチャネルのトランジスタ４２と、トランジスタ４２のドレインと接地電位との間に接続された定電流回路４３及び抵抗４４と、抵抗３６〜３９、ｎチャネルのトランジスタ４０及びｐチャネルのトランジスタ４１で構成され、トランジスタ４２のソースに電源供給を行う電源供給回路とを含んでいる。ここで、トランジスタ４０のドレイン電圧がトランジスタ４１のゲート電圧となるように接続されている。なお、抵抗４４は、デプレッション型トランジスタに置き換えても良い。
【００２５】
上記構成を有する電圧検出装置においては、電源電圧Ｖ_ＤＤの値が所定の値（コンパレータが不定領域になる前）になると、図３に示す電圧降下部２２の電源供給回路を構成するトランジスタ４０の働きで、トランジスタ４１のゲート・ソース間電圧がしきい値Ｖｔｈ以下になる。これにより、ある電圧値（所定の値）を境にして、トランジスタ４１が、トランジスタ４２のソースへの電源供給を停止するので、トランジスタ４２が動作せず、抵抗４４がトランジスタ４２のドレイン電圧を０（ゼロ）にする。これにより、電源電圧Ｖ_ＤＤがコンパレータの保証値を下回っても、電圧検出装置の出力が０（ゼロ）となる。したがって、電源電圧が０［Ｖ］になるまで電圧検出装置の出力を保証することが可能となる。
【００２６】
このように本実施の形態に係る電圧検出装置によれば、コンパレータの電源電圧が基準電圧Ｖ₀以下０[Ｖ]まで安定した検出出力を得ることができる。すなわち、動作保証できる電源電圧の下限を０[Ｖ]まで広くすることができる。また、通常の品質のコンパレータを用いることができるので、装置コストを安くすることができる。
【００２７】
【発明の効果】
以上説明したように本発明の電圧検出装置は、電源電圧が所定の値以下になったとき、基準電圧と入力された検出電圧とを比較する比較手段からの出力を０にする電圧降下手段を有するので、動作保証できる電源電圧の下限を０[Ｖ]まで広くすることができる。また、通常の品質のコンパレータを用いることができるので、装置コストを安くすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る電圧検出装置を示す回路図である。
【図２】上記実施の形態に係る電圧検出装置の出力特性を示す特性図である。
【図３】本発明の実施の形態２に係る電圧検出装置を示す回路図である。
【図４】従来の電圧検出装置を示す回路図である。
【図５】従来の電圧検出装置の出力特性を示す特性図である。
【符号の説明】
１１…コンパレータ、１２〜１４，２０，３６〜３９，４４…抵抗、
１５，１７，１８，３１，３２，４１，４２…ｐチャネルのトランジスタ、
１６，１９，３３，３４，４０…ｎチャネルのトランジスタ、
２１，２２…電圧降下部、３５，４３…定電流回路。

Claims

電圧を検出する電圧検出装置であって、
電源電圧が供給されて動作し、入力電圧を基準電圧と比較して比較結果を表す信号を出力するコンパレータと、
前記コンパレータから出力される信号が供給され、前記電源電圧が所定の値以下であるときに該信号をゼロにして出力する電圧降下手段と、
を具備し、前記電圧降下手段が、
前記コンパレータが正常に動作しているときに、前記入力電圧が前記基準電圧よりも大きいときにハイレベルの出力信号を出力し、前記入力電圧が前記基準電圧よりも小さいときにローレベルの出力信号を出力するインバータと、
前記インバータの出力端子と接地電位との間に接続された抵抗又はデプレッション型トランジスタと、
前記電源電圧に基づいて前記インバータに電源供給を行い、前記電源電圧が所定の値以下であるときに前記インバータへの電源供給を停止する電源供給回路と、
を含むことを特徴とする電圧検出装置。
電圧を検出する電圧検出装置であって、
電源電圧が供給されて動作し、入力電圧を基準電圧と比較して比較結果を表す信号を出力するコンパレータと、
前記コンパレータから出力される信号が供給され、前記電源電圧が所定の値以下であるときに該信号をゼロにして出力する電圧降下手段と、
を具備し、前記電圧降下手段が、
前記コンパレータが正常に動作しているときに、前記入力電圧が前記基準電圧よりも大きいときにハイレベルの出力信号をドレインから出力し、前記入力電圧が前記基準電圧よりも小さいときにローレベルの出力信号をドレインから出力するトランジスタと、
前記トランジスタのドレインと接地電位との間に接続された抵抗又はデプレッション型トランジスタと、
前記電源電圧に基づいて前記トランジスタのソースに電源供給を行い、前記電源電圧が所定の値以下であるときに前記トランジスタのソースへの電源供給を停止する電源供給回路と、
を含むことを特徴とする電圧検出装置。