JPH10199261A - パワーアップ信号発生回路 - Google Patents
パワーアップ信号発生回路Info
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- JPH10199261A JPH10199261A JP9343084A JP34308497A JPH10199261A JP H10199261 A JPH10199261 A JP H10199261A JP 9343084 A JP9343084 A JP 9343084A JP 34308497 A JP34308497 A JP 34308497A JP H10199261 A JPH10199261 A JP H10199261A
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Abstract
(57)【要約】
【課題】 本発明は、半導体メモリ装置において、外部
から供給される電圧の変化に対して、速やかに対応する
ことができるパワーアップ信号発生回路を提供すること
を目的とする。 【解決手段】 第１の電圧の電位レベルを感知した信号
を出力する第１電位レベル検出手段と、第２の電圧の電
位レベルを感知した信号を出力する第２電位レベル検出
手段と、第１及び第２電位レベル検出手段から入力され
た信号の論理和信号を、半導体メモリ装置に対して、メ
モリ周辺回路の初期値設定時に出力するマルチレベルデ
コーディング手段とを備えた。
から供給される電圧の変化に対して、速やかに対応する
ことができるパワーアップ信号発生回路を提供すること
を目的とする。 【解決手段】 第１の電圧の電位レベルを感知した信号
を出力する第１電位レベル検出手段と、第２の電圧の電
位レベルを感知した信号を出力する第２電位レベル検出
手段と、第１及び第２電位レベル検出手段から入力され
た信号の論理和信号を、半導体メモリ装置に対して、メ
モリ周辺回路の初期値設定時に出力するマルチレベルデ
コーディング手段とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
において、電源が投入されたことを指示するパワーアッ
プ信号発生回路に関する。
において、電源が投入されたことを指示するパワーアッ
プ信号発生回路に関する。
【０００２】
【従来の技術】一般に、ＲＡＭ（Random Access Memor
y）において、電源がＯＮとなったことを通知するパワ
ーアップ信号は、電源が投入された際に、半導体記憶素
子内の種々な回路等に対して、初期値設定等の初期化処
理を行う旨を指示するために用いられる。特に、通常動
作を行う前に、各種の信号等のセッティングのためのイ
ネーブル信号として用いられることがある。
y）において、電源がＯＮとなったことを通知するパワ
ーアップ信号は、電源が投入された際に、半導体記憶素
子内の種々な回路等に対して、初期値設定等の初期化処
理を行う旨を指示するために用いられる。特に、通常動
作を行う前に、各種の信号等のセッティングのためのイ
ネーブル信号として用いられることがある。
【０００３】例えば、電源が投入された際に、ＲＡＭに
含まれる余分な回路において切断されたヒューズの有無
を検知し、この検知の結果を示す情報を遅延し、遅延さ
れた情報をデコーディングする一連の処理のイネーブル
信号として用いられる場合もある。
含まれる余分な回路において切断されたヒューズの有無
を検知し、この検知の結果を示す情報を遅延し、遅延さ
れた情報をデコーディングする一連の処理のイネーブル
信号として用いられる場合もある。
【０００４】以下、半導体メモリ素子において従来用い
られてきた技術によるパワーアップ信号発生回路につい
て、図１を参照して説明する。
られてきた技術によるパワーアップ信号発生回路につい
て、図１を参照して説明する。
【０００５】図１に示すように、パワーアップ信号発生
回路１は基板電位Ｖｂｂの電位レベルを検出する基板電
位レベル検出部１０と、ドライバ部２０とによって構成
され、このパワーアップ信号発生回路１によって生成さ
れた信号１ａがＲＡＭ制御回路部３０に対して出力さ
れ、ＲＡＭ制御回路部３０を駆動させる。
回路１は基板電位Ｖｂｂの電位レベルを検出する基板電
位レベル検出部１０と、ドライバ部２０とによって構成
され、このパワーアップ信号発生回路１によって生成さ
れた信号１ａがＲＡＭ制御回路部３０に対して出力さ
れ、ＲＡＭ制御回路部３０を駆動させる。
【０００６】この従来のパワーアップ信号発生回路１に
おいて、基板電位レベル検出部１０の電源電圧Ｖｃｃが
ＯＮになると、メモリチップ内部に備えられた電源バス
は、一定の起動処理時間が経過した後に所定のＤＣ値に
到達し、電源ＯＮ時の一連の処理であるパワーアップサ
イクルを完了する。
おいて、基板電位レベル検出部１０の電源電圧Ｖｃｃが
ＯＮになると、メモリチップ内部に備えられた電源バス
は、一定の起動処理時間が経過した後に所定のＤＣ値に
到達し、電源ＯＮ時の一連の処理であるパワーアップサ
イクルを完了する。
【０００７】上記のパワーアップサイクルの初期におい
ては、ｐ型ＭＯＳ（p-type Metal Oxide semiconducto
r）トランジスタＭＰ１１の電源がＯＮとなることによ
って、ノードＮ１ではロジック“Hi”レベルとなる。そ
して、基板電圧発生器（図示省略）から供給される基板
電圧Ｖｂｂが−２Ｖ以下に下がった場合には、ノードＮ
１とＶｂｂの間に並んで接続されたｎ型ＭＯＳ（n-type
Metal Oxide semiconductor）トランジスタＭＮ１１，
ＭＮ１２がＯＮとなり、その結果、ノードＮ１における
信号はロジック“Hi”レベルからロジック“Lo”レベル
に変化することになる。
ては、ｐ型ＭＯＳ（p-type Metal Oxide semiconducto
r）トランジスタＭＰ１１の電源がＯＮとなることによ
って、ノードＮ１ではロジック“Hi”レベルとなる。そ
して、基板電圧発生器（図示省略）から供給される基板
電圧Ｖｂｂが−２Ｖ以下に下がった場合には、ノードＮ
１とＶｂｂの間に並んで接続されたｎ型ＭＯＳ（n-type
Metal Oxide semiconductor）トランジスタＭＮ１１，
ＭＮ１２がＯＮとなり、その結果、ノードＮ１における
信号はロジック“Hi”レベルからロジック“Lo”レベル
に変化することになる。
【０００８】ドライバ部２０は、ゲート素子Ｇ１１，Ｇ
１２，Ｇ１３，Ｇ１４，Ｇ１５及びｐ型ＭＯＳトランジ
スタＭＰ１３によって構成され、ノードＮ１に一端を接
続されており、他端から信号１ａを出力する。この構成
により、ノードＮ１がロジック“Lo”レベルにあると、
これに対応して、信号１ａの出力はロジック“Hi”レベ
ルとなって、パワーアップサイクルが完了する。ここ
で、ソースが電源電圧Ｖｃｃに接続され、ドレインがノ
ードＮ２に、ゲートがノードＮ３に接続されたＰ−ＭＯ
ＳトランジスタＭＰ１３は、ノードＮ２のフローティン
グ（Floating）を防止する機能を有している。
１２，Ｇ１３，Ｇ１４，Ｇ１５及びｐ型ＭＯＳトランジ
スタＭＰ１３によって構成され、ノードＮ１に一端を接
続されており、他端から信号１ａを出力する。この構成
により、ノードＮ１がロジック“Lo”レベルにあると、
これに対応して、信号１ａの出力はロジック“Hi”レベ
ルとなって、パワーアップサイクルが完了する。ここ
で、ソースが電源電圧Ｖｃｃに接続され、ドレインがノ
ードＮ２に、ゲートがノードＮ３に接続されたＰ−ＭＯ
ＳトランジスタＭＰ１３は、ノードＮ２のフローティン
グ（Floating）を防止する機能を有している。
【０００９】一方、電源電圧がＯＦＦになると、チップ
内部の電源バスは一定の停止処理時間が経過した後に所
定のＤＣ値に到達し、電源ＯＦＦ時の一連の処理である
パワーオフサイクルを完了する。この際、基板電圧Ｖｂ
ｂの放電時間と、電源電圧ＶｃｃがＯＦＦとなる時間と
に従って、信号１ａはディスエーブル状態、即ちロジッ
ク“Lo”レベルに変化する。
内部の電源バスは一定の停止処理時間が経過した後に所
定のＤＣ値に到達し、電源ＯＦＦ時の一連の処理である
パワーオフサイクルを完了する。この際、基板電圧Ｖｂ
ｂの放電時間と、電源電圧ＶｃｃがＯＦＦとなる時間と
に従って、信号１ａはディスエーブル状態、即ちロジッ
ク“Lo”レベルに変化する。
【００１０】
【発明が解決しようとする課題】上記従来のパワーアッ
プ信号発生回路において、電源電圧ＶｃｃがたびたびＯ
Ｎ／ＯＦＦされた場合には、この電源電圧ＶｃｃのＯＮ
／ＯＦＦに従って、信号１ａはイネーブル、又はディス
エーブル状態（ロジック“Hi”レベルと“Lo”レベル）
をとらなければならない。しかし、このような動作過程
において、電源電圧ＶｃｃがＯＦＦされたが、基板電圧
Ｖｂｂの放電が遅い場合、信号１ａの誤動作を生じ、Ｒ
ＡＭ制御回路３０において通常動作前に行わなければな
らない初期値設定処理に問題が発生し、結果として正常
動作を行うことができないという問題があった。即ち、
信号１ａの生成においては、電源電圧ＶｃｃのＯＮ／Ｏ
ＦＦに対応してＶｂｂ電圧レベルを検知する必要があっ
た。
プ信号発生回路において、電源電圧ＶｃｃがたびたびＯ
Ｎ／ＯＦＦされた場合には、この電源電圧ＶｃｃのＯＮ
／ＯＦＦに従って、信号１ａはイネーブル、又はディス
エーブル状態（ロジック“Hi”レベルと“Lo”レベル）
をとらなければならない。しかし、このような動作過程
において、電源電圧ＶｃｃがＯＦＦされたが、基板電圧
Ｖｂｂの放電が遅い場合、信号１ａの誤動作を生じ、Ｒ
ＡＭ制御回路３０において通常動作前に行わなければな
らない初期値設定処理に問題が発生し、結果として正常
動作を行うことができないという問題があった。即ち、
信号１ａの生成においては、電源電圧ＶｃｃのＯＮ／Ｏ
ＦＦに対応してＶｂｂ電圧レベルを検知する必要があっ
た。
【００１１】本発明は、半導体メモリ装置において、外
部から供給される電圧の変化に対して、速やかに対応す
ることができるパワーアップ信号発生回路を提供するこ
とを目的とする。
部から供給される電圧の変化に対して、速やかに対応す
ることができるパワーアップ信号発生回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明のパワーアップ信号発生回路
は、半導体メモリ装置において、第１の電圧の電位レベ
ルを感知した信号を出力する第１電位レベル検出手段
と、第２の電圧の電位レベルを感知した信号を出力する
第２電位レベル検出手段と、前記第１及び第２電位レベ
ル検出手段から入力された信号の論理和信号を、前記半
導体メモリ装置に対して、メモリ周辺回路の初期値設定
時に出力するマルチレベルデコーディング手段と、を備
えることを特徴としている。
め、請求項１記載の発明のパワーアップ信号発生回路
は、半導体メモリ装置において、第１の電圧の電位レベ
ルを感知した信号を出力する第１電位レベル検出手段
と、第２の電圧の電位レベルを感知した信号を出力する
第２電位レベル検出手段と、前記第１及び第２電位レベ
ル検出手段から入力された信号の論理和信号を、前記半
導体メモリ装置に対して、メモリ周辺回路の初期値設定
時に出力するマルチレベルデコーディング手段と、を備
えることを特徴としている。
【００１３】請求項２記載の発明は、請求項１記載のパ
ワーアップ信号発生回路であって、前記第１の電圧は基
板バイアス電位であり、前記第２の電圧は電源電圧であ
ること、を特徴としている。
ワーアップ信号発生回路であって、前記第１の電圧は基
板バイアス電位であり、前記第２の電圧は電源電圧であ
ること、を特徴としている。
【００１４】請求項３記載の発明は、請求項１又は２記
載のパワーアップ信号発生回路であって、前記第１電位
レベル検出手段は、電源電圧と基板バイアス電圧との間
に接続された抵抗素子によって電圧を分配する構成を有
することを特徴としている。
載のパワーアップ信号発生回路であって、前記第１電位
レベル検出手段は、電源電圧と基板バイアス電圧との間
に接続された抵抗素子によって電圧を分配する構成を有
することを特徴としている。
【００１５】請求項４記載の発明は、請求項１から３の
いずれかに記載のパワーアップ信号発生回路であって、
前記第２電位レベル検出手段は、差動増幅回路構造を用
いて電源電圧の変化を感知することを特徴としている。
いずれかに記載のパワーアップ信号発生回路であって、
前記第２電位レベル検出手段は、差動増幅回路構造を用
いて電源電圧の変化を感知することを特徴としている。
【００１６】請求項５記載の発明は、請求項１から４の
いずれかに記載のパワーアップ信号発生回路であって、
前記マルチレベルデコーディング手段は、論理和回路で
あること、を特徴としている。
いずれかに記載のパワーアップ信号発生回路であって、
前記マルチレベルデコーディング手段は、論理和回路で
あること、を特徴としている。
【００１７】請求項６記載の発明は、請求項１から４の
いずれかに記載のパワーアップ信号発生回路であって、
前記マルチレベルデコーディング手段は、論理積回路で
あること、を特徴としている。
いずれかに記載のパワーアップ信号発生回路であって、
前記マルチレベルデコーディング手段は、論理積回路で
あること、を特徴としている。
【００１８】従って、本発明によるパワーアップ信号発
生回路を半導体メモリ装置内部に用いることになれば、
外部電圧の変化に伴って速やかに対応できるパワーアッ
プ信号発生回路を設計することができる。
生回路を半導体メモリ装置内部に用いることになれば、
外部電圧の変化に伴って速やかに対応できるパワーアッ
プ信号発生回路を設計することができる。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図２〜図５の図面を参照しながら説明する。
いて、図２〜図５の図面を参照しながら説明する。
【００２０】図２は、本発明の実施の形態としてのパワ
ーアップ信号発生回路１００の構成を示すブロック図で
ある。同図に示すように、パワーアップ信号発生回路１
００は、Ｖｂｂレベル検出部４０、Ｖｃｃレベル検出部
５０、マルチレベルデコーダ部６０によって構成され
る。
ーアップ信号発生回路１００の構成を示すブロック図で
ある。同図に示すように、パワーアップ信号発生回路１
００は、Ｖｂｂレベル検出部４０、Ｖｃｃレベル検出部
５０、マルチレベルデコーダ部６０によって構成され
る。
【００２１】マルチレベルデコーダ部６０は、Ｖｂｂレ
ベル検出部４０及びＶｃｃレベル検出部５０に接続さ
れ、Ｖｂｂレベル検出部４０から出力されるＶｂｂ検出
信号（VbbDET）４０ａと、Ｖｃｃレベル検出部５０から
出力されるＶｃｃ検出信号（VccDET）５０ａが入力され
る。そして、これら２つの信号をもとに、マルチレベル
デコーダ部６０はパワーアップ信号（pwrup）６０ａを
生成し、このパワーアップ信号６０ａは、ＲＡＭ制御回
路部７０に対して出力され、ＲＡＭ制御回路部７０を駆
動させる。
ベル検出部４０及びＶｃｃレベル検出部５０に接続さ
れ、Ｖｂｂレベル検出部４０から出力されるＶｂｂ検出
信号（VbbDET）４０ａと、Ｖｃｃレベル検出部５０から
出力されるＶｃｃ検出信号（VccDET）５０ａが入力され
る。そして、これら２つの信号をもとに、マルチレベル
デコーダ部６０はパワーアップ信号（pwrup）６０ａを
生成し、このパワーアップ信号６０ａは、ＲＡＭ制御回
路部７０に対して出力され、ＲＡＭ制御回路部７０を駆
動させる。
【００２２】図３は、Ｖｃｃレベル検出部５０の内部構
成を示す回路図である。尚、Ｖｂｂレベル検出部４０
は、図１に示す従来のパワーアップ信号発生回路１にお
ける基板電位レベル検出部１０とほぼ同様の構成によっ
てなるので、図示及び説明を省略する。
成を示す回路図である。尚、Ｖｂｂレベル検出部４０
は、図１に示す従来のパワーアップ信号発生回路１にお
ける基板電位レベル検出部１０とほぼ同様の構成によっ
てなるので、図示及び説明を省略する。
【００２３】Ｖｃｃレベル検出部５０は、図３に示すよ
うに、電源電圧ＶｃｃとノードＮ４との間に接続された
抵抗Ｒ１を備え、ノードＮ４と接地電圧Ｖｓｓとの間に
は、直列に接続された抵抗Ｒ２とｎ型ＭＯＳトランジス
タＭＮ１３とを備えており、ｎ型ＭＯＳトランジスタＭ
Ｎ１３のゲート入力端子には電源電圧Ｖｃｃが印加され
ている。
うに、電源電圧ＶｃｃとノードＮ４との間に接続された
抵抗Ｒ１を備え、ノードＮ４と接地電圧Ｖｓｓとの間に
は、直列に接続された抵抗Ｒ２とｎ型ＭＯＳトランジス
タＭＮ１３とを備えており、ｎ型ＭＯＳトランジスタＭ
Ｎ１３のゲート入力端子には電源電圧Ｖｃｃが印加され
ている。
【００２４】さらに、Ｖｃｃレベル検出部５０には、電
源電圧ＶｃｃとノードＮ５及びノードＮ６との間には、
それぞれｐ型ＭＯＳトランジスタＭＰ１４とｐ型ＭＯＳ
トランジスタＭＰ１５が接続され、これらｐ型ＭＯＳト
ランジスタＭＰ１４及びｐ型ＭＯＳトランジスタＭＰ１
５のゲート入力端子は、いずれもノードＮ６に接続され
ている。また、ノードＮ５とノードＮ７との間には、ゲ
ート入力端子をノードＮ４に接続されたｎ型ＭＯＳトラ
ンジスタＭＮ１４を備え、ノードＮ６とノードＮ７との
間には、ゲート入力端子に基準電圧Ｖｒｅｆが印加され
たｎ型ＭＯＳトランジスタＭＮ１５が接続され、ノード
Ｎ７と接地電圧Ｖｓｓとの間にはゲート入力端子に電源
電圧Ｖｃｃが印加されたｎ型ＭＯＳトランジスタＭＮ１
６が接続されている。尚、後述するように、これらｐ型
ＭＯＳトランジスタＭＰ１４，ＭＰ１５及びｎ型ＭＯＳ
トランジスタＭＮ１４，ＭＮ１５，ＭＮ１６によって、
公知の差動増幅回路を利用した電圧比較器５１を構成す
る。
源電圧ＶｃｃとノードＮ５及びノードＮ６との間には、
それぞれｐ型ＭＯＳトランジスタＭＰ１４とｐ型ＭＯＳ
トランジスタＭＰ１５が接続され、これらｐ型ＭＯＳト
ランジスタＭＰ１４及びｐ型ＭＯＳトランジスタＭＰ１
５のゲート入力端子は、いずれもノードＮ６に接続され
ている。また、ノードＮ５とノードＮ７との間には、ゲ
ート入力端子をノードＮ４に接続されたｎ型ＭＯＳトラ
ンジスタＭＮ１４を備え、ノードＮ６とノードＮ７との
間には、ゲート入力端子に基準電圧Ｖｒｅｆが印加され
たｎ型ＭＯＳトランジスタＭＮ１５が接続され、ノード
Ｎ７と接地電圧Ｖｓｓとの間にはゲート入力端子に電源
電圧Ｖｃｃが印加されたｎ型ＭＯＳトランジスタＭＮ１
６が接続されている。尚、後述するように、これらｐ型
ＭＯＳトランジスタＭＰ１４，ＭＰ１５及びｎ型ＭＯＳ
トランジスタＭＮ１４，ＭＮ１５，ＭＮ１６によって、
公知の差動増幅回路を利用した電圧比較器５１を構成す
る。
【００２５】そして、マルチレベルデコーダ部６０に接
続される部分とノードＮ５との間には、インバータＧ１
６，Ｇ１７，Ｇ１８が直列に接続されている。
続される部分とノードＮ５との間には、インバータＧ１
６，Ｇ１７，Ｇ１８が直列に接続されている。
【００２６】続いて、上記の構成によってなるＶｃｃレ
ベル検出部５０の動作について説明する。
ベル検出部５０の動作について説明する。
【００２７】電源電圧Ｖｃｃが投入されると、ｎ型ＭＯ
ＳトランジスタＭＮ１３がＯＮとなって、電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓとの間に電流が流れ、抵抗Ｒ１と抵
抗Ｒ２との間で電圧が分配されることによって、ノード
Ｎ４の電位は電源電圧Ｖｃｃの値によって変化する。
ＳトランジスタＭＮ１３がＯＮとなって、電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓとの間に電流が流れ、抵抗Ｒ１と抵
抗Ｒ２との間で電圧が分配されることによって、ノード
Ｎ４の電位は電源電圧Ｖｃｃの値によって変化する。
【００２８】前述のように、ｐ型ＭＯＳトランジスタＭ
Ｐ１４，ＭＰ１５及びｎ型ＭＯＳトランジスタＭＮ１
４，ＭＮ１５，ＭＮ１６によって構成される電圧比較器
５１は、公知の差動増幅回路を利用した電圧比較器とし
て機能し、ｎ型ＭＯＳトランジスタＭＮ１４のゲート入
力端子が接続されているノードＮ４を第１の入力とし、
ｎ型ＭＯＳトランジスタＭＮ１５のゲート入力端子に接
続された基準電圧Ｖｒｅｆを第２の入力として動作を行
う。
Ｐ１４，ＭＰ１５及びｎ型ＭＯＳトランジスタＭＮ１
４，ＭＮ１５，ＭＮ１６によって構成される電圧比較器
５１は、公知の差動増幅回路を利用した電圧比較器とし
て機能し、ｎ型ＭＯＳトランジスタＭＮ１４のゲート入
力端子が接続されているノードＮ４を第１の入力とし、
ｎ型ＭＯＳトランジスタＭＮ１５のゲート入力端子に接
続された基準電圧Ｖｒｅｆを第２の入力として動作を行
う。
【００２９】例えば、ノードＮ４の電位ＶＮ４と基準電
圧Ｖｒｅｆとを比較した結果、‘ＶＮ４＜Ｖｒｅｆ’で
あった場合には、ノードＮ４の電圧レベルはロジック
“Hi”を、ノードＮ６はロジック“Lo”を出力する。
圧Ｖｒｅｆとを比較した結果、‘ＶＮ４＜Ｖｒｅｆ’で
あった場合には、ノードＮ４の電圧レベルはロジック
“Hi”を、ノードＮ６はロジック“Lo”を出力する。
【００３０】マルチレベルデコーダ部６０に接続される
部分と電圧比較器５１との間に接続されたインバータＧ
１６，Ｇ１７，Ｇ１８は、バッファゲートとして機能
し、Ｖｃｃ検出信号５０ａを出力する。
部分と電圧比較器５１との間に接続されたインバータＧ
１６，Ｇ１７，Ｇ１８は、バッファゲートとして機能
し、Ｖｃｃ検出信号５０ａを出力する。
【００３１】図４は、マルチレベルデコーダ部６０の内
部構成を示す回路図である。同図に示すように、マルチ
レベルデコーダ部６０は、ＮＡＮＤゲートＧ１９とイン
バータＧ２０とによって構成される。
部構成を示す回路図である。同図に示すように、マルチ
レベルデコーダ部６０は、ＮＡＮＤゲートＧ１９とイン
バータＧ２０とによって構成される。
【００３２】マルチレベルデコーダ部６０は、内部に備
えたＮＡＮＤゲートＧ１９によって、Ｖｂｂレベル検出
部４０から入力されるＶｂｂ検出信号４０ａとＶｃｃレ
ベル検出部５０から入力されるＶｃｃ検出信号５０ａと
をＮＡＮＤ演算した結果をインバータＧ２０を介して、
パワーアップ信号６０ａとして出力する。
えたＮＡＮＤゲートＧ１９によって、Ｖｂｂレベル検出
部４０から入力されるＶｂｂ検出信号４０ａとＶｃｃレ
ベル検出部５０から入力されるＶｃｃ検出信号５０ａと
をＮＡＮＤ演算した結果をインバータＧ２０を介して、
パワーアップ信号６０ａとして出力する。
【００３３】図５は、図２に示す各部において入出力さ
れる信号の変化の一例を示すタイミングチャートであ
り、それぞれ、（ａ）は電源電圧Ｖｃｃ、（ｂ）は基板
電圧Ｖｂｂ、（ｃ）はＶｃｃ検出信号５０ａ（VccDE
T）、（ｄ）はＶｂｂ検出信号４０ａ（VbbDET）、
（ｅ）はパワーアップ信号６０ａを示す。
れる信号の変化の一例を示すタイミングチャートであ
り、それぞれ、（ａ）は電源電圧Ｖｃｃ、（ｂ）は基板
電圧Ｖｂｂ、（ｃ）はＶｃｃ検出信号５０ａ（VccDE
T）、（ｄ）はＶｂｂ検出信号４０ａ（VbbDET）、
（ｅ）はパワーアップ信号６０ａを示す。
【００３４】図５のタイミングチャートにおいては、電
源が投入された後、チップ上の内部電源電圧である電源
電圧Ｖｃｃは、通常ランプ（Ramp）波形形態に数十（mS
EC：ミリ秒）から数百（mSEC）の間でパワーアップ状態
を完了する。このような過程において、チップに内蔵さ
れた基板バイアス発生機の動作によって、基板電位Ｖｂ
ｂはネガティブの電位を有することになる。
源が投入された後、チップ上の内部電源電圧である電源
電圧Ｖｃｃは、通常ランプ（Ramp）波形形態に数十（mS
EC：ミリ秒）から数百（mSEC）の間でパワーアップ状態
を完了する。このような過程において、チップに内蔵さ
れた基板バイアス発生機の動作によって、基板電位Ｖｂ
ｂはネガティブの電位を有することになる。
【００３５】Ｖｂｂの電位が−２Ｖｔ（ボルト）以下に
下がれば、Ｖｂｂレベル検出部４０の出力であるＶｂｂ
検出信号４０ａは、ロジック“Lo”からロジック“Hi”
に転移し、一方、電源電圧が条件‘Ｖｃｃ＜Ｖｒｅｆ’
を満足した時には、Ｖｃｃレベル検出部５０の出力であ
るＶｃｃ検出信号５０ａは、ロジック“Lo”からロジッ
ク“Hi”に転移する。二つの検出信号４０ａ，５０ａが
ともにロジック“Hi”レベルにある時、マルチレベルデ
コーダ部６０の出力であるパワーアップ信号６０ａは、
ロジック“Hi”に転移してパワーアップサイクルを完了
する。
下がれば、Ｖｂｂレベル検出部４０の出力であるＶｂｂ
検出信号４０ａは、ロジック“Lo”からロジック“Hi”
に転移し、一方、電源電圧が条件‘Ｖｃｃ＜Ｖｒｅｆ’
を満足した時には、Ｖｃｃレベル検出部５０の出力であ
るＶｃｃ検出信号５０ａは、ロジック“Lo”からロジッ
ク“Hi”に転移する。二つの検出信号４０ａ，５０ａが
ともにロジック“Hi”レベルにある時、マルチレベルデ
コーダ部６０の出力であるパワーアップ信号６０ａは、
ロジック“Hi”に転移してパワーアップサイクルを完了
する。
【００３６】逆に、電源電圧が消えた場合には、チップ
上の内部電源電圧である電源電圧Ｖｃｃは通常ランプ
（Ramp）波形形態で数十（mSEC）から数百（mSEC）の間
で、パワーオフ状態を完了する。このような過程におい
て、チップに内蔵された基板バイアス発生機のネガティ
ブ電圧は、時間の経過に伴って接地電位に変化し、Ｖｂ
ｂ検出信号４０ａはＶｂｂ及びＶｃｃの電位に比例して
ロジック“Lo”状態を有する。
上の内部電源電圧である電源電圧Ｖｃｃは通常ランプ
（Ramp）波形形態で数十（mSEC）から数百（mSEC）の間
で、パワーオフ状態を完了する。このような過程におい
て、チップに内蔵された基板バイアス発生機のネガティ
ブ電圧は、時間の経過に伴って接地電位に変化し、Ｖｂ
ｂ検出信号４０ａはＶｂｂ及びＶｃｃの電位に比例して
ロジック“Lo”状態を有する。
【００３７】一方、電源電圧が条件‘Ｖｃｃ＜Ｖｒｅ
ｆ’を満足する時、Ｖｃｃレベル検出部５０の出力であ
るＶｃｃ検出信号５０ａはロジック“Hi”からロジック
“Lo”に転移する。二つの検出信号４０ａ，５０ａのう
ち、いずれかの信号が先にロジック“Lo”レベルに達す
ることによって（図５のタイミングチャートではＶｃｃ
検出信号５０ａが先ずロジック“Lo”に転移する）マル
チレベルデコーダ部６０の出力であるパワーアップ信号
６０ａはロジック“Lo”に転移して、パワーオフサイク
ルを完了する。
ｆ’を満足する時、Ｖｃｃレベル検出部５０の出力であ
るＶｃｃ検出信号５０ａはロジック“Hi”からロジック
“Lo”に転移する。二つの検出信号４０ａ，５０ａのう
ち、いずれかの信号が先にロジック“Lo”レベルに達す
ることによって（図５のタイミングチャートではＶｃｃ
検出信号５０ａが先ずロジック“Lo”に転移する）マル
チレベルデコーダ部６０の出力であるパワーアップ信号
６０ａはロジック“Lo”に転移して、パワーオフサイク
ルを完了する。
【００３８】以上のように、本発明の実施例によるパワ
ーアップ信号発生回路１００を半導体メモリ装置内部に
用いることになれば、電源電圧Ｖｃｃの変化に伴い速や
かに対応できるパワーアップ信号発生回路１００を設計
することができる。
ーアップ信号発生回路１００を半導体メモリ装置内部に
用いることになれば、電源電圧Ｖｃｃの変化に伴い速や
かに対応できるパワーアップ信号発生回路１００を設計
することができる。
【００３９】尚、本発明の実施の形態等は例示の目的の
ため開示されたものであり、当業者であれば本発明の主
旨を損なうことのない範囲内で多様な修正、変更、付加
等が可能である。
ため開示されたものであり、当業者であれば本発明の主
旨を損なうことのない範囲内で多様な修正、変更、付加
等が可能である。
【００４０】
【発明の効果】本発明によるパワーアップ信号発生回路
を半導体メモリ装置内部に用いることになれば、外部電
圧の変化に伴って速やかに対応できるパワーアップ信号
発生回路を設計することができる。
を半導体メモリ装置内部に用いることになれば、外部電
圧の変化に伴って速やかに対応できるパワーアップ信号
発生回路を設計することができる。
【図１】従来のパワーアップ信号発生回路を示す回路
図。
図。
【図２】本発明の実施の形態としてのパワーアップ発生
回路の構成の概略を示すブロック図。
回路の構成の概略を示すブロック図。
【図３】図２のＶｃｃレベル検出部の内部構成を示す回
路図。
路図。
【図４】図２のマルチレベルデコーダ部の内部構成を示
す回路図。
す回路図。
【図５】図２に示す各信号の変化の一例を示すタイミン
グチャート。
グチャート。
４０ Ｖｂｂレベル検出部 ５０ Ｖｃｃレベル検出部 ５１ 電圧比較器 ６０ マルチレベルデコーダ部 ７０ ＲＡＭ制御回路部 １００ パワーアップ信号発生回路 ＭＰ１３，ＭＰ１４，ＭＰ１５ｐ型ＭＯＳトランジスタ ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６ｎ型ＭＯＳト
ランジスタ Ｇ１６，Ｇ１７，Ｇ１８，Ｇ２０インバータ Ｇ１９ ＮＡＮＤゲート Ｒ１，Ｒ２抵抗 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６ノード
ランジスタ Ｇ１６，Ｇ１７，Ｇ１８，Ｇ２０インバータ Ｇ１９ ＮＡＮＤゲート Ｒ１，Ｒ２抵抗 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６ノード
Claims (6)
- 【請求項１】 半導体メモリ装置において、 第１の電圧の電位レベルを感知した信号を出力する第１
電位レベル検出手段と、 第２の電圧の電位レベルを感知した信号を出力する第２
電位レベル検出手段と、 前記第１及び第２電位レベル検出手段から入力された信
号の論理和信号を、前記半導体メモリ装置に対して、メ
モリ周辺回路の初期値設定時に出力するマルチレベルデ
コーディング手段と、 を備えることを特徴とするパワーアップ信号発生回路。 - 【請求項２】 前記第１の電圧は基板バイアス電位であ
り、 前記第２の電圧は電源電圧であること、 を特徴とする請求項１記載のパワーアップ信号発生回
路。 - 【請求項３】 前記第１電位レベル検出手段は、電源電
圧と基板バイアス電圧との間に接続された抵抗素子によ
って電圧を分配する構成を有することを特徴とする請求
項１又は２記載のパワーアップ信号発生回路。 - 【請求項４】 前記第２電位レベル検出手段は、差動増
幅回路構造を用いて電源電圧の変化を感知することを特
徴とする請求項１から３のいずれかに記載のパワーアッ
プ信号発生回路。 - 【請求項５】 前記マルチレベルデコーディング手段
は、論理和回路であることを特徴とする請求項１から４
のいずれかに記載のパワーアップ信号発生回路。 - 【請求項６】 前記マルチレベルデコーディング手段
は、論理積回路であることを特徴とする請求項１から４
のいずれかに記載のパワーアップ信号発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-80231 | 1996-12-31 | ||
| KR1019960080231A KR100232892B1 (ko) | 1996-12-31 | 1996-12-31 | 파우어-업 신호 발생회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199261A true JPH10199261A (ja) | 1998-07-31 |
Family
ID=19493485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9343084A Pending JPH10199261A (ja) | 1996-12-31 | 1997-12-12 | パワーアップ信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10199261A (ja) |
| KR (1) | KR100232892B1 (ja) |
| TW (1) | TW414895B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347535B1 (ko) * | 1999-12-29 | 2002-08-07 | 주식회사 하이닉스반도체 | 파워 업 펄스 회로 |
| US7298199B2 (en) | 2005-06-28 | 2007-11-20 | Samsung Electronics Co., Ltd. | Substrate bias voltage generating circuit for use in a semiconductor memory device |
| US7890785B2 (en) | 2005-10-19 | 2011-02-15 | Hynix Semiconductor Inc. | Apparatus and method of generating power-up signal of semiconductor memory apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762842B1 (ko) * | 2001-10-23 | 2007-10-08 | 매그나칩 반도체 유한회사 | 반도체 메모리 장치의 초기화 시스템 |
| KR100800487B1 (ko) * | 2006-12-21 | 2008-02-04 | 삼성전자주식회사 | 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치 |
-
1996
- 1996-12-31 KR KR1019960080231A patent/KR100232892B1/ko not_active IP Right Cessation
-
1997
- 1997-11-22 TW TW086117481A patent/TW414895B/zh not_active IP Right Cessation
- 1997-12-12 JP JP9343084A patent/JPH10199261A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347535B1 (ko) * | 1999-12-29 | 2002-08-07 | 주식회사 하이닉스반도체 | 파워 업 펄스 회로 |
| US7298199B2 (en) | 2005-06-28 | 2007-11-20 | Samsung Electronics Co., Ltd. | Substrate bias voltage generating circuit for use in a semiconductor memory device |
| US7890785B2 (en) | 2005-10-19 | 2011-02-15 | Hynix Semiconductor Inc. | Apparatus and method of generating power-up signal of semiconductor memory apparatus |
| US8112653B2 (en) | 2005-10-19 | 2012-02-07 | Hynix Semiconductor Inc. | Apparatus and method of generating power-up signal of semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| TW414895B (en) | 2000-12-11 |
| KR19980060864A (ko) | 1998-10-07 |
| KR100232892B1 (ko) | 1999-12-01 |
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