JP3751537B2 - 電圧発生回路、半導体装置及び電圧発生回路の制御方法 - Google Patents
電圧発生回路、半導体装置及び電圧発生回路の制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に搭載される電圧発生回路に関するものである。
半導体装置には、外部電源の供給に基づいて、その外部電源電圧とは異なる内部電源電圧を生成して内部回路に供給する電圧発生回路を搭載したものがある。電圧発生回路を降圧回路で構成した半導体装置では、内部回路の消費電力の低減あるいはトランジスタの微細化にともなうゲート耐圧、ドレイン・ソース間耐圧の低下に対処可能である。また、パワーダウンモードを備えたシステムに搭載される半導体装置では、パワーダウンモード時に電圧発生回路の動作を非活性にして、内部回路での電流消費を遮断するように構成される。
【０００２】
【従来の技術】
図１０は、ＮチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＮチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr1のドレインには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【０００３】
降圧用トランジスタＴr1のソースには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には基準電圧ＶｇからトランジスタＴr1のしきい値Ｖthn分降圧された内部電圧Ｖddが電源として供給される。
【０００４】
前記トランジスタＴr1のゲートと電源Ｖssとの間には、容量Ｃ１が接続されている。この容量Ｃ１は、内部電圧Ｖddの変動に基づいて、基準電圧Ｖｇに発生するカップリングノイズを低減するものである。
【０００５】
また、前記トランジスタＴr1のゲートと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr2が接続され、そのトランジスタＴr2のゲートには、パワーダウン信号ｐｄが入力される。
【０００６】
従って、図１２に示すように、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2がオンされて、基準電圧Ｖｇが電源Ｖssレベルにクランプされ、トランジスタＴr1がオフされる。
【０００７】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ２が接続される。この容量Ｃ２は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ２には、内部回路１の寄生容量を含むものとする。
【０００８】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr3が接続され、そのトランジスタＴr3のゲートにはパワーダウン信号ｐｄが入力される。
【０００９】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr1がオフされた状態でトランジスタＴr3がオンされて、図１２に示すように、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１０】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
図１１は、ＰチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＰチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr4のソースには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【００１１】
基準電圧Ｖｇは基準電位発生回路の動作により、内部電圧Ｖddの上昇にともなって上昇するとともに、内部電圧Ｖddの低下にともなって低下して、内部電圧Ｖddが電源Ｖccから所定電圧低下したレベルとなるように設定される。
【００１２】
降圧用トランジスタＴr4のドレインには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には内部電圧Ｖddが電源として供給される。
【００１３】
前記トランジスタＴr4のゲートと電源Ｖccとの間には、ＰチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr5が接続され、そのトランジスタＴr5のゲートには、パワーダウン信号ｐｄがインバータ回路２を介して入力される。
【００１４】
従って、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr5がオンされて、図１３に示すように、基準電圧Ｖｇが電源Ｖccレベルにクランプされ、トランジスタＴr4がオフされる。
【００１５】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ４が接続される。この容量Ｃ４は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ４には、内部回路１の寄生容量を含むものとする。
【００１６】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr6が接続され、そのトランジスタＴr6のゲートにはパワーダウン信号ｐｄが入力される。
【００１７】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr4がオフされた状態でトランジスタＴr6がオンされて、図１３に示すように、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１８】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
【００１９】
【発明が解決しようとする課題】
図１０に示す降圧回路では、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2，Ｔr3がオンされて、図１２に示すように、基準電圧Ｖｇ及び内部電圧Ｖddが低下する。
【００２０】
このとき、容量Ｃ１とトランジスタＴr1の容量値はトランジスタＴr2の駆動能力に対して非常に大きいため、トランジスタＴr2のオン動作に基づいて、基準電圧ＶｇはＣＲ時定数をもとに緩やかに低下する。
【００２１】
すると、基準電圧Ｖｇと内部電圧Ｖddとの電位差がトランジスタＴr1のしきい値Ｖthn以下となるまでの時間ｔ１で、トランジスタＴr1，Ｔr3が同時にオンされて、電源Ｖccから電源Ｖssに貫通電流が流れる。
【００２２】
従って、上記貫通電流により、電源Ｖccの電圧低下あるいは内部回路１に誤動作が発生するおそれがある。
図１１に示す降圧回路でも、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr5，Ｔr6がオンされて、図１３に示すように、基準電圧Ｖｇが上昇し、内部電圧Ｖddが低下する。
【００２３】
このとき、トランジスタＴr4の容量値はトランジスタＴr5の駆動能力に対して非常に大きいため、トランジスタＴr5のオン動作に基づいて、基準電圧ＶｇはＣＲ時定数をもとに緩やかに上昇する。
【００２４】
すると、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr4のしきい値Ｖthp以下となるまでの時間ｔ２で、トランジスタＴr4，Ｔr6が同時にオンされて、電源Ｖccから電源Ｖssに貫通電流が流れる。
【００２５】
従って、上記貫通電流により、電源Ｖccの電圧低下あるいは内部回路１に誤動作が発生するおそれがある。
また、上記各従来例で、トランジスタＴr2，Ｔr5のサイズを拡大して、電流駆動能力を高くすれば、基準電圧Ｖｇを高速に低下あるいは上昇させることができる。
【００２６】
しかし、容量Ｃ１とトランジスタＴr1，Ｔr4の容量に見合う負荷駆動能力を確保するように、トランジスタＴr2，Ｔr5のサイズを拡大すると、回路面積が増大し、高集積化の妨げとなるという問題点がある。
【００２７】
この発明の目的は、パワーダウンモードへの移行時に、貫通電流の発生を防止し得る電圧発生回路を提供することにある。
【００２８】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、電圧生成部１１は、基準電圧Ｖｇが供給されたときに、外部電源Ｖ cc を降圧した電圧レベルに応じた内部電圧Ｖddを生成して出力し、基準電圧クランプ回路２１は、パワーダウン信号ｐｄが供給されたときに、前記基準電圧Ｖｇを、前記電圧生成部１１を不活性化する第一の電位Ｖssにクランプする。内部電圧クランプ回路２２は、前記内部電圧Ｖddを、第二の電位Ｖssにクランプし、制御部１２は、前記パワーダウン信号ｐｄが供給されたときであって、前記電圧生成部１１の不活性化後に、前記内部電圧クランプ回路２２を動作させる。
【００２９】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した電圧発生回路の第一の実施の形態を示す。この実施の形態は、降圧回路１１ａと、パワーダウンモード時にその降圧回路１１ａの動作を制御する制御部１２ａとから構成される。降圧回路１１ａは、図１０に示す従来例と同様な構成であるので、前記従来例と同一符号を付してその詳細な説明を省略する。
【００３０】
制御部１２ａは、基準電圧検出部１３ａと、クランプ信号生成部１４ａとから構成される。
前記基準電圧検出部１３ａは、ＰチャネルＭＯＳトランジスタＴr11のソースが電源Ｖccに接続され、ドレインは抵抗Ｒ１を介してＮチャネルＭＯＳトランジスタＴr12，Ｔr13のドレインに接続される。前記抵抗Ｒ１の抵抗値は、トランジスタＴr12のオン抵抗に対し、十分大きな値に設定される。
【００３１】
前記トランジスタＴr11，Ｔr13のゲートには、パワーダウン信号ｐｄがインバータ回路１５ａを介して入力され、前記トランジスタＴr12のゲートには、基準電圧Ｖｇが入力される。
【００３２】
従って、基準電圧検出部１３ａでは、パワーダウン信号ｐｄがＬレベルであると、トランジスタＴr11がオフされるとともに、トランジスタＴr13がオンされるため、基準電圧Ｖｇに関わらずトランジスタＴr12，Ｔr13のドレイン電位であるノードＮ１はＬレベルとなる。
【００３３】
また、パワーダウン信号ｐｄがＨレベルとなったとき、基準電圧Ｖｇが電源Ｖssに対しトランジスタＴr12のしきい値Ｖthn以上高いレベルであれば、トランジスタＴr11がオンされるとともに、トランジスタＴr123がオンされるため、ノードＮ１はＬレベルとなる。
【００３４】
また、パワーダウン信号ｐｄがＨレベルとなり、かつ基準電圧ＶｇがＬレベルとなると、トランジスタＴr11がオンされるとともに、トランジスタＴr12，Ｔr13がオフされるため、ノードＮ１はＨレベルとなる。
【００３５】
前記ノードＮ１はインバータ回路１５ｂに入力され、そのインバータ回路１５ｂの出力信号がノードＮ２としてクランプ信号生成部１４ａに出力される。
クランプ信号生成部１４ａは、ＮＡＮＤ回路１６ａ，１６ｂ及びインバータ回路１５ｃで構成される。
【００３６】
前記インバータ回路１５ｂの出力信号は、ＮＡＮＤ回路１６ａに入力される。前記ＮＡＮＤ回路１６ａの出力信号は、ＮＡＮＤ回路１６ｂに入力され、そのＮＡＮＤ回路１６ｂにはパワーダウン信号ｐｄが入力される。
【００３７】
前記ＮＡＮＤ回路１６ｂの出力信号は、ＮＡＮＤ回路１６ａに入力されるとともに、インバータ回路１５ｃに入力される。そして、インバータ回路１５ｃの出力信号であるノードＮ３が前記降圧回路１１ａの内部電圧クランプ用トランジスタＴr3のゲートに入力される。
【００３８】
従って、パワーダウン信号ｐｄがＬレベルであれば、ＮＡＮＤ回路１６ｂの出力信号はＨレベルとなり、ノードＮ３はＬレベルとなって、トランジスタＴr3はオフされる。
【００３９】
また、パワーダウン信号ｐｄがＨレベルとなり、かつノードＮ１がＨレベルとなると、ＮＡＮＤ回路１６ｂの入力信号はともにＨレベルとなって、ＮＡＮＤ回路１６ｂの出力信号はＬレベルとなり、ノードＮ３はＨレベルとなって、トランジスタＴr3がオンされる。
【００４０】
次に、上記のように構成された電圧発生回路の動作を図３に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ａにおいてトランジスタＴr2がオフされるとともに、ノードＮ３がＬレベルとなって、トランジスタＴr3がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００４１】
通常モードからパワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ａでトランジスタＴr2がオンされて、容量Ｃ１の充電電荷が放電され、トランジスタＴr1のゲートに入力される基準電圧Ｖｇが徐々に低下する。
【００４２】
そして、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1がオフされる。また、基準電圧検出部１３ａではトランジスタＴr11はオンされ、トランジスタＴr13はオフされる。
【００４３】
このとき、基準電圧Ｖｇが電源Ｖssに対し、トランジスタＴr12のしきい値Ｖthn以上高いレベルであれば、トランジスタＴr12がオンされているので、ノードＮ１はＬレベルに維持され、ノードＮ２はＨレベルに維持される。従って、ノードＮ３はＬレベルに維持されて、トランジスタＴr3はオフされつづける。
【００４４】
次いで、基準電圧Ｖｇと電源Ｖssとの電位差がトランジスタＴr12のしきい値Ｖthn以下となると、トランジスタＴr12がオフされ、ノードＮ１はＨレベルとなり、ノードＮ２はＬレベルとなる。
【００４５】
すると、ＮＡＮＤ回路１６ｂの入力信号はともにＨレベルとなって、ノードＮ３はＨレベルとなり、トランジスタＴr3がオンされる。そして、トランジスタＴr3のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００４６】
上記のように構成された内部電圧発生回路では、次に示す作用効果を得ることができる。
（１）パワーダウンモード時には、降圧回路１１ａでトランジスタＴr1をオフさせるとともに、トランジスタＴr3をオンさせて、内部電圧Ｖddを電源Ｖssレベルまで低下させることができる。従って、パワーダウンモードでは、内部回路１での無用な電流消費を低減することができる。
（２）通常動作からパワーダウンモードに移行するとき、制御部１２ａの動作により、トランジスタＴr1をオフさせた後に、トランジスタＴr3をオンさせて、内部電圧Ｖddを電源Ｖssレベルまで低下させることができる。従って、降圧回路１１ａでの電源Ｖccから電源Ｖssへの貫通電流を遮断することができる。
（３）通常モードでは、基準電圧検出部１３ａでの消費電流を遮断することができる。
(第二の実施の形態)
図４は、この発明を具体化した電圧発生回路の第二の実施の形態を示す。この実施の形態は、制御部１２ｂと降圧回路１１ａで構成され、降圧回路１１ａは前記第一の実施の形態と同様である。
【００４７】
制御部１２ｂは、基準電圧検出部１３ｂと、クランプ信号生成部１４ｂとで構成される。前記基準電圧生成部１３ｂは差動増幅器で構成され、ＰチャネルＭＯＳトランジスタＴr14〜Ｔr16のソースは電源Ｖccに接続されている。
【００４８】
前記トランジスタＴr14，Ｔr15のゲートは互いに接続されるとともに、同トランジスタＴr14のドレインに接続され、同トランジスタＴr14のドレインはＮチャネルＭＯＳトランジスタＴr17のドレインに接続されている。
【００４９】
前記トランジスタＴr15，Ｔr16のドレインは、ノードＮ４であるＮチャネルＭＯＳトランジスタＴr18のドレインに接続される。そして、前記トランジスタＴr17，Ｔr18のソースは、ＮチャネルＭＯＳトランジスタＴr19を介して電源Ｖssに接続されている。
【００５０】
前記トランジスタＴr17のゲートには基準電圧Ｖｇが入力され、前記トランジスタＴr16，Ｔr19のゲートにはパワーダウン信号ｐｄが入力される。
前記トランジスタＴr18のゲートにはノードＮ６が接続される。前記ノードＮ６は、抵抗Ｒ２を介して電源Ｖccに接続され、抵抗Ｒ３及びＮチャネルＭＯＳトランジスタＴr20を介して電源Ｖssに接続される。前記トランジスタＴr20のゲートにはパワーダウン信号ｐｄが入力される。
【００５１】
従って、パワーダウン信号ｐｄがＨレベルとなって、トランジスタＴr20がオンされると、トランジスタＴr18のゲートには電源Ｖccと電源Ｖssの電位差を抵抗Ｒ２，Ｒ３で分圧した電圧が入力され、その電圧はほぼ前記トランジスタＴr17のしきい値Ｖthnに設定される。
【００５２】
前記ノードＮ４は、クランプ信号生成部１４ｂを構成するインバータ回路１５ｄに入力され、そのインバータ回路１５ｄの出力信号は、ノードＮ５として降圧回路１１のトランジスタＴr3のゲートに入力される。
【００５３】
次に、上記のように構成された電圧発生回路の動作を図５に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ａにおいてトランジスタＴr2がオフされる。また、基準電圧検出部１３ｂにおいて、トランジスタＴr16がオンされて、ノードＮ４がＨレベルとなり、ノードＮ５がＬレベルとなって、トランジスタＴr3がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００５４】
パワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ａでトランジスタＴr2がオンされて、容量Ｃ１の充電電荷が放電され、トランジスタＴr1のゲートに入力される基準電圧Ｖｇが徐々に低下し、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1がオフされる。
【００５５】
また、基準電圧検出部１３ｂでは、トランジスタＴr16がオフされるとともに、トランジスタＴr19，Ｔr20がオンされる。すると、基準電圧検出部１３ｂが活性化されるとともに、ノードＮ６では定電圧が生成される。
【００５６】
このとき、基準電圧ＶｇがノードＮ６より高いレベルであれば、トランジスタＴr17がオンされているので、ノードＮ４はＨレベルに維持され、ノードＮ５はＬレベルに維持される。従って、トランジスタＴr3はオフされ続ける。
【００５７】
基準電圧ＶｇがノードＮ６より低レベルとなると、トランジスタＴr17がオフされるとともに、トランジスタＴr18がオンされて、ノードＮ４がＬレベルとなり、ノードＮ５がＨレベルとなってトランジスタＴr3がオンされる。そして、トランジスタＴr3のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００５８】
上記のように構成された内部電圧発生回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）基準電圧検出部１３ｂは通常動作時には不活性化されるので、通常動作時の無用な電流消費を削減することができる。
（第三の実施の形態）
図６は、この発明を具体化した電圧発生回路の第三の実施の形態を示す。この実施の形態の制御部１２ｃは、基準電圧検出部１３ｃにおいて、ノードＮ６が抵抗Ｒ４を介して電源Ｖccに接続されるとともに、ダイオード接続したＮチャネルＭＯＳトランジスタＴr21を介して電源Ｖssに接続されている。基準電圧検出部１３ｃのその他の構成及びクランプ信号生成部１４ｃは前記第二の実施の形態と同様である。
【００５９】
従って、ノードＮ６は電源Ｖcc，Ｖssの投入に基づいて、電源ＶssからトランジスタＴr21のしきい値Ｖthn分高いレベルに常時設定される。
このような構成により、前記第二の実施の形態と同様な作用効果を得ることができる。なお、ノードＮ６の電位を設定するために、電源Ｖccから抵抗Ｒ４及びトランジスタＴr21を介して電源Ｖssに流れる消費電流が発生するので、前記第二の実施の形態に比して、消費電流は大きくなる。
（第四の実施の形態）
図７は、この発明を具体化した電圧発生回路の第四の実施の形態を示す。この実施の形態の降圧回路１１ｂは、図１１に示す降圧回路と同様な構成であり、同一符号を付してその詳細な説明を省略する。
【００６０】
制御部１２ｄを構成する基準電圧検出部１３ｄは、ＰチャネルＭＯＳトランジスタＴr22，Ｔr23のソースが電源Ｖccに接続され、ドレインは抵抗Ｒ５を介してＮチャネルＭＯＳトランジスタＴr24のドレインに接続される。前記トランジスタＴr24のソースは電源Ｖssに接続される。
【００６１】
前記抵抗Ｒ５の抵抗値は、トランジスタＴr24のオン抵抗に対し、十分大きな値に設定される。
前記トランジスタＴr23，Ｔr24のゲートには、パワーダウン信号ｐｄが入力され、前記トランジスタＴr22のゲートには、基準電圧Ｖｇが入力される。
【００６２】
従って、基準電圧検出部１３ｄでは、パワーダウン信号ｐｄがＬレベルであると、トランジスタＴr24がオフされるとともに、トランジスタＴr23がオンされるため、基準電圧Ｖｇに関わらずトランジスタＴr22，Ｔr23のドレイン電位であるノードＮ７はＨレベルとなる。
【００６３】
また、パワーダウン信号ｐｄがＨレベルとなっても、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以上であれば、トランジスタＴr24がオンされるとともに、トランジスタＴr22がオンされるため、ノードＮ７はＨレベルとなる。
【００６４】
また、パワーダウン信号ｐｄがＨレベルとなり、かつ基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以下となると、トランジスタＴr24がオンされるとともに、トランジスタＴr22，Ｔr23がオフされるため、ノードＮ７はＬレベルとなる。
【００６５】
クランプ信号生成部１４ｄは、前記第一の実施の形態のクランプ信号生成部１４ａから入力段のインバータ回路を省略した構成であり、ノードＮ７及びパワーダウン信号ｐｄを入力信号として動作する。そして、出力信号であるノードＮ８が降圧回路１１ｂのトランジスタＴr6のゲートに出力される。
【００６６】
次に、上記のように構成された電圧発生回路の動作を図８に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ｂにおいてトランジスタＴr5がオフされ、かつクランプ信号生成部１４ｄのノードＮ８がＬレベルに維持されてトランジスタＴr6がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００６７】
通常モードからパワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ｂでトランジスタＴr5がオンされて、トランジスタＴr4のゲートに入力される基準電圧Ｖｇが徐々に上昇し、基準電圧Ｖｇと電源Ｖccの電位差がトランジスタＴr4のしきい値Ｖthp以下となると、トランジスタＴr4がオフされる。また、基準電圧検出部１３ｄではトランジスタＴr24はオンされ、トランジスタＴr23はオフされる。
【００６８】
このとき、基準電圧Ｖｇが電源Ｖccに対し、トランジスタＴr22のしきい値Ｖthp以上低いレベルであれば、トランジスタＴr22がオンされているので、ノードＮ７はＨレベルに維持される。従って、ノードＮ８はＬレベルに維持されて、トランジスタＴr6はオフされ続ける。
【００６９】
次いで、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以下となると、トランジスタＴr22がオフされ、ノードＮ７はＬレベルとなり、ノードＮ８はＨレベルとなって、トランジスタＴr6がオンされる。そして、トランジスタＴr6のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００７０】
上記のように構成された内部電圧発生回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図９は、第五の実施の形態を示す。この実施の形態では、パワーダウン信号ｐｄが制御部１２と遅延回路１７とに入力される。
【００７１】
制御部１２は、前記第一〜第四の実施の形態の制御部１２ａ〜１２ｄのいずれかであり、その出力信号がＡＮＤ回路１８に入力される。遅延回路１７は、パワーダウン信号ｐｄを所定時間遅延させて出力するものであり、その出力信号が前記ＡＮＤ回路１８に入力される。
【００７２】
そして、ＡＮＤ回路１８の出力信号が前記降圧回路１１ａあるいは同１１ｂの内部電圧クランプ用トランジスタのゲートに入力される。
このような構成により、通常動作からパワーダウンモードに移行するとき、パワーダウン信号ｐｄがＨレベルとなってから、制御部１２及び遅延回路１７の出力信号がともにＨレベルとなった後に、内部電圧クランプ用トランジスタをオンさせることができる。
【００７３】
従って、遅延回路１７の遅延時間を適宜に設定することにより、降圧回路１１ａ，１１ｂでの貫通電流の発生を確実に防止することができる。
また、遅延回路１７のみの出力信号で内部電圧クランプ用トランジスタをオンさせることもできる。
【００７４】
上記実施の形態は、次に示すように変更することもできる。
・第二の実施の形態において、トランジスタＴr20を省略してもよい。
・パワーダウンモード時に、内部電圧Ｖddを、所定の内部電圧レベルと低電位側電源Ｖssとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、内部電圧Ｖddを所定レベルに速やかに復帰させることが可能となる。
・第一〜第三の実施の形態において、パワーダウンモード時に、基準電圧Ｖｇを、所定の基準電圧レベルと低電位側電源Ｖssとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、基準電圧Ｖｇを所定レベルに速やかに復帰させることが可能となる。
・第四の実施の形態において、パワーダウンモード時に、基準電圧Ｖｇを、所定の基準電圧レベルと高電位側電源Ｖccとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、基準電圧Ｖｇを所定レベルに速やかに復帰させることが可能となる。
【００７５】
【発明の効果】
以上詳述したように、この発明はパワーダウンモードへの移行時に、貫通電流の発生を防止し得る電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示す波形図である。
【図４】 第二の実施の形態を示す回路図である。
【図５】 第二の実施の形態の動作を示す波形図である。
【図６】 第三の実施の形態を示す回路図である。
【図７】 第四の実施の形態を示す回路図である。
【図８】 第四の実施の形態の動作を示す波形図である。
【図９】 第五の実施の形態を示すブロック回路図である。
【図１０】 従来例を示す回路図である。
【図１１】 従来例を示す回路図である。
【図１２】 従来例の動作を示す波形図である。
【図１３】 従来例の動作を示す波形図である。
【符号の説明】
１１ 電圧生成部(降圧回路)
１２ 制御部
２１ 基準電圧クランプ回路
２２ 内部電圧クランプ回路
Ｖｇ 基準電圧
Ｖdd 内部電圧
ｐｄ パワーダウン信号
Ｖss 第一の電位、第二の電位
Ｖｄ 検出信号
【発明の属する技術分野】
この発明は、半導体装置に搭載される電圧発生回路に関するものである。
半導体装置には、外部電源の供給に基づいて、その外部電源電圧とは異なる内部電源電圧を生成して内部回路に供給する電圧発生回路を搭載したものがある。電圧発生回路を降圧回路で構成した半導体装置では、内部回路の消費電力の低減あるいはトランジスタの微細化にともなうゲート耐圧、ドレイン・ソース間耐圧の低下に対処可能である。また、パワーダウンモードを備えたシステムに搭載される半導体装置では、パワーダウンモード時に電圧発生回路の動作を非活性にして、内部回路での電流消費を遮断するように構成される。
【０００２】
【従来の技術】
図１０は、ＮチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＮチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr1のドレインには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【０００３】
降圧用トランジスタＴr1のソースには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には基準電圧ＶｇからトランジスタＴr1のしきい値Ｖthn分降圧された内部電圧Ｖddが電源として供給される。
【０００４】
前記トランジスタＴr1のゲートと電源Ｖssとの間には、容量Ｃ１が接続されている。この容量Ｃ１は、内部電圧Ｖddの変動に基づいて、基準電圧Ｖｇに発生するカップリングノイズを低減するものである。
【０００５】
また、前記トランジスタＴr1のゲートと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr2が接続され、そのトランジスタＴr2のゲートには、パワーダウン信号ｐｄが入力される。
【０００６】
従って、図１２に示すように、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2がオンされて、基準電圧Ｖｇが電源Ｖssレベルにクランプされ、トランジスタＴr1がオフされる。
【０００７】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ２が接続される。この容量Ｃ２は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ２には、内部回路１の寄生容量を含むものとする。
【０００８】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr3が接続され、そのトランジスタＴr3のゲートにはパワーダウン信号ｐｄが入力される。
【０００９】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr1がオフされた状態でトランジスタＴr3がオンされて、図１２に示すように、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１０】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
図１１は、ＰチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＰチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr4のソースには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【００１１】
基準電圧Ｖｇは基準電位発生回路の動作により、内部電圧Ｖddの上昇にともなって上昇するとともに、内部電圧Ｖddの低下にともなって低下して、内部電圧Ｖddが電源Ｖccから所定電圧低下したレベルとなるように設定される。
【００１２】
降圧用トランジスタＴr4のドレインには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には内部電圧Ｖddが電源として供給される。
【００１３】
前記トランジスタＴr4のゲートと電源Ｖccとの間には、ＰチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr5が接続され、そのトランジスタＴr5のゲートには、パワーダウン信号ｐｄがインバータ回路２を介して入力される。
【００１４】
従って、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr5がオンされて、図１３に示すように、基準電圧Ｖｇが電源Ｖccレベルにクランプされ、トランジスタＴr4がオフされる。
【００１５】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ４が接続される。この容量Ｃ４は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ４には、内部回路１の寄生容量を含むものとする。
【００１６】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr6が接続され、そのトランジスタＴr6のゲートにはパワーダウン信号ｐｄが入力される。
【００１７】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr4がオフされた状態でトランジスタＴr6がオンされて、図１３に示すように、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１８】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
【００１９】
【発明が解決しようとする課題】
図１０に示す降圧回路では、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2，Ｔr3がオンされて、図１２に示すように、基準電圧Ｖｇ及び内部電圧Ｖddが低下する。
【００２０】
このとき、容量Ｃ１とトランジスタＴr1の容量値はトランジスタＴr2の駆動能力に対して非常に大きいため、トランジスタＴr2のオン動作に基づいて、基準電圧ＶｇはＣＲ時定数をもとに緩やかに低下する。
【００２１】
すると、基準電圧Ｖｇと内部電圧Ｖddとの電位差がトランジスタＴr1のしきい値Ｖthn以下となるまでの時間ｔ１で、トランジスタＴr1，Ｔr3が同時にオンされて、電源Ｖccから電源Ｖssに貫通電流が流れる。
【００２２】
従って、上記貫通電流により、電源Ｖccの電圧低下あるいは内部回路１に誤動作が発生するおそれがある。
図１１に示す降圧回路でも、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr5，Ｔr6がオンされて、図１３に示すように、基準電圧Ｖｇが上昇し、内部電圧Ｖddが低下する。
【００２３】
このとき、トランジスタＴr4の容量値はトランジスタＴr5の駆動能力に対して非常に大きいため、トランジスタＴr5のオン動作に基づいて、基準電圧ＶｇはＣＲ時定数をもとに緩やかに上昇する。
【００２４】
すると、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr4のしきい値Ｖthp以下となるまでの時間ｔ２で、トランジスタＴr4，Ｔr6が同時にオンされて、電源Ｖccから電源Ｖssに貫通電流が流れる。
【００２５】
従って、上記貫通電流により、電源Ｖccの電圧低下あるいは内部回路１に誤動作が発生するおそれがある。
また、上記各従来例で、トランジスタＴr2，Ｔr5のサイズを拡大して、電流駆動能力を高くすれば、基準電圧Ｖｇを高速に低下あるいは上昇させることができる。
【００２６】
しかし、容量Ｃ１とトランジスタＴr1，Ｔr4の容量に見合う負荷駆動能力を確保するように、トランジスタＴr2，Ｔr5のサイズを拡大すると、回路面積が増大し、高集積化の妨げとなるという問題点がある。
【００２７】
この発明の目的は、パワーダウンモードへの移行時に、貫通電流の発生を防止し得る電圧発生回路を提供することにある。
【００２８】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、電圧生成部１１は、基準電圧Ｖｇが供給されたときに、外部電源Ｖ cc を降圧した電圧レベルに応じた内部電圧Ｖddを生成して出力し、基準電圧クランプ回路２１は、パワーダウン信号ｐｄが供給されたときに、前記基準電圧Ｖｇを、前記電圧生成部１１を不活性化する第一の電位Ｖssにクランプする。内部電圧クランプ回路２２は、前記内部電圧Ｖddを、第二の電位Ｖssにクランプし、制御部１２は、前記パワーダウン信号ｐｄが供給されたときであって、前記電圧生成部１１の不活性化後に、前記内部電圧クランプ回路２２を動作させる。
【００２９】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した電圧発生回路の第一の実施の形態を示す。この実施の形態は、降圧回路１１ａと、パワーダウンモード時にその降圧回路１１ａの動作を制御する制御部１２ａとから構成される。降圧回路１１ａは、図１０に示す従来例と同様な構成であるので、前記従来例と同一符号を付してその詳細な説明を省略する。
【００３０】
制御部１２ａは、基準電圧検出部１３ａと、クランプ信号生成部１４ａとから構成される。
前記基準電圧検出部１３ａは、ＰチャネルＭＯＳトランジスタＴr11のソースが電源Ｖccに接続され、ドレインは抵抗Ｒ１を介してＮチャネルＭＯＳトランジスタＴr12，Ｔr13のドレインに接続される。前記抵抗Ｒ１の抵抗値は、トランジスタＴr12のオン抵抗に対し、十分大きな値に設定される。
【００３１】
前記トランジスタＴr11，Ｔr13のゲートには、パワーダウン信号ｐｄがインバータ回路１５ａを介して入力され、前記トランジスタＴr12のゲートには、基準電圧Ｖｇが入力される。
【００３２】
従って、基準電圧検出部１３ａでは、パワーダウン信号ｐｄがＬレベルであると、トランジスタＴr11がオフされるとともに、トランジスタＴr13がオンされるため、基準電圧Ｖｇに関わらずトランジスタＴr12，Ｔr13のドレイン電位であるノードＮ１はＬレベルとなる。
【００３３】
また、パワーダウン信号ｐｄがＨレベルとなったとき、基準電圧Ｖｇが電源Ｖssに対しトランジスタＴr12のしきい値Ｖthn以上高いレベルであれば、トランジスタＴr11がオンされるとともに、トランジスタＴr123がオンされるため、ノードＮ１はＬレベルとなる。
【００３４】
また、パワーダウン信号ｐｄがＨレベルとなり、かつ基準電圧ＶｇがＬレベルとなると、トランジスタＴr11がオンされるとともに、トランジスタＴr12，Ｔr13がオフされるため、ノードＮ１はＨレベルとなる。
【００３５】
前記ノードＮ１はインバータ回路１５ｂに入力され、そのインバータ回路１５ｂの出力信号がノードＮ２としてクランプ信号生成部１４ａに出力される。
クランプ信号生成部１４ａは、ＮＡＮＤ回路１６ａ，１６ｂ及びインバータ回路１５ｃで構成される。
【００３６】
前記インバータ回路１５ｂの出力信号は、ＮＡＮＤ回路１６ａに入力される。前記ＮＡＮＤ回路１６ａの出力信号は、ＮＡＮＤ回路１６ｂに入力され、そのＮＡＮＤ回路１６ｂにはパワーダウン信号ｐｄが入力される。
【００３７】
前記ＮＡＮＤ回路１６ｂの出力信号は、ＮＡＮＤ回路１６ａに入力されるとともに、インバータ回路１５ｃに入力される。そして、インバータ回路１５ｃの出力信号であるノードＮ３が前記降圧回路１１ａの内部電圧クランプ用トランジスタＴr3のゲートに入力される。
【００３８】
従って、パワーダウン信号ｐｄがＬレベルであれば、ＮＡＮＤ回路１６ｂの出力信号はＨレベルとなり、ノードＮ３はＬレベルとなって、トランジスタＴr3はオフされる。
【００３９】
また、パワーダウン信号ｐｄがＨレベルとなり、かつノードＮ１がＨレベルとなると、ＮＡＮＤ回路１６ｂの入力信号はともにＨレベルとなって、ＮＡＮＤ回路１６ｂの出力信号はＬレベルとなり、ノードＮ３はＨレベルとなって、トランジスタＴr3がオンされる。
【００４０】
次に、上記のように構成された電圧発生回路の動作を図３に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ａにおいてトランジスタＴr2がオフされるとともに、ノードＮ３がＬレベルとなって、トランジスタＴr3がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００４１】
通常モードからパワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ａでトランジスタＴr2がオンされて、容量Ｃ１の充電電荷が放電され、トランジスタＴr1のゲートに入力される基準電圧Ｖｇが徐々に低下する。
【００４２】
そして、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1がオフされる。また、基準電圧検出部１３ａではトランジスタＴr11はオンされ、トランジスタＴr13はオフされる。
【００４３】
このとき、基準電圧Ｖｇが電源Ｖssに対し、トランジスタＴr12のしきい値Ｖthn以上高いレベルであれば、トランジスタＴr12がオンされているので、ノードＮ１はＬレベルに維持され、ノードＮ２はＨレベルに維持される。従って、ノードＮ３はＬレベルに維持されて、トランジスタＴr3はオフされつづける。
【００４４】
次いで、基準電圧Ｖｇと電源Ｖssとの電位差がトランジスタＴr12のしきい値Ｖthn以下となると、トランジスタＴr12がオフされ、ノードＮ１はＨレベルとなり、ノードＮ２はＬレベルとなる。
【００４５】
すると、ＮＡＮＤ回路１６ｂの入力信号はともにＨレベルとなって、ノードＮ３はＨレベルとなり、トランジスタＴr3がオンされる。そして、トランジスタＴr3のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００４６】
上記のように構成された内部電圧発生回路では、次に示す作用効果を得ることができる。
（１）パワーダウンモード時には、降圧回路１１ａでトランジスタＴr1をオフさせるとともに、トランジスタＴr3をオンさせて、内部電圧Ｖddを電源Ｖssレベルまで低下させることができる。従って、パワーダウンモードでは、内部回路１での無用な電流消費を低減することができる。
（２）通常動作からパワーダウンモードに移行するとき、制御部１２ａの動作により、トランジスタＴr1をオフさせた後に、トランジスタＴr3をオンさせて、内部電圧Ｖddを電源Ｖssレベルまで低下させることができる。従って、降圧回路１１ａでの電源Ｖccから電源Ｖssへの貫通電流を遮断することができる。
（３）通常モードでは、基準電圧検出部１３ａでの消費電流を遮断することができる。
(第二の実施の形態)
図４は、この発明を具体化した電圧発生回路の第二の実施の形態を示す。この実施の形態は、制御部１２ｂと降圧回路１１ａで構成され、降圧回路１１ａは前記第一の実施の形態と同様である。
【００４７】
制御部１２ｂは、基準電圧検出部１３ｂと、クランプ信号生成部１４ｂとで構成される。前記基準電圧生成部１３ｂは差動増幅器で構成され、ＰチャネルＭＯＳトランジスタＴr14〜Ｔr16のソースは電源Ｖccに接続されている。
【００４８】
前記トランジスタＴr14，Ｔr15のゲートは互いに接続されるとともに、同トランジスタＴr14のドレインに接続され、同トランジスタＴr14のドレインはＮチャネルＭＯＳトランジスタＴr17のドレインに接続されている。
【００４９】
前記トランジスタＴr15，Ｔr16のドレインは、ノードＮ４であるＮチャネルＭＯＳトランジスタＴr18のドレインに接続される。そして、前記トランジスタＴr17，Ｔr18のソースは、ＮチャネルＭＯＳトランジスタＴr19を介して電源Ｖssに接続されている。
【００５０】
前記トランジスタＴr17のゲートには基準電圧Ｖｇが入力され、前記トランジスタＴr16，Ｔr19のゲートにはパワーダウン信号ｐｄが入力される。
前記トランジスタＴr18のゲートにはノードＮ６が接続される。前記ノードＮ６は、抵抗Ｒ２を介して電源Ｖccに接続され、抵抗Ｒ３及びＮチャネルＭＯＳトランジスタＴr20を介して電源Ｖssに接続される。前記トランジスタＴr20のゲートにはパワーダウン信号ｐｄが入力される。
【００５１】
従って、パワーダウン信号ｐｄがＨレベルとなって、トランジスタＴr20がオンされると、トランジスタＴr18のゲートには電源Ｖccと電源Ｖssの電位差を抵抗Ｒ２，Ｒ３で分圧した電圧が入力され、その電圧はほぼ前記トランジスタＴr17のしきい値Ｖthnに設定される。
【００５２】
前記ノードＮ４は、クランプ信号生成部１４ｂを構成するインバータ回路１５ｄに入力され、そのインバータ回路１５ｄの出力信号は、ノードＮ５として降圧回路１１のトランジスタＴr3のゲートに入力される。
【００５３】
次に、上記のように構成された電圧発生回路の動作を図５に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ａにおいてトランジスタＴr2がオフされる。また、基準電圧検出部１３ｂにおいて、トランジスタＴr16がオンされて、ノードＮ４がＨレベルとなり、ノードＮ５がＬレベルとなって、トランジスタＴr3がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００５４】
パワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ａでトランジスタＴr2がオンされて、容量Ｃ１の充電電荷が放電され、トランジスタＴr1のゲートに入力される基準電圧Ｖｇが徐々に低下し、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1がオフされる。
【００５５】
また、基準電圧検出部１３ｂでは、トランジスタＴr16がオフされるとともに、トランジスタＴr19，Ｔr20がオンされる。すると、基準電圧検出部１３ｂが活性化されるとともに、ノードＮ６では定電圧が生成される。
【００５６】
このとき、基準電圧ＶｇがノードＮ６より高いレベルであれば、トランジスタＴr17がオンされているので、ノードＮ４はＨレベルに維持され、ノードＮ５はＬレベルに維持される。従って、トランジスタＴr3はオフされ続ける。
【００５７】
基準電圧ＶｇがノードＮ６より低レベルとなると、トランジスタＴr17がオフされるとともに、トランジスタＴr18がオンされて、ノードＮ４がＬレベルとなり、ノードＮ５がＨレベルとなってトランジスタＴr3がオンされる。そして、トランジスタＴr3のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００５８】
上記のように構成された内部電圧発生回路では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）基準電圧検出部１３ｂは通常動作時には不活性化されるので、通常動作時の無用な電流消費を削減することができる。
（第三の実施の形態）
図６は、この発明を具体化した電圧発生回路の第三の実施の形態を示す。この実施の形態の制御部１２ｃは、基準電圧検出部１３ｃにおいて、ノードＮ６が抵抗Ｒ４を介して電源Ｖccに接続されるとともに、ダイオード接続したＮチャネルＭＯＳトランジスタＴr21を介して電源Ｖssに接続されている。基準電圧検出部１３ｃのその他の構成及びクランプ信号生成部１４ｃは前記第二の実施の形態と同様である。
【００５９】
従って、ノードＮ６は電源Ｖcc，Ｖssの投入に基づいて、電源ＶssからトランジスタＴr21のしきい値Ｖthn分高いレベルに常時設定される。
このような構成により、前記第二の実施の形態と同様な作用効果を得ることができる。なお、ノードＮ６の電位を設定するために、電源Ｖccから抵抗Ｒ４及びトランジスタＴr21を介して電源Ｖssに流れる消費電流が発生するので、前記第二の実施の形態に比して、消費電流は大きくなる。
（第四の実施の形態）
図７は、この発明を具体化した電圧発生回路の第四の実施の形態を示す。この実施の形態の降圧回路１１ｂは、図１１に示す降圧回路と同様な構成であり、同一符号を付してその詳細な説明を省略する。
【００６０】
制御部１２ｄを構成する基準電圧検出部１３ｄは、ＰチャネルＭＯＳトランジスタＴr22，Ｔr23のソースが電源Ｖccに接続され、ドレインは抵抗Ｒ５を介してＮチャネルＭＯＳトランジスタＴr24のドレインに接続される。前記トランジスタＴr24のソースは電源Ｖssに接続される。
【００６１】
前記抵抗Ｒ５の抵抗値は、トランジスタＴr24のオン抵抗に対し、十分大きな値に設定される。
前記トランジスタＴr23，Ｔr24のゲートには、パワーダウン信号ｐｄが入力され、前記トランジスタＴr22のゲートには、基準電圧Ｖｇが入力される。
【００６２】
従って、基準電圧検出部１３ｄでは、パワーダウン信号ｐｄがＬレベルであると、トランジスタＴr24がオフされるとともに、トランジスタＴr23がオンされるため、基準電圧Ｖｇに関わらずトランジスタＴr22，Ｔr23のドレイン電位であるノードＮ７はＨレベルとなる。
【００６３】
また、パワーダウン信号ｐｄがＨレベルとなっても、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以上であれば、トランジスタＴr24がオンされるとともに、トランジスタＴr22がオンされるため、ノードＮ７はＨレベルとなる。
【００６４】
また、パワーダウン信号ｐｄがＨレベルとなり、かつ基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以下となると、トランジスタＴr24がオンされるとともに、トランジスタＴr22，Ｔr23がオフされるため、ノードＮ７はＬレベルとなる。
【００６５】
クランプ信号生成部１４ｄは、前記第一の実施の形態のクランプ信号生成部１４ａから入力段のインバータ回路を省略した構成であり、ノードＮ７及びパワーダウン信号ｐｄを入力信号として動作する。そして、出力信号であるノードＮ８が降圧回路１１ｂのトランジスタＴr6のゲートに出力される。
【００６６】
次に、上記のように構成された電圧発生回路の動作を図８に従って説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、降圧回路１１ｂにおいてトランジスタＴr5がオフされ、かつクランプ信号生成部１４ｄのノードＮ８がＬレベルに維持されてトランジスタＴr6がオフされ、基準電圧Ｖｇの入力に基づいて内部電圧Ｖddが内部回路１に出力される。
【００６７】
通常モードからパワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、降圧回路１１ｂでトランジスタＴr5がオンされて、トランジスタＴr4のゲートに入力される基準電圧Ｖｇが徐々に上昇し、基準電圧Ｖｇと電源Ｖccの電位差がトランジスタＴr4のしきい値Ｖthp以下となると、トランジスタＴr4がオフされる。また、基準電圧検出部１３ｄではトランジスタＴr24はオンされ、トランジスタＴr23はオフされる。
【００６８】
このとき、基準電圧Ｖｇが電源Ｖccに対し、トランジスタＴr22のしきい値Ｖthp以上低いレベルであれば、トランジスタＴr22がオンされているので、ノードＮ７はＨレベルに維持される。従って、ノードＮ８はＬレベルに維持されて、トランジスタＴr6はオフされ続ける。
【００６９】
次いで、基準電圧Ｖｇと電源Ｖccとの電位差がトランジスタＴr22のしきい値Ｖthp以下となると、トランジスタＴr22がオフされ、ノードＮ７はＬレベルとなり、ノードＮ８はＨレベルとなって、トランジスタＴr6がオンされる。そして、トランジスタＴr6のオン動作に基づいて、内部電圧Ｖddが電源Ｖssレベルまで低下する。
【００７０】
上記のように構成された内部電圧発生回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図９は、第五の実施の形態を示す。この実施の形態では、パワーダウン信号ｐｄが制御部１２と遅延回路１７とに入力される。
【００７１】
制御部１２は、前記第一〜第四の実施の形態の制御部１２ａ〜１２ｄのいずれかであり、その出力信号がＡＮＤ回路１８に入力される。遅延回路１７は、パワーダウン信号ｐｄを所定時間遅延させて出力するものであり、その出力信号が前記ＡＮＤ回路１８に入力される。
【００７２】
そして、ＡＮＤ回路１８の出力信号が前記降圧回路１１ａあるいは同１１ｂの内部電圧クランプ用トランジスタのゲートに入力される。
このような構成により、通常動作からパワーダウンモードに移行するとき、パワーダウン信号ｐｄがＨレベルとなってから、制御部１２及び遅延回路１７の出力信号がともにＨレベルとなった後に、内部電圧クランプ用トランジスタをオンさせることができる。
【００７３】
従って、遅延回路１７の遅延時間を適宜に設定することにより、降圧回路１１ａ，１１ｂでの貫通電流の発生を確実に防止することができる。
また、遅延回路１７のみの出力信号で内部電圧クランプ用トランジスタをオンさせることもできる。
【００７４】
上記実施の形態は、次に示すように変更することもできる。
・第二の実施の形態において、トランジスタＴr20を省略してもよい。
・パワーダウンモード時に、内部電圧Ｖddを、所定の内部電圧レベルと低電位側電源Ｖssとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、内部電圧Ｖddを所定レベルに速やかに復帰させることが可能となる。
・第一〜第三の実施の形態において、パワーダウンモード時に、基準電圧Ｖｇを、所定の基準電圧レベルと低電位側電源Ｖssとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、基準電圧Ｖｇを所定レベルに速やかに復帰させることが可能となる。
・第四の実施の形態において、パワーダウンモード時に、基準電圧Ｖｇを、所定の基準電圧レベルと高電位側電源Ｖccとの中間レベルとしてもよい。この場合には、パワーダウンモードから通常モードに移行する際、基準電圧Ｖｇを所定レベルに速やかに復帰させることが可能となる。
【００７５】
【発明の効果】
以上詳述したように、この発明はパワーダウンモードへの移行時に、貫通電流の発生を防止し得る電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示す波形図である。
【図４】 第二の実施の形態を示す回路図である。
【図５】 第二の実施の形態の動作を示す波形図である。
【図６】 第三の実施の形態を示す回路図である。
【図７】 第四の実施の形態を示す回路図である。
【図８】 第四の実施の形態の動作を示す波形図である。
【図９】 第五の実施の形態を示すブロック回路図である。
【図１０】 従来例を示す回路図である。
【図１１】 従来例を示す回路図である。
【図１２】 従来例の動作を示す波形図である。
【図１３】 従来例の動作を示す波形図である。
【符号の説明】
１１ 電圧生成部(降圧回路)
１２ 制御部
２１ 基準電圧クランプ回路
２２ 内部電圧クランプ回路
Ｖｇ 基準電圧
Ｖdd 内部電圧
ｐｄ パワーダウン信号
Ｖss 第一の電位、第二の電位
Ｖｄ 検出信号
Claims (10)
- 基準電圧が供給されたときに、外部電源電圧を降圧した内部電圧を生成して出力する電圧生成部と、
パワーダウン信号が供給されたときに、前記基準電圧を、前記電圧生成部を不活性化する第一の電位にクランプする基準電圧クランプ回路と、
前記内部電圧を、第二の電位にクランプする内部電圧クランプ回路と、
前記パワーダウン信号が供給されたときであって、前記電圧生成部の不活性化後に、前記内部電圧クランプ回路を動作させる制御部と
を備えたことを特徴とする電圧発生回路。 - 基準電圧が供給されたときに、外部電源電圧を降圧した内部電圧を出力する電圧生成部と、
パワーダウン信号が供給されたときに、前記基準電圧を、前記電圧生成部を不活性化する第一の電位にクランプする基準電圧クランプ回路と、
前記内部電圧を、第二の電位にクランプする内部電圧クランプ回路と、
前記パワーダウン信号が供給されたときであって、前記電圧生成部からの内部電圧の出力の停止後に、前記内部電圧クランプ回路を動作させる制御部と
を備えたことを特徴とする電圧発生回路。 - 前記制御部は、
前記基準電圧がクランプレベルに達したとき、検出信号を出力する基準電圧検出部と、
前記検出信号が供給されたときに、内部電圧クランプ回路を動作させるためのクランプ信号を出力するクランプ信号生成部と
から構成したことを特徴とする請求項１又は２に記載の電圧発生回路。 - 前記電圧生成部はＭＯＳトランジスタで構成されており、該ＭＯＳトランジスタのゲートに前記基準電圧が供給されたときにソースから降圧電圧を出力し、前記基準電圧検出部は、前記パワーダウン信号が供給されたときに、前記基準電圧と前記第一の電位との電位差が前記ＭＯＳトランジスタのしきい値以下となったとき、前記検出信号を出力することを特徴とする請求項３記載の電圧発生回路。
- 前記第一及び第二の電位は、低電位側外部電源とし、前記電圧生成部は、前記内部電圧を出力するＮチャネルＭＯＳトランジスタで構成し、前記基準電圧検出部は、前記基準電圧と低電位側外部電源との電位差が前記ＮチャネルＭＯＳトランジスタのしきい値以下となったとき、前記検出信号を出力することを特徴とする請求項４記載の電圧発生回路。
- 前記第一の電位は、高電位側外部電源とし、前記第二の電位は低電位側外部電源とし、前記電圧生成部は、前記基準電圧が前記ゲートに供給されたときに降圧電圧を出力するＰチャネルＭＯＳトランジスタで構成し、前記基準電圧検出部は、前記基準電圧と高電位側外部電源との電位差が前記ＰチャネルＭＯＳトランジスタのしきい値以下となったとき、前記検出信号を出力することを特徴とする請求項４記載の電圧発生回路。
- 前記制御部は、前記パワーダウン信号を遅延させて、前記内部電圧クランプ回路を動作させるクランプ信号として出力する遅延回路で構成したことを特徴とする請求項３記載の電圧生成回路。
- 前記制御部は、
前記遅延回路と、
前記基準電圧検出部及びクランプ信号生成部と、
前記遅延回路及びクランプ信号生成部の出力信号の論理和を出力する論理回路とから構成したことを特徴とする請求項７に記載の電圧生成回路。 - 請求項１乃至８のいずれかに記載の電圧生成回路から出力される内部電圧を電源として動作するとともに、前記第二の電位の供給に基づいて不活性化する内部回路を備えたことを特徴とする半導体装置。
- パワーダウン信号が供給されたときに、電圧生成部に入力される基準電圧をクランプして該電圧生成部を不活性化する電圧生成回路の制御方法において、前記基準電圧の電圧レベルを検出し、前記基準電圧が前記電圧生成部を不活性化する所定のクランプレベルとなった後に、前記電圧生成部から内部回路に出力される内部電圧を該内部回路が不活性化するレベルにクランプすることを特徴とする電圧生成回路の制御方法。
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