JPH07140208A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07140208A JPH07140208A JP30966993A JP30966993A JPH07140208A JP H07140208 A JPH07140208 A JP H07140208A JP 30966993 A JP30966993 A JP 30966993A JP 30966993 A JP30966993 A JP 30966993A JP H07140208 A JPH07140208 A JP H07140208A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- internal step
- output
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】内部降圧電源を用いた半導体集積回路におい
て、内部降圧電源レベル（ＶＩＮＴ）を正確にモニター
することを目的とする。 【構成】内部降圧電源を用いた半導体集積回路におい
て、内部降圧電源レベル（ＶＩＮＴ）を外部信号入力と
コンパレータで比較する回路とその結果を伝搬するテス
ト回路バッファと外部出力端子にデータを出力する出力
回路を具備し、これらの回路はすべて外部電源（ＶＣ
Ｃ）駆動として、回路動作の電源マージンを広げ、ＶＩ
ＮＴのレベルに関係なく回路動作を保証することを特徴
とする。このことにより特にＶＩＮＴ調整前のＶＩＮＴ
の正確なモニターを期待できる。また、これらの回路は
テストモード信号によって活性化される。
て、内部降圧電源レベル（ＶＩＮＴ）を正確にモニター
することを目的とする。 【構成】内部降圧電源を用いた半導体集積回路におい
て、内部降圧電源レベル（ＶＩＮＴ）を外部信号入力と
コンパレータで比較する回路とその結果を伝搬するテス
ト回路バッファと外部出力端子にデータを出力する出力
回路を具備し、これらの回路はすべて外部電源（ＶＣ
Ｃ）駆動として、回路動作の電源マージンを広げ、ＶＩ
ＮＴのレベルに関係なく回路動作を保証することを特徴
とする。このことにより特にＶＩＮＴ調整前のＶＩＮＴ
の正確なモニターを期待できる。また、これらの回路は
テストモード信号によって活性化される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に内部降圧電源回路を有し、その電位をモニターする
回路を備えた半導体集積回路に関する。
特に内部降圧電源回路を有し、その電位をモニターする
回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】内部降圧電源回路を有した半導体集積回
路において、テストモード回路を利用してその内部降圧
電源電位を外部にモニターすることができる回路を有し
ている。
路において、テストモード回路を利用してその内部降圧
電源電位を外部にモニターすることができる回路を有し
ている。
【０００３】しかしながら、この内部降圧電源電位がプ
ロセス条件によって低くなった場合に正確にモニターす
ることが出来ないという問題がある。これについて以下
に具体的に説明する。
ロセス条件によって低くなった場合に正確にモニターす
ることが出来ないという問題がある。これについて以下
に具体的に説明する。
【０００４】図２は内部降圧電源電位（「ＶＩＮＴ」と
いう）を決定する第１の基準電圧発生回路を表してい
る。同図に示すように、外部電源（「ＶＣＣ」という）
を供給源とした電流源（２Ｉ）と、Ｐ−チャネルＭＯＳ
トランジスタＭ１及びＭ２から構成されるカレントミラ
ー回路から成る。なお、Ｐ（Ｎ）−チャネルＭＯＳトラ
ンジスタをＰ（Ｎ）ＭＯＳトランジスタと略記する。
いう）を決定する第１の基準電圧発生回路を表してい
る。同図に示すように、外部電源（「ＶＣＣ」という）
を供給源とした電流源（２Ｉ）と、Ｐ−チャネルＭＯＳ
トランジスタＭ１及びＭ２から構成されるカレントミラ
ー回路から成る。なお、Ｐ（Ｎ）−チャネルＭＯＳトラ
ンジスタをＰ（Ｎ）ＭＯＳトランジスタと略記する。
【０００５】ここでＰＭＯＳトランジスタＭ１のゲート
しきい値電圧（「しきい値電圧」と略記する）をＶｔｍ
１、ＰＭＯＳトランジスタＭ２のしきい値電圧をＶｔｍ
２とした場合、出力電圧レベルＶｍは｜Ｖｔｍ１｜−｜
Ｖｔｍ２｜で与えられる。これを詳説すると、ＰＭＯＳ
トランジスタＭ１のドレイン電流（飽和領域）は次式
（１）で与えられる。
しきい値電圧（「しきい値電圧」と略記する）をＶｔｍ
１、ＰＭＯＳトランジスタＭ２のしきい値電圧をＶｔｍ
２とした場合、出力電圧レベルＶｍは｜Ｖｔｍ１｜−｜
Ｖｔｍ２｜で与えられる。これを詳説すると、ＰＭＯＳ
トランジスタＭ１のドレイン電流（飽和領域）は次式
（１）で与えられる。
【０００６】
【数１】
【０００７】ここにβ1は利得係数である。したがって
ＰＭＯＳトランジスタＭ１のゲート電位ＶG1は、次式
（２）で与えられる。
ＰＭＯＳトランジスタＭ１のゲート電位ＶG1は、次式
（２）で与えられる。
【０００８】
【数２】
【０００９】同様にしてＰＭＯＳトランジスタＭ２のゲ
ート電位ＶG2は、次式（３）で与えられる。
ート電位ＶG2は、次式（３）で与えられる。
【００１０】
【数３】
【００１１】図２に示すように、第１の基準電圧発生回
路の出力電圧Ｖｍ（すなわちＰＭＯＳトランジスタＭ２
のドレイン電圧）はゲート電圧ＶG2と等しい。また、Ｍ
２のドレイン電流Ｉds2は定電流源の電流Ｉに等しく、
従ってＰＭＯＳトランジスタＭ１のドレイン電流Ｉds1
は定電流源の電流Ｉと等しくなる。ＰＭＯＳトランジス
タＭ１とＰＭＯＳトランジスタＭ２の利得係数β1，β2
が等しいとして次式（４）が導かれる。
路の出力電圧Ｖｍ（すなわちＰＭＯＳトランジスタＭ２
のドレイン電圧）はゲート電圧ＶG2と等しい。また、Ｍ
２のドレイン電流Ｉds2は定電流源の電流Ｉに等しく、
従ってＰＭＯＳトランジスタＭ１のドレイン電流Ｉds1
は定電流源の電流Ｉと等しくなる。ＰＭＯＳトランジス
タＭ１とＰＭＯＳトランジスタＭ２の利得係数β1，β2
が等しいとして次式（４）が導かれる。
【００１２】
【数４】
【００１３】ところで上式（４）においてＰＭＯＳトラ
ンジスタＭ１のゲート電圧は接地レベルであるため、Ｖ
G1＝０Ｖとなる。
ンジスタＭ１のゲート電圧は接地レベルであるため、Ｖ
G1＝０Ｖとなる。
【００１４】したがって、Ｖｍ＝Ｖｔｍ２−Ｖｔｍ１と
なり、Ｍ１，Ｍ２はＰＭＯＳトランジスタであるため、
エンハンスメント型のしきい値電圧はＶｔｍ＜０（ソー
ス電位を基準として）となり、第１の基準電圧発生回路
の出力電圧レベルＶｍは｜Ｖｔｍ１｜−｜Ｖｔｍ２｜と
なる。
なり、Ｍ１，Ｍ２はＰＭＯＳトランジスタであるため、
エンハンスメント型のしきい値電圧はＶｔｍ＜０（ソー
ス電位を基準として）となり、第１の基準電圧発生回路
の出力電圧レベルＶｍは｜Ｖｔｍ１｜−｜Ｖｔｍ２｜と
なる。
【００１５】通常後段の回路のゲインを得るためには、
第１の基準電圧発生回路のＰＭＯＳトランジスタＭ１の
しきい値電圧Ｖｔｍ１を高くして、Ｖｔｍ１とＶｔｍ２
との差を広げるようにしている。もしＶｔｍ１が低かっ
たり、あるいはＶｔｍ２が高いなどのプロセス条件の違
いによりこの差が狭くなった場合に、出力電圧Ｖｍは低
下してしまう。
第１の基準電圧発生回路のＰＭＯＳトランジスタＭ１の
しきい値電圧Ｖｔｍ１を高くして、Ｖｔｍ１とＶｔｍ２
との差を広げるようにしている。もしＶｔｍ１が低かっ
たり、あるいはＶｔｍ２が高いなどのプロセス条件の違
いによりこの差が狭くなった場合に、出力電圧Ｖｍは低
下してしまう。
【００１６】次に図３を参照して、第２の基準電圧発生
回路について説明をする。第２の基準電圧発生回路は、
オープンループゲインの高いカレントミラー型差動増幅
器から構成されている。図３に示すように、ソースを共
通接続して定電流源に接続したＮＭＯＳトランジスタＭ
６，Ｍ７は差動対を構成し、ＰＭＯＳトランジスタＭ
４，Ｍ５はカレントミラー回路を構成する。
回路について説明をする。第２の基準電圧発生回路は、
オープンループゲインの高いカレントミラー型差動増幅
器から構成されている。図３に示すように、ソースを共
通接続して定電流源に接続したＮＭＯＳトランジスタＭ
６，Ｍ７は差動対を構成し、ＰＭＯＳトランジスタＭ
４，Ｍ５はカレントミラー回路を構成する。
【００１７】ＮＭＯＳトランジスタＭ６のドレインはカ
レントミラー回路の入力端に接続され、ＮＭＯＳトラン
ジスタＭ７のドレインはカレントミラー回路の出力端と
ＰＭＯＳトランジスタＭ３の接続点に接続されている。
ＮＭＯＳトランジスタＭ７のゲートは第１基準電圧発生
回路の出力Ｖｍに接続され、ＮＭＯＳトランジスタＭ６
のゲートはヒューズトリミング可能な可変抵抗Ｒ１とＲ
２の接続点（図示の節点Ｑ）に接続される。
レントミラー回路の入力端に接続され、ＮＭＯＳトラン
ジスタＭ７のドレインはカレントミラー回路の出力端と
ＰＭＯＳトランジスタＭ３の接続点に接続されている。
ＮＭＯＳトランジスタＭ７のゲートは第１基準電圧発生
回路の出力Ｖｍに接続され、ＮＭＯＳトランジスタＭ６
のゲートはヒューズトリミング可能な可変抵抗Ｒ１とＲ
２の接続点（図示の節点Ｑ）に接続される。
【００１８】基準電源電圧Ｖｒｅｆの値は、Ｖｍと同一
レベルが節点Ｑに供給され、可変抵抗Ｒ１とＲ２の抵抗
分割によって決定され、次式（６）で与えられる。
レベルが節点Ｑに供給され、可変抵抗Ｒ１とＲ２の抵抗
分割によって決定され、次式（６）で与えられる。
【００１９】
【数５】
【００２０】もしＶｒｅｆが内部回路動作などで下がっ
た場合、節点Ｑの電圧レベルが下がり、ＮＭＯＳトラン
ジスタＭ６のゲート電位が下がり更にカレントミラー回
路に帰還され、ＰＭＯＳトランジスタＭ３のゲート電位
を下げる。これにより電源ＶＣＣよりＰＭＯＳトランジ
スタＭ３のドレイン電流を増加してＶｒｅｆの電位を上
げ元のＶｒｅｆレベルに戻す。逆にＶｒｅｆレベルが上
がった場合は節点Ｑのレベルが上がり、カレントミラー
回路に帰還してＰＭＯＳトランジスタＭ３のゲートレベ
ルを上げ、ＰＭＯＳトランジスタＭ３のドレイン電流を
減少させ、Ｖｒｅｆレベルを下げる。
た場合、節点Ｑの電圧レベルが下がり、ＮＭＯＳトラン
ジスタＭ６のゲート電位が下がり更にカレントミラー回
路に帰還され、ＰＭＯＳトランジスタＭ３のゲート電位
を下げる。これにより電源ＶＣＣよりＰＭＯＳトランジ
スタＭ３のドレイン電流を増加してＶｒｅｆの電位を上
げ元のＶｒｅｆレベルに戻す。逆にＶｒｅｆレベルが上
がった場合は節点Ｑのレベルが上がり、カレントミラー
回路に帰還してＰＭＯＳトランジスタＭ３のゲートレベ
ルを上げ、ＰＭＯＳトランジスタＭ３のドレイン電流を
減少させ、Ｖｒｅｆレベルを下げる。
【００２１】第２基準電圧発生回路より出力された基準
電源電圧Ｖｒｅｆは、図４に示す内部降圧電源発生回路
に入力される。同図に示すように、内部降圧電源発生回
路は、第２基準電圧発生回路と同様にカレントミラー型
差動増幅器で構成される。すなわち、ＮＭＯＳトランジ
スタＭ１１，Ｍ１２は差動対を構成し、ＰＭＯＳトラン
ジスタＭ９，Ｍ１０はカレントミラー回路を構成してい
る。また、ＰＭＯＳトランジスタＭ８は内部降圧電源の
供給源として使用している。
電源電圧Ｖｒｅｆは、図４に示す内部降圧電源発生回路
に入力される。同図に示すように、内部降圧電源発生回
路は、第２基準電圧発生回路と同様にカレントミラー型
差動増幅器で構成される。すなわち、ＮＭＯＳトランジ
スタＭ１１，Ｍ１２は差動対を構成し、ＰＭＯＳトラン
ジスタＭ９，Ｍ１０はカレントミラー回路を構成してい
る。また、ＰＭＯＳトランジスタＭ８は内部降圧電源の
供給源として使用している。
【００２２】差動対の一側入力端子には第２基準電圧発
生回路の出力Ｖｒｅｆが入力される。内部降圧電源発生
回路の動作原理は、出力を抵抗を介さず直接差動対に帰
還させている点を除き、第２基準電圧発生回路と実質的
に同じである。
生回路の出力Ｖｒｅｆが入力される。内部降圧電源発生
回路の動作原理は、出力を抵抗を介さず直接差動対に帰
還させている点を除き、第２基準電圧発生回路と実質的
に同じである。
【００２３】内部降圧電源発生回路より出力された内部
降圧電源電位ＶＩＮＴは、電源系及び電源投入時に動作
する回路以外の内部回路の全ての電源として供給され
る。
降圧電源電位ＶＩＮＴは、電源系及び電源投入時に動作
する回路以外の内部回路の全ての電源として供給され
る。
【００２４】図５は、内部回路電源回路の全体の構成を
示すブロック図である。同図に示すように、第１基準電
圧発生回路１はＶｍを出力し、第２基準電圧発生回路２
はＶｍを入力して上式（６）の基準電源電圧Ｖｒｅｆを
出力し、内部降圧電源発生回路３は降圧電源電位ＶＩＮ
Ｔを出力し、これを負荷５（内部回路）に供給する。
示すブロック図である。同図に示すように、第１基準電
圧発生回路１はＶｍを出力し、第２基準電圧発生回路２
はＶｍを入力して上式（６）の基準電源電圧Ｖｒｅｆを
出力し、内部降圧電源発生回路３は降圧電源電位ＶＩＮ
Ｔを出力し、これを負荷５（内部回路）に供給する。
【００２５】次に図６を参照して、テストモード信号発
生回路について説明する。図６はＶＩＮＴをモニターす
るためのテストモード信号発生回路の回路図である。
生回路について説明する。図６はＶＩＮＴをモニターす
るためのテストモード信号発生回路の回路図である。
【００２６】ＲＡＳ（行アドレス選択信号）が下がる前
にＣＡＳ（列アドレス選択信号）とＷＥ（書込みイネー
ブル信号）を下げ、ＲＡＳが下がった時点でテストモー
ドにエントリーし、更にアドレスキーにアドレス信号Ａ
i，Ａj，…を入力することにより、目的のＶＩＮＴのモ
ニターを行うためのテストモード活性化信号Φが“Ｌ”
レベルから“Ｈ”レベルへと反転する。
にＣＡＳ（列アドレス選択信号）とＷＥ（書込みイネー
ブル信号）を下げ、ＲＡＳが下がった時点でテストモー
ドにエントリーし、更にアドレスキーにアドレス信号Ａ
i，Ａj，…を入力することにより、目的のＶＩＮＴのモ
ニターを行うためのテストモード活性化信号Φが“Ｌ”
レベルから“Ｈ”レベルへと反転する。
【００２７】ここで、アドレスキーはテストモードにエ
ントリーした後にアドレス信号に基づき各種テストモー
ドの選択を行なうためのデコーダとして機能する。な
お、図６のテストモード信号発生回路は半導体メモリに
実装しても、あるいは外付け回路としてもよい。
ントリーした後にアドレス信号に基づき各種テストモー
ドの選択を行なうためのデコーダとして機能する。な
お、図６のテストモード信号発生回路は半導体メモリに
実装しても、あるいは外付け回路としてもよい。
【００２８】図７に内部降圧電源モニター回路を示す。
図７に示すように、カレントミラー型差動増幅器の差動
対を構成する２つのＮＭＯＳトランジスタのゲートにＶ
ＩＮＴと外部入力信号Ｖｒｅｆｇが入力されている。
図７に示すように、カレントミラー型差動増幅器の差動
対を構成する２つのＮＭＯＳトランジスタのゲートにＶ
ＩＮＴと外部入力信号Ｖｒｅｆｇが入力されている。
【００２９】図７の内部降圧電源モニター回路におい
て、外部入力信号Ｖｒｅｆｇと比較をする信号は、内部
降圧電源の電位を表すものであれば、ＶＩＮＴ以外の信
号線を外部入力信号Ｖｒｅｆｇと比較するために差動対
に入力してもよい。例えばＶＩＮＴの代わりに基準電源
電圧Ｖｒｅｆを外部入力信号Ｖｒｅｆｇと比較してもよ
い。
て、外部入力信号Ｖｒｅｆｇと比較をする信号は、内部
降圧電源の電位を表すものであれば、ＶＩＮＴ以外の信
号線を外部入力信号Ｖｒｅｆｇと比較するために差動対
に入力してもよい。例えばＶＩＮＴの代わりに基準電源
電圧Ｖｒｅｆを外部入力信号Ｖｒｅｆｇと比較してもよ
い。
【００３０】また、外部入力信号Ｖｒｅｆｇはテストモ
ードにエントリーをした後に必要とされる信号であるた
め、ＶＩＮＴをモニター可能な状態に維持するために必
要とされる外部信号以外の信号であれば、任意の信号で
あってもよい。具体的には、書き込み制御信号ＷＥ端子
や、アドレス信号Ａｉ端子等の信号が用いられる。
ードにエントリーをした後に必要とされる信号であるた
め、ＶＩＮＴをモニター可能な状態に維持するために必
要とされる外部信号以外の信号であれば、任意の信号で
あってもよい。具体的には、書き込み制御信号ＷＥ端子
や、アドレス信号Ａｉ端子等の信号が用いられる。
【００３１】カレントミラー型差動増幅回路は、通常状
態ではテストモード活性化信号Φが低レベルとされるた
め、差動対の共通接続されたソースと接地の間に挿入さ
れたトランジスタが遮断され、差動増幅回路は作動しな
い。テストモードにエントリーしてテストモード活性化
信号Φが“Ｈ”レベルになると、差動増幅回路はＶｒｅ
ｆｇとＶＩＮＴのレベル比較器として動作する。
態ではテストモード活性化信号Φが低レベルとされるた
め、差動対の共通接続されたソースと接地の間に挿入さ
れたトランジスタが遮断され、差動増幅回路は作動しな
い。テストモードにエントリーしてテストモード活性化
信号Φが“Ｈ”レベルになると、差動増幅回路はＶｒｅ
ｆｇとＶＩＮＴのレベル比較器として動作する。
【００３２】すなわち、図７において、Ｖｒｅｆｇのレ
ベルがＶＩＮＴよりも小さい場合には内部節点Ｃ１は、
“Ｌ”レベルとなり、インバータＩＭ１，ＩＭ２の波形
整形を経て、最終的に出力信号ＶＤ１が“Ｌ”レベルと
なる。
ベルがＶＩＮＴよりも小さい場合には内部節点Ｃ１は、
“Ｌ”レベルとなり、インバータＩＭ１，ＩＭ２の波形
整形を経て、最終的に出力信号ＶＤ１が“Ｌ”レベルと
なる。
【００３３】逆にＶｒｅｆｇのレベルがＶＩＮＴよりも
大きい場合はＣ１は“Ｈ”レベルとなり、ＶＤ１は高レ
ベルに反転する。この内部降圧電源モニター回路は全て
ＶＣＣ電源を用いている。
大きい場合はＣ１は“Ｈ”レベルとなり、ＶＤ１は高レ
ベルに反転する。この内部降圧電源モニター回路は全て
ＶＣＣ電源を用いている。
【００３４】内部降圧電源モニター回路の出力信号ＶＤ
１は図１７に示すテスト回路バッファに入力される。
１は図１７に示すテスト回路バッファに入力される。
【００３５】図１７に示すように、信号ＶＤ１はインバ
ータＩＭ３，ＩＭ４で増幅され、さらに２入力ＮＡＮＤ
回路ＩＭ５の一の入力に入力され、ＩＭ５の他の入力に
入力されるテストモード活性化信号Φは、テストモード
にエントリー時、“Ｈ”レベルとされるため、信号ＶＤ
１を反転した信号が信号ＶＤ２として出力される。
ータＩＭ３，ＩＭ４で増幅され、さらに２入力ＮＡＮＤ
回路ＩＭ５の一の入力に入力され、ＩＭ５の他の入力に
入力されるテストモード活性化信号Φは、テストモード
にエントリー時、“Ｈ”レベルとされるため、信号ＶＤ
１を反転した信号が信号ＶＤ２として出力される。
【００３６】また、信号ＶＤ１をインバータＩＭ３で反
転した信号とテストモード活性化信号Φが２入力ＮＡＮ
Ｄ回路ＩＭ６に入力され、信号ＶＤ２Ｂとして出力され
る。
転した信号とテストモード活性化信号Φが２入力ＮＡＮ
Ｄ回路ＩＭ６に入力され、信号ＶＤ２Ｂとして出力され
る。
【００３７】ＩＭ３からＩＭ６までのインバータ及びＮ
ＡＮＤ回路の電源はレイアウト上の都合でＶＩＮＴを用
いている。このため信号ＶＤ２及びＶＤ２Ｂの信号の振
幅はＧＮＤレベルからＶＩＮＴレベルまでの範囲とな
る。
ＡＮＤ回路の電源はレイアウト上の都合でＶＩＮＴを用
いている。このため信号ＶＤ２及びＶＤ２Ｂの信号の振
幅はＧＮＤレベルからＶＩＮＴレベルまでの範囲とな
る。
【００３８】図１７のテスト回路バッファの電源として
内部降圧電源電位ＶＩＮＴが用いられる理由を以下に説
明する。電源配線として外部電源ＶＣＣと内部降圧電源
ＶＩＮＴがあり、半導体集積回路装置内の各回路の駆動
のために電源配線の配線幅を他の配線と比べてかなり太
くする必要があり、電源配線の配線領域はレイアウトの
点から制約を受ける。同様なことが接地配線についても
いえ、これらの電源配線、接地配線等を縦横に任意に配
線することは不可能である。このため、外部電源ＶＣＣ
を用いる回路は、電源回路や出力バッファなどレイアウ
ト上一番外側に配置される回路に限られ、特にこれらの
回路は直接外部電源ＶＣＣを用いている。従って、テス
ト回路バッファにおいては、配線の引き回しにおける上
記レイアウト上の制約から内部降圧電源電位ＶＩＮＴが
用いられる。
内部降圧電源電位ＶＩＮＴが用いられる理由を以下に説
明する。電源配線として外部電源ＶＣＣと内部降圧電源
ＶＩＮＴがあり、半導体集積回路装置内の各回路の駆動
のために電源配線の配線幅を他の配線と比べてかなり太
くする必要があり、電源配線の配線領域はレイアウトの
点から制約を受ける。同様なことが接地配線についても
いえ、これらの電源配線、接地配線等を縦横に任意に配
線することは不可能である。このため、外部電源ＶＣＣ
を用いる回路は、電源回路や出力バッファなどレイアウ
ト上一番外側に配置される回路に限られ、特にこれらの
回路は直接外部電源ＶＣＣを用いている。従って、テス
ト回路バッファにおいては、配線の引き回しにおける上
記レイアウト上の制約から内部降圧電源電位ＶＩＮＴが
用いられる。
【００３９】テスト回路バッファの出力信号ＶＤ２とＶ
Ｄ２Ｂは、図１８のＤｏｕｔバッファのＩＭ１０とＩＭ
８にそれぞれ入力される。図１８は出力バッファ回路の
回路を示している。
Ｄ２Ｂは、図１８のＤｏｕｔバッファのＩＭ１０とＩＭ
８にそれぞれ入力される。図１８は出力バッファ回路の
回路を示している。
【００４０】図１８に示すように、信号ＶＤ２は、ゲー
トをＶＩＮＴに接続したＮＭＯＳトランスファーゲート
Ｍ１６を介し、インバータＩＭ１０を構成するＰＭＯＳ
トランジスタＭ１４のゲートに接続されている。
トをＶＩＮＴに接続したＮＭＯＳトランスファーゲート
Ｍ１６を介し、インバータＩＭ１０を構成するＰＭＯＳ
トランジスタＭ１４のゲートに接続されている。
【００４１】また、ＰＭＯＳトランジスタＭ１４のソー
スを共通としたＰＭＯＳトランジスタＭ１３のゲートと
ＰＭＯＳトランジスタＭ１４のドレインを接続し、更に
ＰＭＯＳトランジスタＭ１３のドレインをＰＭＯＳトラ
ンジスタＭ１４のゲートに接続している。
スを共通としたＰＭＯＳトランジスタＭ１３のゲートと
ＰＭＯＳトランジスタＭ１４のドレインを接続し、更に
ＰＭＯＳトランジスタＭ１３のドレインをＰＭＯＳトラ
ンジスタＭ１４のゲートに接続している。
【００４２】ＰＭＯＳトランジスタＭ１３とＭ１４はい
ずれも外部電源ＶＣＣを電源としている。また、信号Ｖ
Ｄ２は更にＮＭＯＳトランジスタＭ１５のゲートに入力
されている。
ずれも外部電源ＶＣＣを電源としている。また、信号Ｖ
Ｄ２は更にＮＭＯＳトランジスタＭ１５のゲートに入力
されている。
【００４３】このインバータＩＭ１０の出力はＤｏｕｔ
バッファ最終段のトランジスタを構成するＶＣＣと出力
端子との間に接続されたＮＭＯＳトランジスタＯＭ１の
ゲートに入力される。
バッファ最終段のトランジスタを構成するＶＣＣと出力
端子との間に接続されたＮＭＯＳトランジスタＯＭ１の
ゲートに入力される。
【００４４】また、ＶＤ２ＢはインバータＩＭ８を介し
て出力端子と接地との間に接続されたＮＭＯＳトランジ
スタＯＭ２のゲートに接続される。ＮＭＯＳトランジス
タＯＭ１のソースとＯＭ２のドレインは、共通に外部出
力端子ＩＯに接続されている。
て出力端子と接地との間に接続されたＮＭＯＳトランジ
スタＯＭ２のゲートに接続される。ＮＭＯＳトランジス
タＯＭ１のソースとＯＭ２のドレインは、共通に外部出
力端子ＩＯに接続されている。
【００４５】ここで図１８のＤＯＵＴバッファのように
最終段をＶＣＣ電源で駆動する場合、インバータＩＭ１
０によりＶＩＮＴ−ＶＣＣ変換回路を介してドライブす
る必要がある。
最終段をＶＣＣ電源で駆動する場合、インバータＩＭ１
０によりＶＩＮＴ−ＶＣＣ変換回路を介してドライブす
る必要がある。
【００４６】これは信号ＶＤ２が“Ｌ”レベルから
“Ｈ”に反転した時に、出力トランジスタＯＭ１のゲー
トの電位を確実に“Ｌ”レベルとするために、このレベ
ルをＰＭＯＳトランジスタＭ１３を介してＰＭＯＳトラ
ンジスタＭ１４のゲートに帰還させ、外部電源ＶＣＣレ
ベルをＭ１４のゲートに供給することにより、Ｍ１４を
確実にオフさせる。このときＮＭＯＳトランジスタＭ１
５によってトランジスタＯＭ１のゲートの電位はＧＮＤ
レベルに下げられる。
“Ｈ”に反転した時に、出力トランジスタＯＭ１のゲー
トの電位を確実に“Ｌ”レベルとするために、このレベ
ルをＰＭＯＳトランジスタＭ１３を介してＰＭＯＳトラ
ンジスタＭ１４のゲートに帰還させ、外部電源ＶＣＣレ
ベルをＭ１４のゲートに供給することにより、Ｍ１４を
確実にオフさせる。このときＮＭＯＳトランジスタＭ１
５によってトランジスタＯＭ１のゲートの電位はＧＮＤ
レベルに下げられる。
【００４７】内部降圧電源電位ＶＩＮＴよりＶｒｅｆｇ
のレベルが低いとき、図７の内部降圧電源モニター回路
と図１７のテスト回路バッファより、信号ＶＤ１が
“Ｌ”レベル、信号ＶＤ２が“Ｈ”レベル、ＶＤ２Ｂが
“Ｌ”レベルとされ、図１８のＤｏｕｔバッファのＮＭ
ＯＳトランジスタＯＭ１はオフとなり、ＯＭ２はオン
し、外部出力端子ＩＯからは“Ｌ”レベルのデータが出
力される。
のレベルが低いとき、図７の内部降圧電源モニター回路
と図１７のテスト回路バッファより、信号ＶＤ１が
“Ｌ”レベル、信号ＶＤ２が“Ｈ”レベル、ＶＤ２Ｂが
“Ｌ”レベルとされ、図１８のＤｏｕｔバッファのＮＭ
ＯＳトランジスタＯＭ１はオフとなり、ＯＭ２はオン
し、外部出力端子ＩＯからは“Ｌ”レベルのデータが出
力される。
【００４８】逆にＶＩＮＴよりＶｒｅｆｇのレベルが高
い場合、信号ＶＤ１は“Ｈ”、信号ＶＤ２は“Ｌ”、信
号ＶＤ２Ｂは“Ｈ”とされ、ＮＭＯＳトランジスタＯＭ
１がオンし、ＯＭ２はオフとなり、外部出力端子ＩＯか
らは“Ｈ”レベルのデータが出力される。
い場合、信号ＶＤ１は“Ｈ”、信号ＶＤ２は“Ｌ”、信
号ＶＤ２Ｂは“Ｈ”とされ、ＮＭＯＳトランジスタＯＭ
１がオンし、ＯＭ２はオフとなり、外部出力端子ＩＯか
らは“Ｈ”レベルのデータが出力される。
【００４９】また、テストモード状態でない場合には、
テストモード活性化信号Φは“Ｌ”とされるため、信号
ＶＤ２及びＶＤ２Ｂは共に“Ｈ”となり、ＮＭＯＳトラ
ンジスタＯＭ１，ＯＭ２がともにオフとなり、インバー
タＩＭ９の出力（外部出力端子ＩＯ）は高インピーダン
スの状態となる。
テストモード活性化信号Φは“Ｌ”とされるため、信号
ＶＤ２及びＶＤ２Ｂは共に“Ｈ”となり、ＮＭＯＳトラ
ンジスタＯＭ１，ＯＭ２がともにオフとなり、インバー
タＩＭ９の出力（外部出力端子ＩＯ）は高インピーダン
スの状態となる。
【００５０】図１６は前述したテスト回路バッファ、及
び比較回路と出力バッファ回路から成る内部降圧電源モ
ニター回路ブロックの構成を示している。
び比較回路と出力バッファ回路から成る内部降圧電源モ
ニター回路ブロックの構成を示している。
【００５１】図１０及び図１１には、前述した比較回路
とテスト回路バッファとＤｏｕｔバッファにおける各信
号のタイミング波形を示す。図１０は、ＶＩＮＴ＞Ｖｒ
ｅｆｇの場合、図１１は、ＶＩＮＴ＜Ｖｒｅｆｇの場合
のタイミング図である。
とテスト回路バッファとＤｏｕｔバッファにおける各信
号のタイミング波形を示す。図１０は、ＶＩＮＴ＞Ｖｒ
ｅｆｇの場合、図１１は、ＶＩＮＴ＜Ｖｒｅｆｇの場合
のタイミング図である。
【００５２】
【発明が解決しようとする課題】内部降圧電源モニター
回路及びＤｏｕｔバッファはＶＣＣ電源駆動で動作して
いるのに対し、図１７に示すテスト回路バッファは前記
の如く内部レイアウトの都合で内部降圧電源電位ＶＩＮ
Ｔ駆動とされるため、トランジスタのしきい値電圧Ｖｔ
などのプロセスパラメータのばらつきにより基準電圧発
生回路からの出力電位が低くなった場合、基準電源出力
ＶｒｅｆとＧＮＤの間に挿入した可変抵抗のトリミング
を行なう前の段階でＶＩＮＴ駆動の回路が満足に動作し
ない場合があり、特にＶＩＮＴが低い領域では図１９に
示すように測定不能となってしまう。
回路及びＤｏｕｔバッファはＶＣＣ電源駆動で動作して
いるのに対し、図１７に示すテスト回路バッファは前記
の如く内部レイアウトの都合で内部降圧電源電位ＶＩＮ
Ｔ駆動とされるため、トランジスタのしきい値電圧Ｖｔ
などのプロセスパラメータのばらつきにより基準電圧発
生回路からの出力電位が低くなった場合、基準電源出力
ＶｒｅｆとＧＮＤの間に挿入した可変抵抗のトリミング
を行なう前の段階でＶＩＮＴ駆動の回路が満足に動作し
ない場合があり、特にＶＩＮＴが低い領域では図１９に
示すように測定不能となってしまう。
【００５３】図１９は外部入力信号ＶｒｅｆｇとＶＩＮ
Ｔについて動作マージンを測定したＳＨＭＯＯプロット
である。図１９において、斜線を施した領域（ＤＡＴＡ
＝’ＨＩＧＨ’）は、ＶＩＮＴよりＶｒｅｆｇの電位レ
ベルが高い（ＶＩＮＴ＞Ｖｒｅｆｇ）場合に外部出力端
子ＩＯが“Ｈ”レベルである動作範囲に対応している。
図１９に示すように、ＶＩＮＴが約２．３Ｖ程度以下に
降下すると、ＶＩＮＴ駆動のテスト回路バッファが正し
く動作しなくなりＶＩＮＴを正確にモニターすることが
できなくなる。
Ｔについて動作マージンを測定したＳＨＭＯＯプロット
である。図１９において、斜線を施した領域（ＤＡＴＡ
＝’ＨＩＧＨ’）は、ＶＩＮＴよりＶｒｅｆｇの電位レ
ベルが高い（ＶＩＮＴ＞Ｖｒｅｆｇ）場合に外部出力端
子ＩＯが“Ｈ”レベルである動作範囲に対応している。
図１９に示すように、ＶＩＮＴが約２．３Ｖ程度以下に
降下すると、ＶＩＮＴ駆動のテスト回路バッファが正し
く動作しなくなりＶＩＮＴを正確にモニターすることが
できなくなる。
【００５４】これは、図１７のテスト回路バッファにお
いて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧をＶTEP，ＶTENとして、テスト回路バッフ
ァを駆動するＶＩＮＴの動作マージンの下限が｜ＶTEP
｜＋ＶTENであることに対応している。
いて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの
しきい値電圧をＶTEP，ＶTENとして、テスト回路バッフ
ァを駆動するＶＩＮＴの動作マージンの下限が｜ＶTEP
｜＋ＶTENであることに対応している。
【００５５】したがって、本発明は、内部降圧電源回路
を有し、その電位をモニターする回路を備えた半導体集
積回路において、回路動作の電源マージンを広げ、内部
降圧電源電位ＶＩＮＴのレベルに関係なく回路動作を保
証すると共に、基準電圧調整前においてＶＩＮＴの正確
なモニターを可能とする回路構成を提供することを目的
とする。
を有し、その電位をモニターする回路を備えた半導体集
積回路において、回路動作の電源マージンを広げ、内部
降圧電源電位ＶＩＮＴのレベルに関係なく回路動作を保
証すると共に、基準電圧調整前においてＶＩＮＴの正確
なモニターを可能とする回路構成を提供することを目的
とする。
【００５６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、内部降圧電源回路と内部降圧電源電位を
外部からモニターするためのテストモード回路を有した
半導体集積回路において、前記テストモード回路全体を
ＶＣＣ駆動にすることを特徴とした半導体集積回路を提
供する。
め、本発明は、内部降圧電源回路と内部降圧電源電位を
外部からモニターするためのテストモード回路を有した
半導体集積回路において、前記テストモード回路全体を
ＶＣＣ駆動にすることを特徴とした半導体集積回路を提
供する。
【００５７】また、本発明は、内部降圧電源回路と内部
降圧電源電位を外部からモニターするためのテストモー
ド回路を有した半導体集積回路において、前記内部降圧
電源電位と所定の外部参照電位を比較する比較回路と、
該比較回路の出力を出力回路に伝搬するテスト回路バッ
ファと、前記比較回路の出力を外部端子に出力する出力
回路と、から成る内部降圧電源モニター回路ブロックを
備え、テストモード時において、前記内部降圧電源電位
と所定の外部参照電位の大小に応じて前記外部端子に相
異なる論理値を出力するように構成され、前記テスト回
路バッファを内部降圧電源に代わって外部電源により駆
動するように構成したことを特徴とする半導体集積回路
を提供する。
降圧電源電位を外部からモニターするためのテストモー
ド回路を有した半導体集積回路において、前記内部降圧
電源電位と所定の外部参照電位を比較する比較回路と、
該比較回路の出力を出力回路に伝搬するテスト回路バッ
ファと、前記比較回路の出力を外部端子に出力する出力
回路と、から成る内部降圧電源モニター回路ブロックを
備え、テストモード時において、前記内部降圧電源電位
と所定の外部参照電位の大小に応じて前記外部端子に相
異なる論理値を出力するように構成され、前記テスト回
路バッファを内部降圧電源に代わって外部電源により駆
動するように構成したことを特徴とする半導体集積回路
を提供する。
【００５８】すなわち、本発明においては、内部降圧電
源電位ＶＩＮＴが低くなっても回路動作を保証するため
に内部降圧電源モニター回路から外部出力までのすべて
の回路をＶＣＣ駆動とする。
源電位ＶＩＮＴが低くなっても回路動作を保証するため
に内部降圧電源モニター回路から外部出力までのすべて
の回路をＶＣＣ駆動とする。
【００５９】本発明は、第２の視点において、テスト回
路バッファの駆動電源として、電位レベルが前記内部降
圧電源電位よりも大な第２の内部降圧電源を用いたこと
を特徴とする半導体集積回路を提供する。
路バッファの駆動電源として、電位レベルが前記内部降
圧電源電位よりも大な第２の内部降圧電源を用いたこと
を特徴とする半導体集積回路を提供する。
【００６０】さらに、本発明は、第２の基準電圧発生回
路及び内部降圧電位発生回路の差動増幅回路の作動状態
がテストモード活性化信号によって制御されることを特
徴とする半導体集積回路を提供する。
路及び内部降圧電位発生回路の差動増幅回路の作動状態
がテストモード活性化信号によって制御されることを特
徴とする半導体集積回路を提供する。
【００６１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。本発明の実施例において、内部降圧電位を決定
する第１の基準電圧発生回路と、第１の基準電圧発生回
路の出力を入力としトリミング調整可能な基準電圧を発
生する第２の基準電圧発生回路と、基準電圧を入力し内
部降圧電位を発生する回路と、内部降圧電位と所定の参
照電位を比較する比較回路については、それぞれ図２か
ら図７を参照して説明した前記従来例と同様な回路構成
が用いられるため、その説明は省略する。
明する。本発明の実施例において、内部降圧電位を決定
する第１の基準電圧発生回路と、第１の基準電圧発生回
路の出力を入力としトリミング調整可能な基準電圧を発
生する第２の基準電圧発生回路と、基準電圧を入力し内
部降圧電位を発生する回路と、内部降圧電位と所定の参
照電位を比較する比較回路については、それぞれ図２か
ら図７を参照して説明した前記従来例と同様な回路構成
が用いられるため、その説明は省略する。
【００６２】
【実施例１】図１を参照して、本発明の第１の実施例を
説明する。図１は本実施例に係るテスト回路バッファ、
及び比較回路と出力バッファ回路から成る内部降圧電源
モニター回路ブロックの構成を示している。同図に示す
ように、本実施例においては、ＶｒｅｆｇとＶＩＮＴを
比較する比較回路の出力ＶＤ１を入力し、出力回路（Ｄ
ｏｕｔバッファ）に信号ＶＤ２を出力するテスト回路バ
ッファの電源が外部電源ＶＣＣにより駆動される。すな
わち、本実施例は、図１に示すように内部降圧電源モニ
ター回路ブロックの各回路ブロックは全てＶＣＣにより
駆動される。
説明する。図１は本実施例に係るテスト回路バッファ、
及び比較回路と出力バッファ回路から成る内部降圧電源
モニター回路ブロックの構成を示している。同図に示す
ように、本実施例においては、ＶｒｅｆｇとＶＩＮＴを
比較する比較回路の出力ＶＤ１を入力し、出力回路（Ｄ
ｏｕｔバッファ）に信号ＶＤ２を出力するテスト回路バ
ッファの電源が外部電源ＶＣＣにより駆動される。すな
わち、本実施例は、図１に示すように内部降圧電源モニ
ター回路ブロックの各回路ブロックは全てＶＣＣにより
駆動される。
【００６３】図８は本実施例に係るテスト回路バッファ
の回路構成を示している。同図に示すように、電源は外
部電源ＶＣＣに変更になった点以外は、図１７に示す従
来例のテスト回路バッファの回路構成と同一であるた
め、回路構成及び動作の説明は省略する。
の回路構成を示している。同図に示すように、電源は外
部電源ＶＣＣに変更になった点以外は、図１７に示す従
来例のテスト回路バッファの回路構成と同一であるた
め、回路構成及び動作の説明は省略する。
【００６４】図８に示す本実施例に係るテスト回路バッ
ファの出力ＶＤ２及びＶＤ２Ｂは、図１７に示した従来
例と異なり、その振幅はＧＮＤレベルからＶＣＣレベル
となる。このため、本実施例においては、最終段のＤｏ
ｕｔバッファ回路を駆動するために、図１８に示したＶ
ＩＮＴ−ＶＣＣ変換回路を介在させる必要はない。
ファの出力ＶＤ２及びＶＤ２Ｂは、図１７に示した従来
例と異なり、その振幅はＧＮＤレベルからＶＣＣレベル
となる。このため、本実施例においては、最終段のＤｏ
ｕｔバッファ回路を駆動するために、図１８に示したＶ
ＩＮＴ−ＶＣＣ変換回路を介在させる必要はない。
【００６５】図９は、本実施例に係る最終段のＤｏｕｔ
バッファ回路の回路図である。信号ＶＤ２は、Ｖｒｅｆ
ｇがＶＩＮＴの電位レベルより下回っているときには
“Ｈ”レベルとなり、逆に信号ＶＤ２Ｂは“Ｌ”レベル
となる。
バッファ回路の回路図である。信号ＶＤ２は、Ｖｒｅｆ
ｇがＶＩＮＴの電位レベルより下回っているときには
“Ｈ”レベルとなり、逆に信号ＶＤ２Ｂは“Ｌ”レベル
となる。
【００６６】信号ＶＤ２，ＶＤ２Ｂは、インバータＩＭ
７，ＩＭ８を介して出力最終段トランジスタＯＭ１をオ
フ、ＯＭ２をオンし、外部出力端子ＩＯには“Ｌ”レベ
ルのデータを出力する。
７，ＩＭ８を介して出力最終段トランジスタＯＭ１をオ
フ、ＯＭ２をオンし、外部出力端子ＩＯには“Ｌ”レベ
ルのデータを出力する。
【００６７】また、ＶｒｅｆｇがＶＩＮＴの電位レベル
を上回った場合は、信号ＶＤ２，ＶＤ２Ｂは、上記と逆
となり最終的に外部出力端子ＩＯには“Ｈ”レベルのデ
ータが出力される。
を上回った場合は、信号ＶＤ２，ＶＤ２Ｂは、上記と逆
となり最終的に外部出力端子ＩＯには“Ｈ”レベルのデ
ータが出力される。
【００６８】さらに、内部降圧電源モニター可能な状態
ではない通常動作状態時には、信号ＶＤ２，ＶＤ２Ｂは
ともにに“Ｈ”となり、ＮＭＯＳトランジスタＯＭ１，
ＯＭ２はともにオフとなり、外部出力端子ＩＯは高イン
ピーダンス状態となる。
ではない通常動作状態時には、信号ＶＤ２，ＶＤ２Ｂは
ともにに“Ｈ”となり、ＮＭＯＳトランジスタＯＭ１，
ＯＭ２はともにオフとなり、外部出力端子ＩＯは高イン
ピーダンス状態となる。
【００６９】図１２は、テスト回路バッファをＶＣＣ駆
動とした本実施例における外部入力信号ＶｒｅｆｇとＶ
ＩＮＴの動作マージンを測定したＳＨＭＯＯプロットを
示している。図１２において、斜線部（ＤＡＴＡ＝’Ｈ
ＩＧＨ’）は、ＶＩＮＴよりＶｒｅｆｇの電位レベルが
高い場合に外部出力端子ＩＯが“Ｈ”レベルである領域
に対応している。
動とした本実施例における外部入力信号ＶｒｅｆｇとＶ
ＩＮＴの動作マージンを測定したＳＨＭＯＯプロットを
示している。図１２において、斜線部（ＤＡＴＡ＝’Ｈ
ＩＧＨ’）は、ＶＩＮＴよりＶｒｅｆｇの電位レベルが
高い場合に外部出力端子ＩＯが“Ｈ”レベルである領域
に対応している。
【００７０】図１２に示すように、ＶＩＮＴが約１．２
Ｖ程度以下に降下すると、ＶＩＮＴの測定が行なえなく
なる。これはＶｒｅｆの測定回路を構成する差動増幅記
自体の動作マージンの下限が約１．２Ｖ前後であること
に対応している。
Ｖ程度以下に降下すると、ＶＩＮＴの測定が行なえなく
なる。これはＶｒｅｆの測定回路を構成する差動増幅記
自体の動作マージンの下限が約１．２Ｖ前後であること
に対応している。
【００７１】図１２と図１９のＳＨＭＯＯプロットの対
比からも判る通り、本実施例においては、ＶＩＮＴの測
定範囲を大幅に広げている。このため、ＶＩＮＴの電位
レベルがトリミングによるＶＩＮＴの電位レベルの調整
前に異常に低くなっても、正確な内部降圧電源電位のモ
ニターが行なえることになる。
比からも判る通り、本実施例においては、ＶＩＮＴの測
定範囲を大幅に広げている。このため、ＶＩＮＴの電位
レベルがトリミングによるＶＩＮＴの電位レベルの調整
前に異常に低くなっても、正確な内部降圧電源電位のモ
ニターが行なえることになる。
【００７２】
【実施例２】図１３は、本発明に係る内部降圧電源モニ
ター回路ブロックの別の実施例の構成を示すブロック図
である。ブロック構成は従来例と同じであるが、テスト
回路バッファの電源を第２内部降圧電源（「ＶＩＮＴ
２」という）を用いた点が異なる。
ター回路ブロックの別の実施例の構成を示すブロック図
である。ブロック構成は従来例と同じであるが、テスト
回路バッファの電源を第２内部降圧電源（「ＶＩＮＴ
２」という）を用いた点が異なる。
【００７３】ＶＩＮＴ２は、図１４に示す第３基準発生
回路より出力されるＶｒｅｆ２を基に生成される。この
回路の可変抵抗Ｒ３は前述の図２の抵抗Ｒ１より抵抗値
が大きく、このためＶｒｅｆ２の電位レベルはＶｒｅｆ
よりも高いものとなる。
回路より出力されるＶｒｅｆ２を基に生成される。この
回路の可変抵抗Ｒ３は前述の図２の抵抗Ｒ１より抵抗値
が大きく、このためＶｒｅｆ２の電位レベルはＶｒｅｆ
よりも高いものとなる。
【００７４】図１４において、Ｍ１６からＭ２０までの
トランジスタは、図３のＭ３からＭ７までのトランジス
タと同様に機能するが、差動対を構成するＭ１９とＭ２
０の共通接続されたソースと接地との間にトランスファ
ーゲートを挿入し、テストモード活性化信号Φにより、
内部降圧電源のモニターが行われるテストモード時のみ
カレントミラー型差動増幅回路を動作させるようにして
ある。
トランジスタは、図３のＭ３からＭ７までのトランジス
タと同様に機能するが、差動対を構成するＭ１９とＭ２
０の共通接続されたソースと接地との間にトランスファ
ーゲートを挿入し、テストモード活性化信号Φにより、
内部降圧電源のモニターが行われるテストモード時のみ
カレントミラー型差動増幅回路を動作させるようにして
ある。
【００７５】基準電源電位Ｖｒｅｆ２は、図１５の内部
降圧電源発生回路に入力され、ＶＩＮＴより高めの電位
のＶＩＮＴ２を出力する。図１５において、トランジス
タＭ２１からＭ２５は図４のトランジスタＭ８からＭ１
２と同様に機能するが、図１４と同様にテストモード活
性化信号Φによってカレントミラー型差動増幅回路の動
作が制御されている。
降圧電源発生回路に入力され、ＶＩＮＴより高めの電位
のＶＩＮＴ２を出力する。図１５において、トランジス
タＭ２１からＭ２５は図４のトランジスタＭ８からＭ１
２と同様に機能するが、図１４と同様にテストモード活
性化信号Φによってカレントミラー型差動増幅回路の動
作が制御されている。
【００７６】本発明の第２の実施例においては、基準電
源電位Ｖｒｅｆ２を前記第１の実施例よりも大とするこ
とによって、内部降圧電源電位ＶＩＮＴ２を第１の実施
例よりも大きくし、テスト回路バッファをＶＩＮＴ２で
駆動するように構成し、更に、基準電源電圧Ｖｒｅｆ２
の発生回路及び内部降圧電源電位発生回路を構成する差
動増幅器をテストモード時にのみ作動させ、通常動作状
態時には作動しないように制御可能な構成とすることに
よって、内部降圧電源モニター回路の低消費電力化を実
現している。なお、テストモード時にのみ上記差動増幅
器を作動させるようにスイッチ手段を設ける構成は、前
記第１の実施例にも同様に適用できることは勿論であ
る。
源電位Ｖｒｅｆ２を前記第１の実施例よりも大とするこ
とによって、内部降圧電源電位ＶＩＮＴ２を第１の実施
例よりも大きくし、テスト回路バッファをＶＩＮＴ２で
駆動するように構成し、更に、基準電源電圧Ｖｒｅｆ２
の発生回路及び内部降圧電源電位発生回路を構成する差
動増幅器をテストモード時にのみ作動させ、通常動作状
態時には作動しないように制御可能な構成とすることに
よって、内部降圧電源モニター回路の低消費電力化を実
現している。なお、テストモード時にのみ上記差動増幅
器を作動させるようにスイッチ手段を設ける構成は、前
記第１の実施例にも同様に適用できることは勿論であ
る。
【００７７】以上、本発明を第１、第２の実施例につい
て説明したが、本発明はこれらの実施例の構成のみに限
定されるものでなく、本発明の原理に準ずる各種実施態
様を含む。
て説明したが、本発明はこれらの実施例の構成のみに限
定されるものでなく、本発明の原理に準ずる各種実施態
様を含む。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
内部降圧電源モニター回路からその結果を出力するＤｏ
ｕｔバッファまで内部降圧電源モニターに関連する全て
の回路をＶＣＣ駆動とすることにより、トランジスタの
しきい値電圧Ｖｔがプロセスパラメータのばらつきによ
り変動し、内部降圧電源電位ＶＩＮＴの電位レベルがト
リミングによるＶＩＮＴレベルの調整前に異常に低くな
っても、上記のテストモード回路の動作保証を確実なも
のとし正確な内部降圧電源モニターが行なえることを可
能にした。
内部降圧電源モニター回路からその結果を出力するＤｏ
ｕｔバッファまで内部降圧電源モニターに関連する全て
の回路をＶＣＣ駆動とすることにより、トランジスタの
しきい値電圧Ｖｔがプロセスパラメータのばらつきによ
り変動し、内部降圧電源電位ＶＩＮＴの電位レベルがト
リミングによるＶＩＮＴレベルの調整前に異常に低くな
っても、上記のテストモード回路の動作保証を確実なも
のとし正確な内部降圧電源モニターが行なえることを可
能にした。
【００７９】また、本発明によれば、出力バッファ回路
（Ｄｏｕｔバッファ）においてＶＩＮＴ−ＶＣＣ変換回
路を設けなくてもよく、出力回路の占有面積の増大を抑
止している。
（Ｄｏｕｔバッファ）においてＶＩＮＴ−ＶＣＣ変換回
路を設けなくてもよく、出力回路の占有面積の増大を抑
止している。
【００８０】そして、本発明によれば、テスト回路バッ
ファを電位レベルが大な第２の内部降圧電源で駆動する
ようにして電源配線のレイアウトを容易化するととも
に、基準電圧発生回路、及び内部降圧電位発生回路の各
差動増幅回路をテストモード時にのみ作動させる構成と
することによって、内部降圧電源モニター回路を備える
半導体集積回路の低消費電力化を達成している。
ファを電位レベルが大な第２の内部降圧電源で駆動する
ようにして電源配線のレイアウトを容易化するととも
に、基準電圧発生回路、及び内部降圧電位発生回路の各
差動増幅回路をテストモード時にのみ作動させる構成と
することによって、内部降圧電源モニター回路を備える
半導体集積回路の低消費電力化を達成している。
【図１】本発明の一実施例の内部降圧電源モニター回路
を示すブロック図である。
を示すブロック図である。
【図２】第１基準電圧発生回路を示す図である。
【図３】第２基準電圧発生回路を示す図である。
【図４】内部降圧電源発生回路を示す図である。
【図５】内部降圧電源回路を示すブロック図である。
【図６】テストモード信号発生回路を示す図である。
【図７】内部降圧電源モニター回路を示す図である。
【図８】本発明の一実施例に係るテスト回路バッファを
示す図である。
示す図である。
【図９】本発明の一本実施例に係るＤＯＵＴバッファを
示す図である。
示す図である。
【図１０】Ｖｒｅｆｇ＜ＶＩＮＴにおける内部降圧電源
モニター回路ブロックの各信号のタイミング図である。
モニター回路ブロックの各信号のタイミング図である。
【図１１】Ｖｒｅｆｇ＞ＶＩＮＴにおける内部降圧電源
モニター回路ブロックの各信号のタイミング図である。
モニター回路ブロックの各信号のタイミング図である。
【図１２】本発明の実施例におけるＶｒｅｆｇ−ＶＩＮ
Ｔ測定ＳＨＭＯＯプロットである。
Ｔ測定ＳＨＭＯＯプロットである。
【図１３】本発明の第２の実施例に係る内部降圧電源モ
ニター回路を示すブロック図である。
ニター回路を示すブロック図である。
【図１４】本発明の第２の実施例に係る第３基準電圧発
生回路を示す図である。
生回路を示す図である。
【図１５】本発明の第２の実施例に係る内部降圧電源発
生回路を示す図である。
生回路を示す図である。
【図１６】従来の内部降圧電源モニター回路を示すブロ
ック図である。
ック図である。
【図１７】従来のテスト回路バッファを示す図である。
【図１８】従来のＤＯＵＴバッファを示す図である。
【図１９】従来のＶｒｅｆｇ−ＶＩＮＴ測定ＳＨＭＯＯ
プロットである。
プロットである。
Ｍ１〜Ｍ５，Ｍ８〜Ｍ１０，Ｍ１３，Ｍ１４，Ｍ１７，
Ｍ１８，Ｍ２１〜Ｍ２３ Ｐ−チャネルＭＯＳトランジ
スタ Ｍ６，Ｍ７，Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１９，Ｍ２
０，Ｍ２４，Ｍ２５ Ｎ−チャネルＭＯＳトランジスタ ＯＭ１，ＯＭ２ Ｎ−チャネルＭＯＳトランジスタ ＶＣＣ 外部電源 ＶＩＮＴ，ＶＩＮＴ２ 内部降圧電源電位 Ｖｍ 出力電圧 Ｖｒｅｆ，Ｖｒｅｆ２ 基準電源電位 Ｑ，Ｃ１ 内部節点 Ｒ１，Ｒ２，Ｒ３ 可変抵抗 Φ 内部降圧電源モニター回路活性化信号 ＲＡＳ，ＣＡＳ，ＷＥ 外部制御信号 ＩＯ 出力端子 Ｖｒｅｆｇ 外部入力電圧 ＶＤ１，ＶＤ２，ＶＤ２Ｂ 信号
Ｍ１８，Ｍ２１〜Ｍ２３ Ｐ−チャネルＭＯＳトランジ
スタ Ｍ６，Ｍ７，Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１９，Ｍ２
０，Ｍ２４，Ｍ２５ Ｎ−チャネルＭＯＳトランジスタ ＯＭ１，ＯＭ２ Ｎ−チャネルＭＯＳトランジスタ ＶＣＣ 外部電源 ＶＩＮＴ，ＶＩＮＴ２ 内部降圧電源電位 Ｖｍ 出力電圧 Ｖｒｅｆ，Ｖｒｅｆ２ 基準電源電位 Ｑ，Ｃ１ 内部節点 Ｒ１，Ｒ２，Ｒ３ 可変抵抗 Φ 内部降圧電源モニター回路活性化信号 ＲＡＳ，ＣＡＳ，ＷＥ 外部制御信号 ＩＯ 出力端子 Ｖｒｅｆｇ 外部入力電圧 ＶＤ１，ＶＤ２，ＶＤ２Ｂ 信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 6866−5Ｌ Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ
Claims (8)
- 【請求項１】内部降圧電源回路と内部降圧電源電位を外
部からモニターするためのテストモード回路を有した半
導体集積回路において、前記テストモード回路全体を外
部電源により駆動することを特徴とした半導体集積回
路。 - 【請求項２】内部降圧電源回路と内部降圧電源電位を外
部からモニターするためのテストモード回路を有した半
導体集積回路において、前記内部降圧電源電位と所定の
外部参照電位を比較する比較回路と、該比較回路の出力
を出力回路に伝搬するテスト回路バッファと、前記比較
回路の出力を外部端子に出力する出力回路と、から成る
内部降圧電源モニター回路ブロックを備え、テストモー
ド時において、前記内部降圧電源電位と所定の外部参照
電位の大小に応じて前記外部端子に相異なる論理値を出
力するように構成され、前記テスト回路バッファを内部
降圧電源に代わって外部電源により駆動するように構成
したことを特徴とする半導体集積回路。 - 【請求項３】内部降圧電源電位を決定する第１の基準電
圧発生回路と、前記第１の基準電圧発生回路の出力を入
力としトリミング調整可能な基準電圧を発生する第２の
基準電圧発生回路と、該基準電圧を入力し内部降圧電位
を発生する内部降圧電位発生回路とを備え、該内部降圧
電位発生回路の出力電圧を内部降圧電源電位として前記
比較回路に入力することを特徴とする請求項２記載の半
導体集積回路。 - 【請求項４】前記比較回路に入力される外部参照電圧と
して、半導体集積回路に具備された書き込み許可信号又
はアドレス信号のいずれかの入力端子からの信号を用い
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項５】前記比較回路に入力される内部降圧電圧と
して、前記第２の基準電圧発生回路の出力を用いること
を特徴とする請求項２記載の半導体集積回路。 - 【請求項６】前記テスト回路バッファが、前記比較回路
の出力と、テストモード活性化信号とを入力とし、該入
力した比較回路の出力信号は第１，第２インバータを介
しテストモード活性化信号とともに第１のＮＡＮＤ回路
に入力され、該第１のインバータの出力信号はテストモ
ード活性化信号とともに第２のＮＡＮＤ回路に入力さ
れ、前記第１、第２のＮＡＮＤ回路から前記出力回路に
出力データ及び高インピーダンス状態を制御するための
信号を送出するように構成された請求項２記載の半導体
集積回路。 - 【請求項７】前記テスト回路バッファの駆動電源とし
て、電位レベルが前記内部降圧電源電位よりも大な第２
の内部降圧電源を用いたことを特徴とする請求項２記載
の半導体集積回路。 - 【請求項８】前記第２の基準電圧発生回路及び内部降圧
電位発生回路の差動増幅回路の作動状態がテストモード
活性化信号によって制御されることを特徴とする請求項
３又は７記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30966993A JP2792416B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体集積回路 |
| US08/906,824 US5841271A (en) | 1993-11-17 | 1997-08-06 | Test mode power circuit for integrated-circuit chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30966993A JP2792416B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07140208A true JPH07140208A (ja) | 1995-06-02 |
| JP2792416B2 JP2792416B2 (ja) | 1998-09-03 |
Family
ID=17995849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30966993A Expired - Lifetime JP2792416B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841271A (ja) |
| JP (1) | JP2792416B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928010B2 (en) | 2001-09-03 | 2005-08-09 | Renesas Technology Corp. | Semiconductor integrated circuit device capable of tuning of internal power supply voltages generated by a plurality of internal power generating circuits |
| KR100609994B1 (ko) * | 1999-07-08 | 2006-08-09 | 삼성전자주식회사 | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 |
| CN103344817A (zh) * | 2013-06-26 | 2013-10-09 | 中国科学院计算技术研究所 | 芯片内部压降测量装置及测量方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137048B2 (en) | 2001-02-02 | 2006-11-14 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| JP2851767B2 (ja) * | 1992-10-15 | 1999-01-27 | 三菱電機株式会社 | 電圧供給回路および内部降圧回路 |
| US5877930A (en) * | 1997-03-27 | 1999-03-02 | Digital Equipment Corporation | Input and output noise reduction circuit |
| US6418387B1 (en) * | 1999-06-28 | 2002-07-09 | Ltx Corporation | Method of and system for generating a binary shmoo plot in N-dimensional space |
| DE10063102A1 (de) * | 1999-12-17 | 2001-08-23 | Infineon Technologies Ag | Anordnung und Messung interner Spannungen in einer integrierten Halbleitervorrichtung |
| US7490275B2 (en) * | 2001-02-02 | 2009-02-10 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
| US7076377B2 (en) * | 2003-02-11 | 2006-07-11 | Rambus Inc. | Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit |
| US6909642B2 (en) * | 2003-03-14 | 2005-06-21 | Infineon Technologies North American Corp. | Self trimming voltage generator |
| US6859092B2 (en) * | 2003-04-17 | 2005-02-22 | International Business Machines Corporation | Method and low voltage CMOS circuit for generating voltage and current references |
| KR100549945B1 (ko) * | 2003-07-22 | 2006-02-07 | 삼성전자주식회사 | 내부전원 전압발생회로 |
| KR20100123458A (ko) * | 2009-05-15 | 2010-11-24 | 삼성전자주식회사 | 전원 테스터를 포함하는 전자 장치 |
| JP2015045559A (ja) * | 2013-08-28 | 2015-03-12 | マイクロン テクノロジー， インク． | 半導体装置 |
| US10191105B2 (en) * | 2016-08-17 | 2019-01-29 | Atomera Incorporated | Method for making a semiconductor device including threshold voltage measurement circuitry |
| US10429878B2 (en) * | 2018-01-10 | 2019-10-01 | Ememory Technology Inc. | Test device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177240U (ja) * | 1983-05-12 | 1984-11-27 | 日本電気株式会社 | 出力回路 |
| JPH02145012A (ja) * | 1988-11-26 | 1990-06-04 | Nec Corp | 基準電圧トリミング回路 |
| JPH02146761A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体集積回路装置 |
| JPH0519025A (ja) * | 1991-06-25 | 1993-01-26 | Nec Corp | 半導体集積回路 |
| JPH05143181A (ja) * | 1991-11-15 | 1993-06-11 | Nec Corp | 定電圧回路 |
-
1993
- 1993-11-17 JP JP30966993A patent/JP2792416B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-06 US US08/906,824 patent/US5841271A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177240U (ja) * | 1983-05-12 | 1984-11-27 | 日本電気株式会社 | 出力回路 |
| JPH02145012A (ja) * | 1988-11-26 | 1990-06-04 | Nec Corp | 基準電圧トリミング回路 |
| JPH02146761A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体集積回路装置 |
| JPH0519025A (ja) * | 1991-06-25 | 1993-01-26 | Nec Corp | 半導体集積回路 |
| JPH05143181A (ja) * | 1991-11-15 | 1993-06-11 | Nec Corp | 定電圧回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609994B1 (ko) * | 1999-07-08 | 2006-08-09 | 삼성전자주식회사 | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 |
| US6928010B2 (en) | 2001-09-03 | 2005-08-09 | Renesas Technology Corp. | Semiconductor integrated circuit device capable of tuning of internal power supply voltages generated by a plurality of internal power generating circuits |
| CN103344817A (zh) * | 2013-06-26 | 2013-10-09 | 中国科学院计算技术研究所 | 芯片内部压降测量装置及测量方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792416B2 (ja) | 1998-09-03 |
| US5841271A (en) | 1998-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2792416B2 (ja) | 半導体集積回路 | |
| JP2851767B2 (ja) | 電圧供給回路および内部降圧回路 | |
| JP3238526B2 (ja) | 基準電位発生回路とそれを用いた半導体集積回路 | |
| JP4287678B2 (ja) | 内部電源回路 | |
| JP2607309B2 (ja) | 半導体メモリーのセンスアンプ駆動回路 | |
| JP2870277B2 (ja) | ダイナミック型ランダムアクセスメモリ装置 | |
| JP2849356B2 (ja) | 半導体チップのバーンイン電圧感知回路 | |
| KR100761369B1 (ko) | 온도변화 적응형 내부 전원 발생 장치 | |
| US6239652B1 (en) | Internal voltage fall-down circuit | |
| JPH10106299A (ja) | 半導体メモリ装置のメモリセルテスト用の高電圧感知回路 | |
| JPH08272467A (ja) | 基板電位発生回路 | |
| US20040263142A1 (en) | Internal voltage generator for semiconductor device | |
| US5786719A (en) | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function | |
| US6628162B2 (en) | Semiconductor integrated circuit | |
| JP2894068B2 (ja) | 半導体集積回路 | |
| US5815450A (en) | Semiconductor memory device | |
| JPH09139085A (ja) | 半導体電位供給装置およびこれを用いた半導体記憶装置 | |
| GB2296612A (en) | Low power ring oscillator for bias generator | |
| US5907283A (en) | Power supply voltage detecting circuit for use in semiconductor memory device | |
| US6404221B1 (en) | Threshold invariant voltage detecting device | |
| JPH0778471A (ja) | 半導体集積回路 | |
| US6870783B2 (en) | Mode entrance control circuit and mode entering method in semiconductor memory device | |
| US6586986B2 (en) | Circuit for generating internal power voltage in a semiconductor device | |
| JPH06187780A (ja) | 半導体メモリー装置の内部電源電圧供給装置 | |
| JP2000039925A (ja) | バンドギャップ基準電圧発生器を利用した内部電圧発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970121 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080619 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100619 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100619 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110619 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |