JPH0519025A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0519025A JPH0519025A JP3152684A JP15268491A JPH0519025A JP H0519025 A JPH0519025 A JP H0519025A JP 3152684 A JP3152684 A JP 3152684A JP 15268491 A JP15268491 A JP 15268491A JP H0519025 A JPH0519025 A JP H0519025A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】
【目的】半導体チップ内の内部降圧された電圧を、半導
体チップをパッケージ内に封入した後でも測定できるよ
うにする。 【構成】所定のタイミングで活性化し、外部からの比較
基準信号ＣＶＲの電圧と内部降圧された内部基準信号Ｖ
ｒｅｆの電圧とを比較し比較結果信号ＣＲを出力する比
較回路１を設ける。比較結果信号ＣＲを所定のタイミン
グでラッチするデータラッチ回路２を設ける。データラ
ッチ回路２の出力データを所定のタイミングで外部へ出
力するように既存の回路を変更したデータ出力回路３を
設ける。比較基準信号ＣＶＲの電圧を順次変えて比較結
果信号ＣＲのレベルの変化する点を出力データＤＴで検
知し、このときの比較基準信号ＣＶＲの電圧から内部基
準信号Ｖｒｅｆの電圧を求める。
体チップをパッケージ内に封入した後でも測定できるよ
うにする。 【構成】所定のタイミングで活性化し、外部からの比較
基準信号ＣＶＲの電圧と内部降圧された内部基準信号Ｖ
ｒｅｆの電圧とを比較し比較結果信号ＣＲを出力する比
較回路１を設ける。比較結果信号ＣＲを所定のタイミン
グでラッチするデータラッチ回路２を設ける。データラ
ッチ回路２の出力データを所定のタイミングで外部へ出
力するように既存の回路を変更したデータ出力回路３を
設ける。比較基準信号ＣＶＲの電圧を順次変えて比較結
果信号ＣＲのレベルの変化する点を出力データＤＴで検
知し、このときの比較基準信号ＣＶＲの電圧から内部基
準信号Ｖｒｅｆの電圧を求める。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部からの電源電圧を内部降圧して使用する半導体
メモリ等の半導体集積回路に関する。
特に外部からの電源電圧を内部降圧して使用する半導体
メモリ等の半導体集積回路に関する。
【０００２】
【従来の技術】半導体メモリ等の半導体集積回路におい
ては、消費電力の低減や高密度集積化のために、外部か
ら供給された電源電圧を降圧して使用する場合が多い。
ては、消費電力の低減や高密度集積化のために、外部か
ら供給された電源電圧を降圧して使用する場合が多い。
【０００３】従来のこの種の半導体集積回路は、一例と
して図５に示すように、外部から供給される電源電圧Ｖ
ｃｃの電源から、この電源電圧Ｖｃｃを降圧して内部基
準信号Ｖｒｅｆを発生する内部基準信号発生回路１０
と、内部基準信号Ｖｒｅｆの電圧を基準として外部から
供給される電源から、電源電圧Ｖｃｃを降圧して内部電
源電圧Ｖｐｉを発生し、所定の内部回路へ供給する構成
となっている。
して図５に示すように、外部から供給される電源電圧Ｖ
ｃｃの電源から、この電源電圧Ｖｃｃを降圧して内部基
準信号Ｖｒｅｆを発生する内部基準信号発生回路１０
と、内部基準信号Ｖｒｅｆの電圧を基準として外部から
供給される電源から、電源電圧Ｖｃｃを降圧して内部電
源電圧Ｖｐｉを発生し、所定の内部回路へ供給する構成
となっている。
【０００４】内部基準信号発生回路１０の出力端には、
内部基準信号Ｖｒｅｆの電圧を測定するために半導体チ
ップ上にパッドＴＰが設けられており、プローブテスト
等において、このパッドＴＰに探針を当て内部基準信号
Ｖｒｅｆの電圧を測定していた。そしてこの測定結果が
目標値とずれている場合には、内部基準信号発生回路１
０内に予め用意されている内部基準信号電圧微調整用の
ヒューズをレーザ等により切断し、内部基準信号Ｖｒｅ
ｆの電圧を目標値に調整していた。
内部基準信号Ｖｒｅｆの電圧を測定するために半導体チ
ップ上にパッドＴＰが設けられており、プローブテスト
等において、このパッドＴＰに探針を当て内部基準信号
Ｖｒｅｆの電圧を測定していた。そしてこの測定結果が
目標値とずれている場合には、内部基準信号発生回路１
０内に予め用意されている内部基準信号電圧微調整用の
ヒューズをレーザ等により切断し、内部基準信号Ｖｒｅ
ｆの電圧を目標値に調整していた。
【０００５】内部基準信号Ｖｒｅｆの電圧調整後、半導
体チップはパッケージ内に封入される。
体チップはパッケージ内に封入される。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路は、内部基準信号Ｖｒｅｆの電圧を半導体チップ上
のパッドＴＰで測定してこの電圧を調整した後、この半
導体チップをパッケージ内に封入する構成となっている
ので、パッケージ内に封入後、内部基準信号Ｖｒｅｆの
電圧を測定する必要が生じた場合、この電圧が測定でき
ないという問題点があった。
回路は、内部基準信号Ｖｒｅｆの電圧を半導体チップ上
のパッドＴＰで測定してこの電圧を調整した後、この半
導体チップをパッケージ内に封入する構成となっている
ので、パッケージ内に封入後、内部基準信号Ｖｒｅｆの
電圧を測定する必要が生じた場合、この電圧が測定でき
ないという問題点があった。
【０００７】本発明の目的は、半導体チップをパッケー
ジ内に封入した後でも内部基準電圧等の電圧を測定する
ことができる半導体集積回路を提供することにある。
ジ内に封入した後でも内部基準電圧等の電圧を測定する
ことができる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、内部制御信号に従って活性化し内部で発生した電圧
が外部からの比較基準信号の電圧より低いか高いかで第
１のレベル，第２のレベルとなる比較結果信号を出力す
る比較回路と、前記比較結果信号を前記内部制御信号に
従って所定のタイミングでラッチし出力するデータラッ
チ回路と、このデータラッチ回路の出力データを前記内
部制御信号に従って所定のタイミングで外部へ出力する
データ出力回路と、外部からの複数の制御信号を基にし
て前記内部制御信号を発生する制御回路とを有してい
る。
は、内部制御信号に従って活性化し内部で発生した電圧
が外部からの比較基準信号の電圧より低いか高いかで第
１のレベル，第２のレベルとなる比較結果信号を出力す
る比較回路と、前記比較結果信号を前記内部制御信号に
従って所定のタイミングでラッチし出力するデータラッ
チ回路と、このデータラッチ回路の出力データを前記内
部制御信号に従って所定のタイミングで外部へ出力する
データ出力回路と、外部からの複数の制御信号を基にし
て前記内部制御信号を発生する制御回路とを有してい
る。
【０００９】また、制御回路を、外部からの複数の制御
信号が通常動作時とは異なるレベル関係にあり、かつこ
れら複数の制御信号のレベル関係を変えることにより、
テストモードエントリサイクル，比較測定サイクル，及
びデータラッチ・読出しサイクルとなるレベル関係をも
つ内部制御信号を発生する回路として構成される。
信号が通常動作時とは異なるレベル関係にあり、かつこ
れら複数の制御信号のレベル関係を変えることにより、
テストモードエントリサイクル，比較測定サイクル，及
びデータラッチ・読出しサイクルとなるレベル関係をも
つ内部制御信号を発生する回路として構成される。
【００１０】また、データ出力回路が、既存の通常の回
路からのデータ及び既存のテスト回路からのデータを切
換えて出力する既存のデータ出力回路に、データラッチ
回路の出力データを出力する機能を付加した回路で構成
される。
路からのデータ及び既存のテスト回路からのデータを切
換えて出力する既存のデータ出力回路に、データラッチ
回路の出力データを出力する機能を付加した回路で構成
される。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１３】この実施例は、外部から供給される電源電
圧Ｖｃｃの電源から、この電源電圧Ｖｃｃを降圧して内
部基準信号Ｖｒｅｆを発生する内部基準信号発生回路１
０と、ゲートに内部基準信号Ｖｒｅｆを入力する駆動用
のトランジスタＱ１、ゲートに外部からの比較基準信号
ＣＶＲを入力する駆動用のトランジスタＱ２、ゲートに
内部制御信号ＡＣＴ３を入力する電流源回路のトランジ
スタＱ３、及びカレントミラー型の負荷回路を形成する
トランジスタＱ４，Ｑ５を備え内部制御信号ＡＣＴ３に
従って活性化し、内部基準信号Ｖｒｅｆの電圧が比較基
準信号ＣＶＲの電圧より低いか高いかにより低レベル，
高レベルとなる比較結果信号ＣＲを出力する比較回路１
と、ゲートに内部制御信号ＡＣＴ３を入力する入力プル
アップ用のトランジスタＱ６、比較結果信号ＣＲを入力
し増幅，波形整形を行うインバータＩＶ２，ＩＶ３、内
部制御信号ＡＣＴ１，ＡＣＴ３及びインバータＩＶ３の
出力信号を入力するＲＳフリップフロップを形成するＮ
ＡＮＤゲートＧ２，Ｇ３、及びこのＲＳ−フリップフロ
ップの出力データのレベルを反転し出力データＯＵＴを
出力するインバータＩＶ４を備え、比較結果信号ＣＲを
内部制御信号ＡＣＴ１，ＡＣＴ３に従って所定のタイミ
ングでラッチし出力するデータラッチ回路２と、このデ
ータラッチ回路２の出力データＯＵＴを内部制御信号Ａ
ＣＴ１，ＡＣＴ３に従って所定のタイミングで外部へ出
力するデータ出力回路３と、外部からの制御信号ＲＡ
Ｓ，ＣＡＳ及びアドレス信号Ａ６〜Ａ８を入力し内部制
御信号ＡＣＴ１，ＡＣＴ２を発生する内部制御信号発生
回路４１、及び内部制御信号ＡＣＴ１，ＡＣＴ２から内
部制御信号ＡＣＴ３を発生するＮＡＮＤゲートＧ１，イ
ンバータＩＶ１を備え、これら制御信号ＲＡＳ，ＣＡＳ
及びアドレス信号Ａ６〜Ａ８が通常動作時とは異なるレ
ベル関係にあり、かつこれら信号のレベル関係を変える
ことにより、内部制御信号ＡＣＴ１〜ＡＣＴ３を、テス
トモードエントリサイクル，比較測定サイクル，及びデ
ータラッチ・読出しサイクルとなるレベル関係にして出
力する制御回路４とを有する構成となっている。
圧Ｖｃｃの電源から、この電源電圧Ｖｃｃを降圧して内
部基準信号Ｖｒｅｆを発生する内部基準信号発生回路１
０と、ゲートに内部基準信号Ｖｒｅｆを入力する駆動用
のトランジスタＱ１、ゲートに外部からの比較基準信号
ＣＶＲを入力する駆動用のトランジスタＱ２、ゲートに
内部制御信号ＡＣＴ３を入力する電流源回路のトランジ
スタＱ３、及びカレントミラー型の負荷回路を形成する
トランジスタＱ４，Ｑ５を備え内部制御信号ＡＣＴ３に
従って活性化し、内部基準信号Ｖｒｅｆの電圧が比較基
準信号ＣＶＲの電圧より低いか高いかにより低レベル，
高レベルとなる比較結果信号ＣＲを出力する比較回路１
と、ゲートに内部制御信号ＡＣＴ３を入力する入力プル
アップ用のトランジスタＱ６、比較結果信号ＣＲを入力
し増幅，波形整形を行うインバータＩＶ２，ＩＶ３、内
部制御信号ＡＣＴ１，ＡＣＴ３及びインバータＩＶ３の
出力信号を入力するＲＳフリップフロップを形成するＮ
ＡＮＤゲートＧ２，Ｇ３、及びこのＲＳ−フリップフロ
ップの出力データのレベルを反転し出力データＯＵＴを
出力するインバータＩＶ４を備え、比較結果信号ＣＲを
内部制御信号ＡＣＴ１，ＡＣＴ３に従って所定のタイミ
ングでラッチし出力するデータラッチ回路２と、このデ
ータラッチ回路２の出力データＯＵＴを内部制御信号Ａ
ＣＴ１，ＡＣＴ３に従って所定のタイミングで外部へ出
力するデータ出力回路３と、外部からの制御信号ＲＡ
Ｓ，ＣＡＳ及びアドレス信号Ａ６〜Ａ８を入力し内部制
御信号ＡＣＴ１，ＡＣＴ２を発生する内部制御信号発生
回路４１、及び内部制御信号ＡＣＴ１，ＡＣＴ２から内
部制御信号ＡＣＴ３を発生するＮＡＮＤゲートＧ１，イ
ンバータＩＶ１を備え、これら制御信号ＲＡＳ，ＣＡＳ
及びアドレス信号Ａ６〜Ａ８が通常動作時とは異なるレ
ベル関係にあり、かつこれら信号のレベル関係を変える
ことにより、内部制御信号ＡＣＴ１〜ＡＣＴ３を、テス
トモードエントリサイクル，比較測定サイクル，及びデ
ータラッチ・読出しサイクルとなるレベル関係にして出
力する制御回路４とを有する構成となっている。
【００１４】次にこの実施例の動作について説明する。
図２及び図３はこの実施例の動作を説明するための各部
信号のタイミング波形図である。
図２及び図３はこの実施例の動作を説明するための各部
信号のタイミング波形図である。
【００１５】内部制御信号ＡＣＴ１〜ＡＣＴ３は内部基
準信号Ｖｒｅｆの電圧を測定するテスト回路を活性化，
制御する信号である。
準信号Ｖｒｅｆの電圧を測定するテスト回路を活性化，
制御する信号である。
【００１６】低レベルがアクティブの外部からの制御信
号ＲＡＳが高レベルから低レベルへと変化した時、低レ
ベルがアクティブの外部からの制御信号ＣＡＳと外部か
らの比較基準信号ＣＶＲがともに低レベルであったら、
これは「ＷＣＢＲサイクル」と呼ばれるテストモードエ
ントリサイクルであり、このＷＣＢＲサイクルと、特定
のアドレス信号Ａ６〜Ａ８のレベルを設定することによ
り、内部制御信号ＡＣＴ１は高レベルとなる。内部制御
信号ＡＣＴ２は制御信号ＲＡＳと同期する信号で、制御
信号ＲＡＳが高レベルの時は、内部制御信号ＡＣＴ２も
高レベル、低レベルの時は低レベルとなる。
号ＲＡＳが高レベルから低レベルへと変化した時、低レ
ベルがアクティブの外部からの制御信号ＣＡＳと外部か
らの比較基準信号ＣＶＲがともに低レベルであったら、
これは「ＷＣＢＲサイクル」と呼ばれるテストモードエ
ントリサイクルであり、このＷＣＢＲサイクルと、特定
のアドレス信号Ａ６〜Ａ８のレベルを設定することによ
り、内部制御信号ＡＣＴ１は高レベルとなる。内部制御
信号ＡＣＴ２は制御信号ＲＡＳと同期する信号で、制御
信号ＲＡＳが高レベルの時は、内部制御信号ＡＣＴ２も
高レベル、低レベルの時は低レベルとなる。
【００１７】図２に示すＴ１の期間がテストモードエン
トリの為の第１サイクルで、ＷＣＢＲサイクルと、アド
レス信号Ａ６が高レベル、アドレス信号Ａ７が低レベ
ル、アドレス信号Ａ８が低レベル等の特定のアドレス条
件を満たす必要がある。この第１サイクルにより内部基
準信号Ｖｒｅｆ測定のテストモードにエントリし、ＡＣ
Ｔ１が高レベルとなる。
トリの為の第１サイクルで、ＷＣＢＲサイクルと、アド
レス信号Ａ６が高レベル、アドレス信号Ａ７が低レベ
ル、アドレス信号Ａ８が低レベル等の特定のアドレス条
件を満たす必要がある。この第１サイクルにより内部基
準信号Ｖｒｅｆ測定のテストモードにエントリし、ＡＣ
Ｔ１が高レベルとなる。
【００１８】Ｔ２の期間の第２サイクルが、内部基準信
号Ｖｒｅｆの電圧の測定サイクルで、制御信号ＲＡＳを
高レベルに固定する。制御信号ＲＡＳが高レベルである
ので内部制御信号ＡＣＴ２も高レベルであり、比較回路
１が活性化し、内部基準信号発生回路１０により発生し
た内部基準信号Ｖｒｅｆと、外部から入力された比較基
準信号ＣＶＲの電圧を比較する。内部制御信号ＡＣＴ
１，ＡＣＴ２がともに高レベルとなる以前では、比較結
果信号ＣＲ，出力データＯＵＴはトランジスタＱ６によ
り高レベルとなっている。
号Ｖｒｅｆの電圧の測定サイクルで、制御信号ＲＡＳを
高レベルに固定する。制御信号ＲＡＳが高レベルである
ので内部制御信号ＡＣＴ２も高レベルであり、比較回路
１が活性化し、内部基準信号発生回路１０により発生し
た内部基準信号Ｖｒｅｆと、外部から入力された比較基
準信号ＣＶＲの電圧を比較する。内部制御信号ＡＣＴ
１，ＡＣＴ２がともに高レベルとなる以前では、比較結
果信号ＣＲ，出力データＯＵＴはトランジスタＱ６によ
り高レベルとなっている。
【００１９】比較の結果、内部基準信号Ｖｒｅｆの電圧
が比較基準信号ＣＶＲの電圧より低ければ比較結果信号
ＣＲは高レベルのままであり、高ければ低レベルに変化
する。
が比較基準信号ＣＶＲの電圧より低ければ比較結果信号
ＣＲは高レベルのままであり、高ければ低レベルに変化
する。
【００２０】Ｔ３の期間の第３サイクルはデータラッチ
及び読出しの為のサイクルである。まず制御信号ＲＡＳ
が低レベルとなり内部制御信号ＡＣＴ２が低レベルにな
ると、比較結果信号ＣＲがＲＳフリップフロップにラッ
チされ、出力データＯＵＴとして出力される。
及び読出しの為のサイクルである。まず制御信号ＲＡＳ
が低レベルとなり内部制御信号ＡＣＴ２が低レベルにな
ると、比較結果信号ＣＲがＲＳフリップフロップにラッ
チされ、出力データＯＵＴとして出力される。
【００２１】図３に示すように、第２サイクル（Ｔ２）
と第３サイクル（Ｔ３）とを交互に繰り返して行い、か
つ第２サイクルで比較基準信号ＣＶＲの電圧を順次高く
して行き、第３サイクルで出力データＯＵＴが低レベル
に変化するときの比較基準信号ＣＶＲの電圧を求めるこ
とにより内部基準信号Ｖｒｅｆの電圧を測定することが
できる。
と第３サイクル（Ｔ３）とを交互に繰り返して行い、か
つ第２サイクルで比較基準信号ＣＶＲの電圧を順次高く
して行き、第３サイクルで出力データＯＵＴが低レベル
に変化するときの比較基準信号ＣＶＲの電圧を求めるこ
とにより内部基準信号Ｖｒｅｆの電圧を測定することが
できる。
【００２２】この実施例では、制御信号ＲＡＳが高レベ
ルの期間中に比較を行い、制御信号ＲＡＳが低レベルに
なる時にこれをラッチし読出すという方式をとった。一
般に、制御信号ＲＡＳが高レベルの期間中のほうが、低
レベルの期間中よりノイズが少なく、ノイズによる誤ま
った測定を防ぐ為に大きな効果がある。制御信号ＲＡＳ
が高レベルの期間中は読出しが不可能な為、低レベルに
なってから読出すが、制御信号ＲＡＳが低レベルになる
と内部制御信号ＡＣＴ２も低レベルになって比較回路４
が非活性化するため、比較結果信号ＣＲをラッチする回
路が不可欠となる。
ルの期間中に比較を行い、制御信号ＲＡＳが低レベルに
なる時にこれをラッチし読出すという方式をとった。一
般に、制御信号ＲＡＳが高レベルの期間中のほうが、低
レベルの期間中よりノイズが少なく、ノイズによる誤ま
った測定を防ぐ為に大きな効果がある。制御信号ＲＡＳ
が高レベルの期間中は読出しが不可能な為、低レベルに
なってから読出すが、制御信号ＲＡＳが低レベルになる
と内部制御信号ＡＣＴ２も低レベルになって比較回路４
が非活性化するため、比較結果信号ＣＲをラッチする回
路が不可欠となる。
【００２３】次に出力データＯＵＴをデータ出力端子ま
で伝達するデータ出力回路３に関して、図４を参照して
説明する。
で伝達するデータ出力回路３に関して、図４を参照して
説明する。
【００２４】既存の１６ビットパラレルテスト回路ブロ
ック２０では、１６ビットのデータを並列に測定し、１
６ビットともにデータが高レベルまたは低レベルで一致
していれば、出力データＰ１６を高レベルに、一致して
いなければ出力データＰ１６を低レベルにするテスト回
路ブロックである。一般に、ベーシックテストモードと
も呼ばれるテストである。
ック２０では、１６ビットのデータを並列に測定し、１
６ビットともにデータが高レベルまたは低レベルで一致
していれば、出力データＰ１６を高レベルに、一致して
いなければ出力データＰ１６を低レベルにするテスト回
路ブロックである。一般に、ベーシックテストモードと
も呼ばれるテストである。
【００２５】既存のロールコールテスト回路ブロック３
０は、冗長用メモリセルを使用しているか、いないかの
判定をするテスト回路ブロックで、冗長用メモリセルを
使用していれば、出力データＲＯＬＬを高レベル、使用
していなければ低レベルとする。尚、これらの１６ビッ
トパラレルテスト回路ブロック２０とロールコールテス
ト回路ブロック３０とは、ＷＣＢＲサイクルをともなう
特定のテストモードエントリサイクルを実行することに
より活性化され、内部基準信号Ｖｒｅｆを測定するテス
ト回路を含めたこれら３つのテスト回路は同時に活性化
されることはない。そして、活性化されていなければ、
これらの出力データＰ１６，ＲＯＬＬ，ＯＵＴは高レベ
ルを保つようになっている。
０は、冗長用メモリセルを使用しているか、いないかの
判定をするテスト回路ブロックで、冗長用メモリセルを
使用していれば、出力データＲＯＬＬを高レベル、使用
していなければ低レベルとする。尚、これらの１６ビッ
トパラレルテスト回路ブロック２０とロールコールテス
ト回路ブロック３０とは、ＷＣＢＲサイクルをともなう
特定のテストモードエントリサイクルを実行することに
より活性化され、内部基準信号Ｖｒｅｆを測定するテス
ト回路を含めたこれら３つのテスト回路は同時に活性化
されることはない。そして、活性化されていなければ、
これらの出力データＰ１６，ＲＯＬＬ，ＯＵＴは高レベ
ルを保つようになっている。
【００２６】データ出力回路３は既存のデータ出力回路
のＮＡＮＤゲートを３入力のＮＡＮＤゲートＧ４とし、
スイッチ回路ＳＷの制御を内部制御信号ＡＣＴ１，ＡＣ
Ｔ２により行うようにしたものである。
のＮＡＮＤゲートを３入力のＮＡＮＤゲートＧ４とし、
スイッチ回路ＳＷの制御を内部制御信号ＡＣＴ１，ＡＣ
Ｔ２により行うようにしたものである。
【００２７】今、内部基準信号Ｖｒｅｆを測定するテス
ト回路が活性化したとすると、出力データＰ１６，ＲＯ
ＬＬは高レベルであり、ＮＡＮＤＧ４の出力データＴＥ
ＳＴは、出力データＯＵＴのレベルによってのみ決ま
る。出力データＴＥＳＴは、スイッチ回路へと伝達さ
れ、内部制御信号ＡＣＴ１，ＡＣＴ２によりテストモー
ドであれば出力データＴＥＳＴが、そうでなければ通常
の回路からのデータＮＤＴがデータ出力端子から外部へ
出力される。通常の回路からのデータＮＤＴは、通常の
読出しサイクルによって読出されたメモリセル等の情報
である。
ト回路が活性化したとすると、出力データＰ１６，ＲＯ
ＬＬは高レベルであり、ＮＡＮＤＧ４の出力データＴＥ
ＳＴは、出力データＯＵＴのレベルによってのみ決ま
る。出力データＴＥＳＴは、スイッチ回路へと伝達さ
れ、内部制御信号ＡＣＴ１，ＡＣＴ２によりテストモー
ドであれば出力データＴＥＳＴが、そうでなければ通常
の回路からのデータＮＤＴがデータ出力端子から外部へ
出力される。通常の回路からのデータＮＤＴは、通常の
読出しサイクルによって読出されたメモリセル等の情報
である。
【００２８】以上説明したように、出力データＯＵＴの
出力は、１６ビットパラレルテスト回路ブロック２０及
びロールコールテスト回路ブロック３０等の出力データ
を外部へ出力する既存のデータ出力回路を利用している
ので、面積の増加を最小限におさえることができる。
出力は、１６ビットパラレルテスト回路ブロック２０及
びロールコールテスト回路ブロック３０等の出力データ
を外部へ出力する既存のデータ出力回路を利用している
ので、面積の増加を最小限におさえることができる。
【００２９】この実施例においては、内部基準信号発生
回路１０で発生した内部基準信号Ｖｒｅｆの電圧を測定
する場合について述べたが、電圧を測定する対象となる
信号等は、内部基準信号Ｖｒｅｆに限らず、例えばこの
内部基準信号Ｖｒｅｆを基にして内部電源回路で作られ
た降圧された電源電圧や、その他の内部降圧された信
号，電圧等であってもよい。
回路１０で発生した内部基準信号Ｖｒｅｆの電圧を測定
する場合について述べたが、電圧を測定する対象となる
信号等は、内部基準信号Ｖｒｅｆに限らず、例えばこの
内部基準信号Ｖｒｅｆを基にして内部電源回路で作られ
た降圧された電源電圧や、その他の内部降圧された信
号，電圧等であってもよい。
【００３０】また、内部基準信号Ｖｒｅｆとこれを基に
して作られた電源電圧とを、例えばアドレス信号Ａ６〜
Ａ８の内容により切替えて測定することも可能であり、
これら２つの電圧を測定することにより、これらの誤差
や内部電源回路の特性等を知ることができる。
して作られた電源電圧とを、例えばアドレス信号Ａ６〜
Ａ８の内容により切替えて測定することも可能であり、
これら２つの電圧を測定することにより、これらの誤差
や内部電源回路の特性等を知ることができる。
【００３１】
【発明の効果】以上説明したように本発明は、外部から
の比較基準信号の電圧を内部降圧された信号の電圧と比
較し、この比較結果を外部へ出力する構成とすることに
より、比較結果の内容が変化したときの比較基準信号の
電圧から内部降圧された信号の電圧を知ることができる
ので、半導体チップをパッケージ内に封入した後でも内
部降圧された信号の電圧を測定することができる効果が
ある。
の比較基準信号の電圧を内部降圧された信号の電圧と比
較し、この比較結果を外部へ出力する構成とすることに
より、比較結果の内容が変化したときの比較基準信号の
電圧から内部降圧された信号の電圧を知ることができる
ので、半導体チップをパッケージ内に封入した後でも内
部降圧された信号の電圧を測定することができる効果が
ある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
各部信号のタイミング波形図である。
【図４】図１に示された実施例のデータ出力回路部分の
具体例を示す回路図である。
具体例を示す回路図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
１ 比較回路
２ データラッチ回路
３ データ出力回路
４ 制御回路
１０ 内部基準信号発生回路
２０ １６ビットパラレルテスト回路ブロック
３０ ロールコールテスト回路ブロック
４０ 内部電源回路
４１ 内部制御信号発生回路
Ｇ１〜Ｇ４ ＮＡＮＤゲート
ＩＶ１〜ＩＶ４ インバータ
Ｑ１〜Ｑ６ トランジスタ
ＳＷ スイッチ回路
ＴＰ パッド
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ１１Ｃ 11/419
29/00 ３０３ Ａ 9288−5Ｌ
Claims (3)
- 【請求項１】 内部制御信号に従って活性化し内部で発
生した電圧が外部からの比較基準信号の電圧より低いか
高いかで第１のレベル，第２のレベルとなる比較結果信
号を出力する比較回路と、前記比較結果信号を前記内部
制御信号に従って所定のタイミングでラッチし出力する
データラッチ回路と、このデータラッチ回路の出力デー
タを前記内部制御信号に従って所定のタイミングで外部
へ出力するデータ出力回路と、外部からの複数の制御信
号を基にして前記内部制御信号を発生する制御回路とを
有することを特徴とする半導体集積回路。 - 【請求項２】 制御回路を、外部からの複数の制御信号
が通常動作時とは異なるレベル関係にあり、かつこれら
複数の制御信号のレベル関係を変えることにより、テス
トモードエントリサイクル，比較測定サイクル，及びデ
ータラッチ・読出しサイクルとなるレベル関係をもつ内
部制御信号を発生する回路とした請求項１記載の半導体
集積回路。 - 【請求項３】 データ出力回路が、既存の通常の回路か
らのデータ及び既存のテスト回路からのデータを切換え
て出力する既存のデータ出力回路に、データラッチ回路
の出力データを出力する機能を付加した回路である請求
項１記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152684A JP2946838B2 (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路 |
| DE69217733T DE69217733T2 (de) | 1991-06-25 | 1992-06-22 | Integrierte Halbleiterschaltung mit einer Diagnoseschaltung |
| EP92110514A EP0520356B1 (en) | 1991-06-25 | 1992-06-22 | Semiconductor integrated circuit equipped with diagnostic circuit |
| US07/901,689 US5287012A (en) | 1991-06-25 | 1992-06-22 | Semiconductor integrated circuit equipped with diagnostic circuit for checking reference voltage signal supplied to internal step-down circuit |
| KR1019920010878A KR950008438B1 (ko) | 1991-06-25 | 1992-06-23 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152684A JP2946838B2 (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519025A true JPH0519025A (ja) | 1993-01-26 |
| JP2946838B2 JP2946838B2 (ja) | 1999-09-06 |
Family
ID=15545863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152684A Expired - Lifetime JP2946838B2 (ja) | 1991-06-25 | 1991-06-25 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287012A (ja) |
| EP (1) | EP0520356B1 (ja) |
| JP (1) | JP2946838B2 (ja) |
| KR (1) | KR950008438B1 (ja) |
| DE (1) | DE69217733T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140208A (ja) * | 1993-11-17 | 1995-06-02 | Nec Corp | 半導体集積回路 |
| JP2003217282A (ja) * | 2001-11-02 | 2003-07-31 | Hynix Semiconductor Inc | モニターリング回路を有する半導体メモリ装置 |
| US10759384B2 (en) | 2017-11-10 | 2020-09-01 | Nxp B.V. | Pattern detection for automotive access |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| KR20090036395A (ko) | 2007-10-09 | 2009-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 기준 전압 인식회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144667A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | 電圧低下検出回路 |
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|---|---|---|---|---|
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| JPH0359899A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | 半導体メモリ |
| US5184031A (en) * | 1990-02-08 | 1993-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2888898B2 (ja) * | 1990-02-23 | 1999-05-10 | 株式会社日立製作所 | 半導体集積回路 |
-
1991
- 1991-06-25 JP JP3152684A patent/JP2946838B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-22 EP EP92110514A patent/EP0520356B1/en not_active Expired - Lifetime
- 1992-06-22 US US07/901,689 patent/US5287012A/en not_active Expired - Lifetime
- 1992-06-22 DE DE69217733T patent/DE69217733T2/de not_active Expired - Fee Related
- 1992-06-23 KR KR1019920010878A patent/KR950008438B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003217282A (ja) * | 2001-11-02 | 2003-07-31 | Hynix Semiconductor Inc | モニターリング回路を有する半導体メモリ装置 |
| JP4486777B2 (ja) * | 2001-11-02 | 2010-06-23 | 株式会社ハイニックスセミコンダクター | モニターリング回路を有する半導体メモリ装置 |
| US10759384B2 (en) | 2017-11-10 | 2020-09-01 | Nxp B.V. | Pattern detection for automotive access |
Also Published As
| Publication number | Publication date |
|---|---|
| US5287012A (en) | 1994-02-15 |
| DE69217733T2 (de) | 1997-07-17 |
| KR950008438B1 (ko) | 1995-07-31 |
| EP0520356A1 (en) | 1992-12-30 |
| EP0520356B1 (en) | 1997-03-05 |
| DE69217733D1 (de) | 1997-04-10 |
| JP2946838B2 (ja) | 1999-09-06 |
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