JP2838344B2 - 半導体装置 - Google Patents

半導体装置

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JP2838344B2
JP2838344B2 JP4289969A JP28996992A JP2838344B2 JP 2838344 B2 JP2838344 B2 JP 2838344B2 JP 4289969 A JP4289969 A JP 4289969A JP 28996992 A JP28996992 A JP 28996992A JP 2838344 B2 JP2838344 B2 JP 2838344B2
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
にワード線などの昇圧線の昇圧レベルの上限を制限する
クランプ回路を備える半導体装置に関する。
【０００２】
【従来の技術】図１２は従来のクランプ回路を含む半導
体装置を示している。図１２において１０は電源電圧Ｖ
CCが印加される電源電圧ノード、２０は電位が接地電位
で電圧の基準点である接地電位ノード、３０は電源電圧
ノード１０から電源電圧ＶCCを受けて駆動し、内部回路
４０におけるｎチャネルＭＯＳトランジスタ４１のゲー
ト電極に昇圧線５０を介して電源電圧ＶCC とｎチャネル
ＭＯＳトランジスタ４１の閾値電圧Ｖthとの和よりも高
い電圧を与える昇圧回路である。
【０００３】この昇圧回路３０において、３１は電源電
圧ノード１０からの電源電圧ＶCCを受けて駆動し、昇圧
回路活性化信号φ0 を受け、第１のブースト制御信号φ
1 、第２のブースト制御信号φ2 および第３のブースト
制御信号φ3 を出力するブースト制御回路、３２はこの
ブースト制御回路３１からの第１のブースト制御信号φ
1 、第２のブースト制御信号φ2 および第３のブースト
制御信号φ3 を受け、昇圧線５０の電圧を昇圧するブー
スト回路で、このブースト回路３２において３２ａは電
源電圧ノード１０と昇圧線５０との間に接続され、ゲー
ト電極に第１のブースト制御信号φ1 を受けるｎチャネ
ルＭＯＳトランジスタ、３２ｂは一方の電極に第２のブ
ースト制御信号φ2 を受け、他方の電極が昇圧線５０に
接続されたキャパシタ、３２ｃは昇圧線５０と接地電位
ノード２０との間に接続され、ゲート電極に第３のブー
スト制御信号φ3 を受けるｎチャネルＭＯＳトランジス
タである。
【０００４】６０は電源電圧ノード１０と昇圧線５０と
の間に接続されたクランプ回路で、昇圧線５０側のソー
ス／ドレイン電極にゲート電極が接続されたｎチャネル
ＭＯＳトランジスタ６１および６２より構成され、この
２つのトランジスタ６１および６２が電源電圧ノード１
０と昇圧線５０との間に直列に接続されている。次に上
記のように構成された従来のクランプ回路を含む半導体
装置の動作について図１３に基づき説明する。まず、昇
圧回路３０に入力される昇圧回路活性化信号φ0 が図１
３の（ａ）に示すように時刻ｔ1 でＨレベルに活性化す
るまでは、ブースト制御回路３１から出力される第１の
ブースト制御信号φ1 は図１３の（ｂ）に示すようにＬ
レベル、第２のブースト制御信号φ2 も図１３の（ｃ）
に示すようにＬレベル、第３のブースト制御信号φ3 は
図１３の（ｄ）に示すようにＨレベル、昇圧線５０の電
圧φout は第３のブースト制御信号φ3 をゲート電極に
受けるブースト回路３２におけるｎチャネルＭＯＳトラ
ンジスタ３２ｃが導通状態で、昇圧線５０と接地電位ノ
ード２０とが導通しているので図１３の（ｅ）に示すよ
うにＬレベルである。
【０００５】そして、昇圧回路活性化信号φ0 が図１３
の（ａ）に示すように時刻ｔ1 でＨレベルに活性化する
と、この昇圧回路活性化信号φ0 を受けるブースト制御
回路３１により第１のブースト制御信号φ1 が図１３の
（ｂ）に示すようにＨレベルとなり、第３のブースト制
御信号φ3 が図１３の（ｄ）に示すようにＬレベルとな
る。すると第１のブースト制御信号φ1 をゲート電極に
受けるブースト回路３２のｎチャネルＭＯＳトランジス
タ３２ａは導通状態となり電源電圧ノード１０と昇圧線
５０とが導通し、第３のブースト制御信号φ3 をゲート
電極に受けるブースト回路３２のｎチャネルＭＯＳトラ
ンジスタ３２ｃは非導通状態となるので、昇圧線５０の
電圧φout は図１３の（ｅ）に示すように電源電圧ノー
ド１０に印加される電源電圧ＶCCよりｎチャネルＭＯＳ
トランジスタ３２ａの閾値電圧Ｖthだけ低い電圧（ＶCC
−Ｖth）となる。
【０００６】その後、昇圧回路３０におけるブースト制
御回路３１からの第１のブースト制御信号φ1 が図１３
の（ｂ）に示すように時刻ｔ2 でＬレベルとなり、この
第１のブースト制御信号φ1 をゲート電極に受けるブー
スト回路３２のｎチャネルＭＯＳトランジスタ３２ａは
非導通状態となるので、信号線５０は電圧が（ＶCC−Ｖ
th）のままフローティング状態となる。さらに図１３の
（ｃ）に示すように時刻ｔ2 で第２のブースト制御信号
φ2 がＨレベルになると、この第２のブースト制御信号
φ2 を一方の電極に受けるブースト回路３２のキャパシ
タ３２ｂの容量結合により、昇圧線５０の電圧φout が
上昇するが、この電圧φout が電源電圧ＶCCとクランプ
レベルであるクランプ回路６０におけるｎチャネルＭＯ
Ｓトランジスタ６１および６２の閾値電圧Ｖthの２倍と
の和のクランプ電圧（ＶCC＋２Ｖth）を越えるとｎチャ
ネルＭＯＳトランジスタ６１および６２が導通状態とな
り電源電圧ＶCCが印加されている電源電圧ノード１０と
昇圧線５０とが導通するので、昇圧線５０の電圧φout
は図１３の（ｅ）に示すようにクランプ電圧（ＶCC＋２
Ｖth）となる。
【０００７】そして昇圧回路３０に入力される昇圧回路
活性化信号φ0 が図１３の（ａ）に示すように時刻ｔ3
でＬレベルとなると、この昇圧回路活性化信号φ0 を受
けるブースト制御回路３１により第２のブースト制御信
号φ2 が図１３の（ｃ）に示すようにＬレベルとなり、
第３のブースト制御信号φ3 が図１２の（ｄ）に示すよ
うにＨレベルとなる。すると、第３のブースト制御信号
φ3 をゲート電極に受けるブースト回路３２におけるｎ
チャネルＭＯＳトランジスタ３２ｃが導通状態となり、
昇圧線５０と接地電位ノード２０が導通するのでこの昇
圧線５０の電圧φout はブースト回路３２のｎチャネル
ＭＯＳトランジスタ３２ｃの閾値電圧Ｖthとなる。
【０００８】
【発明が解決しようとする課題】ところで近年、半導体
集積回路に用いられているトランジスタの耐圧は微細化
にともない低下している。そのため電源電圧を下げなく
てはならないが、ＴＴＬ（Transistor Transistor Logi
c ）などのＩＣと同一電源を使うために外部から印加さ
れる電源電圧はそのままで、チップ内に設けられた電源
電圧降圧回路により電源電圧を降圧して内部回路を駆動
する方法がとられている。例えば、外部電源電圧extVcc
は５Ｖのままで、この外部電源電圧extVccを電源電圧降
圧回路により３．３Ｖの内部電源電圧intVccに降圧して
使用している。しかしながら、トランジスタの閾値電圧
Ｖthは微細化にともない電源電圧の様にスケールダウン
されず、バックゲート電圧もかかっていることからｎチ
ャネルＭＯＳトランジスタの閾値電圧Ｖthは０．５μｍ
トランジスタでは１．７Ｖである。
【０００９】図１２に示されるような従来のクランプ回
路６０を含む半導体装置を例えば０．５μｍトランジス
タを用いる１６ＭｂｉｔＤＲＡＭ(Dynamic Random Acce
ss Memory)のワード線を昇圧する回路として用いると、
電源電圧ＶCCとして内部電源電圧intVccをもちいるが、
このＤＲＡＭのバーンイン試験時にintVcc＝６Ｖが印加
されると昇圧時の昇圧線５０の電圧φout は ＶCC＋２・Ｖth＝６＋２・１．７＝９．４Ｖ となり、基板電圧ＶBBとして−３Ｖがかかっているの
で、例えばブースト回路３２のｎチャネルＭＯＳトラン
ジスタ３２ｃのｐ−ｎ接合間には９．４Ｖ−（−３Ｖ）
＝１２．４Ｖかかり、このトランジスタの接合耐圧１２
Ｖを越えてしまうという問題があった。そこでバーンイ
ン試験時の電源電圧ＶCCを下げる事も考えられるが、バ
ーンイン試験時の電源電圧ＶCCを下げるとバーンイン試
験に要する時間が長くなるという問題を生む。特に電源
電圧降圧回路をチップ内に設けた半導体集積回路におい
ては、この電源電圧降圧回路により外部電源電圧extVcc
よりも低い内部電源電圧intVccを電源電圧ＶCCとして用
いているうえに、さらにバーンイン試験時の電源電圧Ｖ
CCを下げるとバーンイン試験に要する時間が長くなって
しまう。
【００１０】この発明は上記した点に鑑みてなされたも
のであり、適切な昇圧電圧を得ることを目的とする。 ま
た、例えば通常動作時に２・Ｖthのクランプレベルをバ
ーンイン試験時はＶthにし、クランプ電圧を（ＶCC＋２
・Ｖth）から（ＶCC＋Ｖth）にするといったように、ク
ランプレベルを可変にし、電源電圧が高い時は通常動作
時よりも低くし、電源電圧が高い時における過電圧によ
るデバイスの劣化を防ぐことを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、電源電圧が印加される電源電圧ノードと、電源電
圧よりも高いレベルを有する昇圧電圧を昇圧線に出力す
る昇圧手段と、昇圧線の昇圧電圧の上限を、電源電圧と
複数のクランプレベルのうちの１つとの和に制限するク
ランプ手段と、クランプ手段におけるクランプレベルを
選択するクランプ制御手段を備えるものである。クラン
プ手段は、電源電圧ノードと昇圧線との間に互いに直列
に接続される複数のクランプ素子を含む。これら複数の
クランプ素子は、短絡素子として動作する第１の状態と
クランプ素子として動作する第２の状態とを有するレベ
ル調整素子を含む。クランプ制御手段は、電源電圧のレ
ベルに応じて、このレベル調整素子を第１および第２の
状態のいずれかに設定する。また、外部電源電圧を受け
る外部電源電圧ノードと、外部電源電圧ノードからの外
部電源電圧を降圧した内部電源電圧を内部電源電圧ノー
ドに出力する電源電圧降圧手段と、内部電源電圧ノード
からの内部電源電圧を受け、内部電源電圧よりも高い昇
圧電圧を昇圧線に出力する昇圧手段と、昇圧線の昇圧電
圧の上限を、内部電源電圧と複数のクランプレベルのう
ちの１つとの和に制限するクランプ手段を備える。クラ
ンプ手段は、内部電源電圧ノードと昇圧線との間に互い
直列に接続される複数のクランプ素子を含む。これら複
数のクランプ素子は、内部電源電圧のレベルに応じて、
短絡素子として動作する第１の状態とクランプ素子とし
て動作する第２の状態のいずれか一方に設定されるレベ
ル調整素子を含む。
【００１２】また、電源電圧が上昇するときは電源電圧
が第１の電圧以上になると活性化し、この電源電圧が下
降するときは電源電圧が前記第１の電圧以下になって所
定時間経過後に非活性化するクランプレベル制御信号を
出力するクランプ制御手段と、電源電圧より高い電圧に
昇圧される昇圧線に接続され、昇圧線の電圧の上限を電
源電圧と複数のクランプレベルのうちのクランプレベル
制御信号に応答して選択されたクランプレベルとの和に
制限するためのクランプ手段を備える。このクランプ手
段は、クランプレベル制御信号が活性化するとこのクラ
ンプレベル制御信号の非活性化時に選択されるクランプ
レベルよりも低いクランプレベルを選択されたクランプ
レベルとして選択する手段を備える。また、電源電圧が
上昇するときは、電源電圧が第１の電圧以上になると活
性化し、かつ電源電圧が下降するときは電源電圧が第１
の電圧より低い第２の電圧以下になると非活性化するク
ランプレベル制御信号を出力するクランプ制御手段と、
電源電圧より高い電圧に昇圧される昇圧線に接続され、
昇圧線の電圧の上限を、電源電圧と複数のクランプレベ
ルのうちのクランプレベル制御信号に応答して選択され
たクランプレベルとの和に制限するためのクランプ手段
を備える。このクランプ手段は、クランプレベル制御信
号が活性化すると、このクランプレベル制御信号の非活
性化時に選択されるクランプレベルよりも低いクランプ
レベルを選択されたクランプレベルとして選択する手段
を備える。
【００１３】また、通常動作時に第１のレベルとされ、
試験動作時に第１のレベルよりも高い第２のレベルとさ
れる電源電圧を受ける電源電圧ノードと、電源電圧のレ
ベルよりも高いレベルの昇圧電圧を昇圧線に供給する昇
圧手段と、昇圧線の昇圧電圧の上限を、電源電圧と複数
のクランプレベルのうちの１つとの和に制限するクラン
プ手段と、試験動作を指示する信号に応答してクランプ
手段におけるクランプレベルを選択するクランプ制御手
段を備える。このクランプ手段は、昇圧線と電源電圧ノ
ードとの間に互いに直列に接続される複数のクランプ素
子を備える。複数のクランプ素子は、短絡素子として動
作する第１の状態とクランプ素子として動作する第２の
状態とを有するレベル調整素子を含む。クランプ制御手
段は、クランプ手段のレベル調整素子を試験動作を指示
する信号に応答して第１および第２の状態の一方に設定
する手段を含む。
【００１４】また、電源電圧を受ける電源電圧ノード
と、電源電圧よりも高い昇圧電圧を受ける昇圧ノード
と、ともに昇圧ノードに接続される一方の導通電極およ
び制御ゲートと、他方の導通電極とを有するｎチャネル
絶縁ゲート型トランジスタと、ｎチャネル絶縁ゲート型
トランジスタの他方の導通電極に接続される一方の導通
電極と、電源電圧ノードに接続される他方の導通電極
と、電源電圧のＨレベルおよび接地電位のＬレベルを有
するクランプ制御信号を受ける制御ゲートとを有するｐ
チャネル絶縁ゲート型トランジスタを備える。クランプ
制御信号は、電源電圧のレベルに応じてＨレベルおよび
Ｌレベルのいずれか一方のレベルに設定される。
【００１５】
【作用】この発明においては、昇圧電圧の上限を電源電
圧と複数のクランプレベルのうちの１つの和に制限する
クランプ手段を備えるので、昇圧電圧の上限が、複数種
のうちから決定されるようになり、適切なレベルの昇圧
電圧を得ることができる。また、クランプ手段を複数の
互いに直列に接続されるクランプ素子で構成しかつこれ
らの複数のクランプ素子に、短絡素子として動作する第
１の状態とクランプ素子として動作する第２の状態とを
有するレベル調整素子を含めることにより、必要最小限
の構成要素数で、容易に昇圧電圧のクランプレベルを変
更することができる。また、電源電圧が上昇するときは
電源電圧は第１の電圧以上になると活性化し、下降する
ときは電源電圧が第１の電圧以下になって所定時間経過
後に非活性化するクランプレベル制御信号を出力するク
ランプ制御手段を設け、クランプ手段をクランプレベル
制御信号が活性化するとクランプレベルを低くするよう
に構成しているため、この所定時間内でクランプレベル
制御信号が何度も活性化したり非活性化したりせず、安
定したクランプレベルを実現することができる。また、
電源電圧が上昇するときは電源電圧が第１の電圧以上に
なると活性化し、下降するときは電源電圧が第１の電圧
よりも低い第２の電圧以下になって非活性化するクラン
プレベル制御信号を出力するクランプ制御手段を設け、
クランプ手段をクランプレベル制御信号が活性化すると
クランプレベルを低くするように構成しているため、電
源電圧が第１の電位と第２の電位との間で変動しても、
クランプ制御信号は活性および非活性の状態の間で変動
せず、安定したクランプレベルを実現することができ
る。
【００１６】また、通常動作時に電源電圧が第１のレベ
ルとなり試験動作時に第１のレベルよりも高い第２のレ
ベルとなる場合においても、昇圧電圧の上限を、電源電
圧と試験動作を指示する信号に従って選択される複数の
クランプレベルのうちの１つとの和に制限するクランプ
手段を設けているため、電源電圧が動作モードに応じて
変化しても適切なクランプレベルを選択することがで
き、応じて適切な昇圧電圧を得ることができる。また、
クランプ手段は、短絡素子およびクランプ素子のいずれ
かで動作するレベル調整素子を含む互いに直列に接続さ
れる複数のクランプ素子で構成しているため、必要最小
限の回路構成要素数で、クランプレベルの変更を容易に
実現することができる。また、一方の導通電極と制御ゲ
ートがともに昇圧ノードに接続されるｎチャネル絶縁ゲ
ート型トランジスタ、およびｎチャネル絶縁ゲート型ト
ランジスタの他方の導通電極と電源電圧ノードとの間に
接続され、制御ゲートにクランプ制御信号を受けるＰチ
ャネル絶縁ゲート型トランジスタを設けているため、電
源電圧のレベルに応じてクランプ制御信号の電圧レベル
が変化すると、ｐチャネル絶縁ゲート型トランジスタが
短絡素子またはクランプ素子として動作し、応じてクラ
ンプレベルが変化し、適切な昇圧電圧を得ることができ
る。
【００１７】
【実施例】実施例１． 以下にこの発明の実施例１であるクランプ回路を含む半
導体装置について、図１から図３に基づいて説明する。
図１において１１０は外部電源電圧extVccが印加される
外部電源電圧ノード、１２０は電位が接地電位で電圧の
基準点である接地電位ノード、１３０は外部電源電圧ノ
ード１１０からの外部電源電圧extVccを受け、この外部
電源電圧extVccを降圧した内部電源電圧intVccを内部電
源電圧ノード１４０に出力する電源電圧降圧回路（図
２）、１５０はこの内部電源電圧ノード１４０から内部
電源電圧intVccを受けて駆動し、例えばメモリセルなど
の内部回路１６０におけるｎチャネルＭＯＳトランジス
タ１６１のゲート電極に、例えばワード線などの昇圧線
１７０を介して内部電源電圧intVccとｎチャネルＭＯＳ
トランジスタ１６１の閾値電圧Ｖthとの和よりも高い電
圧を与える昇圧回路である。
【００１８】この昇圧回路１５０において、１５１は内
部電源電圧ノード１４０からの内部電源電圧intVccを受
け駆動し、昇圧回路活性化信号φ0 を受け、第１のブー
スト制御信号φ1 、第２のブースト制御信号φ2 および
第３のブースト制御信号φ3を出力するブースト制御回
路、１５２はこのブースト制御回路１５１からの第１の
ブースト制御信号φ1 、第２のブースト制御信号φ2 お
よび第３のブースト制御信号φ3 を受け、昇圧線１７０
の電圧を昇圧するブースト回路で、内部電源電圧ノード
１４０と昇圧線１７０との間に接続され、ゲート電極に
第１のブースト制御信号φ1 を受けるｎチャネルＭＯＳ
トランジスタ１５２ａと、一方の電極に第２のブースト
制御信号φ2 を受け、他方の電極が昇圧線１７０に接続
されたキャパシタ１５２ｂと、昇圧線１７０と接地電位
ノード１２０との間に接続され、ゲート電極に第３のブ
ースト制御信号φ3 を受けるｎチャネルＭＯＳトランジ
スタ１５２ｃによって構成されている。
【００１９】１８０は内部電源電圧ノード１４０と昇圧
線１７０との間に接続されたクランプ回路で、内部電源
電圧ノード１４０と第１のノード１８１との間に接続さ
れ、閾値電圧がＶthP のｐチャネルＭＯＳトランジスタ
１８２および第１のノード１８１と昇圧線１７０との間
に接続され、ゲート電極が昇圧線１７０に接続され、閾
値電圧がＶthN のｎチャネルＭＯＳトランジスタ１８３
により構成されている。１９０は内部電源電圧ノード１
４０からの内部電源電圧intVccを受けて駆動し、電源電
圧降圧回路１３０からのバーンイン設定信号／φ x を受
け、クランプ回路１８０におけるｐチャネルＭＯＳトラ
ンジスタ１８２のゲート電極にクランプレベル制御信号
／φclを出力するクランプ制御回路である。
【００２０】電源電圧降圧回路１３０は例えば図２に示
すような具体的回路よりなり、この図２において、１３
１は外部電源電圧ノード１１０から外部電源電圧extVcc
を受け、第１の基準電圧Ｖ ref1 を出力する第１の基準電
圧発生回路で、外部電源電圧ノード１１０と第２のノー
ド１３１ｂとの間に接続され、ゲート電極が第３のノー
ド１３１ｃに接続され、閾値電圧の絶対値がＶthである
ｐチャネルＭＯＳトランジスタ１３１ａと、第２のノー
ド１３１ｂと接地電位ノード１２０との間に接続され、
ゲート電極が第４のノード１３１ｅに接続されたｎチャ
ネルＭＯＳトランジスタ１３１ｄと、外部電源電圧ノー
ド１１０と第３のノード１３１ｃとの間に接続された抵
抗値Ｒ1 の第１の抵抗体１３１ｆと、第３のノード１３
１ｃと第４のノード１３１ｅとの間に接続され、ゲート
電極が第２のノード１３１ｂに接続されたｐチャネルＭ
ＯＳトランジスタ１３１ｇと、第４のノード１３１ｅと
接地電位ノード１２０との間に接続され、ゲート電極が
第４のノード１３１ｅに接続され、ｎチャネルＭＯＳト
ランジスタ１３１ｄとでカレントミラー回路を構成する
ｎチャネルＭＯＳトランジスタ１３１ｈと、外部電源電
圧ノード１１０と第１の基準電圧Ｖ ref1 が出力される第
１の基準電圧出力ノード１３１ｊとの間に接続され、ゲ
ート電極が第３のノード１３１ｃに接続されたｐチャネ
ルＭＯＳトランジスタ１３１ｉと、第１の基準電圧出力
ノード１３１ｊと接地電位ノード１２０との間に接続さ
れた抵抗値Ｒ2 の第２の抵抗体１３１ｋとによって構成
されている。
【００２１】１３２は外部電源電圧ノード１１０から外
部電源電圧extVccを受け、第２の基準電圧Ｖ ref2 を出力
する第２の基準電圧発生回路で、外部電源電圧ノード１
１０と第５のノード１３２ｂとの間に接続され、ゲート
電極が第６のノード１３２ｃに接続され、閾値電圧の絶
対値がＶthであるｐチャネルＭＯＳトランジスタ１３２
ａと、第５のノード１３２ｂと接地電位ノード１２０と
の間に接続され、ゲート電極が第７のノード１３２ｅに
接続されたｎチャネルＭＯＳトランジスタ１３２ｄと、
外部電源電圧ノード１１０と第６のノード１３２ｃとの
間に接続された抵抗値Ｒ3 の第３の抵抗体１３２ｆと、
第６のノード１３２ｃと第７のノード１３２ｅとの間に
接続され、ゲート電極が第５のノード１３２ｂに接続さ
れたｐチャネルＭＯＳトランジスタ１３２ｇと、第７の
ノード１３２ｅと接地電位ノード１２０との間に接続さ
れ、ゲート電極が第７のノード１３２ｅに接続され、ｎ
チャネルＭＯＳトランジスタ１３２ｄとカレントミラー
回路を構成するｎチャネルＭＯＳトランジスタ１３２ｈ
と、第２の基準電圧Ｖ ref2 が出力される第２の基準電圧
出力ノード１３２ｊと接地電位ノード１２０との間に接
続され、ゲート電極が第７のノード１３２ｅに接続され
たｎチャネルＭＯＳトランジスタ１３２ｉと、外部電源
電圧ノード１１０と第２の基準電圧出力ノード１３２ｊ
との間に接続された抵抗値Ｒ4 の第４の抵抗体１３２ｋ
とにより構成されている。
【００２２】また、１３３は第１の基準電圧発生回路１
３１からの第１の基準電圧Ｖ ref1 および第２の基準電圧
発生回路１３２からの第２の基準電圧Ｖ ref2 とを受け、
これら２つの基準電圧を合成した第３の基準電圧Ｖ ref3
を出力する基準電圧合成回路で、１３３ａは外部電源電
圧ノード１１０から外部電源電圧extVccを受けて駆動す
るカレントミラー型の第１の差動増幅回路であり、正相
入力側（＋）が第１の基準電圧発生回路１３１からの第
１の基準電圧Ｖ ref1 が入力される第１の基準電圧入力ノ
ード１３３ｂに接続され、逆相入力側（−）に第２の基
準電圧発生回路１３２からの第２の基準電圧Ｖ ref2 を受
け、正相入力側の電圧が逆相入力側の電圧よりも高いと
きはほぼ外部電源電圧extVccを出力し、そうでないとき
はほぼ接地電位となるバーンイン設定信号／φx を出力
する回路である。１３３ｃは第１の基準電圧入力ノード
１３３ｂに接続された第３の基準電圧出力ノード１３３
ｄと外部電源電圧ノード１１０との間に接続され、ゲー
ト電極が第１の差動増幅回路１３３ａからの出力信号／
φx を受けるｐチャネルＭＯＳトランジスタである。
【００２３】１３４は外部電源電圧ノード１１０から外
部電源電圧extVccを受けて駆動し、逆相入力側（−）に
基準電圧合成回路１３３からの第３の基準電圧Ｖ ref3 を
受ける第２の差動増幅回路、１３５は外部電源電圧ノー
ド１１０と内部電源電圧intVccが出力される内部電源電
圧出力ノード１３６との間に接続され、ゲート電極に第
２の差動増幅回路１３４の出力を受けるｐチャネルＭＯ
Ｓトランジスタ、１３７は内部電源電圧出力ノード１３
６と接地電位ノード１２０との間に接続されたレベルシ
フト回路で、内部電源電圧出力ノード１３６とレベルシ
フトノード１３７ｂとの間に接続された抵抗値Ｒ5 の第
５の抵抗体１３７ａと、レベルシフトノード１３７ｂと
接地電位ノード１２０との間に接続された抵抗値Ｒ6 の
第６の抵抗体１３７ｃとにより構成されており、これら
第５の抵抗体１３７ａおよび第６の抵抗体１３７ｃによ
り内部電源電圧intVccを抵抗分割したレベルシフト電圧
Ｖshをレベルシフトノード１３７ｂから第２の差動増幅
回路１３４の正相入力側に出力している。
【００２４】また、図１におけるクランプ制御回路１９
０は例えば図３に示すような具体的回路により構成さ
れ、この図３において、１９１は内部電源電圧ノード１
４０からの内部電源電圧intVccを受けて駆動し、外部電
源電圧extVccレベルのバーンイン設定信号／φx を内部
電源電圧intVccレベルにしたバッファ出力信号φbfを出
力する入力バッファ回路で、内部電源電圧ノード１４０
と第８のノード１９１ａとの間に接続され、ゲート電極
が電源電圧降圧回路１３０における基準電圧合成回路１
３３からのバーンイン設定信号／φx を受けるｐチャネ
ルＭＯＳトランジスタ１９１ｂ、第８のノード１９１ａ
と接地電位ノード１２０との間に接続された第７の抵抗
体１９１ｃおよび第８のノード１９１ａに入力側が接続
され、出力側からバッファ出力信号φbfを出力するイン
バータ１９１ｄからなる。
【００２５】１９２はクロック信号φcpおよび入力バッ
ファ回路１９１からのバッファ出力信号φbfを受け、バ
ッファ出力信号φbfがＬレベルのときはＬレベルで、バ
ッファ出力信号φbfがＬレベルからＨレベルに立ち上が
ったときは所定時間経過してＬレベルからＨレベルに立
ち上がるタイマ出力信号φtmを出力するタイマ回路であ
る。このタイマ回路１９２において、１９２ａはクロッ
ク信号φcpおよび入力バッファ回路１９１からのバッフ
ァ出力信号φbfを受け、信号φcpおよびφbfがともにＨ
レベルならばＬレベルの信号を出力し、そうでなければ
Ｈレベルの信号を出力するＮＡＮＤゲート、１９２ｂは
このＮＡＮＤゲート１９２ａからの信号を受け、この信
号の反転信号を出力するインバータ、１９２ｃはインバ
ータ１９２ｂからの信号を一方の電極に受け、他方の電
極が第９のノード１９２ｄに接続されたキャパシタ、１
９２ｅは第９のノード１９２ｄと接地電位ノード１２０
との間に接続され、ゲート電極が第９のノード１９２ｄ
に接続されたｎチャネルＭＯＳトランジスタである。
【００２６】１９２ｆは第９のノード１９２ｄと第１０
のノード１９２ｇとの間に接続され、ゲート電極が接地
電位ノード１２０に接続されたｎチャネルＭＯＳトラン
ジスタ、１９２ｈは内部電源電圧ノード１４０と第１０
のノード１９２ｇとの間に接続され、ゲート電極がバッ
ファ出力信号φbfを受けるｐチャネルＭＯＳトランジス
タ、１９２ｉは第１０のノード１９２ｇと接地電位ノー
ド１２０との間に接続され、ゲート電極がこのクランプ
制御回路１９０から出力されるクランプレベル制御信号
／φclを受けるｎチャネルＭＯＳトランジスタ、１９２
ｊは第１０のノード１９２ｇと接地電位ノード１２０と
の間に接続されたキャパシタである。１９２ｋは内部電
源電圧ノード１４０と第１１のノード１９２ｍとの間に
接続され、ゲート電極が第１０のノード１９２ｇに接続
されたｐチャネルＭＯＳトランジスタ、１９２ｎは第１
１のノード１９２ｍと第１２のノード１９２ｐとの間に
接続され、ゲート電極が第１０のノード１９２ｇに接続
されたｐチャネルＭＯＳトランジスタ、１９２ｑは第１
２のノード１９２ｐと第１３のノード１９２ｒとの間に
接続され、ゲート電極が第１０のノード１９２ｇに接続
されたｎチャネルＭＯＳトランジスタ、１９２ｓは第１
３のノード１９２ｒと接地電位ノード１２０との間に接
続され、ゲート電極が第１０のノード１９２ｇに接続さ
れたｎチャネルＭＯＳトランジスタである。
【００２７】１９２ｔは第１１のノード１９２ｍと第１
２のノード１９２ｐとの間に接続され、ゲート電極が第
１４のノード１９２ｕに接続されたｎチャネルＭＯＳト
ランジスタ、１９２ｘは第１２のノード１９２ｐと第１
３のノード１９２ｒとの間に接続され、ゲート電極が第
１４のノード１９２ｕに接続されたｎチャネルＭＯＳト
ランジスタ、１９２ｙは第１２のノード１９２ｐと第１
４のノード１９２ｕとの間に接続されたインバータ、１
９２ｚは入力側が第１４のノード１９２ｕに接続され、
タイマ出力信号φtmを出力するインバータである。１９
３は入力バッファ回路１９１からのバッファ出力信号φ
bfおよびタイマ回路１９２からのタイマ出力信号φtmと
を受け、クランプレベル制御信号／φclを出力する制御
信号出力回路で、バッファ出力信号φbfおよびタイマ出
力信号φtmとを受けるＮＡＮＤゲート１９３ａおよびこ
のＮＡＮＤゲート１９３ａからの出力を受け、クランプ
レベル制御信号／φclを出力するインバータ１９３ｃと
で構成されている。
【００２８】次に以上のように構成された図１に示され
る半導体装置の動作について説明する。まず、図２に具
体的に示されている電源電圧降圧回路１３０の動作につ
いて図４および図５に基づき説明する。図４は横軸に電
源電圧ノード１１０に印加される外部電源電圧extVcc、
縦軸に第１の基準電圧発生回路１３１から出力される第
１の基準電圧Ｖ ref1 および第２の基準電圧発生回路１３
２から出力される第２の基準電圧Ｖ ref2 をとったグラフ
で、図５は横軸に外部電源電圧extVcc、縦軸に内部電源
電圧intVccおよび基準電圧合成回路１３３から出力され
る第３の基準電圧Ｖ ref3 をとったグラフである。まず、
外部電源電圧ノード１１０に印加される外部電源電圧ex
tVccが接地電位からＶ 1 に上昇すると、図４の（ａ）に
示すように第１の基準電圧発生回路１３１により出力さ
れる第１の基準電圧Ｖ ref1 は接地電位から上昇し、extV
cc≧Ｖ1 となるとＶ ref1 ＝Ｖth・Ｒ2 ／Ｒ1 で一定とな
る。さらに外部電源電圧extVccが上昇し、extVcc＞Ｖth
・Ｒ4 ／Ｒ3 となると図４の（ｂ）に示すように第２の
基準電圧発生回路１３２により出力される第２の基準電
圧Ｖ ref2 は接地電位から外部電源電圧extVccに比例して
上昇し、extVcc＞Ｖ2 となると第１の基準電圧Ｖ ref1 を
越える。
【００２９】そして第１の基準電圧Ｖ ref1 を正相入力側
（＋）に受け、第２の基準電圧Ｖ ref2 を逆相入力側
（−）に受ける基準電圧合成回路１３３における第１の
差動増幅回路１３３ａは、extVcc＞Ｖ2 となり第２の基
準電圧Ｖ ref2 が第１の基準電圧Ｖ ref1 を越えるまでは電
圧がほぼ外部電源電圧extVccのバーンイン設定信号／φ
xをｐチャネルＭＯＳトランジスタ１３３ｃのゲート電
極に出力するので、このｐチャネルＭＯＳトランジスタ
１３３ｃは非導通状態となり、第１の基準電圧入力ノー
ド１３３ｂに入力される第１の基準電圧Ｖ ref1 がそのま
ま第３の基準電圧Ｖ ref3 として第３の基準電圧出力ノー
ド１３３ｄに図５の（ａ）に示すように出力される。
【００３０】また、extVcc＞Ｖ2 となり第２の基準電圧
Ｖ ref2 が第１の基準電圧Ｖ ref1 を越えると、第１の差動
増幅回路１３３ａはほぼ接地電位のバーンイン設定信号
／φx をｐチャネルＭＯＳトランジスタ１３３ｃのゲー
ト電極に出力するので、このｐチャネルＭＯＳトランジ
スタ１３３ｃは導通状態となり、外部電源電圧ノード１
１０と第３の基準電圧出力ノード１３３ｄとが導通し、
第３の基準電圧出力ノード１３３ｄの電圧Ｖ ref3 がＶ
ref3 ＝Ｖth・Ｒ2 ／Ｒ1 から外部電源電圧extVccに応じ
て上昇する。この第３の基準電圧Ｖ ref3 を正相入力側
（＋）に受ける第１の差動増幅回路５１０は、Ｖ ref3 ＞
Ｖ ref2 となると外部電源電圧extVccレベルの電位をｐチ
ャネルＭＯＳトランジスタ１３３ｃのゲート電極に出力
し、このｐチャネルＭＯＳトランジスタ１３３ｃは非導
通状態となるので、このextVcc＞Ｖ2の領域では結局Ｖ
ref3 ＝Ｖ ref2 となり、第２の基準電圧Ｖ ref2 が第３の基
準電圧Ｖ ref3 として出力され、図５の（ａ）に示すよう
になる。
【００３１】そして基準電圧合成回路１３３からの第３
の基準電圧Ｖ ref3 を逆相入力側（−）に受け、レベルシ
フト回路１３７からのレベルシフト電圧Ｖshを正相入力
側（＋）に受ける第２の差動増幅回路１３４は、外部電
源電圧extVccが上昇しレベルシフト電圧Ｖshが第３の基
準電圧Ｖ ref3 を越える点のextVcc＝Ｖ3 まではｐチャネ
ルＭＯＳトランジスタ１３５のゲート電極に接地電位レ
ベルの電圧を出力するので、このｐチャネルＭＯＳトラ
ンジスタ１３５は導通状態となり内部電源電圧出力ノー
ド１３６に出力される内部電源電圧intVccは図５の
（ｂ）に示すようにほぼ外部電源電圧extVccになる。外
部電源電圧extVccがextVcc＞Ｖ3 になり、レベルシフト
電圧Ｖshが第３の基準電圧Ｖ ref3 を越えると、第２の差
動増幅回路１３４はｐチャネルＭＯＳトランジスタ１３
５のゲート電極に外部電源電圧extVccレベルの電位を出
力するので、このｐチャネルＭＯＳトランジスタ１３５
は非導通状態となり、結局Ｖsh＝Ｖ ref3 となり、次式で
表される内部電源電圧intVccが図５の（ｂ）に示すよう
に出力される。
【００３２】intVcc＝（１＋Ｒ5 ／Ｒ6 ）Ｖ ref3 つまり、内部電源電圧intVccと第３の基準電圧Ｖ ref3 と
の電圧差と、第３の基準電圧Ｖ ref3 との比がレベルシフ
ト回路１３７における第５の抵抗体１３７ａおよび第６
の抵抗体１３７ｃの抵抗値Ｒ5 およびＲ6 の比、Ｒ5 ：
Ｒ6 となっている。そして、バーンイン試験で高電源電
圧を印加するために使用される電圧領域はextVcc＞Ｖ
2 、バーンイン設定信号／φx が接地電位の領域で、例
えば図５に示されたバーンインポイントはextVcc＝９
Ｖ、intVcc＝６Ｖである。
【００３３】次に図３に具体的に示されているクランプ
制御回路１９０の動作について図６に基づき説明する。
まず通常動作時およびバーンイン試験で高電源電圧が印
加される時刻ｔ1 までは内部電源電圧intVccは図５の
（ｂ）に示す外部電源電圧extVccがＶ3 ＜extVcc＜Ｖ2
の領域で、例えばextVcc＝５Ｖ、intVcc＝３．３Ｖで動
作しており、電源電圧降圧回路１３０における第１の基
準電圧発生回路１３１から出力される第１の基準電圧Ｖ
ref1 は第２の基準電圧発生回路１３２から出力される第
２の基準電圧Ｖ ref2 よりも高い。よって基準電圧合成回
路１３３の第１の差動増幅回路１３３ａから出力される
バーンイン設定信号／φx は図６の（ａ）に示されるよ
うに外部電源電圧extVccレベルのＨレベルで、このバー
ンイン設定信号／φx を受けるクランプ制御回路１９０
における入力バッファ回路１９１から出力されるバッフ
ァ出力信号φbfは図６の（ｂ）に示すようにＨレベルな
ので、このバッファ出力信号φbfをゲート電極に受ける
タイマ回路１９２におけるｐチャネルＭＯＳトランジス
タ１９２ｈは非導通状態、一方の入力側にバッファ出力
信号φbfを受けるＮＡＮＤゲート１９２ａは図６の
（ｃ）に示すようなクロック信号φcpの反転信号を出力
し、この反転信号を受けるインバータ１９２ｂはクロッ
ク信号φcpをキャパシタ１９２ｃに出力する。
【００３４】するとキャパシタ１９２ｃの容量結合によ
り、クロック信号φcpがＬレベルからＨレベルへ立ち上
がるときは第９のノード１９２ｄの電圧Ｎ9 は上昇する
が、この第９のノード１９２ｄの電圧Ｎ9 が上昇すると
ｎチャネルＭＯＳトランジスタ１９２ｅが導通状態とな
り、第９のノード１９２ｄの電圧Ｎ9 はこのｎチャネル
ＭＯＳトランジスタ１９２ｅの閾値電圧より上がらず、
第９のノード１９２ｄと第１０のノード１９２ｇとの間
に接続されたｎチャネルＭＯＳトランジスタ１９２ｆは
非導通状態となる。一方、クロック信号φcpがＨレベル
からＬレベルへ立ち下がるときは第９のノード１９２ｄ
の電圧Ｎ9 は下降し、ｎチャネルＭＯＳトランジスタ１
９２ｅは非導通状態で、第９のノード１９２ｄの電圧Ｎ
9 は負となり、第９のノード１９２ｄと第１０のノード
１９２ｇとの間に接続されたｎチャネルＭＯＳトランジ
スタ１９２ｆは導通状態となり、第１０のノード１９２
ｇの電圧Ｎ10が下がる。
【００３５】このようにして第１０のノード１９２ｇの
電圧Ｎ10はＬレベルとなっているので、この第１０のノ
ード１９２ｇの電圧Ｎ10をゲート電極に受けるｐチャネ
ルＭＯＳトランジスタ１９２ｋおよび１９２ｎは導通状
態、ｎチャネルＭＯＳトランジスタ１９２ｑおよび１９
２ｓは非導通状態であり、第１２のノード１９２ｐの電
圧はＨレベルとなる。この第１２のノード１９２ｐの電
圧を受けるインバータ１９２ｙはＬレベルの電圧を出力
し、この出力を受けるインバータ１９２ｚはＨレベルの
タイマ出力信号φtmを出力する。このタイマ出力信号φ
tmおよびＨレベルのバッファ出力信号φbfを受ける制御
信号出力回路１９３におけるＮＡＮＤゲート１９３ａは
Ｌレベルの電圧を出力し、この電圧を受けるインバータ
１９３ｂは図６の（ｇ）に示すようにＨレベルのクラン
プレベル制御信号／φctrlを出力する。また第１０のノ
ード１９２ｇと接地電位ノード１２０との間に接続され
たｎチャネルＭＯＳトランジスタ１９２ｉはゲート電極
にこのクランプレベル制御信号／φclを受けているの
で、このｎチャネルＭＯＳトランジスタ１９２ｉは導通
状態で接地電位ノード１２０と第１０のノード１９２ｇ
とが導通し、第１０のノード１９２ｇの電圧Ｎ10は図６
の（ｅ）に示すようにほぼ接地電位のＬレベルとなる。
【００３６】そしてバーンイン試験を行うために外部電
源電圧extVccを時刻ｔ1 で上昇させ、図５の（ｂ）に示
す外部電源電圧extVccがextVcc＞Ｖ2 の領域で、例えば
extVcc＝９Ｖ、intVcc＝６Ｖで動作させるときは、電源
電圧降圧回路１３０における第１の基準電圧発生回路１
３１から出力される第１の基準電圧Ｖ ref1 は第２の基準
電圧発生回路１３２から出力される第２の基準電圧Ｖ
ref2 よりも低い。よって基準電圧合成回路１３３におけ
る第１の差動増幅回路１３３ａから出力されるバーンイ
ン設定信号／φx は図６の（ａ）に示すようにＬレベル
で、このバーンイン設定信号／φx を受けるクランプ制
御回路１９０における入力バッファ回路１９１から出力
されるバッファ出力信号φbfは図６の（ｂ）に示すよう
にＬレベルなので、このバッファ出力信号φbfを一方の
入力側に受ける制御信号出力回路１９３におけるＮＡＮ
Ｄゲート１９３ａは、他方の入力であるタイマ回路１９
２からのタイマ出力信号φtmによらずＨレベルの電圧を
出力し、この電圧を受けるインバータ１９３ｂは図６の
（ｇ）に示すようにＬレベルのクランプレベル制御信号
／φclを出力する。
【００３７】またＬレベルのバッファ出力信号φbfを一
方の入力とするタイマ回路１９２におけるＮＡＮＤゲー
ト１９２ａは、他方の入力であるクロック信号φcpによ
らずＨレベルの信号を出力し、この信号を受けるインバ
ータ１９２ｂはＬレベルの信号をキャパシタ１９２ｃの
一方の電極に出力する。このようにバーンイン試験で高
電源電圧が印加されるときは、このキャパシタ１９２ｃ
の一方の電極に出力される信号はＬレベルのままである
ので、第９のノード１９２ｄの電圧Ｎ9 は図６の（ｄ）
に示すようにほぼ接地電位のＬレベルで、ｎチャネルＭ
ＯＳトランジスタ１９２ｆは非導通状態、バッファ出力
信号φbfをゲート電極に受けるｐチャネルＭＯＳトラン
ジスタ１９２ｈは導通状態で内部電源電圧ノード１４０
と第１０のノード１９２ｇとが導通し、Ｌレベルのクラ
ンプレベル制御信号／φclをゲート電極に受けるｎチャ
ネルＭＯＳトランジスタ１９２ｉは非導通状態であるの
で、第１０のノード１９２ｇの電圧Ｎ10は図６の（ｅ）
に示すようにＨレベルとなる。
【００３８】このＨレベルの第１０のノード１９２ｇの
電圧Ｎ10をゲート電極に受けるｐチャネルＭＯＳトラン
ジスタ１９２ｋおよび１９２ｎは非導通状態、ｎチャネ
ルＭＯＳトランジスタ１９２ｑおよび１９２ｓは導通状
態で接地電位ノード１２０と第１２のノード１９２ｐと
が導通し、この第１２のノード１９２ｐの電圧はＬレベ
ルとなる。この第１２のノード１９２ｐの電圧を受ける
インバータ１９２ｙはＨレベルの電圧を出力し、この出
力を受けるインバータ１９２ｚは図６の（ｆ）に示すよ
うなＬレベルのタイマ出力信号φtmを出力する。
【００３９】そして外部電源電圧extVccを時刻ｔ2 で下
降させextVcc＜Ｖ2 とすると、電源電圧降圧回路１３０
における第１の基準電圧発生回路１３１から出力される
第１の基準電圧Ｖ ref1 は第２の基準電圧発生回路１３２
から出力される第２の基準電圧Ｖ ref2 よりも高くなる。
よって基準電圧合成回路１３３の第１の差動増幅回路１
３３ａから出力されるバーンイン設定信号／φx は図６
の（ａ）に示されるように外部電源電圧extVccレベルの
Ｈレベルとなり、このバーンイン設定信号／φx を受け
るクランプ制御回路１９０における入力バッファ回路１
９１から出力されるバッファ出力信号φbfは図６の
（ｂ）に示すようにＨレベルに立ち上がるので、このバ
ッファ出力信号φbfをゲート電極に受けるタイマ回路１
９２におけるｐチャネルＭＯＳトランジスタ１９２ｈは
非導通状態になり、一方の入力側にバッファ出力信号φ
bfを受けるＮＡＮＤゲート１９２ａは、他方の入力側に
受ける図６の（ｃ）に示すようなクロック信号φcpの反
転信号を出力し、この反転信号を受けるインバータ１９
２ｂはクロック信号φcpをキャパシタ１９２ｃに出力す
る。
【００４０】また、この時刻ｔ2 の時点ではクランプレ
ベル制御信号／φclは図６の（ｇ）に示すようにＬレベ
ルのままなので、このクランプレベル制御信号／φclを
ゲート電極に受けるｎチャネルＭＯＳトランジスタ１９
２ｉは非導通状態のままで、ｎチャネルＭＯＳトランジ
スタ１９２ｆも第９のノード１９２ｄの電圧Ｎ9 が負の
電圧に下がるまでは非導通状態なので、第１０のノード
１９２ｇの電圧はＨレベルのままである。
【００４１】キャパシタ１９２ｃの一方の電極にクロッ
ク信号φcpが入力されると、このキャパシタ１９２ｃの
容量結合により、クロック信号φcpが図６の（ｃ）に示
すように時刻ｔ3 でＬレベルからＨレベルへ立ち上がる
ときは第９のノード１９２ｄの電圧Ｎ9 は図６の（ｄ）
に示すように上昇するが、この第９のノード１９２ｄの
電圧Ｎ9 が上昇するとｎチャネルＭＯＳトランジスタ１
９２ｅが導通状態となり、第９のノード１９２ｄの電圧
Ｎ9 はこのｎチャネルＭＯＳトランジスタ１９２ｅの閾
値電圧より上がらず、第９のノード１９２ｄと第１０の
ノード１９２ｇとの間に接続されたｎチャネルＭＯＳト
ランジスタ１９２ｆは非導通状態である。一方、クロッ
ク信号φcpが図６の（ｃ）に示すように時刻ｔ4 でＨレ
ベルからＬレベルへ立ち下がるときは第９のノード１９
２ｄの電圧Ｎ9 は下降し、負の電圧となりｎチャネルＭ
ＯＳトランジスタ１９２ｅは非導通状態となり、第９の
ノード１９２ｄと第１０のノード１９２ｇとの間に接続
されたｎチャネルＭＯＳトランジスタ１９２ｆは導通状
態となり、第１０のノード１９２ｇから第９のノード１
９２ｄに電荷が移動する。
【００４２】そして第９のノード１９２ｄの電圧Ｎ9 が
図６の（ｄ）に示すように接地電位よりもｎチャネルＭ
ＯＳトランジスタ１９２ｆの閾値電圧だけ低い値まであ
がると、このｎチャネルＭＯＳトランジスタ１９２ｆは
非導通状態となるが、第１０のノード１９２ｇの電圧Ｎ
10はキャパシタ１９２ｊがこの第１０のノード１９２ｇ
に接続されているので、図６の（ｅ）に示すように少し
だけ下がる。このように、時刻ｔ2 からクロック信号φ
cpが立ち下がるごとに第１０のノード１９２ｇの電圧Ｎ
10は下がり、図６の（ｅ）に示すように所定時間ｔd 後
の時刻ｔ5 でＬレベルとなり、この第１０のノード１９
２ｇの電圧Ｎ10をゲート電極に受けるｐチャネルＭＯＳ
トランジスタ１９２ｋおよび１９２ｎは導通状態となり
内部電源電圧ノード１４０と第１２のノード１９２ｐと
が導通し、ｎチャネルＭＯＳトランジスタ１９２ｑおよ
び１９２ｓは非導通状態となり、第１２のノード１９２
ｐの電圧はＨレベルとなる。
【００４３】この第１２のノード１９２ｐの電圧を受け
るインバータ１９２ｙはＬレベルの電圧を出力し、この
出力を受けるインバータ１９２ｚは図６の（ｆ）に示す
ように時刻ｔ5 でＨレベルのタイマ出力信号φtmを出力
する。すると、このタイマ出力信号φtmおよびＨレベル
のバッファ出力信号φbfを受ける制御信号出力回路１９
３におけるＮＡＮＤゲート１９３ａはＬレベルの電圧を
出力し、この電圧を受けるインバータ１９３ｂは図６の
（ｇ）に示すように時刻ｔ2 から所定時間ｔd経過後の
時刻ｔ5 でＨレベルに立ち上がるクランプレベル制御信
号／φclを出力する。また第１０のノード１９２ｇと接
地電位ノード１２０との間に接続されたｎチャネルＭＯ
Ｓトランジスタ１９２ｉはゲート電極にこのクランプレ
ベル制御信号／φclを受けるので、このｎチャネルＭＯ
Ｓトランジスタ１９２ｉは導通状態となり接地電位ノー
ド１２０と第１０のノード１９２ｇとが導通し、第１０
のノード１９２ｇの電圧Ｎ10は図６の（ｅ）に示すよう
にほぼ接地電位のＬレベルとなる。
【００４４】次に通常動作時およびバーンイン試験時に
高電源電圧が印加されるまでの昇圧線１７０の電圧を昇
圧する動作について図７に基づき説明する。まず、昇圧
回路１５０に入力される昇圧回路活性化信号φ0 が図７
の（ａ）に示すように時刻ｔ11でＨレベルに活性化する
までは、ブースト制御回路１５１から出力される第１の
ブースト制御信号φ1 は図７の（ｂ）に示すようにＬレ
ベル、第２のブースト制御信号φ2 も図７の（ｃ）に示
すようにＬレベル、第３のブースト制御信号φ3 は図７
の（ｄ）に示すようにＨレベル、昇圧線１７０の電圧φ
out は第３のブースト制御信号φ3 をゲート電極に受け
るブースト回路１５２におけるｎチャネルＭＯＳトラン
ジスタ１５２ｃが導通状態で、接地電位ノード１２０と
昇圧線１７０とが導通しているので図７の（ｅ）に示す
ようにＬレベルである。
【００４５】そして、昇圧回路活性化信号φ0 が図７の
（ａ）に示すように時刻ｔ11でＨレベルに活性化する
と、この昇圧回路活性化信号φ0 を受けるブースト制御
回路１５１により第１のブースト制御信号φ1 が図７の
（ｂ）に示すようにＨレベルとなり、第３のブースト制
御信号φ3 が図７の（ｄ）に示すようにＬレベルとな
る。すると第１のブースト制御信号φ1 をゲート電極に
受けるブースト回路１５２のｎチャネルＭＯＳトランジ
スタ１５２ａは導通状態となり内部電源電圧ノード１４
０と昇圧線１７０とが導通し、第３のブースト制御信号
φ3 をゲート電極に受けるブースト回路１５２のｎチャ
ネルＭＯＳトランジスタ１５２ｃは非導通状態となるの
で、昇圧線１７０の電圧φout は図７の（ｅ）に示すよ
うに内部電源電圧ノード１４０に印加される内部電源電
圧intVccよりｎチャネルＭＯＳトランジスタ１５２ａの
閾値電圧Ｖthだけ低い電圧（intVcc−Ｖth）となる。
【００４６】その後、昇圧回路１５０におけるブースト
制御回路１５１からの第１のブースト制御信号φ1 が図
７の（ｂ）に示すように時刻ｔ12でＬレベルとなり、こ
の第１のブースト制御信号φ1 をゲート電極に受けるブ
ースト回路１５２のｎチャネルＭＯＳトランジスタ１５
２ａは非導通状態となるので、昇圧線１７０は電圧が
（intVcc−Ｖth）のままフローティング状態となる。さ
らに図７の（ｃ）に示すように時刻ｔ12で第２のブース
ト制御信号φ2 がＨレベルになると、この第２のブース
ト制御信号φ2 を一方の電極に受けるブースト回路１５
２のキャパシタ１５２ｂの容量結合により、昇圧線１７
０の電圧φout が上昇する。
【００４７】しかし、クランプ回路１８０における閾値
電圧ＶthP のｐチャネルＭＯＳトランジスタ１８２はク
ランプ制御回路１９０からのＨレベルのクランプレベル
制御信号／φclをゲート電極に受けているので、昇圧線
１７０の電圧φout が所定電圧の内部電源電圧intVccお
よびｐチャネルＭＯＳトランジスタ１８２の閾値電圧の
絶対値｜ＶthP ｜とｎチャネルＭＯＳトランジスタ１８
３の閾値電圧ＶthN との和であるクランプレベル（｜Ｖ
thP ｜＋ＶthN ）との和のクランプ電圧（intVcc＋｜Ｖ
thP ｜＋ＶthN ）を越えると、ｐチャネルＭＯＳトラン
ジスタ１８２およびｎチャネルＭＯＳトランジスタ１８
３が導通状態となり内部電源電圧intVccが印加されてい
る内部電源電圧ノード１４０と昇圧線１７０とが導通す
るので、昇圧線１７０の電圧φout は図７の（ｅ）に示
すようにクランプ電圧（intVcc＋｜ＶthP ｜＋ＶthN ）
となる。
【００４８】そして昇圧回路１５０に入力される昇圧回
路活性化信号φ0 が図７の（ａ）に示すように時刻ｔ13
でＬレベルとなると、この昇圧回路活性化信号φ0 を受
けるブースト制御回路１５１により第２のブースト制御
信号φ2 が図７の（ｃ）に示すようにＬレベルとなり、
第３のブースト制御信号φ3 が図７の（ｄ）に示すよう
にＨレベルとなる。すると、第３のブースト制御信号φ
3 をゲート電極に受けるブースト回路１５２におけるｎ
チャネルＭＯＳトランジスタ１５２ｃが導通状態とな
り、昇圧線１７０と接地電位ノード１２０が導通するの
でこの昇圧線１７０の電圧φout はブースト回路１５２
のｎチャネルＭＯＳトランジスタ１５２ｃの閾値電圧Ｖ
thに低下する。
【００４９】次にバーンイン試験時に高電源電圧が印加
された場合の昇圧線１７０の電圧を昇圧する動作につい
て図８に基づき説明する。まず、昇圧回路１５０に入力
される昇圧回路活性化信号φ0 が図８の（ａ）に示すよ
うに時刻ｔ21でＨレベルに活性化するまでは、ブースト
制御回路１５１から出力される第１のブースト制御信号
φ1 は図８の（ｂ）に示すようにＬレベル、第２のブー
スト制御信号φ2 も図８の（ｃ）に示すようにＬレベ
ル、第３のブースト制御信号φ3 は図８の（ｄ）に示す
ようにＨレベル、昇圧線１７０の電圧φout は第３のブ
ースト制御信号φ3 をゲート電極に受けるブースト回路
１５２におけるｎチャネルＭＯＳトランジスタ１５２ｃ
が導通状態で、接地電位ノード１２０と昇圧線１７０と
が導通しているので図８の（ｅ）に示すようにＬレベル
である。
【００５０】そして、昇圧回路活性化信号φ0 が図８の
（ａ）に示すように時刻ｔ21でＨレベルに活性化する
と、この昇圧回路活性化信号φ0 を受けるブースト制御
回路１５１により第１のブースト制御信号φ1 が図８の
（ｂ）に示すようにＨレベルとなり、第３のブースト制
御信号φ3 が図８の（ｄ）に示すようにＬレベルとな
る。すると第１のブースト制御信号φ1 をゲート電極に
受けるブースト回路１５２のｎチャネルＭＯＳトランジ
スタ１５２ａは導通状態となり内部電源電圧ノード１４
０と昇圧線１７０とが導通し、第３のブースト制御信号
φ3 をゲート電極に受けるブースト回路１５２のｎチャ
ネルＭＯＳトランジスタ１５２ｃは非導通状態となるの
で、昇圧線１７０の電圧φout は図８の（ｅ）に示すよ
うに内部電源電圧ノード１４０に印加される内部電源電
圧intVccよりｎチャネルＭＯＳトランジスタ１５２ａの
閾値電圧Ｖthだけ低い電圧（intVcc−Ｖth）となる。
【００５１】その後、昇圧回路１５０におけるブースト
制御回路１５１からの第１のブースト制御信号φ1 が図
８の（ｂ）に示すように時刻ｔ22でＬレベルとなり、こ
の第１のブースト制御信号φ1 をゲート電極に受けるブ
ースト回路１５２のｎチャネルＭＯＳトランジスタ１５
２ａは非導通状態となるので、昇圧線１７０は電圧が
（intVcc−Ｖth）のままフローティング状態となる。さ
らに図８の（ｃ）に示すように時刻ｔ22で第２のブース
ト制御信号φ2 がＨレベルになると、この第２のブース
ト制御信号φ2 を一方の電極に受けるブースト回路１５
２のキャパシタ１５２ｂの容量結合により、昇圧線１７
０の電圧φout が上昇する。
【００５２】しかし、クランプ回路１８０における閾値
電圧ＶthP のｐチャネルＭＯＳトランジスタ１８２はク
ランプ制御回路１９０からのＬレベルのクランプレベル
制御信号／φclをゲート電極に受け、このｐチャネルＭ
ＯＳトランジスタ１８２は導通状態で内部電源電圧intV
ccと第１のノード１８１とが導通し、この第１のノード
１８１の電圧は内部電源電圧intVccとなり、昇圧線１７
０の電圧φout が所定電圧の内部電源電圧intVccとクラ
ンプレベルのｎチャネルＭＯＳトランジスタ１８３の閾
値電圧ＶthN との和のクランプ電圧（intVcc＋ＶthN ）
を越えるとｎチャネルＭＯＳトランジスタ１８３が導通
状態となり内部電源電圧intVccが印加されている内部電
源電圧ノード１４０と昇圧線１７０とが導通するので、
昇圧線１７０の電圧φout は図７の（ｅ）に示すように
クランプ電圧（intVcc＋ＶthN ）となる。
【００５３】そして昇圧回路１５０に入力される昇圧回
路活性化信号φ0 が図８の（ａ）に示すように時刻ｔ23
でＬレベルとなると、この昇圧回路活性化信号φ0 を受
けるブースト制御回路１５１により第２のブースト制御
信号φ2 が図８の（ｃ）に示すようにＬレベルとなり、
第３のブースト制御信号φ3 が図８の（ｄ）に示すよう
にＨレベルとなる。すると、第３のブースト制御信号φ
3 をゲート電極に受けるブースト回路１５２におけるｎ
チャネルＭＯＳトランジスタ１５２ｃが導通状態とな
り、昇圧線１７０と接地電位ノード１２０が導通するの
でこの昇圧線１７０の電圧φout はブースト回路１５２
のｎチャネルＭＯＳトランジスタ１５２ｃの閾値電圧Ｖ
thに低下する。
【００５４】上記したこの発明の実施例１においては、
クランプ回路１８０のクランプレベルをクランプ制御回
路１９０からのクランプレベル制御信号／φclにより変
化させるようにしたので、バーンイン試験時に高電源電
圧が印加されるときは、クランプレベルを通常動作時の
電源電圧で動作しているときのクランプレベルより低く
することが可能となる。例えば図１２に示された従来の
クランプ回路６０を含む半導体装置において、内部電源
電圧intVcc＝６Ｖが印加されたときは昇圧線５０の電圧
φout は９．４Ｖであったが、この実施例１では intVcc＋ＶthN ＝６＋１．７＝７．７Ｖ と低くなり、基板電圧ＶBBが−３Ｖかかっているのでブ
ースト回路１５２のｎチャネルＭＯＳトランジスタ１５
２ｃのｐ−ｎ接合間には１０．７Ｖの電圧がかかるが、
トランジスタの接合耐圧１２Ｖを越えない。また、クラ
ンプレベルを制御するクランプレベル制御信号／φ
clは、クランプ制御回路１９０が受けるバーンイン設定
信号／φx が立ち上がってもすぐに立ち上がらず、所定
時間ｔd 経過後に立ち上がるようにしたので安定したク
ランプレベルを得ることが可能となる。
【００５５】実施例２． 次に、この発明の実施例２のクランプ回路を含む半導体
装置について、図９および図１０に基づいて説明する。
図９において図１に示された実施例１と異なる点は例え
ば図１０に示されたクランプ制御回路１９０の具体的構
成、動作およびバーンイン設定信号／φx を受けていな
い点である。図１０において、１９０ａは内部電源電圧
ノード１４０と第１５のノード１９０ｂとの間に接続さ
れた第８の抵抗体、１９０ｃは第１５のノード１９０ｂ
と接地電位ノード１２０との間に接続された第９の抵抗
体、１９０ｄは外部電源電圧extVccを受けて駆動し、第
４の基準電圧Ｖ ref4 を出力する第４の基準電圧発生回路
で、例えば図２に示されたような第１の基準電圧発生回
路１３１と同じ構成からなる。１９０ｅは外部電源電圧
extVccを受けて駆動し、第４の基準電圧Ｖ ref4 より高い
第５の基準電圧Ｖ ref5 を出力する第５の基準電圧発生回
路で、この第５の基準電圧発生回路１９０ｅも例えば例
えば図２に示されたような第１の基準電圧発生回路１３
１と同じ構成からなる。
【００５６】１９０ｆは内部電源電圧ノード１４０から
の内部電源電圧intVccを受けて駆動し、正相入力側
（＋）に第１５のノード１９０ｂの電圧Ｎ15を受け、逆
相入力側（−）に第４の基準電圧発生回路１９０ｄから
の第４の基準電圧Ｖ ref4 を受け、電圧Ｎ15が第４の基準
電圧Ｖ ref4 より低いとＬレベルの電圧を出力し、電圧Ｎ
15が第４の基準電圧Ｖ ref4 より高いとＨレベルの電圧を
出力するカレントミラー型の第３の差動増幅回路、１９
０ｇは内部電源電圧intVccを受けて駆動し、正相入力側
（＋）に第１５のノード１９０ｂの電圧Ｎ15を受け、逆
相入力側（−）に第５の基準電圧発生回路１９０ｅから
の第５の基準電圧Ｖ ref5 を受け、電圧Ｎ15が第５の基準
電圧Ｖ ref5 より低いとＬレベルの電圧を出力し、電圧Ｎ
15が第５の基準電圧Ｖ ref5 より高いとＨレベルの電圧を
出力するカレントミラー型の第４の差動増幅回路であ
る。１９０ｈは第４の差動増幅回路１９０ｇからの出力
を受けるインバータである。
【００５７】１９０ｉおよび１９０ｊは内部電源電圧in
tVccを受けて駆動し、フリップフロップ回路を構成する
ＮＡＮＤゲートであり、このＮＡＮＤゲート１９０ｉは
一方の入力側に第３の差動増幅回路１９０ｆからの出力
を受け、他方の入力側にＮＡＮＤゲート１９０ｊからの
出力を受け、クランプレベル制御信号／φclを出力する
回路で、ＮＡＮＤゲート１９０ｊは一方の入力側にイン
バータ１９０ｈからの出力を受け、他方の入力側にＮＡ
ＮＤゲート１９０ｉからの出力を受けている。
【００５８】次に以上のように構成されたクランプ制御
回路１９０の動作について、図１１に基づいて説明す
る。図１１は横軸に内部電源電圧intVccに比例する第１
５のノード１９０ｂの電圧Ｎ15、縦軸にクランプレベル
制御信号／φclをとったグラフで、まず内部電源電圧in
tVccが例えばintVcc＝３．３Ｖで、第１５のノード１９
０ｂの電圧Ｎ15が第４の基準電圧発生回路１９０ｄから
の第４の基準電圧Ｖ ref4 および第５の基準電圧発生回路
１９０ｅからの第５の基準電圧Ｖ ref5 よりも低い電圧で
動作するときは、第３の差動増幅回路１９０ｆおよび第
４の差動増幅回路１９０ｇはＬレベルの電圧を出力す
る。そして第４の差動増幅回路１９０ｇからの出力を受
けるインバータ１９０ｈはＨレベルの電圧を出力し、第
３の差動増幅回路１９０ｆおよびインバータ１９０ｈか
らの出力を受け、ＮＡＮＤゲート１９０ｉおよび１９０
ｊから構成されたフリップフロップ回路は図１１の
（ａ）に示すようにＨレベルのクランプレベル制御信号
／φclを出力する。
【００５９】この状態から内部電源電圧intVccを上昇さ
せていくと、第１５のノード１９０ｂの電圧Ｎ15 が第４
の基準電圧Ｖ ref4 よりも高く第５の基準電圧Ｖ ref5 より
も低い電圧となり、第３の差動増幅回路１９０ｆはＨレ
ベルの電圧を出力し、第４の差動増幅回路１９０ｇはＬ
レベルの電圧を出力する。そして第４の差動増幅回路１
９０ｇからの出力を受けるインバータ１９０ｈはＨレベ
ルの電圧を出力し、第３の差動増幅回路１９０ｆおよび
インバータ１９０ｈからの出力を受け、ＮＡＮＤゲート
１９０ｉおよび１９０ｊから構成されたフリップフロッ
プ回路は図１１の（ａ）に示すようにＨレベルのクラン
プレベル制御信号／φclを維持して出力する。
【００６０】さらに内部電源電圧intVccを上昇させ、例
えばバーンイン試験時の内部電源電圧intVccがintVcc＝
６Ｖで、第１５のノード１９０ｂの電圧Ｎ15 が第４の基
準電圧Ｖ ref4 および第５の基準電圧Ｖ ref5 よりも高くな
ると、第３の差動増幅回路１９０ｆおよび第４の差動増
幅回路１９０ｇはＨレベルの電圧を出力する。そして第
４の差動増幅回路１９０ｇからの出力を受けるインバー
タ１９０ｈはＬレベルの電圧を出力し、第３の差動増幅
回路１９０ｆおよびインバータ１９０ｈからの出力を受
け、ＮＡＮＤゲート１９０ｉおよび１９０ｊから構成さ
れたフリップフロップ回路は図１１の（ｂ）に示す経路
をたどってＬレベルのクランプレベル制御信号／φclを
出力する。
【００６１】その後、内部電源電圧intVccを下降させて
いくと、第１５のノード１９０ｂの電圧Ｎ15 が第４の基
準電圧Ｖ ref4 よりも高く第５の基準電圧Ｖ ref5 よりも低
い電圧となり、第３の差動増幅回路１９０ｆはＨレベル
の電圧を出力し、第４の差動増幅回路１９０ｇはＬレベ
ルの電圧を出力する。そして第４の差動増幅回路１９０
ｇからの出力を受けるインバータ１９０ｈはＨレベルの
電圧を出力し、第３の差動増幅回路１９０ｆおよびイン
バータ１９０ｈからの出力を受け、ＮＡＮＤゲート１９
０ｉおよび１９０ｊから構成されたフリップフロップ回
路は図１１の（ｃ）に示すようにＬレベルのクランプレ
ベル制御信号／φclを維持して出力する。
【００６２】さらに内部電源電圧intVccを下降させ、第
１５のノード１９０ｂの電圧Ｎ15 が第４の基準電圧Ｖ
ref4 および第５の基準電圧Ｖ ref5 よりも低くなると、第
３の差動増幅回路１９０ｆおよび第４の差動増幅回路１
９０ｇはＬレベルの電圧を出力する。そして第４の差動
増幅回路１９０ｇからの出力を受けるインバータ１９０
ｈはＨレベルの電圧を出力し、第３の差動増幅回路１９
０ｆおよびインバータ１９０ｈからの出力を受け、ＮＡ
ＮＤゲート１９０ｉおよび１９０ｊから構成されたフリ
ップフロップ回路は図１１の（ｄ）に示す経路をたどっ
てＨレベルのクランプレベル制御信号／φclを出力す
る。
【００６３】上記のようなクランプ制御回路１９０を備
えた図９に示されるこの発明の実施例２においては、昇
圧線１７０の電圧を昇圧する動作はクランプ制御回路１
９０からのクランプレベル制御信号／φclがＨレベルの
ときは図７に示された実施例１の動作と同じで、クラン
プレベル制御信号／φclがＬレベルのときは図８に示さ
れた実施例１の動作と同じである。上記したこの発明の
実施例２においては、実施例１と同様にクランプ回路１
８０のクランプレベルをクランプ制御回路１９０からの
クランプレベル制御信号／φclにより変化させるように
したので、バーンイン試験時に高電源電圧が印加される
ときのクランプレベルを通常動作時のクランプレベルよ
り低くすることが可能となる。
【００６４】また、クランプレベルを制御するクランプ
レベル制御信号／φclは、クランプ制御回路１９０が受
ける内部電源電圧intVccが上昇するときは、この内部電
源電圧intVccに比例したクランプ制御回路１９０におけ
る第１５のノード１９０ｂの電位Ｎ15が第４の基準電圧
発生回路１９０ｄからの第５の基準電圧Ｖ ref5 を越える
点でＨレベルからＬレベルへと立ち下がり、内部電源電
圧intVccが下降するときは、この内部電源電圧intVccに
比例した第１５のノード１９０ｂの電位Ｎ15が、第５の
基準電圧Ｖ ref5 より低い第４の基準電圧発生回路１９０
ｅからの第４の基準電圧Ｖ ref4 を下まわる点でＬレベル
からＨレベルへと立ち上がる。このようにクランプレベ
ル制御信号／φclにヒステリシスを与えたので、安定し
たクランプレベルを得ることができる。
【００６５】
【発明の効果】以上のように、この発明によれば、昇圧
電圧の上限を、電源電圧と複数のクランプレベルの１つ
との和に制限するクランプ手段を設けたため、電源電圧
のレベルに応じて適切なレベルの昇圧電圧を得ることが
できる。また、クランプ手段は、クランプ素子または短
絡素子として動作するレベル調整素子を含む複数の互い
に直列に接続されるクランプ素子で構成しているため、
必要最小限の回路構成要素数で、容易にクランプレベル
の変更を行なうことができる。さらに、電源電圧が上昇
するときは電源電圧が第１の電圧以上になると活性化
し、下降するときは電源電圧が第１の電圧以下になって
所定時間経過後に非活性化するクランプレベル制御信号
を出力するクランプ制御手段を設け、また、クランプ手
段を、クランプレベル制御信号が活性化するとクランプ
レベルを低くするように構成しているため、電源電圧レ
ベルに応じて安定したクランプレベルを供給することが
できる。また、電源電圧が上昇するときは電源電圧が第
１の電圧以上になると活性化し、下降するときは電源電
圧が第１の電圧よりも低い第２の電圧以下になると非活
性化するクランプレベル制御信号を出力するクランプ制
御手段を設け、クランプ手段をクランプレベル制御信号
が活性化するとクランプレベルを低くするように構成し
ているため、電源電圧レベルに応じて安定したクランプ
レベルを供給することができ、電源電圧のレベル変更時
においても、正確かつ確実に昇圧電圧レベルを変化させ
ることができる。また、通常動作時に電源電圧が第１の
レベルとなり試験動作時に第１のレベルよりも高い第２
のレベルとなる構成において昇圧電圧の上限を、電源電
圧と複数のクランプレベルのうちの１つとの和に制限す
るクランプ手段を設け、このクランプ手段を、複数の互
いに直列に接続される複数のクランプ素子で構成しかつ
これら複数のクランプ素子に、短絡素子およびクランプ
素子のいずれかとして動作するレベル調整素子を含めて
いるため、必要最小限の回路要素数で、電源電圧が変化
しても適切な昇圧電圧を容易に得ることができる。ま
た、一方の導通電極と制御ゲートがともに昇圧ノードに
接続されるｎチャネル絶縁ゲート型トランジスタ、およ
びｎチャネル絶縁ゲート型トランジスタの他方の導通電
極と電源電圧ノードとの間に接続され、制御ゲートに電
源電圧レベルのＨレベルおよび接地電位レベルのＬレベ
ルのいずれか一方のレベルに電源電圧のレベルに応じて
設定されるクランプ制御信号を受けるｐチャネル絶縁ゲ
ート型トランジスタを設けたため、簡易な回路構成で、
電源電圧レベルに応じた適切な昇圧電圧を得ることがで
きる。
【図面の簡単な説明】
【図１】この発明の実施例１を示すブロック図である。
【図２】この発明の実施例１の電源電圧降圧回路の回路
図である。
【図３】この発明の実施例１のクランプ制御回路の回路
図である。
【図４】この発明の実施例１の電源電圧降圧回路におけ
る第１の基準電圧および第２の基準電圧の対外部電源電
圧特性を示すグラフである。
【図５】この発明の実施例１の第３の基準電圧および内
部電源電圧の対外部電源電圧特性を示すグラフである。
【図６】この発明の実施例１のクランプ制御回路の動作
を示すタイミング図である。
【図７】この発明の実施例１の通常動作時における昇圧
線を昇圧する動作のタイミング図である。
【図８】この発明の実施例１のバーンイン試験時におけ
る昇圧線を昇圧する動作のタイミング図である。
【図９】この発明の実施例２を示すブロック図である。
【図１０】この発明の実施例２のクランプ制御回路の回
路図である
【図１１】この発明の実施例２のクランプ制御回路の動
作を示すグラフである。
【図１２】従来のクランプ回路を含む半導体装置を示す
ブロック図である。
【図１３】従来のクランプ回路を含む半導体装置の昇圧
線を昇圧する動作を示すタイミング図である。
【符号の説明】 １１０ 外部電源電圧ノード １３０ 電源電圧降圧回路 １４０ 内部電源電圧ノード １５０ 昇圧回路 １７０ 昇圧線 １８０ クランプ回路 １９０ クランプ制御回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電圧が印加される電源電圧ノード、 前記電源電圧を受け、前記電源電圧よりも高いレベルを
    有する昇圧電圧を昇圧線に出力する昇圧手段、および前
    記電源電圧ノードと前記昇圧線との間に互いに直列に接
    続される複数のクランプ素子を含み、前記昇圧線の昇圧
    電圧の上限を、前記電源電圧と複数のクランプレベルの
    うちの１つとの和に制限するクランプ手段を備え、前記
    複数のクランプ素子は、短絡素子として動作する第１の
    状態とクランプ素子として動作する第２の状態とを有す
    るレベル調整素子を含み、さらに前記電源電圧のレベル
    に応じて、前記レベル調整素子を前記第１および第２の
    状態のいずれかに設定して前記クランプ手段におけるク
    ランプレベルを選択するためのクランプ制御手段を備え
    る、半導体装置。
  2. 【請求項２】 外部電源電圧を受ける外部電源電圧ノー
    ド、 前記外部電源電圧ノードからの外部電源電圧を降圧した
    内部電源電圧を内部電源電圧ノードに出力する電源電圧
    降圧手段、 前記内部電源電圧ノードからの内部電源電圧を受け、前
    記内部電源電圧よりも高い昇圧電圧を昇圧線に出力する
    昇圧手段、および前記内部電源電圧のレベルに応じて、
    前記昇圧線の昇圧電圧の上限を、前記内部電源電圧と複
    数のクランプレベルのうちの１つとの和に制限するため
    のクランプ手段を備え、前記クランプ手段は、前記内部
    電源電圧ノードと前記昇圧線との間に互い直列に接続さ
    れる複数のクランプ素子を含み、かつ前記複数のクラン
    プ素子は、前記内部電源電圧のレベルに応じて、短絡素
    子として動作する第１の状態とクランプ素子として動作
    する第２の状態とのいずれか一方に設定されるレベル調
    整素子を含む、半導体装置。
  3. 【請求項３】 電源電圧が上昇するときは、前記電源電
    圧が第１の電圧以上になると活性化し、かつ前記電源電
    圧が下降するときは、前記電源電圧が前記第１の電圧以
    下になって所定時間経過後に非活性化するクランプレベ
    ル制御信号を出力するクランプ制御手段、および前記電
    源電圧より高い電圧に昇圧される昇圧線に接続され、前
    記昇圧線の電圧の上限を、前記電源電圧と複数のクラン
    プレベルのうちの前記クランプレベル制御信号に応答し
    て選択されたクランプレベルとの和に制限するためのク
    ランプ手段を備え、前記クランプ手段は前記クランプレ
    ベル制御信号が活性化すると前記クランプレベル制御信
    号の非活性化時に選択されるクランプレベルよりも低い
    クランプレベルを前記選択されたクランプレベルとして
    選択する手段を備える、半導体装置。
  4. 【請求項４】 電源電圧が上昇するときは、前記電源電
    圧が第１の電圧以上になると活性化し、かつ前記電源電
    圧が下降するときは、前記電源電圧が前記第１の電圧よ
    り低い第２の電圧以下になると非活性化するクランプレ
    ベル制御信号を出力するクランプ制御手段、および前記
    電源電圧より高い電圧に昇圧される昇圧線に接続され、
    前記昇圧線の電圧の上限を、前記電源電圧と複数のクラ
    ンプレベルのうちの前記クランプレベル制御信号に応答
    して選択されたクランプレベルレベルとの和に制限する
    ためのクランプ手段を備え、前記クランプ手段は、前記
    クランプレベル制御信号が活性化すると前記クランプレ
    ベル制御信号の非活性化時に選択されるクランプレベル
    よりも低いクランプレベルを前記選択されたクランプレ
    ベルとして選択する手段を備える、半導体装置。
  5. 【請求項５】 通常動作時に第１のレベルとされ、試験
    動作時に前記第１のレベルよりも高い第２のレベルとさ
    れる電源電圧を受ける電源電圧ノード、 前記電源電圧のレベルよりも高いレベルの昇圧電圧を昇
    圧線に供給する昇圧手段、および前記昇圧線の昇圧電圧
    の上限を、前記電源電圧と複数のクランプレベルのうち
    の１つとの和に制限するためのクランプ手段を備え、前
    記クランプ手段は、前記昇圧線と前記電源電圧ノードと
    の間に互いに直列に接続される複数のクランプ素子を備
    え、かつ前記複数のクランプ素子は、短絡素子として動
    作する第１の状態とクランプ素子として動作する第２の
    状態とを有するレベル調整素子を含み、さらに前記試験
    動作を指示する信号に応答して、前記クランプ手段のレ
    ベル調整素子を前記第１および第２の状態の一方に設定
    して、前記クランプ手段におけるクランプレベルを選択
    するクランプ制御手段を備える、半導体装置。
  6. 【請求項６】 電源電圧を受ける電源電圧ノード、 前記電源電圧よりも高い昇圧電圧を受ける昇圧ノード、 ともに前記昇圧ノードに接続される一方の導通電極およ
    び制御ゲートと、他方の導通電極とを有するｎチャネル
    絶縁ゲート型トランジスタ、および前記ｎチャネル絶縁
    ゲート型トランジスタの前記他方の導通電極に接続され
    る一方の導通電極と、前記電源電圧ノードに接続される
    他方の導通電極と、前記電源電圧のＨレベルおよび接地
    電位のＬレベルを有し、前記電源電圧の電圧レベルに応
    じて前記ＨレベルおよびＬレベルのいずれか一方のレベ
    ルに設定されるクランプ制御信号を受ける制御ゲートと
    を有するｐチャネル絶縁ゲート型トランジスタを備え
    る、半導体装置。
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