KR100200926B1 - 내부전원전압 발생회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로, 본 발명의 목적은 칩의 오동작 방지 및 칩의 수명을 종래보다 연장시킬 수 있는 내부전원전압 발생회로를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치의 내부전원전압 발생회로는 외부전원전압의 증가에 따라 출력단자를 통해 그에 상응하는 내부전원전압을 제공하는 내부전압발생부와; 상기 출력단자와 접속되고, 외부신호에 응답하여 칩의 동작전압영역전의 구간에는 상기 내부전원전압을 상기 외부전원전압의 증가에 따라 제1변화율로 변화시키고, 상기 칩의 동작전압영역에서는 상기 외부전원전압의 변화에 무관하게 제2변화율로 변화시키며, 상기 칩의 동작전압영역이후의 구간에서는 노말동작모드와 스트레스 모드로 구분하여 각기 제3변화율과 상기 제2변화율로 변화시키는 클램핑부를 포함함을 특징으로 한다.

Description

내부전원전압 발생회로

본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것으로, 특히 번인 테스트모드시 각기 다른 제어경로를 가지는 내부전원전압 발생회로에 관한 것이다.

반도체 메모리 장치에 있어서 변화하는 외부전원전압에 대하여 칩을 보다 안정적으로 동작시키기 위하여 내부전원전압 발생기를 사용한다. 이는 도 1과 도 2에 도시된 종래기술에서 보는 바와 같이, 내부전원전압 Vint는 어떤 특정전압 Vno(노말동작모드에 진입하기 위한 전압)까지는 외부전원전압 Vext을 따라서 증가하다가 적정한 칩의 동작전압에서는 안정된 전압을 공급하기 위해서 외부전원전압 Vext이 증가하더라도 내부전원전압 Vint은 일정한 레벨을 유지하고, 외부전원전압 Vext이 칩의 동작전압영역(Vno에서 Vsm사이의 영역)을 벗어나면 내부전원전압 Vint은 외부전원전압 Vext을 따라서 증가한다.

도 1에 도시된 내부전원전압 발생회로에 대해서 보다 구체적으로 설명하면, 외부전원전압 Vext이 0V에서 노말 동작전압인 Vno까지는 내부전원전압 발생기의 출력전압 VINT이 외부전원전압 Vext과 동일하게 증가하고, 그 내부전원전압 발생기의 출력전압 VINT을 승압시킨 Vwl의 레벨은 내부전원전압 VINT에다가 억세스 트랜지스터의 Vt만큼 승압된 레벨을 유지한다. 그리고 외부전원전압 Vext의 레벨이 노말동작전압 Vno이상에서는 도 1의 피모오스 트랜지스터들 (106)과 (107)에 의해서 2Vt만큼 클램핑되어 일정한 레벨을 유지하게 된다. 이때, 내부전원전압 VINT의 승압전압인 VPP도 VINT레벨에 대해서 일정한 차이를 유지하게 된다.

그리고 Vext의 레벨이 스트레스 모드 진입 레벨 Vsm에 도달하게 되면, 종래 기술에서는 노말 동작모드와 스트레스 모드가 구별없이 Vext를 따라서 VINT와 VPP가 일정한 전압 차이를 유지하면서 증가하게 된다.

또한, 반도체 칩의 신뢰성을 보장하기 위해서 초기에 보다 혹독하게 칩을 스크린하기 위한 테스트 모드인 번-인 테스트를 거치게 된다. 이때, 반도체 칩 내부에 대해서 충분한 스트레스를 가하기 위해 노말 동작전원전압보다 높은 고전압의 내부동작전원전압을 필요로 한다.

이와 같이 반도체 칩내부에 두가지의 동작전압영역이 존재하기 때문에 도 2에서와 같이 동작전압영역에서는 안정된 전원공급을 위하여 내부적으로 클램핑구간(Vno와 Vsm사이의 구간)을 설정하여 동작시키고, 스트레스를 가해야 하는 번-인모드에서는 외부전원전압 Vext에 따라서 증가하는 내부전원전압 구조(Scheme)를 사용한다. 이때, 내부전원전압 Vint의 클램핑구간은 노말동작구간의 설정에 의해서 정해지고 번-인 모드시는 칩 내부의 적정 스트레스가 가해질 수 있는 전압영역에서 내부전원전압 Vint과 외부전원전압 Vext의 적정영역이 결정된다.

또한, 엔모오스 트랜지스터를 억세스 트랜지스터로 사용하는 메모리 셀 구조 즉 디램구조에서는 비트라인의 데이타와 저장 노드의 데이타를 상호 전달하기 위해서는 억세스 트랜지스터의 게이트 노드인 워드라인의 전압이 충분히 높아야 하기 때문에 반도체 칩 내부에 또 다른 승압전압 VPP(내부전원전압 Vint + 1Vt)을 사용한다. 이 승압전압 VPP 또한 레벨의 차이가 존재할뿐 내부전원전압과 같은 노말 동작전압영역과 스트레스 모드영역으로 구분할 수 있다.

이러한 두가지의 전압영역으로 구성되어 있을때의 문제점은 스트레스 모드영역의 전원전압의 결정은 내부동작 전원전압영역(클램핑 구간)을 벗어난 구간, 즉 Vsm를 벗어난 구간 구간에서 칩내에 적정 스트레스를 가할 수 있는 승압전압 VPP과 내부전원전압 Vint의 레벨이 외부전원전압 Vext에 의해서 결정되는데, 여기서 상기 외부전원전압 Vext의 전압이 상승함에 따라 내부전원전압 Vint가 상승하고 이로 인해 승압전압 VPP가 상승하게 되어 오동작을 일으킬 수 있습니다.

또한, 노말동작시에도 고전압에서 스트레스를 가해서 칩의 수명을 단축시킬 수도 있기 때문이다.

따라서, 본 발명의 목적은 칩의 오동작 방지 및 칩의 수명을 종래보다 연장시킬 수 있는 내부전원전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 노말모드 동작시와 스트레스모드 동작시로 구분하여 구동할 수 있는 반도체 메모리 장치의 내부전원전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 번-인 테스트시에만 내부적으로 스트레스 모드로 진입하여 스트레스를 가할 수 있는 내부전원전압 발생회로를 제공함에 있다.

도 1은 종래의 기술의 일실시예에 따라 구성된 내부전원전압 발생회로도.

도 2는 도 1에 도시된 회로에서 외부전원전압에 대한 내부전압의 변화를 나타내는 파형도.

도 3은 본 발명의 기술에 따라 구성된 내부전원전압 발생회로도.

도 4는 도 3에 도시된 회로에서 외부전원전압에 대한 내부전압의 변화를 나타내는 파형도.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 내부전원전압 발생회로는 외부전원전압의 증가에 따라 출력단자를 통해 그에 상응하는 내부전원전압을 제공하는 내부전압발생부와; 상기 출력단자와 접속되고, 외부신호에 응답하여 칩의 동작전압영역전의 구간에는 상기 내부전원전압을 상기 외부전원전압의 증가에 따라 제1변화율로 변화시키고, 상기 칩의 동작전압영역에서는 상기 외부전원전압의 변화에 무관하게 제2변화율로 변화시키며, 상기 칩의 동작전압영역이후의 구간에서는 노말동작모드와 스트레스 모드로 구분하여 각기 제3변화율과 상기 제2변화율로 변화시키는 클램핑부를 포함함을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 발명에서는 노말 동작 모드와 스트레스 모드를 구별하여 도 1에 나타난 것과 같이 노말 모드에서는 계속하여 클램핑을 유지하게 되고, 스트레스 모드에서는 종래 기술과 같이 Vext를 따라서 VINT와 VPP사이에 일정한 전압 차이를 유지하면서 증가하게 된다.

도 3은 본 발명의 실시예에 따라 구현된 내부전원전압 발생기의 구체회로도이다.

도 3을 참조하면, 기준전압 Vref를 입력으로 하는 제1입력단으로 하고 출력전압인 VINT 레벨을 저항 R1과 R2에 의해서 분압된 제1레벨을 입력으로 하는 차동증폭기(101)와, 이 차동증폭기(101)의 출력을 입력으로 하는 게이트를 가지는 피모오스 트랜지스터(102)와, 외부전원전압 Vext에서 상기 피모오스 트랜지스터(102)의 문턱전압 Vt만큼 감소된 전압 VINT의 클램핑을 제어하는 클램핑부로 구성된다.

여기서, 클램핑부는 피모오스 트랜지스터들(301)(303)로 구성되며, 이 트랜지스터들중 트랜지스터(301)는 신호의 제어를 받으며, 이 신호는 노말 동작 모드와 스트레스 모드로 구분하여 노말 동작 모드에서는 상기 피모오스 트랜지스터(301)를 턴오프시켜 외부전원전압 Vext이 증가하더라도 내부전원전압 VINT를 일정하게 유지하고, 스트레스 모드에서는 이 피모오스 트랜지스터(301)를 턴온시켜 외부전원전압 Vext과 내부전원전압 VINT이 2Vt이상 차이가 발생할때에는 Vext를 따라서 VINT가 증가하게 된다.

또한, 신호는 반도체 칩 외부에서 특정타이밍에 의해서 발생되는 신호이다. 즉 신호는 노말 동작 모드에서는 하이레벨로 유지하다가 스트레스 모드에서는 로우레벨로 인에이블되는 신호이다. 이러한 신호는 반도체 칩의 테스트 모드에서 발생시킬 수 있다. 또한 신호는 테스트만을 위한 WCBR 타이밍과 특정 핀에 고전압 예를 들면 VINT+_△V를 가하면 발생되는 신호를 조합하여 생성할 수 있다.

이와 같은 구성으로 인해 도 4에 도시된 바와 같이, 클램핑 구간이후에서는 스트레스 모드 A와 노말 동작모드 B로 구분하여 내부전원전압 VINT과 승압전압 VPP을 인가하게 된다.

전술한 바와 같이 본 발명에 따르면, 칩의 오동작 방지 및 종래보다 칩의 수명을 연장시킬 수 있는 이점을 가진다. 또한, 본 발명은 노말모드 동작시와 스트레스모드 동작시로 구분하여 구동할 수 있는 이점을 가진다. 또한, 본 발명은 번-인 테스트시에만 내부적으로 스트레스 모드로 진입하여 스트레스를 가할 수 있는 이점을 가진다.

Claims (7)

1. 반도체 메모리 장치의 내부전원전압 발생회로에 있어서:

   외부전원전압의 증가에 따라 출력단자를 통해 그에 상응하는 내부전원전압을 제공하는 내부전압발생부와;

   상기 출력단자와 접속되고, 외부신호에 응답하여 칩의 동작전압영역전의 구간에는 상기 내부전원전압을 상기 외부전원전압의 증가에 따라 제1변화율로 변화시키고, 상기 칩의 동작전압영역에서는 상기 외부전원전압의 변화에 무관하게 제2변화율로 변화시키며, 상기 칩의 동작전압영역이후의 구간에서는 노말동작모드와 스트레스 모드로 구분하여 각기 제3변화율과 상기 제2변화율로 변화시키는 클램핑부를 포함함을 특징으로 하는 내부전원전압 발생회로.
2. 제1항에 있어서, 상기 내부전압발생부는

   상기 내부전원전압이 저항들에 의해 분배된 전압과 기준전압을 입력으로 하여 차동증폭된 출력인 증폭전압을 제공하는 차동증폭기와,

   상기 증폭전압의 제어에 따라 상기 출력단자로 문턱전압을 뺀 상기 내부전원전압을 공급하는 트랜지스터를 구비함을 특징으로 하는 내부전원전압 발생회로.
3. 제2항에 있어서, 상기 트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 내부전원전압 발생회로.
4. 제1항에 있어서, 상기 클램핑부는

   상기 외부전원전압을 클램핑하기 위해, 상기 외부전원전압과 상기 출력단자사이에 채널이 직렬로 접속되는 다수개의 트랜지스터들을 구비함을 특징으로 하는 내부전원전압 발생회로.
5. 제4항에 있어서, 상기 트랜지스터들중 한 트랜지스터의 게이트를 통해 상기 외부신호의 제어를 받는 것을 특징으로 하는 내부전원전압 발생회로.
6. 제1항에 있어서, 상기 제1변화율과 상기 제3변화율은 동일한 변화율임을 특징으로 하는 내부전원전압 발생회로.
7. 제1항에 있어서, 상기 제2변화율은 제로에 가까운 변화율임을 특징으로 하는 내부전원전압 발생회로.