JP2003329735A - 内部電圧制御回路 - Google Patents

内部電圧制御回路

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    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract

(57)【要約】 【課題】 別途専用ピンを設けることなく、外部から与
えた電圧によって内部電圧を調整することを可能とし、
かつ通常動作に影響を及ぼすことがない内部電圧制御回
路を提供する。 【解決手段】 電源電圧マージン試験時には、TESTモー
ドENTRY回路５及びTESTモードSELECT回路６によって内
部電源基準電圧発生部２の回路動作をキャンセルし、コ
ンパレータ回路７をTESTモードSELECT回路６から発生さ
せた選択信号により活性化し、既存の入力端子であるＮ
Ｃ（ノン・コネクション）ピンから与えられた入力電圧
を試験用基準電圧VREFとすることで、内部電圧を外部か
ら直接制御する。通常動作時には、コンパレータ回路７
を不活性化し、内部電源基準電圧発生部２を活性化して
内部電源基準電圧発生部２からの基準電圧VREFにより、
一定の内部電圧VINTを出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
電圧制御回路に関し、特に、降圧回路等を使用した製品
の電源電圧マージン試験或いはストレス試験に関連する
技術である。
【０００２】
【従来の技術】近年の急速なパーソナルコンピュータ
（パソコン）及びワークステーションの性能向上に大き
な役割を演じているのが、高速動作を行う半導体記憶装
置（メモリ）である。
【０００３】近年のメモリ製品においては低電圧・低消
費電力化が求められており、メモリ製品を搭載する顧客
先のシステムからメモリに供給される電源には複数の電
源電圧が存在し、かつ各制御ピン、アドレスピン、及び
Ｉ／Ｏピン等への入力に対しても複数の入力電圧が存在
している為、それら異なるインターフェースに対して、
製品動作を満足させる必要がある。
【０００４】その為、近年の半導体記憶装置では、外部
電源電圧が与えられる回路部分と、トランジスタ耐圧の
問題により内部降圧させた電圧が与えられる回路部分を
別々に設けるような回路構成を用いている。内部電源電
圧を発生させる為には、基準電圧制御及び発生回路、内
部電源基準電圧発生部、及び内部電源電圧発生部などを
別途設け、外部電源に関わらず常に一定の電圧レベルを
出力するような回路が必要となる。
【０００５】しかし、このように内部降圧された電圧を
発生させる回路を設けた製品の電源電圧マージンを測定
する場合には、内部の電圧を直接制御することが出来な
いという問題点があった。このような問題点を解消する
ために、制御信号を通して内部電源電圧の大きさを調節
することにより、マージンテストを容易に実行可能な半
導体メモリ装置が種々提案されている。
【０００６】図３は、特開２０００−１５６０９７号公
報に記載されている内部電源電圧発生回路における内部
電圧制御回路を示しており、半導体メモリ用の内部電源
電圧発生回路は、図３（ａ）に示すように、基準電圧制
御及び発生部301，内部電源基準電圧発生部302，及び内
部電源電圧発生部303からなり、基準電圧制御及び発生
部301は、図３（ｂ）に示すように、専用に設けた外部
ピンから切換制御信号PLVCCを入力することで、基準電
圧VR0のレベルを切り換えることにより電源電圧マージ
ン試験を行うことを可能としている。
【０００７】この従来例では、通常動作時には、外部か
ら与えられる切換制御信号PLVCCをHighレベルに固定し
ておくことでNchトランジスタ311がONし、外部電源VEXT
が抵抗331,333によって電圧降下された電圧がPchトラン
ジスタ321のゲートに与えられて、予め抵抗比によって
設定された基準電圧VR0が発生され、この基準電圧VR0に
より、所定の内部電圧VINTが出力される。
【０００８】電源電圧マージン試験時には、切換制御信
号PLVCCをLowレベルに固定しておくことでNchトランジ
スタ311をOFF状態とし、外部電源VEXTが抵抗331,332,33
3によって電圧降下された電圧をPchトランジスタ321の
ゲートに与えることにより基準電圧VR0を回路内に設け
られた抵抗比によって予め設定された電圧に下げ、内部
電圧VINTを下げた状態にして電源電圧マージン試験を行
っている。
【０００９】図３に記載の内部電圧制御方法では、切換
制御信号PLVCCを入力するために外部に別途専用ピンを
設ける必要があり、さらに外部からの制御信号PLVCCに
よって切り換えられた内部電圧の正確な電圧レベルが判
別出来ないという問題、および、予め回路内に設けられ
た抵抗の値で設定された電圧のみにしか電圧を切り換え
ることが出来ない為、製品の実力の限界を確認すること
ができないという問題がある。
【００１０】図４は、特開平５−３３３１１６号公報に
記載されている集積回路のマージン試験回路を示してお
り、通常動作時には、集積回路内に持つ基準電圧発生回
路402の出力を選択回路405により選択して、マージンを
持った動作を行い、マージン試験時には、外部入力端子
407から入力される外部電源を選択回路405により選択
し、この外部入力電源を有効として所定範囲で変化させ
ることによりマージン試験を可能としている。通常動作
とマージン試験の切り替え制御は、選択回路405の選択
信号入力端子406に入力される選択信号によって行われ
る。
【００１１】図４に記載のマージン試験回路によれば、
外部から電源電圧を与える為の外部入力端子407を別途
専用に設けているため、外部入力電圧を自由に選択する
ことが出来るので高電源電圧マージン試験および低電源
電圧マージン試験のいずれも可能であるが、外部入力端
子407用及び選択信号入力端子406用に、別途専用ピンを
２ピン設けなくてはならないという問題点がある。
【００１２】図５は、基準電圧制御及び発生部501と内
部電源基準電圧発生部502からは通常動作時における内
部電圧発生用の基準電圧VREFのみを出力する構成とし、
電圧マージン試験のための基準電圧VREFは外部入力端子
から与え、これらの基準電圧VREFのいずれか一方を選択
回路505により選択するように構成した従来例を示して
おり、図４と同様に、外部から電源電圧を与える為の外
部入力端子、及び内部で使用される電圧を切り換える為
の選択信号入力端子の２ピンが別途専用に設けられてい
る。
【００１３】選択回路505は、通常動作時には、外部か
ら与える電圧切換制御信号をLowレベルとすることでト
ランスファスイッチＴ２がON状態でかつトランスファス
イッチＴ１がOFF状態となり、内部電源基準電圧発生部5
02から発生される電圧を基準電圧VREFとして内部電源電
圧発生部503に出力する。一方、電源電圧マージン試験
時には、外部から与える電圧切換制御信号をHighレベル
とすることでトランスファスイッチＴ１がON状態でかつ
トランスファスイッチＴ２がOFF状態となり、外部入力
端子から入力された電圧を基準電圧VREFとして内部電源
電圧発生部503に出力する。
【００１４】図６は、内部電源電圧発生部503として使
用される回路の一例を示しており、Nchトランジスタ615
のゲート電圧にHighレベルが与えられ、Nchトランジス
タ615はON状態となっているため、Pchトランジスタ611,
612及びNchトランジスタ613,614,615からなるコンパレ
ータ回路はアクティブ状態となっている。
【００１５】選択回路505から出力される通常動作時の
基準電圧VREFまたは電圧マージン試験のための基準電圧
VREFが、Nchトランジスタ614のゲート電圧として与えら
れると、このコンパレータ回路とPchトランジスタ616に
よって構成されるフィードバックループによって、Nch
トランジスタ613のゲート電圧がNchトランジスタ614の
ゲート電圧と等しくなるため、この通常動作時の基準電
圧VREFまたは電圧マージン試験のための基準電圧VREF
が、通常動作時の内部電源VINTまたは電圧マージン試験
のための内部電源VINTとして内部回路504に供給される
ことになる。
【００１６】集積回路の集積度の向上につれ必要なピン
数は増加しているが、その一方でパッケージや外形の要
因でピン数自体は数的制限を受け、特にメモリ製品では
ピンの標準仕様が存在する為、電源電圧マージン試験用
に別途ピン数を増やすことで製品動作制限事項を追加す
ることはデメリットとなり、さらにチップサイズの問題
から電圧マージン試験用等に追加する回路も極力抑えな
ければならない。
【００１７】図５では外部に専用の２ピンを設けている
が、これは例えばTESTモードなどを用いて、電源電圧マ
ージン試験を行う場合のみ電圧切換制御信号を回路内部
で発生させるようにし、かつ、同様にTESTモードなどを
用いて、電源電圧マージン測定時には不要な既存ピンで
あるノン・コネクション（ＮＣ）ピンを、回路内部で使
用可能な状態に切り換えて外部入力端子のように振る舞
わせることにより、別途専用にピンを設けなくても電源
電圧マージン試験を行うことは可能である。
【００１８】例えば、特開平３−１６０６９９号公報で
は、アドレス入力用の既存端子を外部入力端子として兼
用し、このアドレス用の端子を介して動作マージン測定
用の基準電位を与えることにより、電源電圧マージン試
験用の専用ピンを別途設けないで構成する方法が提案さ
れている。
【００１９】このように、TESTモードなどを用いること
によって電圧切換制御信号を回路内部で発生させ、かつ
既存ピンを外部入力端子のように振る舞わせることによ
り、電圧マージン試験用に別途専用のピンを設けなくて
はならないという問題点を解消することは可能である
が、基準電圧VREFを選択するために図５に示す選択回路
505を設けた場合、通常使用時に、仮に外部入力端子か
らの入力にオーバーシュート／アンダーシュートが発生
すると、非選択側のトランスファスイッチＴ１のトラン
ジスタがONしてしまう可能性があり、それによって内部
電源基準電圧発生部502から発生される電圧と外部入力
端子から入力される電圧の干渉が起り、基準電圧VREFに
変動が生じる虞がある。
【００２０】図７は、外部電源モードを使用した別の従
来例を示しており、図８〜図１２は、図７の内部電圧制
御回路における、TESTモードENTRY回路705、TESTモード
SELECT回路706、内部電源基準電圧発生部702、内部電源
電圧発生部703の各回路として用いることが可能な回路
例を示している。
【００２１】図７の内部電圧制御回路において、外部電
源モードを使用した場合の電源電圧マージンテストを行
う場合、先ず、図８あるいは図９に示すTESTモードENTR
Y回路705を用いてTESTモードにエントリーし、図１０に
示すTESTモードSELECT回路706から降圧電源発生回路キ
ャンセル信号を発生させ、図１１に示す内部電源基準電
圧発生部702の動作をキャンセルして内部電源基準電圧
発生部702から基準電圧VREFを発生させないようにす
る。そして図１２に示す内部電源電圧発生部703によっ
て内部電源VINTがPchトランジスタ127を介して供給され
る外部電源電圧に追従するように構成し、外部電源電圧
が与えられる外部ピンの電圧を調整することによって電
源電圧マージン試験を可能としている。
【００２２】この従来例においては、電源電圧マージン
テストを行う場合、外部電源を変更することで製品に与
えられる電源電圧を全て一律に調整することになるが、
本来は外部電源電圧が与えられる回路部分の電源電圧マ
ージンの実力で動作リミットしてしまう可能性があり、
内部メモリセルの電源電圧マージンを正確に測定するこ
とが出来ないという問題点がある。
【００２３】また、他の従来例として、直接外部電源電
圧を調整することによって内部電源基準電圧発生部から
発生される内部電圧のレベルを調整するような方法もあ
るが、外部電源電圧が内部でどの程度の電圧レベルまで
内部降圧されたかが不明な為、電源電圧マージン試験を
行っても実力を正確に測定することが出来ないという問
題点があった。
【００２４】図１３は、更に別の従来例を示しており、
図７の場合と同様に、電源電圧マージンテストを行う場
合、内部電源基準電圧発生部132をTESTモードなどによ
り動作をキャンセルしておき、外部に専用に設けたVREF
-PAD137から直接電圧を印可して内部電圧を調整するこ
とで電源電圧マージン試験を可能にしている。なお、こ
の場合、内部電源電圧発生部133としては例えば図６に
示されている内部電源電圧発生部が使用される。
【００２５】この従来例は、主にリダンダンシＰ／Ｗ時
など内部電圧のレベルが不明の場合にVREF-PAD137から
電圧を与えて基本試験を行う場合に用いており、本Ｐ／
Ｗ時にはトリミングされた内部電圧のレベルで試験を行
う為に、このVREF-PAD137は基本的には使用しない。こ
の場合、製品のピン数制限や製品動作制限に影響しない
ように、このVREF-PAD137は組立時にはピンにボンディ
ングしない為、Ｐ／Ｗ時のみ有効な測定手法であり組立
品には使用出来ないという問題がある。
【００２６】図１４は、ストレス試験を行う際の従来の
内部電圧制御回路例を示すブロック図であり、図１５
は、従来のストレス試験モードへのエントリー回路147
の例を示している。
【００２７】ストレス試験エントリー回路147は、通常
動作時においては、外部電源モード信号としてTESTモー
ドENTRY回路145により初期値のLowレベルが与えられ、
インバータ158を介してNchトランジスタ156のゲート電
圧及びPchトランジスタ157のゲート電圧にHighレベルが
与えられる。よってNchトランジスタ156はON状態、Pch
トランジスタ157はOFF状態となっている。
【００２８】また貫通電流抑制用のNchトランジスタ155
を構成する複数の各NchトランジスタもON状態であり、P
chトランジスタ151，152及びNchトランジスタ153,154,1
55,156からなるコンパレータ回路はアクティブ状態とな
る。Nchトランジスタ153のゲート電圧にはストレス試験
モードにエントリーしても電圧レベルが変動しない内部
基準電圧であるVREF0信号が与えられ、Nchトランジスタ
154のゲート電圧には抵抗160,161,162,163で外部電源電
圧を抵抗分割したレベルが与えられるが、通常動作時
は、Nchトランジスタ154のゲート電圧レベルの方が低く
なるように予め抵抗160,161,162,163の抵抗比が設定さ
れている。
【００２９】そのため、Nchトランジスタ153はON状態、
Nchトランジスタ154はOFF状態となり、接点Ａの電荷はN
chトランジスタ153,155,156を経由してGNDへ引き抜か
れ、接点ＡはLowレベルとなる。そしてPchトランジスタ
152がON状態となることで接点ＢがHighレベルとなりイ
ンバータ159を介してBIMDエントリー信号は非アクティ
ブ状態のLowレベルとなっている。
【００３０】次にストレス試験モード時においては、外
部電源モード信号はTESTモードENTRY回路145により同様
に初期値のLowレベルが与えられ、インバータ158を介し
てNchトランジスタ156及びPchトランジスタ157のゲート
電圧にHighレベルが与えられるので、Nchトランジスタ1
56はON状態、Pchトランジスタ157はOFF状態となってい
る。またNchトランジスタ155もON状態であり、Pchトラ
ンジスタ151，152及びNchトランジスタ153,154,155,156
からなるコンパレータ回路は、通常使用時と同様にアク
ティブ状態となる。
【００３１】Nchトランジスタ153のゲート電圧にはVREF
0信号が与えられ、Nchトランジスタ154のゲート電圧に
は抵抗160,161,162,163で外部電源電圧を抵抗分割した
レベルが与えられているが、ストレス試験を行うために
ここで、外部電源電圧を製品動作保証電圧以上かつトラ
ンジスタ耐圧以下の予め設定された電圧まで上昇させる
ことにより、Nchトランジスタ154のゲート電圧レベルを
Nchトランジスタ153のゲート電圧より高くする。する
と、Nchトランジスタ154はON状態、Nchトランジスタ153
はOFF状態となり、接点Ｂの電荷はNchトランジスタ154,
155,156を介してGNDへ引き抜かれLowレベルとなる。よ
ってインバータ159を介してBIMDエントリー信号はアク
ティブ状態のHighレベルとなる。
【００３２】このようにして、ストレス試験モードにエ
ントリーさせた場合には、内部電源基準電圧発生部142
において通常は一定のレベルに降圧されている内部電圧
VREFを、BIMDエントリー信号を用いて内部回路のトラン
ジスタ耐圧以下の電圧まで上昇させ、ストレス試験を行
う。
【００３３】例えば、製品動作保証範囲が3.0Ｖ〜3.6
Ｖ、外部電圧が与えられるトランジスタの耐圧が4.5
Ｖ、内部電圧が与えられるトランジスタの耐圧が2.5Ｖ
であった場合に、通常動作時には内部電源基準電圧発生
部142から出力される内部電圧VREFを例えば2.0Ｖに設定
しておき、ストレス試験時には，抵抗160,161,162,163
に供給される外部電圧を予め設定しておいた4.0Ｖ程度
の電圧まで上昇させることでストレス試験モードにエン
トリーさせ、内部電圧VREFを2.5Ｖまで上昇させてスト
レス試験を行う。
【００３４】この時、プロセスの違い、製品あるいは素
子のばらつき等により使用するトランジスタ耐圧が下が
った場合には、ストレス試験にエントリーさせる外部電
源の電圧と製品動作補償範囲までの電圧マージンが減少
し、現状の回路形式では確実にストレス試験にエントリ
ーさせることが困難となってくる。
【００３５】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑み、組立品に対して電源電圧マージン試験用に別途
専用ピンを設けることなく、外部から与えた電圧によっ
て自由に内部電圧を調整することを可能とし、かつ試験
用に設けられた回路が製品の通常動作に影響を及ぼすこ
とがない内部電圧制御回路を提供することにある。
【００３６】本発明の他の目的は、製品の動作保証電圧
からトランジスタ耐圧までのマージンが少なくても、ス
トレス試験エントリー時に、トランジスタの耐圧に影響
されることなく内部電圧のレベルをストレス電圧に調整
可能な手段を提供することにある。
【００３７】
【課題を解決するための手段】本発明は、「降圧回路を
使用した製品の電源電圧マージン試験」に対して、既存
の入力端子にコンパレータ回路を設けることによって別
途専用の端子を設けることなく、外部電源が与えられる
回路と内部電源が与えられる回路に対する入力電源を別
系統としたままで、内部電圧を外部から直接制御するこ
とを特徴としている。
【００３８】具体的には、本発明の内部電圧制御回路
は、通常動作モード時に活性化されて動作し、基準電圧
を発生する内部電源基準電圧発生部と、所定の試験モー
ド時に活性化されて動作し、既存の外部入力ピンを介し
て入力された外部電圧を出力するコンパレータ回路と、
前記内部電源基準電圧発生部から出力される基準電圧と
前記コンパレータ回路から出力される外部電圧を入力し
て、前記基準電圧または前記外部電圧に依存する内部電
圧を発生する内部電源電圧発生部と、前記内部電源基準
電圧発生部及び前記コンパレータ回路の動作不動作を制
御するテストモードセレクト回路とを備えていることを
特徴とする。
【００３９】本発明の「既存の外部入力ピンを介して入
力された外部電圧を出力するコンパレータ回路」は、通
常動作モード時は不活性状態に制御されており、所定の
試験モード時に活性化されて動作するので、通常動作モ
ード時に既存の外部入力ピンを介して入力された電圧変
動によって内部電源電圧発生部から出力される内部電源
電圧が影響を受けることはない。
【００４０】
【発明の実施の形態】図１は、本発明における内部電圧
制御回路の第１の実施形態を示すブロック図である。
【００４１】本実施形態の内部電圧制御回路は、TESTモ
ードENTRY回路５、TESTモードSELECT回路６、基準電圧
制御及び発生部１、内部電源基準電圧発生部２、既存の
入力端子に接続したコンパレータ回路７及び内部電源電
圧発生部３という構成から成る。
【００４２】電源電圧マージン試験時には、TESTモード
ENTRY回路５及びTESTモードSELECT回路６によって内部
電源基準電圧発生部２の回路動作をキャンセルし、コン
パレータ回路７をTESTモードSELECT回路６から発生させ
た選択信号により活性化し、既存の入力端子であるＮＣ
（ノン・コネクション）ピンから与えられた入力電圧を
試験用基準電圧VREFとすることで、内部電圧を外部から
直接制御することを可能にしている。
【００４３】本実施形態では、製品動作に関係ないＮＣ
ピンにコンパレータ回路７を設けている。そして、TEST
モードSELECT回路６から発生させた選択信号を有効と
し、使用する当該ピンに電圧を加えた場合のみ、外部か
ら入力された電圧をコンパレータ回路によって試験用基
準電圧VREFとして出力することが出来る。このように外
部から与えられる電源電圧とは異なる内部電圧をコント
ロールすることで、マージン試験用に別途ピン数を増や
すことなく電源電圧マージンを正確に測定することが可
能となる。
【００４４】なお、本実施形態におけるTESTモードENTR
Y回路５、TESTモードSELECT回路６、内部電源基準電圧
発生部２、及び内部電源電圧発生部３は、それぞれ上記
図８または図９記載のTESTモードENTRY回路、図１０記
載のTESTモードSELECT回路、図１１記載の内部電源基準
電圧発生回路、及び図６記載の内部電源電圧発生回路を
用いて構成することができる。また、基準電圧制御及び
発生部１から出力されるVREF発生用基準電圧VR0は、通
常動作時の基準電圧VREFを発生するための定電源であ
る。
【００４５】以下、図１及び関連する図を参照して本実
施形態の動作について説明する。
【００４６】図８に示すスーパーボルテージ方式のTEST
モードENTRY回路や、図９に示すようなＰ／Ｗ時などに
専用のTEST-PADを設けておき、電源電圧マージン試験時
にはTESTモードENTRY信号をHighレベルとする。
【００４７】TESTモードSELECT回路（図１０）は、初期
状態ではPOWER-ON RESET信号にLowレベルが与えられ、
インバータ101、インバータ102を介してPchトランジス
タ100のゲート電圧にLowレベルが与えられてPchトラン
ジスタ100はON状態となり、接点ＢはHighレベルとな
る。よって、インバータ105を介して出力される降圧電
源発生回路キャンセル信号は、非選択Lowレベルとな
る。
【００４８】TESTモードを使用しない場合は、TESTモー
ドENTRY信号にはLowレベルが与えられることでトランス
ファスイッチＴ１がOFF状態となり、トランスファスイ
ッチＴ２がON状態となって、出力の初期値Lowレベルは
インバータ105、インバータ106、及びトランスファスイ
ッチＴ２によって保持される。
【００４９】TESTモードを使用する場合は、TESTモード
ENTRY信号にはHighレベルが与えられることで、トラン
スファスイッチＴ１がON状態となり、トランスファスイ
ッチＴ２がOFF状態となる。この時、TESTモード制御用
に用いるaddress信号等の入力をHighレベルにすると、
インバータ103を介して接点ＡはLowレベルとなり、トラ
ンスファスイッチＴ１を介して接点ＢはLowレベル、さ
らにインバータ105を介して出力される降圧電源発生回
路キャンセル信号は、選択状態であるHighレベルとな
る。
【００５０】内部電源基準電圧発生部（図１１）では、
通常動作時には降圧電源発生回路キャンセル信号として
Lowレベルが与えられているので、インバータ118を介し
てNchトランジスタ115のゲート電圧、及びPchトランジ
スタ116のゲート電圧にHighレベルが与えられ、Nchトラ
ンジスタ115はON状態、Pchトランジスタ116はOFF状態と
なる。
【００５１】従って、Pchトランジスタ111,112及びNch
トランジスタ113,114,115からなるコンパレータ回路は
アクティブ状態となっており、基準電圧VREFの電圧レベ
ル変動によってPchトランジスタ117は選択及び非選択状
態のいずれかとなることで、Nchトランジスタ114のゲー
ト電圧（VREF発生用基準電圧VR0）は、Nchトランジスタ
113のゲート電圧と等しくなるように動作し、内部電源
基準電圧発生部２から出力される基準電圧VREFは、基準
電圧制御及び発生部１から出力される基準電圧VR0を抵
抗Ｒ１，Ｒ２によるあらかじめ設定された抵抗比によっ
て昇圧された一定のレベルとなる。
【００５２】内部VREF信号をキャンセルする場合には、
TESTモードのSELECT回路６（図１０）によってキャンセ
ル信号にHighレベルが与えられ、インバータ118を介し
てNchトランジスタ115とPchトランジスタ116のゲート電
圧にはLowレベルが与えられ、Nchトランジスタ115はOFF
状態、Pchトランジスタ116はON状態となる。
【００５３】Nchトランジスタ115がOFF状態であるので
コンパレータ回路は非アクティブ状態であり、またPch
トランジスタ116がON状態であることからPchトランジス
タ117のゲート電圧はHighレベルとなりPchトランジスタ
117がOFF状態となる為、基準電圧VREFへの電荷の供給経
路は遮断される。その為、抵抗Ｒ１，Ｒ２を介して電荷
がGNDへ抜かれ、基準電圧VREFはLowレベルになる。
【００５４】内部電源電圧発生部３（図６）では、Nch
トランジスタ615のゲート電圧にHighレベルが与えら
れ、Nchトランジスタ615はON状態となっているので、Pc
hトランジスタ611,612及びNchトランジスタ613,614,615
からなるコンパレータ回路はアクティブ状態となってい
る。
【００５５】そして、内部電源基準電圧発生部２（図１
１）から与えられる基準電圧VREFまたは既存の入力端子
に接続したコンパレータ回路７を介して与えられる外部
電圧のいずれか一方が、Nchトランジスタ614のゲート電
圧として与えられると、Pchトランジスタ616を介して出
力電圧が帰還されるNchトランジスタ613のゲート電圧
（内部電圧VINT）がNchトランジスタ614のゲート電圧と
等しくなり、内部電圧VINTとして内部電源電圧が与えら
れる回路へ供給される。
【００５６】従って、図１の内部電圧制御回路をTESTモ
ードとして使用する場合は、既存の入力端子に接続した
コンパレータ回路７を、TESTモードSELECT回路６（図１
０）で発生させた降圧電源発生回路キャンセル信号によ
り活性化させ、既存の入力端子（ＮＣピン）から与えら
れた入力電圧を、コンパレータ回路７を介して試験用基
準電圧VREFとして与えることで、内部電圧を外部から直
接制御することが可能となる。
【００５７】また、このコンパレータ回路７は、通常動
作時には、TESTモードSELECT回路（図１０）から出力さ
れる降圧電源発生回路キャンセル信号が、非選択Lowレ
ベルとなっているので、Nchトランジスタ16はOFF状態で
あり、コンパレータ回路７は非アクティブ状態となって
いるため、外部入力電圧変動がＮＣピンを介して入力さ
れても、通常動作時の基準電圧VREFに影響を及ぼすこと
はない。
【００５８】図２は、本発明における内部電圧制御回路
の第２の実施形態を示すブロック図である。
【００５９】第１の実施形態（図１）では、製品動作に
関係ない既存ピンであるＮＣピンにコンパレータ回路７
を接続することで内部電圧の調整を行ったが、半導体装
置にＮＣピンが存在しない場合は、既存の制御ピンを内
部電圧調整用の入力端子として使用する必要がある。
【００６０】そこで本実施形態では、例としてＯＥ（Ou
tput Enable）ピンを内部電圧調整用の入力端子として
使用した回路例を示している。ＯＥ信号は、ＯＥピンに
Lowレベルが与えられるとＩ／Ｏピンからのデータ出力
を活性化させる制御信号である。この為、図２に示すよ
うにＯＥピンはコンパレータ回路７に接続されるととも
に、TESTモードSELECT回路６から出力された降圧回路キ
ャンセル信号との論理をとる論理回路に接続されること
により、通常のＯＥ制御信号出力動作を可能にしてい
る。
【００６１】以下、図２を参照して第２の実施形態の動
作について説明する。
【００６２】まず、通常動作（TESTモードを非選択）時
は、TESTモードSELECT回路６から発生させた選択信号は
Lowレベルに固定されておりコンパレータ回路７は非ア
クティブ状態である。また、降圧回路キャンセル信号も
Lowレベルに固定されており、インバータ17を介してＮ
ＡＮＤ回路18の入力ゲートにはHighレベルが与えられて
いる。
【００６３】従って、この状態でＯＥピンをLowレベル
にすればＮＡＮＤ回路18及びインバータ19を介して、Ｏ
Ｅ制御回路へLowレベルが与えられてＩ／Ｏピンからの
データ出力が活性化され、ＯＥピンをHighレベルにすれ
ばＮＡＮＤ回路18及びインバータ19を介して、ＯＥ制御
回路へHighレベルが与えられてＩ／Ｏピンからのデータ
出力は非活性となる。よって、ＯＥ制御回路への制御信
号はＯＥピンに接続されたコンパレータ回路には影響さ
れず、通常動作が可能となる。
【００６４】次に電源電圧マージン試験モード時は、TE
STモードSELECT回路６から発生させた選択信号はHighレ
ベルとなり、コンパレータ回路７はアクティブ状態とな
る。また、降圧回路キャンセル信号もHighレベルになる
為、インバータ17を介してＮＡＮＤ回路18の入力ゲート
にはLowレベルが与えられる。よってＯＥピンからの入
力に関わらずＮＡＮＤ回路18の出力はHighレベルに確定
し、インバータ19を介してＯＥ制御回路へLowレベルが
与えられてＩ／Ｏピンからのデータ出力は活性化され
る。
【００６５】なお、TESTモードENTRY回路５、TESTモー
ドSELECT回路６、基準電圧制御及び発生部１、内部電源
基準電圧発生部２、内部電源電圧発生部３及びコンパレ
ータ回路７の動作に関しては図１での説明と同様である
ので、詳細説明は省略する。
【００６６】このように、例えばＯＥピンに対してコン
パレータ回路を接続した場合には、TESTモードにＩ／Ｏ
の出力を活性化させるようにＯＥ制御回路への出力をLo
wレベルに固定することにより、電源電圧マージン試験
が可能となる。
【００６７】また、上記実施例では、ＯＥピンに対して
コンパレータ回路を接続した場合について説明したが、
ＣＳ（Chip Select）ピン等の他の既存ピンにコンパレ
ータ回路7を設けることも可能である。そして、TESTモ
ードから発生させた信号で既存ピンの動作をアクティブ
側に固定させることにより上記実施例と同等の効果を得
ることができる。
【００６８】次に、本発明を使用した測定方法について
説明する。
【００６９】電源電圧マージン試験時、及びストレス試
験時には、まずTESTモードにエントリーさせる必要があ
る。Ｐ／Ｗ時には図９に示すように、専用に設けたテス
トPADに対しHighレベルの電圧を印可することでTESTモ
ードENTRY信号を選択側のHighレベルとする。組立品の
場合には図８に示すPower-on Reset信号には初期値とし
てLowレベルが与えられ、ＮＡＮＤ回路801とインバータ
802を介してTESTモードENTRY信号はLowレベル（非選
択）となるが、一定時間が経過するとPower-on Reset信
号はHighレベルとなるように設定された信号である為、
ＮＡＮＤ回路801のゲート電圧としてHighレベルが与え
られる。
【００７０】Address等の既存ピンには外部電源電圧よ
りも高い、予め設定された電圧レベルを与えることで接
点Ａ，Ｂは共にHighレベルとなりＮＡＮＤ回路801のゲ
ート電圧にHighレベルが与えられる。よって、ＮＡＮＤ
回路801の出力はLowレベル、インバータ802の出力はHig
hレベルとなり、TESTモードENTRY信号を選択側のHighレ
ベルとする。
【００７１】次に、外部から与える電源電圧によって内
部電圧を調整する為に、TESTモードを使用して内部降圧
回路の動作をキャンセルさせる必要がある。
【００７２】図１０に示したTESTモードSELECT回路６の
POWER-ON RESET信号は、初期状態ではLowレベルが与え
られ、インバータ101，インバータ102を介してPchトラ
ンジスタ100のゲート電圧にLowレベルが与えられてPch
トランジスタ100はON状態となり、接点ＢはHighレベル
となり、インバータ105を介して出力される降圧電源発
生回路キャンセル信号は非選択Lowレベルとなってい
る。POWER-ON RESET信号は一定時間が経過するとHighレ
ベルとなる信号であり、インバータ101，インバータ102
を介してPchトランジスタ100のゲート電圧にHighレベル
が与えられ、Pchトランジスタ100がOFF状態となり外部
電源と接点Ｂとの経路は遮断される。
【００７３】図８もしくは図９によってTESTモードENTR
Y信号にはHighレベルが与えられる為、TESTモードSELEC
T回路６のトランスファスイッチＴ１がON状態となり、
トランスファスイッチＴ２がOFF状態となる。この時、
特定のTESTモードを選択する為に割り当てられた入力ピ
ンであるTESTモード制御用address信号等の入力電圧をH
ighレベルにすると、インバータ103を介して接点ＡはLo
wレベルとなり、トランスファスイッチＴ１を介して接
点ＢはLowレベル、さらにインバータ105を介して出力さ
れる降圧電源発生回路キャンセル信号を、選択状態であ
るHighレベルとする。
【００７４】次にTESTモードSELECT回路６から出力され
たHighレベルの信号によって、内部電源基準電圧発生部
２の動作をキャンセルさせる必要がある。
【００７５】降圧電源発生回路キャンセル信号はHighレ
ベルが与えられている為、内部電源基準電圧発生部２で
は、インバータ118を介してNchトランジスタ115とPchト
ランジスタ116のゲート電圧にはLowレベルが与えられ、
Nchトランジスタ115はOFF状態、Pchトランジスタ116はO
N状態となる。Nchトランジスタ115がOFF状態であるので
コンパレータ回路は非アクティブ状態であり、またPch
トランジスタ116がON状態であることからPchトランジス
タ117のゲート電圧はHighレベルとなってOFF状態となる
為、基準電圧VREFへの電荷の供給経路は遮断される。そ
して基準電圧VREFの電荷は抵抗Ｒ１，Ｒ２を介してGND
へ抜かれ、基準電圧VREFをLowレベルとする。
【００７６】次に図２に示すコンパレータ回路７を介し
て、外部から与えられる電源電圧を基準電圧VREFとして
与える必要がある。
【００７７】TESTモードSELECT回路６で発生させた降圧
電源発生回路キャンセル信号は、Nchトランジスタ16の
ゲート電圧としてHighレベルを与えることでコンパレー
タ回路７を活性化させる。そして外部入力ピンに対し、
電源電圧マージン試験時もしくはストレス試験時に与え
たい任意の電圧を印可することで、コンパレータ回路７
を介して基準電圧VREFの電位を調整することが出来る。
【００７８】最終的には、外部から任意に調整した基準
電圧VREFを実際の内部回路に与えて試験を行う必要があ
る。図６の内部電源電圧発生部では、Nchトランジスタ6
15のゲート電圧に常時Highレベルが与えられ、Nchトラ
ンジスタ615をON状態とすることでコンパレータ回路は
常に活性化させている。
【００７９】ここで図２において外部から任意に調整し
た基準電圧VREFは、Nchトランジスタ614のゲート電圧と
して与えられ、Nchトランジスタ613のゲート電圧と等し
くなり、内部電源VINTとして内部電源電圧が与えられる
各回路へ供給される。この状態で半導体装置の試験を行
うことで、電源電圧マージン試験やストレス試験などが
可能となる。
【００８０】また、本発明をストレス試験に使用した場
合、外部電圧はトランジスタ耐圧以下の電圧を今まで通
りテスタ側から与え、内部電圧VREFには外部電圧とは異
なる電圧を、コンパレータ７を介して外部から自由に与
えることで、確実にストレス試験を行うことが可能とな
る。
【００８１】
【発明の効果】本発明においては、内部電圧として設定
する電圧を外部からの印加電圧と等しくすることができ
るので、正確な内部電圧レベルが分かり、かつ自由に内
部電圧を調整出来るので動作実力の限界の確認が容易と
なる。
【００８２】また、本発明においては、TESTモードを使
用することで既存の端子を使用することができ、かつ、
低電源電圧や高電源電圧に関わらず電源マージン試験を
行うことが可能である。
【００８３】また、本発明では、通常使用時にはコンパ
レータ回路が非アクティブ状態とされているので、例え
外部入力端子にオーバーシュート／アンダーシュートが
入っても、TESTモードからの選択信号が非アクティブで
ある限りコンパレータ回路が動作することはなく、通常
使用時における内部電圧VREFに影響が及ぶことは無い。
【００８４】また、本発明では外部専用端子を必要とし
ない為、組立品でも使用可能であり、専用のVREF PADを
用いる場合のような、Ｐ／Ｗ時のみに有効で組立品には
使用出来ないという不都合は生じない。
【００８５】また、本発明では、外部電源電圧が与えら
れる回路と内部電源電圧が与えられる回路の電源を別系
統としたまま調整が可能であり、製品に与えられる電圧
を全て一律に調整した場合のように、外部電源電圧が与
えられる回路部分の電源電圧マージンの実力で動作リミ
ットしてしまうような不都合は生じない。
【００８６】また、本発明では内部回路に与える電源電
圧を外部から直接調整出来る為、電源電圧マージンの正
確な実力が測定可能であり、直接外部電源電圧を調整す
ることによって内部電圧のレベルを調整する場合に生ず
る、内部降圧された電圧レベルが不明であるという不都
合は生じない。
【００８７】このように、本発明によれば、テスト用に
専用に端子を設けることなく電源電圧マージンテストを
行うことができ、低い電源電圧を利用する半導体装置で
あっても低電源電圧マージンテストが容易であり、その
結果不良解析も容易となる。
【００８８】また、直接動作に関わることのないピンを
使用することで専用に端子を設ける必要がない為、製品
カタログに専用ピンを特に明記する必要がなく、製品使
用制限事項がない。
【図面の簡単な説明】
【図１】本発明における内部電圧制御回路の第１の実施
形態を示すブロック図である。
【図２】本発明における内部電圧制御回路の第２の実施
形態を示すブロック図である。
【図３】従来の内部電圧制御回路例を示す図である。
【図４】従来の内部電圧制御回路例を示す図である。
【図５】従来の内部電圧制御回路例を示す図である。
【図６】内部電源電圧発生部の回路例を示す図である。
【図７】外部電源モードを使用した内部電圧制御回路の
従来例を示す図である。
【図８】テストモードエントリー回路例を示す図であ
る。
【図９】テストモードエントリー回路例を示す図であ
る。
【図１０】テストモードセレクト回路例を示す図であ
る。
【図１１】内部電源基準電圧発生部の回路例を示す図で
ある。
【図１２】内部電源電圧発生部の回路例（外部電源モー
ド例）を示す図である。
【図１３】従来の内部電圧制御回路例５である。
【図１４】従来の内部電圧制御回路の他の例を示す図で
ある。
【図１５】従来のストレス試験エントリー回路例を示す
図である。
【符号の説明】
１ 基準電圧制御及び発生部 ２ 内部電源基準電圧発生部 ３ 内部電源電圧発生部 ５ TESTモードENTRY回路 ６ TESTモードSELECT回路 ７ コンパレータ回路 11,12,13,100,111,112,116,117,611,612,616 Pchトラ
ンジスタ 14,15,16,113,114,115,613,614,615 Nchトランジスタ 17,19,101〜106,118,128,802 インバータ回路 18,801 ＮＡＮＤ回路 Ｔ１，Ｔ２ トランスファスイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｂ 27/04 Ｔ Ｆターム(参考） 2G132 AA08 AB06 AC03 AD01 AG01 AG09 AK07 AK09 AK15 AL00 5F038 BB04 BB08 BE05 DF05 DT02 DT15 DT18 EZ20 5H420 NB02 NB25 5L106 DD00 DD11 DD36

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 通常動作モード時に活性化されて動作
    し、基準電圧を発生する内部電源基準電圧発生部と、 所定の試験モード時に活性化されて動作し、既存の外部
    入力ピンを介して入力された外部電圧を出力するコンパ
    レータ回路と、 前記内部電源基準電圧発生部から出力される基準電圧と
    前記コンパレータ回路から出力される外部電圧を入力し
    て、前記基準電圧または前記外部電圧に依存する内部電
    圧を発生する内部電源電圧発生部と、 前記内部電源基準電圧発生部及び前記コンパレータ回路
    の動作不動作を制御するテストモードセレクト回路とを
    備えていることを特徴とする内部電圧制御回路。
  2. 【請求項２】 前記コンパレータ回路は、ゲート電極が
    前記既存の外部入力ピンに接続された第１のNchトラン
    ジスタと、ゲート電極が該コンパレータ回路の出力端に
    接続された第２のNchトランジスタと、ゲート電極に前
    記テストモードセレクト回路からの出力信号が入力さ
    れ、ソース電極が接地され、ドレイン電極が前記第１及
    び第２のNchトランジスタの共通ソース電極と接続され
    た第３のNchトランジスタと、ソース電極が外部電源に
    接続され、ドレイン電極が前記第１のNchトランジスタ
    のドレイン電極と接続された第１のPchトランジスタ
    と、ソース電極が外部電源に接続され、ゲート電極が前
    記第１のPchトランジスタのゲート電極と共通接続さ
    れ、ドレイン電極が前記第２のNchトランジスタのドレ
    イン電極と接続されるとともに前記共通接続されたゲー
    ト電極と接続された第２のPchトランジスタと、ソース
    電極が外部電源に接続され、ゲート電極が前記第１のNc
    hトランジスタ及び前記第１のPchトランジスタの共通ド
    レイン接続点に接続され、ドレイン電極が該コンパレー
    タ回路の出力端に接続された第３のPchトランジスタ
    と、によって構成されていることを特徴とする請求項１
    に記載の内部電圧制御回路。
  3. 【請求項３】 前記既存の外部入力ピンは、ＮＣ（ノン
    ・コネクション）ピンであることを特徴とする請求項１
    または２に記載の内部電圧制御回路。
  4. 【請求項４】 前記既存の外部入力ピンは、ＯＥ（Outp
    ut Enable）ピンまたはＣＳ（Chip Select）ピン等の既
    存ピンであり、前記テストモードセレクト回路からのTE
    STモード信号により前記既存の外部入力ピンの動作をア
    クティブ側に固定させる手段を有していることを特徴と
    する請求項１または２に記載の内部電圧制御回路。
  5. 【請求項５】 前記既存の外部入力ピンの動作をアクテ
    ィブ側に固定させる手段は、前記テストモードセレクト
    回路からの出力信号を反転して出力する第１のインバー
    タ回路と、該第１のインバータ回路の出力と前記ＯＥピ
    ンまたは前記ＣＳピン等の既存ピンからの入力とが入力
    されるＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を反転し
    てＯＥ制御回路またはＣＳ制御回路等へ出力する第２の
    インバータ回路によって構成されていることを特徴とす
    る請求項４に記載の内部電圧制御回路。
  6. 【請求項６】 前記既存の外部入力ピンを介して入力さ
    れる外部電圧は、マージン試験用の基準電圧であること
    を特徴とする請求項１〜５のいずれかに記載の内部電圧
    制御回路。
  7. 【請求項７】 前記既存の外部入力ピンを介して入力さ
    れる外部電圧は、ストレス試験用の基準電圧であること
    を特徴とする請求項１〜５のいずれかに記載の内部電圧
    制御回路。
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