KR940009835B1 - 온칩 전압 레귤레이터 및 그것을 사용한 반도체 메모리 장치 - Google Patents

온칩 전압 레귤레이터 및 그것을 사용한 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

온칩 전압 레귤레이터 및 그것을 사용한 반도체 메모리 장치
제 1a 도는 종래의 내부 전압 레귤레이터의 회로 구성도.
제 1b 도는 제 1a 도에 나타난 레귤레이터 트랜지스터의 드레인 전류 VS. 게이트-소오스 전압 특성을 나타내는 그래프.
제 1c 도는 또 다른 종래 내부 전압 레귤레이터의 회로 구성도.
제 2 도는 본 발명의 첫번째 바람직한 실시예에 따라 온-칩 전압 레귤레이터의 회로 구성도.
제 3 도는 제 2 도에서 보여준 전압 레귤레이터의 작동을 보여주는 파형.
제 4a 도는 본 발명의 두번째 바람직한 실시예에 따라 온칩 전압 레귤레이터의 회로 구성도.
제 4b 도는 제 4a 도에서 보여준 반도체 층구조의 횡단면도.
제 4c 도는 제 4b 도에서 보여준 층구조를 변화시킨 횡단면도.
제 5 도는 제 2 도에서 보여준 온칩 레귤레이터를 변화시킨 횡단면도.
제 6 도는 본 발명에 따른 온칩 전압 레귤레이터를 가지는 DRAM 장치.
제 7 도는 제 6 도에서 보여준 DRAM에 설치된 어드레스 전이 검출기의 회로 구성도.
제 8 도는 제 6 도에 나타난 내부 전압 발생기의 회로 구성도.
제 9 도는 제 8 도에서 보여주는 회로의 작동을 예시하는 파형 구성도.
제 10 도는 제 6 도에서 나타난 내부 전압 발생기를 변화시킨 회로 구성도.
본 발명은 일반적으로 반도체 집적 회로에 관한 것이며 특히 외부 전원 전압으로부터 내부 전원 전압의 재생을 제어하기 위한 온칩 전압 레귤레이터에 관한 것이다.
LSI의 모양의 크기가 감소할때 LSI에 의하여 구체화된 트랜지스터의 크기가 감소하며 LSI 트랜지스터의 브레이크 다운 전압이 감소한다. 이들은 전원 전압과 모양의 크기 사이의 관계를 최적화시키기 위한 두 가능 접근법이다. 첫번째 접근법은 고전원 전압과 동일한 예를들면 5볼트에 견디기 충분한 약 0.8㎛길이의 게이트를 가지는 트랜지스터를 생성하는 것이다. 두번째 접근법은 감소된 전원 전압과 동일함 예를들면 3.3V가 적당한 약 0.5㎛ 감소된 길이의 게이트를 가진 트랜지스터를 생성하는 것이다. 두번째 접근법이 첫번째 접근법에 의하여 생성된 것보다 더 빨리 작동할 수 있음을 알 수 있다. 따라서 집적화 밀도가 증가할때 전원 전압이 적합한 전압으로 감소된다고 할 수 있다.
한편, 대부분의 IC칩은 5볼트와 같은 표준화된 외부 전원 접압을 수신하기 위하여 설계되었다. 따라서 각 IC칩 대신에 표준화된 외부 전원 전압으로부터 적합하게 저하된 전원 전압을 발생하는 것이 필요하다.
제 1a 도는 외부 전압으로부터 외부 전압보다 더 낮은 인칩 전압을 발생하기 위하여 설계된 종래 온칩 전압 레귤레이터의 회로 구성도이다. 레귤레이터 트랜지스터 Q1은 5볼트와 같은 외부 전압 전원 VEXT에 관하여 연속 제어 레귤레이터로 작용한다. 레귤레이터 트랜지스터 Q1은 5.0V 외부 전원 전압으로부터 3.3볼트와 동일한 내부 전원 전압 VINT를 발생시킨다. 레귤레이터 트랜지스터 Q1의 게이트는 링 발진기 OSC에 의하여 발생된 A.C. 신호를 개정하므로 얻어진 전압에 의하여 충전된다. 표시된 VG1게이트 전압은 트랜지스터 Q4의 소오스가 기준 전압 VREF에 놓여졌기 때문에 트랜지스터Q4의 작용으로 고정된 전압에서 고정된다. 기준 전압 VREF가 종래방법 예를들면 MOS 트랜지스터의 문턱 전압을 사용하여 발생될 수 있다.
트랜지스터 Q2는 전원이 ON일때 레귤레이터 트랜지스터 Q1의 게이트를 충전하는데 작용한다. 기준 전압 VREF는 역시 트랜지스터 Q2와 발진기 OSC의 게이트에 인가된다. 기준 전압 VREF로 발진기 OSC는 고정된 발진 전압을 발생 가능하다. 캐패시터 C는 발진기 OSC와 트랜지스터 Q2의 소오스 사이에 연결되며 충전 전압을 증가시키는 작용을 한다. 예를들면, 발진기 OSC의 출력 전압이 "부"일때 캐패시터는 트랜지스터 Q2의 양측 C의 단자가 "정"이 되도록 트랜지스터 Q2를 통하여 충전된다. 한편, 발진기 OSC의 출력전압이 "정"일때, 전하 전압이 발진기 OSC의 "정"의 출력 전압과 캐패시터 C를 교차하여 전개된 전압의 총계와 동량이 되도록 증가된다. 발진기 OSC는 표준화된 내부 전압 VINT을 얻기 위하여 레귤레이터 트랜지스터 Q1의 큰 게이트 전압 VG1를 발생하는데 사용된다. 발진기 OSC는 발진하고 피크 전압을 얻을 수 있도록 전압 신호를 개정하는 양쪽장치로 사용될 수 있다.
제 1b 도는 드레인 전류 대 레귤레이터 트랜지스터 Q1이 게이트-소오스 전압
(VGS)이다. 드레인 전류 ID는 ID=K(VG-Vth)2으로 정의될 수 있으며 여기서 K는 비례상수이고 Vth는 레귤레이터 h 트랜지스터 Q1의 문턱 전압이다. 즉 레귤레이터 트랜지스터 Q1의 턴-온 특성 곡선은 게이트-소오스 전압 VGS의 제곱에 비례한다. 만약 칩에 소모된 전류가 △I로 변하면, 내부 전압 VINT는 △V로 변한다. DRAM의 경우에 약 0.1mA와 같은 전류가 대기 신호 모드에 레귤레이터 트랜지스터 Q1를 통하여 통과한다. 한편, DRAM의 내부회로가 활성될때 레귤레이터 트랜지스터 Q1를 통해 통과하는 전류의 피크가 100mA와 거의 같게 한다. 즉, 활성 모드에서 얻은 전류는 대기 신호 모드에서 얻어진 전류의 1000배이다. 비례상수 K가 증가는 게이트폭의 증가가 가능하다. 그러나, 게이트 폭의 증가는 집적화 밀도를 감소시킨다. 내부 회로에서 소모된 전류가 변하는 상태의 고정된 전압에서 내부 전압 VINT를 규정하는 것은 불가능함을 상기 설명으로부터 알 수 있다. 더욱이 게이트 폭의 증가는 부-문턱 전류의 증가를 가져오며, 트랜지스터 Q1의 문턱 전압은 대체로 감소된다. 따라서, 만약 내부칩에서 소모된 회로의 변화가 대기 신호 모드에서 얻어진 것의 1000배와 동일하면 내부 전압 VINT에 크게 변화를 일으킨다.
제 1c 도는 내부 전압 VINT에 삭제된 수정에 관한 종래 온칩 전압 레귤레이터이다. 레귤레이터 트랜지스터 Q1의 게이트 전압은 전류 미러(mirror)형 아날로그 차동 증폭기의 출력에 의하여 제어된다. 이것은 트랜지스터 Q11-Q14로 이루어졌다. 즉, 피드백 신호는 트랜지스터 Q1 소오스로부터 트랜지스터 Q12의 게이트에 전이된다. 즉, 내부 전압 VINT가 출력된다는 것으로부터 노드에 전이된다. 기준 전압 VREF는 트랜지스터 Q11의 게이트에 전이 된다. 따라서, 내부 전압 VINT는 기준 전압 VREF와 항상 같게 되도록 자동적으로 제어된다. 따라서 내부 전압 VINT는 부하 전류 즉, 트랜지스터의 드레인 전류의 수정에 의하여 크게 영향을 받지 않는다.
비록 전압 안정도가 좋아도 아날로그 차동 증폭기 회로에 필요한 트랜지스터(증폭) 이익을 얻기 위하여 트랜지스터 Q11과 Q12를 통하여 100㎂와 같은 전류가 항상 흐르는 것이 필요하다. 따라서 전력의 대부분의 양은 대기 신호 모드에 제 1c 도에 나타난 회로에 소모된다. 그러므로 피드백 회로가 안정하게 작동할 수 있도록 회로를 제조됨이 필요하다. 만약, 그런 요구가 만족되지 않으면 내부 전압 VINT에 호출신호가 발생할 것이다. 더 악한 경우에는 피드백 회로가 변동할 것이다.
본 발명의 일반적 목적은 전술한 불이익을 제거하는 새롭고 유용한 온칩 전압 레귤레이터를 제공하는 것이다.
더 상세한 본 발명의 목적은 부하 전류의 변화에 인하여 거의 영향 받지 않는 내부 전압을 발생 가능하고 대기 신호 모드에 전류의 소량을 소모 가능한 온칩 전압 레귤레이터를 제공하는 것이다.
본 발명의 상기 전술한 목적은 외부 전원 전압은 수신 연결 가능한 첫번째 단자와 온칩 전압 레귤레이터가 형성된 칩위에 형성된 내부 회로에 연결 가능한 두번째 단자를 가지는 레귤레이터 트랜지터의 게이트를 제어하는 온칩 레귤레이터에 의하여 성취된다. 온칩 전압 레귤레이터는 내부 회로 작동에 관계된 소정의 클럭 신호를 수신하는 클럭 수신수단; 클럭 수신수단과 레귤레이터 트랜지스터에 연결되고, 내부 전압이 작동하는지 아닌지와 관계없이 레귤레이터 트랜지스터가 외부 전원 전압으로부터 실제적으로 고정된 내부 전압을 발생할 수 있도록 소정의 클럭 신호 기본 상태에 레귤레이터 트랜지스터의 게이트에 게이트 전압 출력을 발생하는 레귤레이터 수단으로 이루어졌다.
본 발명의 또 다른 목적은 전술된 온칩 전압 레귤레이터를 가지는 반도체 메모리 장치를 제공하는 것이다.
이 목적은 다음과 같이 이루어진 반도체 메모리 장치에 의하여 성취된다.
첫번째 클럭 신호에 따라 작동하며 메모리셀 어레이와 메모리셀 어레이에 짝지워진 센스 증폭기를 가지는 첫번째 시스템; 두번째 클럭 신호에 의하여 작동하며, 외부 어드레스로부터 로우 어드레스를 발생하고 메모리셀 어레이로 로우 어드레스를 출력하기 위한 로우 어드레스 수단을 가지는 두번째 시스템; 세번째 클럭 신호에 따라 작동하며, 그리고 외부 어드레스로부터 컬럼 어드레스를 발생하고 메모리셀 어레이에 컬럼 어드레스를 출력하는 컬럼 어드레스 수단을 가지는 세번째 시스템; 그리고 첫번째, 두번째와 세번째 시스템을 짝지워지고 첫번째와 두번째 그리고 세번째 클럭 신호의 기본 상태에 외부 전원 전압으로부터 첫번째, 두번째 그리고 세번째 내부 전압 발생하기 위함이고 각각 첫번째와 두번째 세번째 시스템에 첫번째, 두번째 세번째 내부 전압을 출력하는 첫번째, 두번째 세번째에 짝지워진 내부 전압 발생수단으로 이루어졌다.
여기서 내부 전압 발생수단은 각각 첫번째, 두번째 그리고 세번째 시스템으로 설치되고 외부 전원 전압을 수신하기 위하여 연결가능한 첫번째 단자와 첫번째, 두번째 그리고 세번째 시스템 중의 하나에 대응하기 위하여 언급된 두번째 단자를 가지는 레귤레이터 트랜지스터 ; 그리고 레귤레이터 트랜지스터에 연결되고 첫번째, 두번째 그리고 세번째 시스템 중에 대응하는 시스템이 작동하는 여부와 관계없이 첫번째, 두번째와 세번째 내부 전압 중의 대응하는 내부 전압이 실제적으로 고정되도록 첫번째, 두번째 그리고 세번째 클럭 신호 중의 하나 이상의 기본 상태에서 레귤레이터 트랜지스터의 게이트에 게이트 전압 출력을 발생시키는 레귤레이터 수단으로 이루어졌다.
제 2 도를 참조하면, 온칩 전압 레귤레이터 100이 레귤레이터 트랜지스터 Q1을 제어한다. 전압 레귤레이터 100은 클럭 신호
Figure kpo00002
를 수신하는 입력단자, 그리고 n-채널 MOS 트랜지스터를 형성한 레귤레이터 트랜지스터 Q1의 게이트에 연결된 출력단자(노드 N)를 가진다. 전압 레귤레이터 100은 정전류 소오스 I, 연속적으로 연결된 다이오드 연결 n-채널 MOS 트랜지스터 S26, Q27, Q28 그리고 Q29, n-채널 MOS 트랜지스터 Q30, 그리고 캐패시터 C로 이루어졌다.
정전류 소오스 I와 트랜지스터 Q26-Q29는 연속으로 연결되었고 전압 VA를 가지는 정 내부 전압 라인과 접지 사이에 제공된다. 각 트랜지스터 Q26-Q29의 게이트는 그것들의 드레인에 연결된다. 트랜지스터 Q30은 트랜지스터 Q29에 평행하게 연결된다. 비활성 클럭 신호
Figure kpo00003
는 트랜지스터 Q30의 게이트에 인가된다. 클럭 신호
Figure kpo00004
가 저레벨로 변할때 칩에 설치된 대응하는 내부 회로(제 2 도에서 부하 L로 나타남)가 활성화된다. 캐패시터 C는 노드 N1과 접지사이에 연결된다.
각 트랜지스터 Q26-Q29가 이상적인 문턱 전압 Vth, V1=3Vth, 그리고 V2=Vth를 가진다고 가정할때 여기서 V1는 연속으로 연결된 트랜지스터 Q26-Q28를 가로질러 확장된 전압이고 V2는 트랜지스터 Q29를 가로질러 확장된 전압이다. 클럭 신호
Figure kpo00005
가 저레벨로 유지될때, 트랜지스터 Q30은 OFF이다. 왜냐하면 전압 V2가 전압 V1에 가해지기 때문이다. 클럭 신호
Figure kpo00006
가 고레벨로 스위치될때 트랜지스터 Q30은 ON으로 커진다. 따라서 전압 V2는 "0"이 된다. 즉, 트랜지스터 Q30이 OFF일때 노드 N1의 전위(레귤레이터 트랜지스터 Q1의 게이트 전압 VG1과 동일)는 4th(=V1+V2)와 같은 트랜지스터 Q30이 ON일때는 3Vht(=V1)과 같다.
전압 레귤레이터가 형성된 칩위에 부하 L(내부 회로에 대응)은 대기 신호 모드에서 유지되며 저활성 클럭 신호
Figure kpo00007
는 고레벨에서 유지된다. 트랜지스터 Q30은 도전하는 이 시간동안, 레귤레이터 트랜지스터 Q30의 게이트 전압이 트랜지스터 Q26-Q28의 문턱 전압 Vth의 합계와 같다. 트랜지스터 Q26-Q28로 공급되는 바이어스 전류가 정전류 소오스 I로부터 공급된다. 이것을 비록 전압 VA가 변할지라도 변화하지 않는 전압 V1를 제공함이 가능하다. 트랜지스터 Q1이 중진형 MOS 트랜지스터의 형성일때 외부 전원 전압 VEXT의 표준 전압보다 더 높게 설정됨이 바람직하다. 내부 전압 VINT가 외부 전원 전압 VEXT보다 더 높게 되는 것이 필요하지 않음을 알 수 있다. 그러나 표준 전압 보다는 높아야만 한다. 트랜지스터 Q1의 소오스 전압이 노드 전압 N1의 전위 VG1보다 더 낮다.
즉, VINT=VG1-VGS
여기서 VGS는 대기 신호 모드에 있는 부하 L에 소모된 전류에 대응하는 레귤레이터 트랜지스터 Q1의 게이트-소오스 바이어스 전압이며, 그리고 레귤레이터 트랜지스터 Q1의 문턱 전압 Vth와 거의 동일하다.
제 3 도에서 나타난 것과 같이 클럭 신호
Figure kpo00008
가 떨어진다. 따라서 칩은 활성화되고 거기에 형성된 내부 전압은 작동하기 시작한다. 그러므로 내부 회로에서 소모된 전력의 양은 증가하기 시작한다. 클럭 신호
Figure kpo00009
가 저레벨로 변할때 트랜지스터 Q30은 OFF이다. 따라서 레귤레이터 트랜지스터 Q1의 게이트 전압 VG1가 트랜지스터 Q29의 문턱 전압 Vth와 동일한 전압 V2에 의하여 증가한다. 게이트 전압 VG1에서의 중가는 정전류 소오스 I로부터 발생된 전류가 캐패시터 C1를 함유한 대캐패시터와 레귤레이터 트랜지스터 Q1의 게이트 캐패시터를 변화하는 변화 작동을 돕는다. 그 결과, 게이트 전압 VG1에서 n증가가 급히 일어나지 않는다. 클럭 신호
Figure kpo00010
가 반복하여 때때로 ON과 OFF로 될때 제 3 도에서 보여주는 것과 같이 레귤레이터 트랜지스터 Q1의 게이트는 시간 t3에서 (V1+V2)와 동일하게 된다. 시간 t1과 t2사이의 기간동안 내부 전압 VINT는 약간 감소한다. 그러나 제 1a 도 또는 제 1c 도에서 보여준 종래 전압 레귤레이터에 따라 내부 전압 VINT는 제 3 도에서 쇄선 C2에 의하여 나타난 것과 같이 시간 t2 이후에도 연속 감소한다. 이것은 내부 전압VINT에서 대변화가 일어남을 의미한다. 만약 트랜지스터 Q30이 생랙되면 내부 전압 VINT는 시간 t2 이후로 연속 감소할 것이다. 본 발명의 실시예에 의하여 각 시간 트랜지스터 Q30은 OFF이고, 트랜지스터 Q29의 문턱 전압 Vth와 동일한 전압 V2가 전압 V1에 가해지며 따라서 레귤레이터 트랜지스터 Q1의 게이트 전압 VG1은 증가된다.
클럭 신호 CLT가 ON과 OFF로 반복될때의 시간동안 노드 N1의 전위 즉 게이트 전압 VG1은 (V1과 V2)에 가깝게 된다. 만약 클럭 신호
Figure kpo00011
가 긴 시간동안 저레벨에서 유지될때 노드 N1의 전위는 (V1+V2)와 같게 된다. 달리 말한다면, 레귤레이터 트랜지스터 Q1은 내부 저항이 감소되도록 제어된다. 레귤레이터 트랜지스터 Q1의 게이트 전압 VG1은 상기 언급된 방식으로 조절되고 따라서 내부 전압 VINT의 감소가 보상된다.
클럭 신호
Figure kpo00012
가 대기 신호 모드로 되돌아 올때, 내부 회로는 작동이 멈춘다. 클럭 신호가 고레벨에서 있은후 즉시, 노드 N1의 전위는 과잉의 큰값이다. 따라서, 내부 전압 VINT는 시간 t4과 시간 t5 사이에 급변한 증가를 가진다. 그러나 시간 t6에서 내부 전압 VINT는 원래값(=V2)으로 돌아온다.
상기 설명된 것처럼, 레귤레이터 트랜지스터 Q1의 내부 저항이 클럭 신호
Figure kpo00013
의 기본 ON/OFF 진동수(또는 활성화된 주기)에 제어된다. 이 정돈과 함께, 내부 전압 VINT에서 변화를 억제함이 가능하다. 제 2 도에서 보여준 구성은 어떠한 차종 증폭기 회로에서도 사용되지 않음을 알 수 있다. 더욱이, 피드팩 로프가 없고 따라서 진동가능성도 없다.
상기 설명한 것과 같이 레귤레이터 트랜지스터 Q1의 내부 저항은 소량의 전류가 내부 회로를 통하여 통과할때 얻어진 전압 낙하가 다량의 전류가 내부 회로를 통할때 얻어진 전압 낙하와 실제적으로 동일하도록 변화된다. 일반적으로 부하 L은 회로 소자의 캐패시터 그리고/또는 와류 캐패시터를 함유한다. 내부 전압 VINT는 캐패시터와 같은 변화와 무변화와 관련된다. 따라서, 변화는 천천히 발생한다. 클럭 신호
Figure kpo00014
가 대기 신호 모드와 활성화 모드 사이에 자주 전환될때 캐패시퍼 C의 용량 그리고/또는 레귤레이터 트랜지스터 Q1의 내부 저항에 있어 변화가 내부 전압 VINT가 항상 실제적으로 고정되도록 조절된다.
본 발명의 두번째 바람직한 실시예가 제 4a 도와 제 4b 도와 관련하여 설명될 것이다. 제 3 도에서 보여준 것과 동일한 이들 부분은 동일한 기준 숫자가 주어진다. 두번째 바람직한 실시예에 따라 온칩 전압 레귤레이터 100A는 게이트와 소오스가 짧은 회로인 소모형 n-채널 MOS 트랜지스터를 형성한 정전류 소오스 I를 포함한다. 역시 레귤레이터 트랜지스터 Q1는 그것의 게이트와 소오스가 짧은 회로인 n-채널 MOS 트랜지스터로 형성되었다. 회로는 5-튜브 특성 영역에 있는 레귤레이터 트랜지스터 Q1을 통하여 다량의 전류를 통과하게 장치되었다. 그러한 동작은 기판 전류에서 발생한다.
제 4b 도는 제 4a 도에서 보여준 트랜지스터 Q1 또는 Q25를 실현시키는 반도체 칩의 횡단변도이다. 보여주는 바와 같이 트랜지스터는 P-형 규소 기판 1에 형성되며 그것은 칩에서 발생된 기판 바이어스 전압 VBB(또는 VSS)에 의하여 바이어스 된다. 기판 전류는 VBB발생회로(이것은 후에 설명될 것이며 기판 바이어스 발생기에 대응한다)로 흐른다. 그리고 불안정하게 작동을 VBB발생회로가 일으킨다. 이런 문제를 극복하기 위하여 n-형 관 2가 P-형 기판 1에 형성되고 P-형 관 3이 n-형 관 2에 형성된다. P-형 관 3은 소오스 영역 S에 전기적으로 연결된다. 이 정돈과 함께, 레귤레이터 트랜지스터 Q1에 의하여 발생된 기판 전류가 레귤레이터 트랜지스터 Q1의 출력 전류와 겹친다. 그리고 따라서 기판 전류로부터 일어난 문제는 제거된다.
트랜지스터 Q25는 레귤레이터 트랜지스터 Q25와 같은 방법으로 제조될 수 있다. 그러나 트랜지스터 Q25가 n-형 관에 있는 P-형 관에 형성된 이유는 레귤레이터 트랜지스터 Q1에 대하여 상기 언급된 이유와는 다르다. 트랜지스터 Q25는 소오스에 게이트를 연결하므로 정-전류 소오스로 작용한다. 트랜지스터 Q25의 정-전류 출력이 그것의 소오스로부터 출력되므로 만약 트랜지스터 Q25는 P-형 기판 1에 직접 형성된다면 소오스 전압에서 변화는 백게이트 전압에서 변화를 일으킨다. (이것은 트랜지스터 Q25의 소오스와 백게이트인 P-형 기판 전위 사이에 전위차에 대응한다) 따라서 소위 기판 바이어스 효과가 나타나며 트랜지스터 Q25의 정-전류 특성을 저하시킨다. 기판 바이어스 효과는 백게이트 바이어스가 증가하는 것과 같이 트랜지스터 Q25의 문턱 전압 Vth가 증가하고 따라서 드레인 전류가 감소하는 것이다.
한편, 제 4b 도에 나타난 층구조는 백게이트가 n-형 관 2에 있는 p-형 관 3이 되도록 형성되고 p-형 관 3은 소오스 5에 연결된다. 그러므로 소오스 전압이 변할때, 역시 백게이트 전압이 변하고 따라서 기판 바이어스 효과로부터 일어난 드레인 전류의 변화 발생이 억제된다. 그 결과 좋은 정-전류 특성이 얻어질 수 있다.
트랜지스터 Q25가 소모형 MOS 트랜지스터로 형성되고, 따라서 제 2 도에서 나타난 것과 같이 표준 외부 전원 전압 VEXT보다 더 높은 전술된 전압 VA를 제공하는 것은 필요하지 않다. 칩을 대신하여 전원 전압 VEXT보다 더 높은 전압 VA를 발생시키는 것이 필요하다. 그러한 VA발생회로가 약간 전력을 소모한다. 따라서, 대부분의 경우 제 4A도에서 보여준 구성을 사용함이 바람직하다.
제 4c 도는 언급한 기판 바이어스 효과 발생을 막기 위하여 설치된 양쪽성 층구조의 횡단면도이다. 소오스전압과 동일한 백게이트 전압 셋트를 만들기 위하여 트랜지스트 n-형 규소 기판에 형성된 p-형 관 5에 형성된다. 그리고 p-형 관 5는 소오스 S에 전기적으로 연결된다.
발생용 회로 구조와 레귤레이터 트랜지스터 Q1의 진동하는 게이트 전압 VG1는 상기 언급된 회로 구조에 한정되지 않는다. 제 5 도에서 보여주는 바와 같이 m 트랜지스터(m은 1보다 크거나 같은 정수)와 n 트랜지스터(n은 1보다 크거나 같은 정수)가 연속으로 연결된다. 클럭
Figure kpo00015
가 저레벨에 있을때 n×Vth와 동일한 전압이 m×Vth와 동일한 전압에 가해진다. m 트랜지스터와 n 트랜지스터는 다이오드와 같은 양쪽성 저항소자에 의하여 놓여질 수 있다.
이제 상기 언급된 온칩 전압 레귤레이터를 사용하는 반도체 메모리 장치에 관하여 설명될 것이다. 제 6 도는 DRAM 장치를 나타내며 그것은
Figure kpo00016
(로우 어드레스 스틀로브) 시스템 200,
Figure kpo00017
시스템(컬러 어드레스 스틀로브) 300, 센스 시스템 400 그리고 내부 전압 발생회로 500을 함유한다.
Figure kpo00018
시스템 200은 로우 어드레스 스틀로브 신호
Figure kpo00019
에 따라 작동하고 또는 클럭을
Figure kpo00020
신호와 일치한다.
Figure kpo00021
시스템 300은 컬럼 어드레스 스틀로브 신호
Figure kpo00022
에 따라 작동하거나 클럭이
Figure kpo00023
신호와 함께 일치한다. 센스 시스템 300은 클럭 ψS과 ψS를 구동하는 센스 증폭기 한쌍에 따라 작동한다. 내부 전압 발생회로 500은 3가지 내부 발생기 37, 38 그리고 39를 포함한다.
Figure kpo00024
시스템 200은 프리디코더 12a, 프리디코더 12b, 로우 어드레스 디코더 16, 클럭 발생기 18, 모드제어기 32 그리고 리프레쉬 어드레스 카운터 34를 함유한다.
Figure kpo00025
시스템 300을 어드레스 버퍼 12a, 프리디코더 12b, 컬럼 어드레스 디코더 14, 클럭 발생기 22, 쓰기클럭 발생기 26 그리고 데이타 입력 버퍼 28을 함유한다. 센스 시스템 300은 메모리셀 어레이 10 그리고 센스 증폭기/입력 출력 게이트 24를 함유한다.
메모리셀 어레이 10은 대부분 로우와 컬럼으로 정돈되고 워드라인과 비트라인에 짝지워진 메머리셀을 가진다.
어드레스 비트 A0에서 A10로 구성된 다중송신 어드레스 신호 ADD가 어드레스 버퍼 12a에 입력된다. 이것은 컬럼 어드레스 신호를 컬럼 어드레스 디코더 14에 출력한다. 어드레스 신호 ADD는 역시 프리디코더 12b에 공급되고 그것은 로우 어드레스 신호를 로우 어드레스 디코더 16으로 출력한다. 중앙처리장치(cpu)로서 외부 장치 (보이지 않음)로부터 로우 어드레스 스틀로브 신호
Figure kpo00026
는 클럭 발생기 18에 입력된다. 그것은 클럭 신호를 로우 어드레스 디코더 16에 공급된다. 로우 어드레스 스틀로브 신호
Figure kpo00027
는 저활성 신호이며 하나 이상의 워드라인이 로우 어드레스 디코더 16에 의하여 선택될때 타이밍이고 선택된 하나 이상의 워드라인의 선택된 상태로부터 풀리는 타이밍을 정의한다. 센스 증폭기와 입력/출력 게이트 24는 컬럼 어드레스 디코더 14와 메모리셀 어레이 10에 연결된다.
외부 장치로부터 컬럼 어드레스 스틀로브 신호
Figure kpo00028
는 인버터를 통하여 AND 게이트 20에 입력된다. 클럭 발생기 18에 의하여 출력된 클럭 신호는
Figure kpo00029
게이트 20에 인가되고, 인가된 출력 신호는 클럭 발생기 22에 입력된다. 컬럼 어드레스 스틀러브 신호
Figure kpo00030
에 반응할때 클럭 발생기 22는 어드레스 버퍼 12a와 마찬가지로 컬럼 어드레스 디코더 14에 공급된 클럭 신호를 발생한다. 클럭 발생기 22로 부터 클럭 신호를 수신할때, 컬럼 어드레스 디코더 14는 대응하는 비트라인 한쌍 또는 그 이상을 선택한다. 센스 증폭기와 입력/출력 게이트 24는 메모리셀 어레이 10에 통과하는 비트라인에 짝지워진다. 메모리셀 어레이 10에 데이타 Din가 쓰여지고 또는 그것으로부터 출력 데이타 Dout가 읽혀질때 데이타는 센스 증폭기와 입력/출력 게이트 24에 제공된 센스 증폭기에 의하여 증폭된다.
쓰기 클럭 발생기 26은 클럭 발생기 22로부터 클럭 신호를 수신하고 쓰기 가능 신호
Figure kpo00031
가 외부 장치로부터 공급된다. 그리고 쓰기 클럭을 발생한다. 데이타 입력 버퍼 28은 쓰기 클럭 발생기 26으로부터 공급 된 쓰기 클럭에 의하여 정의된 타이밍에서 데이타 Din를 입력한다. 데이타 입력 버퍼 28로부터 출력된 데이타는 센스 증폭기와 입력/출력 게이트 24는 데이타 출력 버퍼 30에 입력된다. 그리고 그것은 클럭 발생기 22로부터 클럭 신호와 동일한 입력 데이타를 출력한다. 모드 제어기 32는 컬럼 어드레스 스틀로브 신호
Figure kpo00032
와 클럭 발생기 18로부터 클럭 신호를 수신하고 읽기/쓰기 모드, 쓰기를 수정한 읽기 모드 그리고
Figure kpo00033
에 앞서
Figure kpo00034
리플레쉬 모드와 소정의 종래 작동 모드에 대응하는 모드 신호를 발생한다. 모드 제어기 32로부터 모드 신호가 리프레쉬 어드레스 카운터 34에 입력되고 그것은 공급되도록 메모리셀을 보여주는 어드레스 신호를 발생한다. 기판 바이어스 발생기 36이 전술한 전압 VBB와 같은 기판 바이어스 전압을 발생한다.
내부 전압 발생회로 500의 내부 전압 발생기 37은 본 발명에 따라 구성된다. 예를들면, 내부 전압 발생기 37는 제 4a 도에서 보여준 구조를 가진다. 내부 전압 발생기 37은 내부 전압 VINT1를 발생한다. 그것은
Figure kpo00035
신호에 의하여 조성되고 클럭 신호
Figure kpo00036
처럼 트랜지스터 Q30의 게이트에 입력된다. 제 8 도와 9도를 참조하여 후에 설명되겠지만 RAS 신호의 저하로부터 원-쇼트 펄스(one-shot pulses)를 발생하고 클럭 신호
Figure kpo00037
처럼 트랜지스터 Q30의 게이트에 원-쇼트 펄스를 출력한다. 역시
Figure kpo00038
신호의 저하로부터 대부분의 연속적인 펄스를 발생이 가능하고 트랜지스터 Q30의 게이트에 펄스를 출력한다. 내부 전압 VINT1는
Figure kpo00039
시스템 200에 공급된다. 외부 전원 압력 VEXT는 5볼트(VCC)와 동일하며 내부 전압 VINT1는 3.3볼트와 동일하다.
내부 전압 발생기 38은 역시 제 4a 도에서 보여준 회로와 같은 방식으로 구성된다. 내부 전압 발생기 38은 내부 전압 VINT2를 발생하고 그것은 어드레스 변이 검출 신호 ATD로 조정되고 클럭 신호
Figure kpo00040
처럼 트랜지스터 Q30의 게이트에 입력된다. 내부 전압 VINT2는
Figure kpo00041
시스템 300에 공급된다. 내부 전압 VINT2는 3.3볼트와 동일하다.
어드레스 변이 신호 ATD는 어드레스 신호 ADD에서 변화를 검출할때 발생된다. 어드레스 변이 검출기는 어드레스 버퍼 12a의 블럭에 설치된다.
제 7 도는 어드레스 변이 검출기의 블럭선도이다. 보이는 바와 같이 어드레스 변이 검출기는 종래 각각의 어드레스 비트 A0-A10를 위하여 설치된 종래 에지 트리거 회로 270-2710, P-채널 MOS 트랜지스터 T0-T10, 인버터 INV, 레지스터 R1과 펄스폭 제어기 PWC로 이루어졌다. 에지 트리거 회로 270-2710는 대응하는 어드레스 비트의 에지를 측정하며 에지 트리거 신호
Figure kpo00042
를 발생하고 이것을 트랜지스터 게이트 T0-T10에 각각 인가된다. 에지 트리거신호
Figure kpo00043
중 하나가 활성 (저레벨)될때 대응하는 트랜지스터는 ON이 되고 따라서 고레벨이 인버터 INV에 인가된다. 인버터 INV는 펄스폭 제어기 PWC에 저레벨을 출력한다. 그리고 그것은 소정의 펄스폭을 가지는 ATO 펄스를 발생한다.
제 6 도를 다시 보면, 내부 전압 발생기 39는 역시 제 4a 도에 나타난 회로와 같은 방식으로 구성된다. 내부 전압 발생기 39는 내부 전압 VINT3를 발생시키고 이것은 클럭 발생기 18에 의하여 발생된 전술한 센스증폭기 구동 클럭 ψs에 의하여 조정된다. 내부 전압 vINT3은 센스 시스템 400에 공급된다. 내부 전압 VINT3은 4.0볼트와 동일한다.
제 8 도는 내부 전압 발생기 39와 센스 증폭기의 부분 그리고 I/O 게이트 24인 회로 구성도이다. 내부 전압 발생기 39는 전술한 전압 레귤레이터 100A ; 원-쇼트 펄스 발생기 60, 레귤레이터 트랜지스터 Q1, 두n-채널 MOS 트랜지스터 Q40 그리고 Q41로 이루어졌다. 레귤레이터 트랜지스터 Q1의 게이트는 트랜지스터 Q40를 경유하여 전압 레귤레이터 100A에 의하여 제어된다. 트랜지스터 Q41의 드레인은 레귤레이터 트랜지스터 Q1의 게이트에 연결된다. 그리고 트랜지스터 Q41의 소오스는 접지된다. 레귤레이터 트랜지스터 Q1의 소오스는 고-전위 라인 51에 연결된다. 센스 증폭기 SA는 제 8 도처럼 메모리셀 MC가 연결된 비트라인
Figure kpo00044
과
Figure kpo00045
의 한쌍에 연결된다. 제 8 도에서 메모리셀 MC는 각각 워드라인 WLn과 WLn-1에 연결된다. 원-쇼트 펄스 발생기 60은 센스 증폭기 구동 신호
Figure kpo00046
와 일치하는 원-쇼트 펄스
Figure kpo00047
를 발생한다. 더 상세하게는 원-쇼트 펄스
Figure kpo00048
가 센스 증폭기 구동 신호
Figure kpo00049
의 저하와 일치하여 저레벨로 변한다.
센스 증폭기 SA는 역시 고전위 전압 라인 51과 저전위 전압 라인 52에 연결된다. n-채널 MOS 트랜지스트 Q42는 저전위 전압 라인 52에 설치된다. 센스 증폭기 SA가 비활성 상태에서 유지될때의 시간 동안 센스 증폭기 구동 신호 ψs과
Figure kpo00050
는 각각 저레벨과 고레벨에서 유지된다. 따라서 센스 증폭기 SA는 실제적으로 전압라인 51과 52로부터 연결되지 않는다. 한편, 센스 증폭기 SA가 활성화될때 클럭 신호 ψs과
Figure kpo00051
는 반전되며 따라서 센스 증폭기 SA는 작동하기 시작한다.
동시에 제 9a 도에서 보이는 바와 같이, 센스 증폭기 구동 신호
Figure kpo00052
는 고레벨에서 저레벨로 변하고 제 9b 도에서 보이는 바와 같이 원-쇼트 펄스
Figure kpo00053
는 저하한다. 따라서, 트랜지스터 Q30은 OFF이고 따라서 게이트 전압 VG1는 제 9c 도에서 처럼 급격히 증가한다. 이런 게이트 전압 VG1의 상승은 약간 돌출한다. 만약 원-쇼트 펄스 CLK1가 설치되지 않으면 게이트 전압 VG1는 제 9c 도에서의 쇄선에 의하여 나타낸 접지 전위로부터 점차적으로 증가할 것이다. 제 9d 도에서 보여주는 것과 같이 내부 전압 VINT3은 게이트 전압 VG1에 급히 증가하는 것에 대하여 급격히 증가한다. 한편, 내부 전압 VINT3은 만약 원-쇼트 펄스
Figure kpo00054
가 설치되지 않으면 일반적으로 증가될 것이다.
상기 설명으로부터 센스 종류기 SA가 작동하기 시작하는 상태가 센스 증폭기 구동 신호
Figure kpo00055
로부터 측정되고 상기 상태가 측정될때 레귤레이터 트랜지스터 Q1의 게이트 전압 VG1는 증가됨을 알 수 있다. 센스 증폭기 구동 클럭
Figure kpo00056
로부터 클럭 신호
Figure kpo00057
과 대부분의 펄스를 발생시킴이 가능하며 트랜지스터 Q30의 게이트에 이들 펄스를 출력시키는 것이 가능하다.
상기 설명한 바와 같이
Figure kpo00058
신호 또는 칩에 발생된 등량의 내부 타이밍 클럭이 저레벨(활성 상태)에 유지될때 시간 동안 트랜지스터 Q30은 연속적으로 또는 중간에 OFF가 되고 따라서 레귤레이터 트랜지스터 Q1의 게이트 전압 VG1는 증가된다. 이런 정돈과 함께
Figure kpo00059
시스템 200이 작동하기 시작한 후 내부 전압 VINT1에 감소를 보상함이 가능하다. 한편,
Figure kpo00060
신호가 고레벨(비활성 상태)에 유지될때
Figure kpo00061
시스템 200은 소량의 전력이 소모되고 따라서 트랜지스터 Q29는 트랜지스터 Q30에 의하여 짧은 회로로 된다.
Figure kpo00062
시스템 300과 센스 시스템 400은 역시
Figure kpo00063
시스템 200과 같은 방법으로 제어된다.
제 6 도에서 보여주는 구조에서
Figure kpo00064
시스템 200에 공급되는 내부 전압 VINT1는
Figure kpo00065
시스템 300에 공급된 내부 전압 VINT2로부터 부분적으로 제어된다. 양자택일로 제10에서 보여주는 바와 같이
Figure kpo00066
신호와
Figure kpo00067
신호의 구성논리를 기본으로 내부전압 VINT1과 VINT2과 칩에 발생된 동량 내부 타이밍 클럭을 조정하는 것이 가능하다. 제 10 도에서 보여주는 바와 같이 n-채널 MOS 트랜지스터 Q31은 트랜지스터 Q30에 평행하게 연결되었다. RAS 신호는 트랜지스터 Q31의 게이트에 전이되고, CAS 신호는 트랜지스터 Q30의 게이트에 전이된다.
Figure kpo00068
와
Figure kpo00069
신호둘다 저레벨에서 유지될때 레귤레이터 트랜지스터 Q1의 게이트 전압은 증가된다. 정상적인
Figure kpo00070
-
Figure kpo00071
전의
Figure kpo00072
리플레쉬 모드에서 리플레쉬 작동은
Figure kpo00073
신호가 저레벨로 변화하기 전에
Figure kpo00074
신호가 저레벨로 변할때 시작된다. 만약
Figure kpo00075
신호가 저레벨로 될때 내부 전압 보수 작동이 시작된다면, 내부 전압은
Figure kpo00076
시스템 300이
Figure kpo00077
전의
Figure kpo00078
모드에 작동하기 않기 때문에 초과적으로 보상될 것이다. 제 10 도에서 보여주는 구성에서
Figure kpo00079
와
Figure kpo00080
신호둘다 저레벨에서 유지될때 보수 작동이 시작된다.
본 발명에 따라 온칩 전압 레귤레이터는 DRAMS뿐만 아니라 SRAMS에도 응용될 수 있다. SRAMS에서 칩 가능 신호
Figure kpo00081
와 출력 가능 신호
Figure kpo00082
가 클럭 신호
Figure kpo00083
로 사용된다. 더우기 본 발명은 논리 LSIS에 적합하다.
본 발명은 특별하게 밝힌 실시예에 국한되지 않는다. 본 발명의 범위로부터 동떨어지는 일없이 변화와 수정을 할 수 있다.

Claims (30)

  1. 외부 전원 전압 (VEXT)를 수신하기 위하여 연결 가능한 첫번째 단자와 온칩 전압 레귤레이터가 형성된 칩위에 형성된 내부 회로에 연결 가능한 두번째 단자를 가지는 레귤레이터 트랜지스터(Q1)의 게이트를 제어하며, 상기 내부 회로의 작동에 관하여 소정의 클럭 신호(
    Figure kpo00084
    ,
    Figure kpo00085
    )를 수신하는 클럭 수신 수단(30) ; 그리고 상기 클럭 수신 수단과 상기 레귤레이터 트랜지스터에 짝지워지고 상기 내부 회로가 작동하는 여부에 관계없이 상기 외부 전원 전압으로부터 상기 레귤레이터 트랜지스터가 실제적으로 고정된 내부전압 (VINT)를 발생할 수 있도록 상기 소정의 클럭 신호의 기본 상태에 있는 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압(VG1)를 발생하는 레귤레이터 수단(I,Q26-Q30,Q31)로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  2. 제 1 항에 있어서, 상기 소정의 클럭이 첫번째 상태에 있을때 상기 레귤레이터 트랜지스터의 게이트에 공급된 첫번째 게이트 전압(V1)을 출력하고 상기 소정의 클럭 신호가 두번째 상태에 있을때 상기 레귤레이터 트랜지스터의 게이트에 공급된 두번째 게이트 전압(V1+V2)를 발생하기 위한 수단(I,Q26-Q30)으로 이루어진 상기 레귤레이터 수단을 특징으로 하는 온칩 전압 레귤레이터.
  3. 제 1 항에 있어서, 상기 전압 레귤레이터는 상기 소정의 클럭 신호가 상기 내부 회로가 대기신호 모드에 있음을 나타내는 첫번째 상태에서 상기 내부 회로가 작동하는 것을 나타내는 두번째 상태까지 변할때 상기 레귤레이터 트랜지스터의 게이트에 출력된 상기 게이트 전압을 증가시키기 위한 수단(I,Q26-Q30)으로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  4. 제 1 항에 있어서, 상기 내부 회로가 작동하는 여부를 나타내는 상태 지시 신호로 부터 상기 소정의 클럭 신호를 발생시키기 위한 펄스 발생 수단(60)으로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  5. 제 4 항에 있어서, 상기 펄스 발생 수단이 상기 내부 회로가 작동을 시작함을 상기 상태 지시 신호가 지시할때 원-쇼트 펄스(
    Figure kpo00086
    )를 발생하는 것을 특징으로 하는 온칩 전압 레귤레이터.
  6. 제 1 항에 있어서, 상기 내부 회로의 각 대응하는 부분이 작동하는 여부를 나타내는 대부분의 상태 지시 신호를 수신하고 상기 대부분의 상태 지시 신호로부터 상기 소정의 클럭 신호를 발생시키기 위한 펄스 발생 수단(Q30,Q31)으로 이루어진 온칩 전압 레귤레이터.
  7. 제 1 항에 있어서, 상기 레귤레이터 수단이 첫번째 소정의 전원 전압(VA,VEXT)을 수신하기 위하여 연결 가능한 정전류 소오스(I) ; 상기 정전류 소오스에 연속으로 연결되고 상기 레귤레이터 트랜지스터의 게이트에 연결되며, 상기 정전류 소오스에 의하여 발생된 정전류로부터 첫번째 전압(V1)을 발생시키기 위한 첫번째 전압 발생 수단(Q26-Q28) ; 상기 첫번째 전압 발생 수단에 연속적으로 연결되고 상기 첫번째 소정의 전압보다 더 낮은 두번째 소정의 전원 전압(접지 레벨)을 수신하기 위하여 연결 가능하며, 상기 첫번째 전압 발생 수단을 통하여 상기 정전류 소오스로부터 공급된 상기 정전류로 두번째 전압(V2)을 발생시키기 위한 두번째 전압 발생수단(Q29) ; 그리고 상기 두번째 전압 발생 수단에 연결되고 전압이 첫번째 전압과 두번째 전압의 합(V1+V2)과 동일하거나 또는 상기 첫번째 전압(V1)이 상기 게이트 전압처럼 선택적으로 상기 레귤레이터 트랜지스터의 게이트에 출력되도록 상기 소정의 클럭 신호의 기본 상태에서 선택적으로 짧은 회로인 상기 두번째 전압 발생 수단을 위한 제어 수단(Q30)으로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  8. 제 7 항에 있어서, 상기 첫번째 전압 발생 수단이 m이 1이상의 정수인 m 전계 효과 트랜지스터(Q26-Q28)로 이루어졌고 ; 상기 m 전계 효과 트랜지스터가 다이오드 연결되어 연속으로 연결되었고 ; 상기 첫번째 전압이 실제로 상기 m 전계 효과 트랜지스터의 문턱 전압의 합계에 대응함을 특징으로 하는 온칩 전압 레귤레이터.
  9. 제 7 항에 있어서, 상기 두번째 전압 발생 수단이 n이 1이상의 정수인 n 전계 효과 트랜지스터(Q29)로 이루어졌고 ; 상기 n 전계 효과 트랜지스터가 다이오드 연결되어 연속으로 연결되었고 ; 그리고 상기 두번째 전압이 실제로 상기 n 전계 효과 트랜지스터의 문턱 전압의 합계에 대응하는 것을 특징으로 하는 온칩 전압 레귤레이터.
  10. 제 7 항에 있어서, 상기 제어 수단이 상기 소정의 클럭 신호 (
    Figure kpo00087
    ,
    Figure kpo00088
    )를 수신하기 위하여 연결 가능한 제어단자, 상기 첫번째 전압 발생 수단과 상기 두번째 전압 발생 수단이 연속으로 연결된 노드에 연결된 첫번째 단자 그리고 상기 두번째 소정의 전원 전압을 수신하기 위하여 연결 가능한 두번째 단자를 가지는 트랜지스터(Q30)을 이루는 것을 특징으로 하는 온칩 전압 레귤레이터.
  11. 제 7 항에 있어서, 상기 정전류 소오스가 소모형의 전계 효과 트랜지스터로 이루어졌고 ; 그리고 상기 정전류 소오스의 상기 전계 효과 트랜지스터가 게이트 단자, 상기 첫번째 소정의 전원 전압을 수신하기 위하여 연결 가능한 첫번째 단자 그리고 상기 게이트 단자와 상기 레귤레이터 트랜지스터의 게이트에 연결된 두번째 단자로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  12. 제 11 항에 있어서, 상기 전계 효과 트랜지스터가 첫번째 전도성형을 가지는 기판(1) ; 상기 기판에 형성되고 상기 첫번째 전도성형의 맞은편에 두번째 전도성형을 가지는 첫번째 관(2) ; 상기 첫번째 관에 형성되고 첫번째 전도성형을 가지는 두번째 관(3) ; 상기 두번째 관에 형성되고 두번째 전도성형을 가지는 첫번째 확산 영역(S) ; 상기 첫번째 단자에 대응하는 첫번째 확산 영역(S) ; 상기 두번째 관에 형성되고 두번째 전도성형을 가지고 상기 두번째 단자에 대응하는 두번째 확산 영역(D) ; 그리고 상기 첫번째와 두번째 확산 영역 사이에 위치하고 상기 게이트 단자에 대응하는 게이트(G)로 이루어진 온칩 전압 레귤레이터.
  13. 제 12 항에 있어서, 상기 첫번째 관이 상기 외부 전원 전압(VEXT)을 수신하기 위하여 연결 가능함을 특징으로 하는 온칩 전압 레귤레이터.
  14. 제 11 항에 있어서, 상기 첫번째 소정의 전원 전압이 외부 전원 전압과 동일함을 특징으로 하는 온칩전압 레귤레이터.
  15. 제 11 항에 있어서, 상기 전계 효과 트랜지스터가 첫번째 전도성형을 가지는 기판(4) ; 상기 기판에 형성되고 상기 첫번째 전도성형의 맞은편에 두번째 전도성형을 가지는 관(5) ; 상기 관에 형성되고 첫번째 전도형을 가지며 상기 첫번째 단자에 대응하는 첫번째 확산 영역(S) ; 상기 관에 형성되고 첫번째 전도성형을 가지며, 상기 두번째 단자에 대응하는 두번째 확산 영역(D) ; 그리고 상기 첫번째와 두번째 확산 영역 사이에 위치하고 상기 게이트 단자에 대응하는 게이트(G)로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  16. 제 15 항에 있어서, 상기 첫번째 관이 상기 외부전원 전압을 수신하기에 연결 가능함을 특징으로 하는 온칩 전압 레귤레이터.
  17. 제 7 항에 있어서, 상기 온칩 전압 레귤레이터가 상기 레귤레이터 트랜지스터의 게이트에 연결한 첫번째 단자를 가지는 캐패시터와 상기 기준 전압을 수신하기 위하여 연결가능한 두번째 단자로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  18. 제 1 항에 있어서, 상기 레귤레이터 수단이 상기 소정의 클럭 기본 상태에 상기 레귤레이터 트랜지스터의 내부 저항을 변화시키기 위한 수단(Q26-Q30)으로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  19. 제 1 항에 있어서, 상기 레귤레이터 수단이 ; 정전류를 발생시키기 위한 정전류 발생 수단(I) ; 그리고 상기 정전류 발생 수단과 상기 레귤레이터 트랜지스터에 연결되고 상기 소정의 클럭 상태에 좌우하는 다양한 저향을 제공하여 상기 다양한 저항 수단을 통하여 상기 레귤레이터 트랜지스터의 게이트에 상기 정전류를 통과시키므로 얻어진 전암(V1·V1+V2)을 출력하기 위한 다양한 저항 수단(Q29-Q30)로 이루어짐을 특징으로 하는 온칩 전압 레귤레이터.
  20. 첫번째 클럭 신호(ψs,
    Figure kpo00089
    )에 따라 작동하고 메모리셀 어레이 (10)과 상기 메모리셀 어레이에 연결된 센스 증폭기(24)를 가지는 첫번째 시스템(300) ; 두번째 클럭 신호 (
    Figure kpo00090
    )에 따라 작동하고 외부 어드레스로부터 로우어드레스를 발생하며 상기 메모리셀 어레이에 상기 로우 어드레스를 출력시키기 위한 두번째 시스템(300) 세번째 클럭 신호(ATD,
    Figure kpo00091
    )에 따라 작동하고, 상기 외부 어드레스로부터 컬럼 어드레스를 발생하고 상기 메모리셀 어레이에 상기 컬럼 어드레스를 출력하기 위한 컬럼 어드레스 수단(12a,12b,14)을 가지는 세번째 시스템으로 이루어졌고 상기 첫번째, 두번째 그리고 세번째 시스템에 연결되고 상기 첫번째, 두번째 그리고 세번째 클럭 신호의 기본 상태에 있는 외부 전원 전압(VEXT)으로부터 첫번째, 두번째 그리고 세번째 내부 전압(VINT1,VINT2,VINT3)을 발생하고 상기 첫번째, 두번째 그리고 세번째 시스템 각각에 첫번째, 두번째 그리고 세번째 내부 전압을 출력시키기 위한 내부 전압 발생수단으로 이루어진 반도체 메모리 장치이고 상기 내부 전압 발생 수단이 상기 첫번째, 두번째 그리고 세번째 시스템 각각에 제공되며 상기 외부 전원 전압을 수신하기 위하여 연결 가능한 첫번째 단자와 상기 첫번째, 두번째 그리고 세번째 시스템중의 하나에 대응하여 연결된 두번째 단자를 가지는 레귤레이터 트랜지스터(Q1) 상기 레귤레이터 트랜지스터에 연결되고 대응하는 상기 첫번째, 두번째 그리고 세번째 시스템이 작동하는 여부와 관계없이 대응하는 상기 첫번째, 두번째 그리고 세번째 내부 전압중의 하나가 실제로 고정되도록 상기 첫번째, 두번째 그리고 세번째 클럭 신호의 하나 이상의 기본 상태에 있는 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압(VG1)을 발생하는 레귤레이터 수단으로 이루어진 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 레귤레이터 수단이 상기 첫번째 클럭 신호의 기본 상태에서 상기 첫번째 시스템에 제공된 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압을 제어하는 수단(39)으로 이루어 졌고 상기 첫번째 클럭 신호가 상기 센스 증폭기 구동 신호(ψs,
    Figure kpo00092
    )와 일치됨을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 센스 증폭기 구동신호로부터 상기 첫번째 신호에 대응하는 원-쇼트 펄스(
    Figure kpo00093
    )를 발생시키는 펄스 발생 수단(60)으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  23. 제 20 항에 있어서, 상기 레귤레이터 수단이 상기 두번째 클럭 신호의 기본 상태에서 상기 두번째 시스템에 제공된 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압을 발생하는 수단(38)으로 이루어졌고 상기 두번째 클럭 신호가 외부 장치로 부터 공급된 로우 어드레스 스트로브 신호임을 특징으로 하는 반도체 메모리 장치.
  24. 제 20 항에 있어서, 상기 레귤레이터 수단이 상기 두번째 클럭 신호 기본 상태에서 상기 두번째 시스템에 제공된 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압을 발생시키기 위한 수단(39)으로 이루어졌고 ; 그리고 상기 외부 어드레스에서 변화를 측정하고 상기 외부 어드레스에서 변화가 측정될때 상기 두번째 클럭 신호에 대응하는 펄스 신호(ATD)를 출력시키기 위한 어드레스변이 검출수단(270-2710,T0-T10,R1,INV,PWC)으로 이루어진 반도체 메모리 장치.
  25. 제 20 항에 있어서, 상기 레귤레이터 수단이 상기 두번째와 세번째 클럭 신호(
    Figure kpo00094
    ,
    Figure kpo00095
    )의 기본상태에서 상기 두번째와 세번째 시스템에 각각 제공된 상기 레귤레이터 트랜지스터의 게이트에 출력된 게이트 전압을 발생시키기 위한 수단(Q26-Q31)로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  26. 외부 전원 전압(VEXT)을 수신하도록 연결 가능한 첫번째 단자, 상기 외부 전원 전압보다 더 낮은 내부 전원 전압(VINT)를 통한 두번째 단자, 그리고 게이트를 가지며, 상기 레귤레이터 트랜지스터의 게이트에 연결되고 내부 회로가 활성 상태에서 유지될때 얻어진 내부 전원 전압과 내부 회로가 비활성 상태에서 유지될때 얻어진 내부 전원 전압 사이의 차이를 없애기 위한 반도체 집적회로 장치의 내부 회로의 활성/비활성 상태를 제어하는 클럭에 의하여 상기 레귤레이터 트랜지스터의 내부 저항을 변화시키는 수단(100,100A)으로 이루어진 반도체 직접 회로 장치.
  27. 상기 반도체 집적 회로 장치의 내부 회로에 공급된 내부 전원 전압(VINT)을 발생시키기 위하여 외부 전원 전압을 저하시킨 온칩 전압 제어 회로(Q14)로 이루어지고, 상기 온칩 전압 제어 회로에 연결되고 상기 내부 회로가 활성 상태에서 유지될때 얻어진 상기 전류 공급 능력이 상기 내부 회로가 비활성 상태에 있을때의 얻어진 상기 전류 공급 능력 보다 더 크게 되도록 상기 온칩, 전압 제어회로의 전류 공급 능력을 제어하기 위한 수단(100,100A)으로 이루어짐을 특징으로 하는 상기 반도체 집적회로 장치.
  28. 반도체 집적회로의 내부 회로에 공급된 내부 전원 전압(VINT)을 발생하기 위하여 외부 전원 전압(VEXT)을 저하시킨 온칩 전압 제어 회로(Q1)로 이루어졌고, 상기 온칩 전압 제어 회로에 연결되고, 상기 전류 공급 능력이 비활성 상태에서 활성 상태로 상기 내부 회로의 상태를 전환에 대한 반응면에서 일시적으로 증가하도록 상기 온칩 전압 제어 회로의 전류 공급 능력을 제어하기 위한 수단(100,100A)으로 이루어짐을 특징으로 하는 상기 반도체 집적회로 장치.
  29. 센스 증폭기 구동 신호에 따라 작동하고 메모리셀 어레이와 상기 메모리셀 어레이에 연결된 센스 증폭기를 가지는 첫번째 시스템(400) ; 로우 어드레스 스트로브 신호에 의하여 작동하고 외부 어드레스로부터 로우 어드레스를 발생하고 상기 메모리셀 어레이와 상기 로우 어드레스를 출력하기 위한 로우 어드레스 수단을 가지는 두번째 시스템(200) ; 컬럼 어드레스 스트로브 신호에 따라 작동하고 상기 외부 어드레스로 부터 컬럼 어드레스를 발생하고 상기 메모리셀 어레이에 상기 컬럼 어드레스를 출력하는 컬럼 어드레스 수단을 가지는 세번째 시스템(300)으로 이루어졌고, 외부 전원 전압으로부터 첫번째, 두번째 그리고 세번째 내부 전원 전압을 발생하는 상기 첫번째, 두번째, 세번째 시스템에 연결된 온칩 전압 제어 회로(Q1,100,100A), 소정의 클럭 신호 하나 이상에 따라 상기 온칩 전압 제어 회로의 전류 구동 능력을 제어하는 수단(100,100A)으로 이루어진 상기 온칩 전압 제어 회로로 이루어진 반도체 집적 메모리 장치.
  30. 제 29 항에 있어서, 온칩 전압 제어 회로가 상기 센스 증폭기 구동신호와 함께 일치되거나 같은 첫번째 소정의 클럭 신호를 입력하고 상기 첫번째 시스템에 첫번째 내부 전원 전압(VINT3)을 발생하는 첫번째 내부 전원 전압 발생 수단(39) ; 상기 로우 어드레스 스트로브 신호와 일치하거나 같은 두번째 소정의 클럭 신호를 입력하고 두번째 시스템에 두번째 내부 전원 전압(VINT1)을 발생하는 두번째 내부 전원 전압 발생수단(37) ; 그리고 상기 컬럼 어드레스 스트로브 신호와 같거나 일치하는 세번째 소정의 클럭 신호를 입력하고 상기 세번째 시스템에 세번째 내부 전원 전압(VINT2)을 발생하는 세번째 내부 전원 전압 발생 수단(38)으로 이루어진 반도체 집적회로 장치.
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