JPS6199363A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
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- JPS6199363A JPS6199363A JP59220906A JP22090684A JPS6199363A JP S6199363 A JPS6199363 A JP S6199363A JP 59220906 A JP59220906 A JP 59220906A JP 22090684 A JP22090684 A JP 22090684A JP S6199363 A JPS6199363 A JP S6199363A
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- JP
- Japan
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- circuit
- substrate
- bias current
- current
- pulse
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁ゲート型電界効果トランジスタ（以下
ＭＯ８Ｔと称す）ン用いた半導体集積回路における基板
電位発生回路に関するものである。
ＭＯ８Ｔと称す）ン用いた半導体集積回路における基板
電位発生回路に関するものである。
ＭＯ８Ｔ’ｅ用いた集積回路、特にダイナミック型のラ
ンダムアクセスメモリ（ＲＡＭ）においては、回路の高
速化等の目的で半導体基板にバイアスｔ、加えることか
一般的である。通常、このバイアスはチップ上に設けら
れた基板電位発生回路によって発生された電圧が用いら
れる。
ンダムアクセスメモリ（ＲＡＭ）においては、回路の高
速化等の目的で半導体基板にバイアスｔ、加えることか
一般的である。通常、このバイアスはチップ上に設けら
れた基板電位発生回路によって発生された電圧が用いら
れる。
従来、この種の回路として第３図に示すものがあった。
第３図において、１はリング発止等を用いたパルス発生
回路、２はこのパルス発生回路１の電源端子、３は前記
パルス発生回路１の出力端子、４は結合容量、５はノー
ド、６はこのノード５と接地との間に接続された整流用
のＭＯ８Ｔで、ゲート電極かノード５に接続されており
、ノード５側が陽極となる。７は前記ノード５と基板電
位発生端子（出力端子）９との間に接続された整流用の
ＭＯ８Ｔで、ゲート端子か出力端子９に接続されており
、出力端子側か陽極となる。８は基板電位Ｚ安定化する
ための容量で、出力端子Ｓと接地との間に接続されてい
る。
回路、２はこのパルス発生回路１の電源端子、３は前記
パルス発生回路１の出力端子、４は結合容量、５はノー
ド、６はこのノード５と接地との間に接続された整流用
のＭＯ８Ｔで、ゲート電極かノード５に接続されており
、ノード５側が陽極となる。７は前記ノード５と基板電
位発生端子（出力端子）９との間に接続された整流用の
ＭＯ８Ｔで、ゲート端子か出力端子９に接続されており
、出力端子側か陽極となる。８は基板電位Ｚ安定化する
ための容量で、出力端子Ｓと接地との間に接続されてい
る。
上記４〜７の各素子で基板電位発生回路が構成される。
次に、第４図の波形図を参照しなから第３図の回路の動
作を説明する。
作を説明する。
集積回路の電源端子とパルス発生回路１の電源端子２は
通常接続されているため、集積回路に電源電圧■ｃｃが
印加されると同時に電源端子２の電圧Ｖ、もｖｃｃＫ上
昇する。しかしながら、出力端子９の電圧Ｖ、は幾らか
の時間遅れ（ｔｏ−ｔｌ）のあと最終ＶペルＶｓｕＩＩ
Ｋ達する。この時間遅れは使用者側の使い易さの点から
通常１００μｓ以内か要求されている。
通常接続されているため、集積回路に電源電圧■ｃｃが
印加されると同時に電源端子２の電圧Ｖ、もｖｃｃＫ上
昇する。しかしながら、出力端子９の電圧Ｖ、は幾らか
の時間遅れ（ｔｏ−ｔｌ）のあと最終ＶペルＶｓｕＩＩ
Ｋ達する。この時間遅れは使用者側の使い易さの点から
通常１００μｓ以内か要求されている。
この要求を満足させるために製造者側において、次のよ
うに各素子のパラメータが決定される。
うに各素子のパラメータが決定される。
基板バイアス電流生させるために結合容量４の一端、す
なわちパルス発生回路１の出力端子３より振幅がｖｃｃ
のパルスを加えることにより、結合容量４を通してバイ
アス電流を流す。この電流により出力端子９が徐々に充
電される。出力端子９に生ずる電圧の最終的な７ベルＶ
、、ｓ は、２個の整流用のＭＯ８Ｔ６．７のしきい
値電圧’ｋ Ｖｔａとすると一般に知られている第（１
１式のようになる。
なわちパルス発生回路１の出力端子３より振幅がｖｃｃ
のパルスを加えることにより、結合容量４を通してバイ
アス電流を流す。この電流により出力端子９が徐々に充
電される。出力端子９に生ずる電圧の最終的な７ベルＶ
、、ｓ は、２個の整流用のＭＯ８Ｔ６．７のしきい
値電圧’ｋ Ｖｔａとすると一般に知られている第（１
１式のようになる。
■ｔｅ１ｍ ” （ＶＣ（２Ｖ 丁）、）・・
・・・・・・・ ・−−−−−・−・（１１第（１）式
より容量８に蓄えられる電荷量Ｑ８は、安定化容量Ｖ
Ｃ、とすると第（２式のようになる。
・・・・・・・ ・−−−−−・−・（１１第（１）式
より容量８に蓄えられる電荷量Ｑ８は、安定化容量Ｖ
Ｃ、とすると第（２式のようになる。
Ｑａ ＝ （ＶＣＣ２Ｖｔ）Ｉ）・Ｃ’ 、 ・・・
−・−−−−−・・（２１通常Ｖ、、−５Ｖ、 Ｖｔｕ
＝ ０．５ Ｖ、 Ｃ，−１０００ｐＦ程度である。
−・−−−−−・・（２１通常Ｖ、、−５Ｖ、 Ｖｔｕ
＝ ０．５ Ｖ、 Ｃ，−１０００ｐＦ程度である。
したがって、
ＱＢ ＝−（５−１，０）・１０００−ｐＪ＝−４００
０（ｐＱ）上記の電荷を１００μｍＪＪ、内に充電する
のに必要な基板バイアス電流工は、次の第（３）式によ
って衣される。
０（ｐＱ）上記の電荷を１００μｍＪＪ、内に充電する
のに必要な基板バイアス電流工は、次の第（３）式によ
って衣される。
上記の４０μＡの電流がパルス発生回路１より結合容量
４を通して容１８１ｃ供給されるように、パルス発生回
路１０周波数お、よび結合容量４の値が決められる。
１
〔発明が解決しようとする問題点〕 上記の基板バイアス電流値は電源′ＩｊＬ比■。。を印
加後基板電位か所定の時間内で安定化するために必要で
あるが、それと同時に、基板電位が安定した後において
集積回路が読み出し−あるいは書き込みの活性動作を行
うとき、ＭＯ８ＴのドＶイン近くで発生するホール（正
孔）による衝突電離電流を補償する役目も果している。
４を通して容１８１ｃ供給されるように、パルス発生回
路１０周波数お、よび結合容量４の値が決められる。
１
〔発明が解決しようとする問題点〕 上記の基板バイアス電流値は電源′ＩｊＬ比■。。を印
加後基板電位か所定の時間内で安定化するために必要で
あるが、それと同時に、基板電位が安定した後において
集積回路が読み出し−あるいは書き込みの活性動作を行
うとき、ＭＯ８ＴのドＶイン近くで発生するホール（正
孔）による衝突電離電流を補償する役目も果している。
ところか、集積回路が動作しない状態、すなわち待機状
態の場合に、は基板から漏れる電流はＰ−Ｎ接合の逆方
向の電流のみである。この電流は通常、数１０〜１００
ｐＡのオーダであり、４０μλもの電流を供給する必要
はない。
態の場合に、は基板から漏れる電流はＰ−Ｎ接合の逆方
向の電流のみである。この電流は通常、数１０〜１００
ｐＡのオーダであり、４０μλもの電流を供給する必要
はない。
ダイナミックＲＡＭは１つのメモリシステム当たり大量
に使用されるが、その中で動作状態にあるものはメモリ
システム全体の数十分の１〜数百分の１で、残りはすべ
て待機状態にあり、実使用上、上記基板バイアス電流Ｉ
が無駄になる。
に使用されるが、その中で動作状態にあるものはメモリ
システム全体の数十分の１〜数百分の１で、残りはすべ
て待機状態にあり、実使用上、上記基板バイアス電流Ｉ
が無駄になる。
この発明は、上記のような従来のものの欠点を除去する
ためＫなされたもので、基板電位が最終レベルに達した
後、基板バイアス電流を遮断し不要な電流を流さないよ
うにすることを目的とする。
ためＫなされたもので、基板電位が最終レベルに達した
後、基板バイアス電流を遮断し不要な電流を流さないよ
うにすることを目的とする。
この分明の基板電位発生回路においては、従来の基板に
バイアス電ｆＡｒ、を供給する回路の他に少なくとも２
つのバイア入電流ケ供給する回路を設け、基板電位が最
終／ペルに達した後、従来のバイアス電流ケ供給する回
Ｖへの基板バイアス電流を遮断し、集積回路の消費電力
を減らすようにしたものである。
バイアス電ｆＡｒ、を供給する回路の他に少なくとも２
つのバイア入電流ケ供給する回路を設け、基板電位が最
終／ペルに達した後、従来のバイアス電流ケ供給する回
Ｖへの基板バイアス電流を遮断し、集積回路の消費電力
を減らすようにしたものである。
この発明においては、基板に１つのバイアス電流を供給
する回路によって二定の基板バイアス電流が供給され、
また、別のバイアス電流を供給する回路によって電源１
に圧が印加されたときのみ基板バイアス電流が供給され
、待機状態においてはこれｔ遮断するようにし、さらに
、別のバイアス電流を供給する回路によってりｐツクパ
ルスに応動して基板バイアス電流が供給される。なお、
以下の説明では、従来例と同様に便宜上回路の説明はす
べてＮチャネルＭＯ８Ｔで行うか、回路的な意味はＰチ
ャネルＭＯ８Ｔでも本質的には同一である。
する回路によって二定の基板バイアス電流が供給され、
また、別のバイアス電流を供給する回路によって電源１
に圧が印加されたときのみ基板バイアス電流が供給され
、待機状態においてはこれｔ遮断するようにし、さらに
、別のバイアス電流を供給する回路によってりｐツクパ
ルスに応動して基板バイアス電流が供給される。なお、
以下の説明では、従来例と同様に便宜上回路の説明はす
べてＮチャネルＭＯ８Ｔで行うか、回路的な意味はＰチ
ャネルＭＯ８Ｔでも本質的には同一である。
第１図はこの発明の一実施例を示す回路図で。
第３図に示すものと同一符号は同一または相当部分を示
す。第１図において、１０〜１３および２４〜２Ｔはそ
れぞれ第３図における４〜７の各素子と同一構成の結合
容量、ノード、およびＭＯ８Ｔであり、符号１０〜１３
で第１の回路Ａか、同じく４〜１と１４〜２２で第２の
回路８が、さらに。
す。第１図において、１０〜１３および２４〜２Ｔはそ
れぞれ第３図における４〜７の各素子と同一構成の結合
容量、ノード、およびＭＯ８Ｔであり、符号１０〜１３
で第１の回路Ａか、同じく４〜１と１４〜２２で第２の
回路８が、さらに。
２４〜２Ｔで第３の回路Ｃがそれぞれ構成される。
ただし、２３は端子で、この端子２３に加わるパルス信
号φは、チップの外部端子から加えられた信号を基準と
して集積回路上に設けられた回路から発生された信号で
ある。
号φは、チップの外部端子から加えられた信号を基準と
して集積回路上に設けられた回路から発生された信号で
ある。
パルス信号φはチップが読み出し、書き込みあるいはリ
フレッシュの動作をするときにパルス状に加わり、待機
状態のときは一定Ｖペルに保持されている。
フレッシュの動作をするときにパルス状に加わり、待機
状態のときは一定Ｖペルに保持されている。
また、１５は前記整流用のＭＯ８Ｔ６と接地との間に設
；すられたＭＯ８Ｔ、１４は前記ＭＯ８Ｔ６とＭＯ８Ｔ
１５とのノード、１６は前記ＭＯＳＴＭ５のゲート電極
と屯＠端子２との間に設げられた抵抗体、１７はｎｌ前
記ＭＯ８Ｔ１５と抵抗体１６の７−ド、１８は前記ノー
ド１７に付随する寄生容量、１９はｎ「記ノード１７と
接地との間に設けられたＭＯ８Ｔ、２０は前記電源端子
２とＭＯ８Ｔ１９のゲート電極との間に設けられた抵抗
体、２１はそれらの７−ド、２２は前記ノード２１と接
地との間に設げられた容ｈ１である。
；すられたＭＯ８Ｔ、１４は前記ＭＯ８Ｔ６とＭＯ８Ｔ
１５とのノード、１６は前記ＭＯＳＴＭ５のゲート電極
と屯＠端子２との間に設げられた抵抗体、１７はｎｌ前
記ＭＯ８Ｔ１５と抵抗体１６の７−ド、１８は前記ノー
ド１７に付随する寄生容量、１９はｎ「記ノード１７と
接地との間に設けられたＭＯ８Ｔ、２０は前記電源端子
２とＭＯ８Ｔ１９のゲート電極との間に設けられた抵抗
体、２１はそれらの７−ド、２２は前記ノード２１と接
地との間に設げられた容ｈ１である。
次に、第２因の波形図を参照しながら第１図の回路動作
を説明する。
を説明する。
時刻ｔ。忙おいて電源電圧ｖｃｃが印加されると。
電源端子２の電圧は電源電圧Ｖ。。まで上昇する。
これＫよりパルス発生回路１が動作し、出力端子３にパ
ルスが供給される。このパルスにより第１の回路Ａか動
作して基板バイアス電流１．が流れる。この基板バイア
ス電流Ｉｓは次式によって示される。
ルスが供給される。このパルスにより第１の回路Ａか動
作して基板バイアス電流１．が流れる。この基板バイア
ス電流Ｉｓは次式によって示される。
Ｉｓ −ｆ−Ｃ＋ｏ ・（Ｖｃｃ Ｖｔ・ｎ ） −
−−・＝ （４１ここで、ｆはパルス分生回路１からの
パルスの周波数、Ｃ８゜は結合容量１Ｇの容量値、ＶＴ
ＡＩはＭＯ３Ｔ１２のしきい値電圧である。
−−・＝ （４１ここで、ｆはパルス分生回路１からの
パルスの周波数、Ｃ８゜は結合容量１Ｇの容量値、ＶＴ
ＡＩはＭＯ３Ｔ１２のしきい値電圧である。
上式において、容量値ＣＩＯの大きさを調節すれば基板
バイアス電流Ｉ、を変えることができる。
バイアス電流Ｉ、を変えることができる。
容量値Ｃ１゜は゛数１００Ｘ程度の薄い絶縁膜と、七。
の上下にポリシリコン等で形成された電極の面積を変え
ることで容易に実現できる。
ることで容易に実現できる。
第１図の回路においては、Ｐ−Ｎ接合部のもれ電流を補
償するのに必要な電流に相当する容量値が選ばれる、一
方、第２の回路Ｂは、電源電圧■。Ｃを印加したときに
のみ基板バイアス電流ＩＹ供給する回路である。この第
２の回路臼では電源電圧ｖｃｅが印加される前は、ノー
ド１７と２１はζ″レベルなっており、ＭＯ８Ｔ１５と
１９はオフ状態にある。電源電圧ｖｃｅの印加によりノ
ード１Ｔと２１は１″ ノベルに向って充電されるが、
寄生容量１８が容量２２よりも小さく設定されており、
ノード１１の方かノード２１よりも速く充電される。そ
の速さは電源電圧■。。の印加速度とほぼ同時である。
償するのに必要な電流に相当する容量値が選ばれる、一
方、第２の回路Ｂは、電源電圧■。Ｃを印加したときに
のみ基板バイアス電流ＩＹ供給する回路である。この第
２の回路臼では電源電圧ｖｃｅが印加される前は、ノー
ド１７と２１はζ″レベルなっており、ＭＯ８Ｔ１５と
１９はオフ状態にある。電源電圧ｖｃｅの印加によりノ
ード１Ｔと２１は１″ ノベルに向って充電されるが、
寄生容量１８が容量２２よりも小さく設定されており、
ノード１１の方かノード２１よりも速く充電される。そ
の速さは電源電圧■。。の印加速度とほぼ同時である。
例えば、
抵抗値Ｌａ＝５ＭΩ
容量値Ｃ，，＝０．５ｐＦ
とすると、ノード１γの充電時定数τ、７はτ、、＝５
Ｘ１０’Ｘ０．５Ｘ１０−′２畢２５μｓ上記の時間で
ノード１Ｔが充電されると１Ｍ０８Ｔ１５かオンして第
２の回路Ｂが動作して、基板バイアス電流Ｉが流れる。
Ｘ１０’Ｘ０．５Ｘ１０−′２畢２５μｓ上記の時間で
ノード１Ｔが充電されると１Ｍ０８Ｔ１５かオンして第
２の回路Ｂが動作して、基板バイアス電流Ｉが流れる。
これに対し、ノード２１は時定数が大きく設定されるの
で充電速度が遅くなる。
で充電速度が遅くなる。
Ｐｌえは、
抵抗値Ｒ２Ｄ＝５ＭΩ
容量値Ｃ，−１ｏｏｐｐ’
とすると、ノード２１の充電時定数τカはτ２ｌ−５Ｘ
１０’Ｘ１００Ｘ１０−”＝５００μｓノード２１の充
電時定数τ２Ｉを上記のように長くすることＫより、ノ
ード２１の充電速度を遅（し基板バイアス電流Ｉによる
基板の充′屯か終った頃に、（時刻ｔ、）、ＭＯ８Ｔ１
９ｖ、ｔｙにしてノード１７の７ベルを低レベル（′″
０″）にし、ＭＯ８Ｔ１５）！ａ？オフにして第２の回
路Ｂの動作を停止させる。これにより基板への充電電流
はＩ、のみとなり低電力化が実現できる。
１０’Ｘ１００Ｘ１０−”＝５００μｓノード２１の充
電時定数τ２Ｉを上記のように長くすることＫより、ノ
ード２１の充電速度を遅（し基板バイアス電流Ｉによる
基板の充′屯か終った頃に、（時刻ｔ、）、ＭＯ８Ｔ１
９ｖ、ｔｙにしてノード１７の７ベルを低レベル（′″
０″）にし、ＭＯ８Ｔ１５）！ａ？オフにして第２の回
路Ｂの動作を停止させる。これにより基板への充電電流
はＩ、のみとなり低電力化が実現できる。
なお、ＭＯ８Ｔ１５かオンすることにより流れる定常電
流■Ｉｓは、 と非常にわずかである。
流■Ｉｓは、 と非常にわずかである。
また、チップが読み出し等の活性動作をしたときに基板
に流れる衝突電離電流を補償するために、第３の回路Ｃ
が設けられている。チップが動作するときにはパルス信
号φが印加さ八るので、これにより必要な電流工Ａを流
しズ基板電位の減少を補う。チップを活性化するパルス
が複数ある場合は、第１図にダッシュを付して示したよ
うに、それに対応させて基板バイアス電流を供給する回
路を増やせばよい。
に流れる衝突電離電流を補償するために、第３の回路Ｃ
が設けられている。チップが動作するときにはパルス信
号φが印加さ八るので、これにより必要な電流工Ａを流
しズ基板電位の減少を補う。チップを活性化するパルス
が複数ある場合は、第１図にダッシュを付して示したよ
うに、それに対応させて基板バイアス電流を供給する回
路を増やせばよい。
この分明は以上説明したとおり、電源印加時。
動作時、待機特別に基板にバイアス電流を供給する第１
〜第３の回路な股げ、その用途に応じて基板バイアス電
流ケ設定できるようにしたので、待機時における基板バ
イアス電流を小さくでき、集積回路の消費電力を減少す
ることができるという効果が得られる。
〜第３の回路な股げ、その用途に応じて基板バイアス電
流ケ設定できるようにしたので、待機時における基板バ
イアス電流を小さくでき、集積回路の消費電力を減少す
ることができるという効果が得られる。
第１図はこの発明の一実施例による基板電位発生回路を
示す図、第２図は電源電圧印加時の第１図の回路の各部
の電圧波形および電流波形を示すタイミング図、第３図
は従来の基板電位発生回路を示す図、第４図は電源電圧
印加時の第３図の基板電位の波形を示すタイミング図で
ある。 図中、１はパルス発生回路、２は電源端子、３゜９は出
力端子、４．１０．２４は結合容量、５゜１１．２５は
ノード、６．γ、１２．１３．１５゜１９．２６．２７
は開Ｏ８Ｔ、８．２２は容量、１４．１７．２１は′／
−ド、１６．２Ｇは抵抗体、１Ｂは寄生容量、２３は端
子、Ａ、Ｂ、Ｃは第１゜笛２．第３の回路である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 ！λ−−−１ Φ′さ−−−−Ｊ 第２図
示す図、第２図は電源電圧印加時の第１図の回路の各部
の電圧波形および電流波形を示すタイミング図、第３図
は従来の基板電位発生回路を示す図、第４図は電源電圧
印加時の第３図の基板電位の波形を示すタイミング図で
ある。 図中、１はパルス発生回路、２は電源端子、３゜９は出
力端子、４．１０．２４は結合容量、５゜１１．２５は
ノード、６．γ、１２．１３．１５゜１９．２６．２７
は開Ｏ８Ｔ、８．２２は容量、１４．１７．２１は′／
−ド、１６．２Ｇは抵抗体、１Ｂは寄生容量、２３は端
子、Ａ、Ｂ、Ｃは第１゜笛２．第３の回路である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 ！λ−−−１ Φ′さ−−−−Ｊ 第２図
Claims (1)
- 絶縁ゲート型電界効果トランジスタを基本素子とした
半導体集積回路における基板電位発生回路において、電
源電圧を印加後常時基板バイアス電流を供給する第１の
回路と、同じく電源電圧印加後一定時間のみ基板バイア
ス電流を供給する第２の回路と、さらに前記半導体集積
回路を活性化するクロックパルスに応動して基板バイア
ス電流を供給する第３の回路とを備えたことを特徴とす
る基板電位発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220906A JPS6199363A (ja) | 1984-10-19 | 1984-10-19 | 基板電位発生回路 |
| US06/763,588 US4695746A (en) | 1984-10-19 | 1985-08-08 | Substrate potential generating circuit |
| DE19853530092 DE3530092A1 (de) | 1984-10-19 | 1985-08-22 | Substrat-potential erzeugende elektrische schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220906A JPS6199363A (ja) | 1984-10-19 | 1984-10-19 | 基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199363A true JPS6199363A (ja) | 1986-05-17 |
Family
ID=16758384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220906A Pending JPS6199363A (ja) | 1984-10-19 | 1984-10-19 | 基板電位発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4695746A (ja) |
| JP (1) | JPS6199363A (ja) |
| DE (1) | DE3530092A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337892A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリの基板電位発生回路 |
| DE8714849U1 (ja) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd | |
| JPS63279491A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 半導体ダイナミツクｒａｍ |
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