JPH11111946A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11111946A JPH11111946A JP9274437A JP27443797A JPH11111946A JP H11111946 A JPH11111946 A JP H11111946A JP 9274437 A JP9274437 A JP 9274437A JP 27443797 A JP27443797 A JP 27443797A JP H11111946 A JPH11111946 A JP H11111946A
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- 239000004065 semiconductor Substances 0.000 title claims description 135
- 239000000758 substrate Substances 0.000 claims abstract description 100
- 238000006243 chemical reaction Methods 0.000 claims description 42
- 230000004044 response Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 35
- 239000012535 impurity Substances 0.000 description 28
- 230000000694 effects Effects 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
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Abstract
(57)【要約】
【課題】 内部昇圧電位Ｖｐｐを従来より高くすること
なく出力電流を大きくとることができる半導体記憶装置
を提供する。 【解決手段】 半導体記憶装置の出力バッファの出力ト
ランジスタが形成されるウェル領域をトリプルウェルに
より電気的に基板と分離させる。出力トランジスタが導
通時に、出力トランジスタが形成されるウェルの電位を
出力トランジスタのソース電位に追随するように制御
し、基板バイアス効果によるしきい値の増大を防ぎ、よ
り大きな出力電流を得ることができる。
なく出力電流を大きくとることができる半導体記憶装置
を提供する。 【解決手段】 半導体記憶装置の出力バッファの出力ト
ランジスタが形成されるウェル領域をトリプルウェルに
より電気的に基板と分離させる。出力トランジスタが導
通時に、出力トランジスタが形成されるウェルの電位を
出力トランジスタのソース電位に追随するように制御
し、基板バイアス効果によるしきい値の増大を防ぎ、よ
り大きな出力電流を得ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、記憶データに対応する信号を
出力する出力バッファ回路を備える半導体記憶装置の構
成に関する。
に関し、より特定的には、記憶データに対応する信号を
出力する出力バッファ回路を備える半導体記憶装置の構
成に関する。
【０００２】
【従来の技術】半導体記憶装置の高速化が進行するに伴
い、半導体記憶装置の出力バッファ回路の駆動能力を大
きくする必要が生じている。
い、半導体記憶装置の出力バッファ回路の駆動能力を大
きくする必要が生じている。
【０００３】図１４は、従来の半導体記憶装置に用いら
れる出力バッファ回路の基本構成を示す第１例の回路図
である。
れる出力バッファ回路の基本構成を示す第１例の回路図
である。
【０００４】図１４に示す出力バッファ回路は、出力端
子ＯＵＴと、出力される記憶データに応じて生成される
第１の内部制御信号ＨＯＵＴを受けて、その“Ｈ”レベ
ルを外部電源電位Ｖｄｄから降圧された内部降圧電位Ｖ
ｃｃから、半導体装置内部で作られる内部昇圧電位Ｖｐ
ｐにするレベル変換回路２２０と、レベル変換回路２２
０の出力を受ける直列に接続されたインバータ２１６、
２１８と、インバータ２１８の出力をゲートに受け外部
電源電位Ｖｄｄと出力端子ＯＵＴの間に結合されたＮチ
ャネルＭＯＳトランジスタ２１０と、出力される記憶デ
ータに応じて生成される第２の内部制御信号ＬＯＵＴを
ゲートに受け、出力端子ＯＵＴと接地電位Ｖｓｓとの間
に結合されたＮチャネルＭＯＳトランジスタ２１２を備
える。
子ＯＵＴと、出力される記憶データに応じて生成される
第１の内部制御信号ＨＯＵＴを受けて、その“Ｈ”レベ
ルを外部電源電位Ｖｄｄから降圧された内部降圧電位Ｖ
ｃｃから、半導体装置内部で作られる内部昇圧電位Ｖｐ
ｐにするレベル変換回路２２０と、レベル変換回路２２
０の出力を受ける直列に接続されたインバータ２１６、
２１８と、インバータ２１８の出力をゲートに受け外部
電源電位Ｖｄｄと出力端子ＯＵＴの間に結合されたＮチ
ャネルＭＯＳトランジスタ２１０と、出力される記憶デ
ータに応じて生成される第２の内部制御信号ＬＯＵＴを
ゲートに受け、出力端子ＯＵＴと接地電位Ｖｓｓとの間
に結合されたＮチャネルＭＯＳトランジスタ２１２を備
える。
【０００５】レベル変換回路２２０は、第１の内部制御
信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラン
ジスタ２０６と、第１の内部制御信号ＨＯＵＴを受け反
転するインバータ２１４と、インバータ２１４の出力を
ゲートに受けるＮチャネルＭＯＳトランジスタ２０８を
含む。
信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラン
ジスタ２０６と、第１の内部制御信号ＨＯＵＴを受け反
転するインバータ２１４と、インバータ２１４の出力を
ゲートに受けるＮチャネルＭＯＳトランジスタ２０８を
含む。
【０００６】ＮチャネルＭＯＳトランジスタ２０６、２
０８のソースは、ともに、接地電位Ｖｓｓに結合されて
いる。
０８のソースは、ともに、接地電位Ｖｓｓに結合されて
いる。
【０００７】レベル変換回路２２０は、内部昇圧電位Ｖ
ｐｐとＮチャネルＭＯＳトランジスタ２０６のドレイン
との間に結合され、ゲートにＮチャネルＭＯＳトランジ
スタ２０８のドレインの電位を受けるＰチャネルＭＯＳ
トランジスタ２０２と、内部昇圧電位ＶｐｐとＮチャネ
ルＭＯＳトランジスタ２０８のドレインとの間に結合さ
れ、ゲートにＮチャネルＭＯＳトランジスタ２０６のド
レインの電位を受けるＰチャネルＭＯＳトランジスタ２
０４をさらに含む。
ｐｐとＮチャネルＭＯＳトランジスタ２０６のドレイン
との間に結合され、ゲートにＮチャネルＭＯＳトランジ
スタ２０８のドレインの電位を受けるＰチャネルＭＯＳ
トランジスタ２０２と、内部昇圧電位ＶｐｐとＮチャネ
ルＭＯＳトランジスタ２０８のドレインとの間に結合さ
れ、ゲートにＮチャネルＭＯＳトランジスタ２０６のド
レインの電位を受けるＰチャネルＭＯＳトランジスタ２
０４をさらに含む。
【０００８】レベル変換回路２２０は、ＮチャネルＭＯ
Ｓトランジスタ２０８のドレインが接続されるノードＮ
１０２から出力信号、すなわち、第１の内部制御信号Ｈ
ＯＵＴと同相で“Ｈ”レベルが内部昇圧電位Ｖｐｐとな
る信号をインバータ２１６に対して出力する。
Ｓトランジスタ２０８のドレインが接続されるノードＮ
１０２から出力信号、すなわち、第１の内部制御信号Ｈ
ＯＵＴと同相で“Ｈ”レベルが内部昇圧電位Ｖｐｐとな
る信号をインバータ２１６に対して出力する。
【０００９】次に図１４に示す従来の出力バッファ回路
の出力トランジスタであるＮチャネルＭＯＳトランジス
タ２１０、２１２の構造を説明する。
の出力トランジスタであるＮチャネルＭＯＳトランジス
タ２１０、２１２の構造を説明する。
【００１０】図１５は、図１４の従来の出力バッファ回
路の出力トランジスタ２１０、２１２の断面構造を説明
するための概念図である。
路の出力トランジスタ２１０、２１２の断面構造を説明
するための概念図である。
【００１１】図１５を参照して、従来の半導体記憶装置
ではＰ型シリコン基板２７０の主表面上に第１のＰウェ
ル領域２６６と、第２のＰウェル領域２６８が形成さ
れ、第１のＰウェル領域２６６内と第２のＰウェル領域
２６８内にはそれぞれＮチャネルＭＯＳトランジスタ２
１２、２１０がそれぞれ形成されている。
ではＰ型シリコン基板２７０の主表面上に第１のＰウェ
ル領域２６６と、第２のＰウェル領域２６８が形成さ
れ、第１のＰウェル領域２６６内と第２のＰウェル領域
２６８内にはそれぞれＮチャネルＭＯＳトランジスタ２
１２、２１０がそれぞれ形成されている。
【００１２】ＮチャネルＭＯＳトランジスタ２１２はＮ
型不純物領域であるソース２５２、ドレイン２５６とゲ
ート電極２５４とを含む。ＮチャネルＭＯＳトランジス
タ２１０はＮ型不純物領域であるソース２５８、ドレイ
ン２６２とゲート電極２６０とを含む。
型不純物領域であるソース２５２、ドレイン２５６とゲ
ート電極２５４とを含む。ＮチャネルＭＯＳトランジス
タ２１０はＮ型不純物領域であるソース２５８、ドレイ
ン２６２とゲート電極２６０とを含む。
【００１３】通常、ダイナミックランダムアクセスメモ
リ（以降ＤＲＡＭと称する）においては、Ｐ型シリコン
基板に接地電位より低い電位が与えられている。図１５
では、Ｐ型シリコン基板２７０の主表面上にＰ型不純物
領域２６４が形成されており、Ｐ型不純物領域２６４を
介してＰ型シリコン基板２７０には負電位Ｖｂｂが供給
されている。
リ（以降ＤＲＡＭと称する）においては、Ｐ型シリコン
基板に接地電位より低い電位が与えられている。図１５
では、Ｐ型シリコン基板２７０の主表面上にＰ型不純物
領域２６４が形成されており、Ｐ型不純物領域２６４を
介してＰ型シリコン基板２７０には負電位Ｖｂｂが供給
されている。
【００１４】ＤＲＡＭにおいては、Ｐ型シリコン基板を
負電圧とすることは、入力信号のアンダーシュート時に
電荷が基板に流入するのを防ぎ、メモリセルのデータ破
壊を防ぐ働きを持つ点や、ビット線の浮遊容量となるＰ
Ｎ接合容量を小さくし回路の高速動作をさせる働きを持
つ点で極めて重要である。
負電圧とすることは、入力信号のアンダーシュート時に
電荷が基板に流入するのを防ぎ、メモリセルのデータ破
壊を防ぐ働きを持つ点や、ビット線の浮遊容量となるＰ
Ｎ接合容量を小さくし回路の高速動作をさせる働きを持
つ点で極めて重要である。
【００１５】図１６は、図１４に示す出力バッファ回路
の動作を説明する動作波形図である。
の動作を説明する動作波形図である。
【００１６】図１４、図１６を参照して、第２の内部制
御信号ＬＯＵＴ＝“Ｌ”状態である場合を考える。この
とき、ＮチャネルＭＯＳトランジスタ２１２は非導通状
態である。
御信号ＬＯＵＴ＝“Ｌ”状態である場合を考える。この
とき、ＮチャネルＭＯＳトランジスタ２１２は非導通状
態である。
【００１７】出力端子ＯＵＴのレベルが初期に０Ｖのと
きを考えると時刻ｔ１において、第１の内部制御信号Ｈ
ＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトラン
ジスタ２０６は非導通状態である。
きを考えると時刻ｔ１において、第１の内部制御信号Ｈ
ＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトラン
ジスタ２０６は非導通状態である。
【００１８】このときインバータ２１４によって第１の
内部制御信号ＨＯＵＴの反転信号がゲートに与えられる
のでＮチャネルＭＯＳトランジスタ２０８は導通状態と
なりノードＮ１０２は“Ｌ”レベルとなる。
内部制御信号ＨＯＵＴの反転信号がゲートに与えられる
のでＮチャネルＭＯＳトランジスタ２０８は導通状態と
なりノードＮ１０２は“Ｌ”レベルとなる。
【００１９】ノードＮ１０２の電位をゲートに受けたＰ
チャネルＭＯＳトランジスタ２０２は導通状態となりＰ
チャネルＭＯＳトランジスタ２０４のゲートに昇圧電位
Ｖｐｐを与える。その結果ＰチャネルＭＯＳトランジス
タ２０４は非導通状態となり、レベル変換回路の出力で
あるノードＮ１０２の電位は“Ｌ”レベルに確定する。
その結果直列に接続されたインバータ２１６、２１８に
よりＮチャネルＭＯＳトランジスタ２１０のゲート電位
ＶＧは“Ｌ”レベルとなる。
チャネルＭＯＳトランジスタ２０２は導通状態となりＰ
チャネルＭＯＳトランジスタ２０４のゲートに昇圧電位
Ｖｐｐを与える。その結果ＰチャネルＭＯＳトランジス
タ２０４は非導通状態となり、レベル変換回路の出力で
あるノードＮ１０２の電位は“Ｌ”レベルに確定する。
その結果直列に接続されたインバータ２１６、２１８に
よりＮチャネルＭＯＳトランジスタ２１０のゲート電位
ＶＧは“Ｌ”レベルとなる。
【００２０】時刻ｔ２において、第１の内部制御信号Ｈ
ＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がると、
それに応じてＮチャネルＭＯＳトランジスタ２０６が導
通状態となり、また第１の内部制御信号ＨＯＵＴはイン
バータ２１４により反転されるので、これをゲートに受
けるＮチャネルＭＯＳトランジスタ２０８は非導通状態
となる。したがってＰチャネルＭＯＳトランジスタ２０
４のゲートにはＮチャネルＭＯＳトランジスタ２０６を
通じて“Ｌ”レベルが与えられ、ＰチャネルＭＯＳトラ
ンジスタ２０４は導通状態となり、ノードＮ１０２の電
位は、内部昇圧電位Ｖｐｐに引き上げられる。
ＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がると、
それに応じてＮチャネルＭＯＳトランジスタ２０６が導
通状態となり、また第１の内部制御信号ＨＯＵＴはイン
バータ２１４により反転されるので、これをゲートに受
けるＮチャネルＭＯＳトランジスタ２０８は非導通状態
となる。したがってＰチャネルＭＯＳトランジスタ２０
４のゲートにはＮチャネルＭＯＳトランジスタ２０６を
通じて“Ｌ”レベルが与えられ、ＰチャネルＭＯＳトラ
ンジスタ２０４は導通状態となり、ノードＮ１０２の電
位は、内部昇圧電位Ｖｐｐに引き上げられる。
【００２１】ＰチャネルＭＯＳトランジスタ２０２はゲ
ート電位であるノードＮ１０２の電位が“Ｈ”レベルと
なるため、非導通状態となる。その結果レベル変換回路
２２０の出力であるノードＮ１０２の電位は内部昇圧電
位Ｖｐｐに確定し、第１の内部制御信号ＨＯＵＴの
“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電位Ｖ
ｐｐに変換される。この電位がインバータ２１６、２１
８によって伝達されＮチャネルＭＯＳトランジスタ２１
０のゲート電位ＶＧは０Ｖから内部昇圧電位Ｖｐｐに立
上がる。これに応じてＮチャネルＭＯＳトランジスタ２
１０は導通し、出力端子ＯＵＴの電位を引き上げ始め
る。
ート電位であるノードＮ１０２の電位が“Ｈ”レベルと
なるため、非導通状態となる。その結果レベル変換回路
２２０の出力であるノードＮ１０２の電位は内部昇圧電
位Ｖｐｐに確定し、第１の内部制御信号ＨＯＵＴの
“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電位Ｖ
ｐｐに変換される。この電位がインバータ２１６、２１
８によって伝達されＮチャネルＭＯＳトランジスタ２１
０のゲート電位ＶＧは０Ｖから内部昇圧電位Ｖｐｐに立
上がる。これに応じてＮチャネルＭＯＳトランジスタ２
１０は導通し、出力端子ＯＵＴの電位を引き上げ始め
る。
【００２２】時刻ｔ３においては半導体記憶装置外部に
て出力端子ＯＵＴに接続される負荷容量が十分に充電さ
れ、出力端子ＯＵＴの電位が安定した状態となる。
て出力端子ＯＵＴに接続される負荷容量が十分に充電さ
れ、出力端子ＯＵＴの電位が安定した状態となる。
【００２３】
【発明が解決しようとする課題】ここで、時刻ｔ２〜ｔ
３において出力端子ＯＵＴを通じて半導体記憶装置が外
部に接続された負荷容量を充電する電流は、Ｎチャネル
ＭＯＳトランジスタ２１０によって供給され、 ＩDS＝Ｋ′（Ｖｇｓ−Ｖｔｈ）2 …（１） にて与えられる（Ｖｇｓ：ゲート−ソース間電位差，Ｖ
ｔｈ：しきい値電圧，Ｋ′：定数）。したがって、出力
端子ＯＵＴから半導体記憶装置外部に供給される電流
は、ＮチャネルＭＯＳトランジスタ２１０のしきい値電
圧Ｖｔｈの影響を受け、Ｖｔｈが大きくなれば供給電流
ＩDSは小さくなってしまう。
３において出力端子ＯＵＴを通じて半導体記憶装置が外
部に接続された負荷容量を充電する電流は、Ｎチャネル
ＭＯＳトランジスタ２１０によって供給され、 ＩDS＝Ｋ′（Ｖｇｓ−Ｖｔｈ）2 …（１） にて与えられる（Ｖｇｓ：ゲート−ソース間電位差，Ｖ
ｔｈ：しきい値電圧，Ｋ′：定数）。したがって、出力
端子ＯＵＴから半導体記憶装置外部に供給される電流
は、ＮチャネルＭＯＳトランジスタ２１０のしきい値電
圧Ｖｔｈの影響を受け、Ｖｔｈが大きくなれば供給電流
ＩDSは小さくなってしまう。
【００２４】しかしながら、時刻ｔ３においては、Ｎチ
ャネルＭＯＳトランジスタ２１０のしきい値Ｖｔｈは、
基板バイアス効果によって大きくなってしまう。
ャネルＭＯＳトランジスタ２１０のしきい値Ｖｔｈは、
基板バイアス効果によって大きくなってしまう。
【００２５】その理由を以降説明する。時刻ｔ３におい
てはＮチャネルＭＯＳトランジスタ２１０のソース電位
は出力端子ＯＵＴの電位であり、Ｖｏｕｔであるのに対
して、ＮチャネルＭＯＳトランジスタ２１０の基板部
は、先に説明したように、負電圧電位Ｖｂｂとなってい
るので、ｔ３におけるＮチャネルＭＯＳトランジスタ２
１０のソース−基板間電位差Ｖｓｂは極めて大きくな
る。
てはＮチャネルＭＯＳトランジスタ２１０のソース電位
は出力端子ＯＵＴの電位であり、Ｖｏｕｔであるのに対
して、ＮチャネルＭＯＳトランジスタ２１０の基板部
は、先に説明したように、負電圧電位Ｖｂｂとなってい
るので、ｔ３におけるＮチャネルＭＯＳトランジスタ２
１０のソース−基板間電位差Ｖｓｂは極めて大きくな
る。
【００２６】一般にＭＯＳトランジスタのソース−基板
間電位差Ｖｓｂが大きければ基板バイアス効果により、
ＭＯＳトランジスタのしきい値電圧Ｖｔｈは大きくな
る。そのため、ソース−基板間電位差Ｖｓｂが大きい時
刻ｔ３においては、ＮチャネルＭＯＳトランジスタ２１
０のＶｔｈは大きくなる。以上がその理由である。
間電位差Ｖｓｂが大きければ基板バイアス効果により、
ＭＯＳトランジスタのしきい値電圧Ｖｔｈは大きくな
る。そのため、ソース−基板間電位差Ｖｓｂが大きい時
刻ｔ３においては、ＮチャネルＭＯＳトランジスタ２１
０のＶｔｈは大きくなる。以上がその理由である。
【００２７】ここで、式（１）からしきい値電圧Ｖｔｈ
が大きい場合でも、ＭＯＳトランジスタのゲート−ソー
ス間電位差Ｖｇｓをその分大きくとれば出力電流ＩDSは
大きくすることができる。そこで、従来は、出力端子Ｏ
ＵＴが“Ｈ”レベルを出力する際にＮチャネルＭＯＳト
ランジスタ２１０のゲート電位ＶＧを十分高くする、つ
まり昇圧電位Ｖｐｐを十分高く設定することで出力端子
ＯＵＴの出力電流を大きくとれるようにしてきた。
が大きい場合でも、ＭＯＳトランジスタのゲート−ソー
ス間電位差Ｖｇｓをその分大きくとれば出力電流ＩDSは
大きくすることができる。そこで、従来は、出力端子Ｏ
ＵＴが“Ｈ”レベルを出力する際にＮチャネルＭＯＳト
ランジスタ２１０のゲート電位ＶＧを十分高くする、つ
まり昇圧電位Ｖｐｐを十分高く設定することで出力端子
ＯＵＴの出力電流を大きくとれるようにしてきた。
【００２８】しかし、最近の半導体記憶装置の高集積化
によりＭＯＳトランジスタの微細化が進み、それに伴い
ＭＯＳトランジスタのゲート酸化膜の厚さも年々減少す
る方向にある。このため、ゲート酸化膜の耐圧が下が
り、ゲート電圧を高く設定すると、ＭＯＳトランジスタ
の信頼性に影響を及ぼす可能性がある。したがって、昇
圧電位Ｖｐｐは今後はあまり高くすることができない。
によりＭＯＳトランジスタの微細化が進み、それに伴い
ＭＯＳトランジスタのゲート酸化膜の厚さも年々減少す
る方向にある。このため、ゲート酸化膜の耐圧が下が
り、ゲート電圧を高く設定すると、ＭＯＳトランジスタ
の信頼性に影響を及ぼす可能性がある。したがって、昇
圧電位Ｖｐｐは今後はあまり高くすることができない。
【００２９】一方、内部昇圧電位Ｖｐｐは、半導体記憶
装置内部で外部電源電位Ｖｄｄを基準にチャージポンプ
回路で作られている。
装置内部で外部電源電位Ｖｄｄを基準にチャージポンプ
回路で作られている。
【００３０】このチャージポンプ回路は、半導体記憶装
置上に形成したキャパシタを用いて、所定の周波数で内
部昇圧ノードに電荷をくみ上げることで高電位を得る。
置上に形成したキャパシタを用いて、所定の周波数で内
部昇圧ノードに電荷をくみ上げることで高電位を得る。
【００３１】したがって内部昇圧電位Ｖｐｐにて消費さ
れる消費電流が増加すると、上記キャパシタの容量を大
きくするか、もしくは上記所定の周波数をより高い周波
数としなければならない。しかし、キャパシタの容量を
大きくするには半導体基板上に大きな面積を必要とし、
半導体記憶装置のコストの増大につながる。一方、所定
の周波数を高くするにも限界があり、電荷の転送効率が
悪くなってしまう。
れる消費電流が増加すると、上記キャパシタの容量を大
きくするか、もしくは上記所定の周波数をより高い周波
数としなければならない。しかし、キャパシタの容量を
大きくするには半導体基板上に大きな面積を必要とし、
半導体記憶装置のコストの増大につながる。一方、所定
の周波数を高くするにも限界があり、電荷の転送効率が
悪くなってしまう。
【００３２】そこで、特開平９−１３９０７７において
は、外部電源と内部昇圧ノードの両方から電流を負荷に
供給するプレブースト回路が提案されている。
は、外部電源と内部昇圧ノードの両方から電流を負荷に
供給するプレブースト回路が提案されている。
【００３３】図１７は、上記プレブースト回路の構成を
示す回路図である。図１７を参照して、ＮチャネルＭＯ
ＳトランジスタＱＮ１は外部電源電位ＶｄｄとノードＯ
ＵＴ１との間に結合され、ゲートに内部制御信号ＩＮ１
が入力されている。また、ＰチャネルＭＯＳトランジス
タＱＮ２は内部昇圧電位ＶｐｐとノードＯＵＴ１との間
に結合され、ゲートに内部制御信号ＩＮ２が入力されて
おり、基板部は内部昇圧電位Ｖｐｐに結合されている。
示す回路図である。図１７を参照して、ＮチャネルＭＯ
ＳトランジスタＱＮ１は外部電源電位ＶｄｄとノードＯ
ＵＴ１との間に結合され、ゲートに内部制御信号ＩＮ１
が入力されている。また、ＰチャネルＭＯＳトランジス
タＱＮ２は内部昇圧電位ＶｐｐとノードＯＵＴ１との間
に結合され、ゲートに内部制御信号ＩＮ２が入力されて
おり、基板部は内部昇圧電位Ｖｐｐに結合されている。
【００３４】この回路はノードＯＵＴ１を内部昇圧電位
Ｖｐｐまで昇圧する際に、ＰチャネルＭＯＳトランジス
タＱＮ２を導通状態とする前にＮチャネルＭＯＳトラン
ジスタＱＮ１を導通し、ノードＯＵＴ１を外部電源電位
Ｖｄｄまでプレブーストしておき、しかる後にＰチャネ
ルＭＯＳトランジスタＱＮ２を導通状態とすることで、
内部昇圧電位ＶｐｐからノードＯＵＴ１に流れる電流を
減らし、内部昇圧電位Ｖｐｐでの消費電流を抑えること
を目的とするものである。
Ｖｐｐまで昇圧する際に、ＰチャネルＭＯＳトランジス
タＱＮ２を導通状態とする前にＮチャネルＭＯＳトラン
ジスタＱＮ１を導通し、ノードＯＵＴ１を外部電源電位
Ｖｄｄまでプレブーストしておき、しかる後にＰチャネ
ルＭＯＳトランジスタＱＮ２を導通状態とすることで、
内部昇圧電位ＶｐｐからノードＯＵＴ１に流れる電流を
減らし、内部昇圧電位Ｖｐｐでの消費電流を抑えること
を目的とするものである。
【００３５】しかしながら、図１７の回路においては、
特にＤＲＡＭに使用するにあたり電源立上げ時等におい
て昇圧電位Ｖｐｐのレベルが不安定な状態では、動作が
不安定となる可能性がある。以下、この状態について説
明する。
特にＤＲＡＭに使用するにあたり電源立上げ時等におい
て昇圧電位Ｖｐｐのレベルが不安定な状態では、動作が
不安定となる可能性がある。以下、この状態について説
明する。
【００３６】図１８は図１７のプレブースト回路をＤＲ
ＡＭに使用した際の構造を示す断面図である。
ＡＭに使用した際の構造を示す断面図である。
【００３７】図１８を参照して、Ｐ型シリコン基板３７
０上にＮウェル領域３６６とＰウェル領域３６８が形成
され、Ｎウェル領域３６６内にはＰチャネルＭＯＳトラ
ンジスタＱＮ２が形成され、Ｐウェル領域３６８内には
ＮチャネルＭＯＳトランジスタＱＮ１が形成されてい
る。
０上にＮウェル領域３６６とＰウェル領域３６８が形成
され、Ｎウェル領域３６６内にはＰチャネルＭＯＳトラ
ンジスタＱＮ２が形成され、Ｐウェル領域３６８内には
ＮチャネルＭＯＳトランジスタＱＮ１が形成されてい
る。
【００３８】Ｐ型シリコン基板３７０は、Ｐ型不純物領
域３６４を介して負電位Ｖｂｂが供給され、Ｎウェル領
域３６６はＮ型不純物領域３７２を通じて内部昇圧電位
Ｖｐｐが供給されている。ＰチャネルＭＯＳトランジス
タＱＮ２のソースであるＰ型不純物領域３５２は内部昇
圧電位Ｖｐｐと結合され、ＰチャネルＭＯＳトランジス
タＱＮ２のドレインであるＰ型不純物領域３５６は、Ｎ
チャネルＭＯＳトランジスタＱＮ１のソースであるＮ型
不純物領域３５８とともにノードＯＵＴ１に接続され
る。
域３６４を介して負電位Ｖｂｂが供給され、Ｎウェル領
域３６６はＮ型不純物領域３７２を通じて内部昇圧電位
Ｖｐｐが供給されている。ＰチャネルＭＯＳトランジス
タＱＮ２のソースであるＰ型不純物領域３５２は内部昇
圧電位Ｖｐｐと結合され、ＰチャネルＭＯＳトランジス
タＱＮ２のドレインであるＰ型不純物領域３５６は、Ｎ
チャネルＭＯＳトランジスタＱＮ１のソースであるＮ型
不純物領域３５８とともにノードＯＵＴ１に接続され
る。
【００３９】ＰチャネルＭＯＳトランジスタＱＮ２のゲ
ートであるゲート電極３５４には、内部制御信号ＩＮ２
が入力され、ＮチャネルＭＯＳトランジスタＱＮ１のゲ
ートであるゲート電極３６０には内部制御信号ＩＮ１が
入力される。
ートであるゲート電極３５４には、内部制御信号ＩＮ２
が入力され、ＮチャネルＭＯＳトランジスタＱＮ１のゲ
ートであるゲート電極３６０には内部制御信号ＩＮ１が
入力される。
【００４０】ここで、半導体記憶装置の電源立上げ直後
や、端子に外乱が与えられた場合には内部昇圧電位Ｖｐ
ｐを発生しているチャージポンプ回路が不安定となり、
外部電源電位Ｖｄｄより内部昇圧電位Ｖｐｐが低くなる
場合が考えられる。
や、端子に外乱が与えられた場合には内部昇圧電位Ｖｐ
ｐを発生しているチャージポンプ回路が不安定となり、
外部電源電位Ｖｄｄより内部昇圧電位Ｖｐｐが低くなる
場合が考えられる。
【００４１】かかる場合に内部制御信号ＩＮ１がＮチャ
ネルＭＯＳトランジスタＱＮ１を導通させるような状態
であるならば、ノードＯＵＴ１は外部電源電位Ｖｄｄと
なりＰ型不純物領域３５６とＮウェル領域３６６の間の
ＰＮ接合に順方向のバイアスがかかる。するとＰ型不純
物領域３５６とＮウェル領域３６６とＰ型シリコン基板
３７０によって形成されている寄生ＰＮＰ型バイポーラ
トランジスタが導通しＰ型不純物領域３５６からＰ型シ
リコン基板３７０に向けて電流が流れる可能性があり得
る。このような状態はＤＲＡＭにおいてはメモリセルの
データが失われる可能性につながるとともに、ラッチア
ップを起こす可能性にもつながる。
ネルＭＯＳトランジスタＱＮ１を導通させるような状態
であるならば、ノードＯＵＴ１は外部電源電位Ｖｄｄと
なりＰ型不純物領域３５６とＮウェル領域３６６の間の
ＰＮ接合に順方向のバイアスがかかる。するとＰ型不純
物領域３５６とＮウェル領域３６６とＰ型シリコン基板
３７０によって形成されている寄生ＰＮＰ型バイポーラ
トランジスタが導通しＰ型不純物領域３５６からＰ型シ
リコン基板３７０に向けて電流が流れる可能性があり得
る。このような状態はＤＲＡＭにおいてはメモリセルの
データが失われる可能性につながるとともに、ラッチア
ップを起こす可能性にもつながる。
【００４２】このように、ウェルの電位を半導体装置内
部で発生する電位にする際は、不測の事態に備えて、回
路構成上においても対策をしておくことが重要である。
部で発生する電位にする際は、不測の事態に備えて、回
路構成上においても対策をしておくことが重要である。
【００４３】この発明の第１の目的は、内部昇圧電位Ｖ
ｐｐを高くすることを抑制しつつ、出力端子から十分な
電流を供給できる半導体記憶装置を提供することであ
る。
ｐｐを高くすることを抑制しつつ、出力端子から十分な
電流を供給できる半導体記憶装置を提供することであ
る。
【００４４】この発明の第２の目的は、出力バッファ回
路部において出力トランジスタを駆動する際に内部昇圧
電位Ｖｐｐでの消費電流を抑える実用的な手段を用いる
ことによりチャージポンプ回路部を小型化でき、チップ
面積がより小さい半導体記憶装置を提供することであ
る。
路部において出力トランジスタを駆動する際に内部昇圧
電位Ｖｐｐでの消費電流を抑える実用的な手段を用いる
ことによりチャージポンプ回路部を小型化でき、チップ
面積がより小さい半導体記憶装置を提供することであ
る。
【００４５】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、出力端子と、出力端子に外部電源から電流を
供給する第１のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのゲート電位を第１の内部制御信号に応じて
駆動する第１の駆動手段と、第１のＭＯＳトランジスタ
の基板部の電位を第１の内部制御信号に応じて駆動する
第２の駆動手段を備える。
憶装置は、出力端子と、出力端子に外部電源から電流を
供給する第１のＭＯＳトランジスタと、第１のＭＯＳト
ランジスタのゲート電位を第１の内部制御信号に応じて
駆動する第１の駆動手段と、第１のＭＯＳトランジスタ
の基板部の電位を第１の内部制御信号に応じて駆動する
第２の駆動手段を備える。
【００４６】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、第２の駆動手
段は、第１のＭＯＳトランジスタが非導通時には、第１
のＭＯＳトランジスタの基板−ソース間の電位差が所定
の電位差となるように、第１のＭＯＳトランジスタの基
板部の電位を駆動し、第１のＭＯＳトランジスタが導通
時には、第１のＭＯＳトランジスタの基板−ソース間の
電位差が、所定の電位差より小さくなるように、第１の
ＭＯＳトランジスタの基板部の電位を駆動する。
１記載の半導体記憶装置の構成において、第２の駆動手
段は、第１のＭＯＳトランジスタが非導通時には、第１
のＭＯＳトランジスタの基板−ソース間の電位差が所定
の電位差となるように、第１のＭＯＳトランジスタの基
板部の電位を駆動し、第１のＭＯＳトランジスタが導通
時には、第１のＭＯＳトランジスタの基板−ソース間の
電位差が、所定の電位差より小さくなるように、第１の
ＭＯＳトランジスタの基板部の電位を駆動する。
【００４７】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、外部電源電位
よりさらに高電位である昇圧電位を発生する昇圧手段を
さらに備え、第１の駆動手段は、第１の内部制御信号の
高電位レベルを、第１のＭＯＳトランジスタのゲートに
与えられる高電位レベルである昇圧電位に変換するレベ
ル変換手段を含む。
２記載の半導体記憶装置の構成において、外部電源電位
よりさらに高電位である昇圧電位を発生する昇圧手段を
さらに備え、第１の駆動手段は、第１の内部制御信号の
高電位レベルを、第１のＭＯＳトランジスタのゲートに
与えられる高電位レベルである昇圧電位に変換するレベ
ル変換手段を含む。
【００４８】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、第２の駆動手
段は、外部電源から供給される電流を受けて、第１のＭ
ＯＳトランジスタの基板部の電位を駆動し、第１のＭＯ
Ｓトランジスタを導通状態へと変化させる第１の内部信
号の活性化に応じて、第２の駆動手段が第１のＭＯＳト
ランジスタの基板部に供給する電流を受けて、第１のＭ
ＯＳトランジスタとは独立に、出力端子の電位レベルを
駆動する整流手段をさらに備える。
２記載の半導体記憶装置の構成に加えて、第２の駆動手
段は、外部電源から供給される電流を受けて、第１のＭ
ＯＳトランジスタの基板部の電位を駆動し、第１のＭＯ
Ｓトランジスタを導通状態へと変化させる第１の内部信
号の活性化に応じて、第２の駆動手段が第１のＭＯＳト
ランジスタの基板部に供給する電流を受けて、第１のＭ
ＯＳトランジスタとは独立に、出力端子の電位レベルを
駆動する整流手段をさらに備える。
【００４９】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、出力端子と接
地ノードとの間に接続され、第２の内部制御信号に応じ
て出力端子の電位を駆動する、第２のスイッチング手段
をさらに備える。
２記載の半導体記憶装置の構成に加えて、出力端子と接
地ノードとの間に接続され、第２の内部制御信号に応じ
て出力端子の電位を駆動する、第２のスイッチング手段
をさらに備える。
【００５０】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成において、第２のスイッ
チング手段は、第２のＭＯＳトランジスタを含み、第１
のＭＯＳトランジスタは、半導体基板の主表面に形成さ
れた第１導電型の第１のウェル領域に配置され、第２の
ＭＯＳトランジスタは、半導体基板の主表面に形成され
た第１導電型の第２のウェル領域に配置され、第１のウ
ェル領域は、第２のウェル領域と電気的に分離されてお
り、第２の駆動手段は、第１のＭＯＳトランジスタの導
通と同時に、第１のウェル領域の電位を駆動する。
５記載の半導体記憶装置の構成において、第２のスイッ
チング手段は、第２のＭＯＳトランジスタを含み、第１
のＭＯＳトランジスタは、半導体基板の主表面に形成さ
れた第１導電型の第１のウェル領域に配置され、第２の
ＭＯＳトランジスタは、半導体基板の主表面に形成され
た第１導電型の第２のウェル領域に配置され、第１のウ
ェル領域は、第２のウェル領域と電気的に分離されてお
り、第２の駆動手段は、第１のＭＯＳトランジスタの導
通と同時に、第１のウェル領域の電位を駆動する。
【００５１】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成において、第１導電型は
Ｐ型であり、第２導電型はＮ型である。
６記載の半導体記憶装置の構成において、第１導電型は
Ｐ型であり、第２導電型はＮ型である。
【００５２】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、第２導電型の
第３のウェル領域をさらに備え、半導体基板は、第１導
電型であり、第１のウェル領域は、第３のウェル領域内
に配置され、第３のウェル領域は、第１のウェル領域と
第２のウェル領域とを電気的に分離するため一定の電位
に固定されている。
６記載の半導体記憶装置の構成に加えて、第２導電型の
第３のウェル領域をさらに備え、半導体基板は、第１導
電型であり、第１のウェル領域は、第３のウェル領域内
に配置され、第３のウェル領域は、第１のウェル領域と
第２のウェル領域とを電気的に分離するため一定の電位
に固定されている。
【００５３】請求項９記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、第２導電型の
第３のウェル領域をさらに備え、半導体基板は、第１導
電型であり、第１のウェル領域は第３のウェル領域内に
配置され、第３のウェル領域は第１のウェル領域と電気
的に接続されている。
６記載の半導体記憶装置の構成に加えて、第２導電型の
第３のウェル領域をさらに備え、半導体基板は、第１導
電型であり、第１のウェル領域は第３のウェル領域内に
配置され、第３のウェル領域は第１のウェル領域と電気
的に接続されている。
【００５４】請求項１０記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成において、半導体基板
は第２導電型である。
項６記載の半導体記憶装置の構成において、半導体基板
は第２導電型である。
【００５５】請求項１１記載の半導体記憶装置は、出力
端子と、外部電源電位よりさらに高電位である昇圧電位
を発生する昇圧手段と、出力端子に第１の内部制御信号
に応じて外部電源から電流を供給する第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタのゲートに第１
の内部制御信号に応じて電流を供給する、第３のスイッ
チング手段と、第１のＭＯＳトランジスタのゲートに第
１の内部制御信号に応じて電流供給する第４のスイッチ
ング手段と、電流制限手段をさらに備え、第３のスイッ
チング手段は、昇圧手段から電流供給を受け、第４のス
イッチング手段は、外部電源から電流制限手段を介して
電流供給を受け、電流制限手段は、昇圧電位が所定の電
位に昇圧されていない間は外部電源から第１のＭＯＳト
ランジスタのゲートに流れ込む電流を制限する。
端子と、外部電源電位よりさらに高電位である昇圧電位
を発生する昇圧手段と、出力端子に第１の内部制御信号
に応じて外部電源から電流を供給する第１のＭＯＳトラ
ンジスタと、第１のＭＯＳトランジスタのゲートに第１
の内部制御信号に応じて電流を供給する、第３のスイッ
チング手段と、第１のＭＯＳトランジスタのゲートに第
１の内部制御信号に応じて電流供給する第４のスイッチ
ング手段と、電流制限手段をさらに備え、第３のスイッ
チング手段は、昇圧手段から電流供給を受け、第４のス
イッチング手段は、外部電源から電流制限手段を介して
電流供給を受け、電流制限手段は、昇圧電位が所定の電
位に昇圧されていない間は外部電源から第１のＭＯＳト
ランジスタのゲートに流れ込む電流を制限する。
【００５６】請求項１２記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成において、電流制限
手段は、昇圧電位をゲートに受け外部電源から電流を受
けて、第１のＭＯＳトランジスタのゲートに向けて電流
を供給する、第２のＭＯＳトランジスタを含む。
項１１記載の半導体記憶装置の構成において、電流制限
手段は、昇圧電位をゲートに受け外部電源から電流を受
けて、第１のＭＯＳトランジスタのゲートに向けて電流
を供給する、第２のＭＯＳトランジスタを含む。
【００５７】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置の構成に加えて、出力端子
と接地ノードとの間に接続され、第２の内部制御信号に
応じて出力端子の電位を駆動する、第５のスイッチング
手段をさらに備える。
項１１記載の半導体記憶装置の構成に加えて、出力端子
と接地ノードとの間に接続され、第２の内部制御信号に
応じて出力端子の電位を駆動する、第５のスイッチング
手段をさらに備える。
【００５８】請求項１４記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成において、第１の駆動
手段は、第１のＭＯＳトランジスタのゲートに、第１の
内部制御信号に応じて電流供給する第３のスイッチング
手段と、第１のＭＯＳトランジスタのゲートに第１の内
部制御信号に応じて電流供給する第４のスイッチング手
段と、電流制限手段とを含み、第３のスイッチング手段
は、昇圧手段から電流供給を受け、第４のスイッチング
手段は、外部電源から電流制限手段を介して電流供給を
受け、電流制限手段は、昇圧電位が所定の電位に昇圧さ
れていない間は、外部電源から第１のＭＯＳトランジス
タのゲートに流れ込む電流を制限する。
項６記載の半導体記憶装置の構成において、第１の駆動
手段は、第１のＭＯＳトランジスタのゲートに、第１の
内部制御信号に応じて電流供給する第３のスイッチング
手段と、第１のＭＯＳトランジスタのゲートに第１の内
部制御信号に応じて電流供給する第４のスイッチング手
段と、電流制限手段とを含み、第３のスイッチング手段
は、昇圧手段から電流供給を受け、第４のスイッチング
手段は、外部電源から電流制限手段を介して電流供給を
受け、電流制限手段は、昇圧電位が所定の電位に昇圧さ
れていない間は、外部電源から第１のＭＯＳトランジス
タのゲートに流れ込む電流を制限する。
【００５９】請求項１５記載の半導体記憶装置は、請求
項１４記載の半導体記憶装置の構成において、電流制限
手段は、昇圧電位をゲートに受け外部電源から電流を受
けて、第１のＭＯＳトランジスタのゲートに向けて電流
を供給する、第２のＭＯＳトランジスタを含む。
項１４記載の半導体記憶装置の構成において、電流制限
手段は、昇圧電位をゲートに受け外部電源から電流を受
けて、第１のＭＯＳトランジスタのゲートに向けて電流
を供給する、第２のＭＯＳトランジスタを含む。
【００６０】請求項１６記載の半導体記憶装置は、請求
項２記載の半導体記憶装置の構成において、外部電源電
位よりさらに高電位である昇圧電位を発生する昇圧手段
をさらに備え、第２の駆動手段は、第１の内部制御信号
の高電位レベルを外部電源電位に変換する第１のレベル
変換手段と、第１のレベル変換手段の出力を受け、第１
のＭＯＳトランジスタの基板部の電位を駆動する基板部
駆動手段とを含み、第１の駆動手段は、第１の内部制御
信号の高電位レベルを昇圧電位に変換する第２のレベル
変換手段と、第２のレベル変換手段の出力を受ける遅延
手段と、遅延手段の出力を受け第１のＭＯＳトランジス
タのゲート電位を駆動するプレブースト手段とを含み、
プレブースト手段は、昇圧手段から電流供給を受けて、
第１のＭＯＳトランジスタのゲートに遅延手段の出力に
応じて電流を供給する第２のＭＯＳトランジスタと、外
部電源から流れ込む電流を受けて、昇圧電位が所定のレ
ベルに昇圧されていない間は所定の電流値以下に出力す
る電流を制限する電流制限手段と、外部電源から電流制
限手段を通じて電流供給を受けて、第１のＭＯＳトラン
ジスタのゲートに第１のレベル変換手段の出力に応じて
電流を供給する第３のＭＯＳトランジスタを含む。
項２記載の半導体記憶装置の構成において、外部電源電
位よりさらに高電位である昇圧電位を発生する昇圧手段
をさらに備え、第２の駆動手段は、第１の内部制御信号
の高電位レベルを外部電源電位に変換する第１のレベル
変換手段と、第１のレベル変換手段の出力を受け、第１
のＭＯＳトランジスタの基板部の電位を駆動する基板部
駆動手段とを含み、第１の駆動手段は、第１の内部制御
信号の高電位レベルを昇圧電位に変換する第２のレベル
変換手段と、第２のレベル変換手段の出力を受ける遅延
手段と、遅延手段の出力を受け第１のＭＯＳトランジス
タのゲート電位を駆動するプレブースト手段とを含み、
プレブースト手段は、昇圧手段から電流供給を受けて、
第１のＭＯＳトランジスタのゲートに遅延手段の出力に
応じて電流を供給する第２のＭＯＳトランジスタと、外
部電源から流れ込む電流を受けて、昇圧電位が所定のレ
ベルに昇圧されていない間は所定の電流値以下に出力す
る電流を制限する電流制限手段と、外部電源から電流制
限手段を通じて電流供給を受けて、第１のＭＯＳトラン
ジスタのゲートに第１のレベル変換手段の出力に応じて
電流を供給する第３のＭＯＳトランジスタを含む。
【００６１】
［実施の形態１］以下、本発明の実施の形態１の半導体
記憶装置１０００について説明する。なお以後は同じ構
成要素には同じ符号および同じ記号を記し、その説明は
繰返さない。
記憶装置１０００について説明する。なお以後は同じ構
成要素には同じ符号および同じ記号を記し、その説明は
繰返さない。
【００６２】図１は、本発明における半導体記憶装置全
体の構成を示す概略ブロック図である。この全体構成は
以降説明する実施の形態すべてに当てはめることができ
る代表的な一例である。
体の構成を示す概略ブロック図である。この全体構成は
以降説明する実施の形態すべてに当てはめることができ
る代表的な一例である。
【００６３】図１を参照して、この半導体記憶装置１０
００は、制御信号入力端子１００２〜１００６と、アド
レス信号入力端子群１００８と、データ信号入出力端子
群１０１６と、接地端子１０１８と、電源端子１０２０
とを備える。
００は、制御信号入力端子１００２〜１００６と、アド
レス信号入力端子群１００８と、データ信号入出力端子
群１０１６と、接地端子１０１８と、電源端子１０２０
とを備える。
【００６４】また、この半導体記憶装置１０００は、ク
ロック発生回路１０２２と、行および列アドレスバッフ
ァ１０２４と、行デコーダ１０２６と、列デコーダ１０
２８と、メモリマット１０３２と、データ入力バッファ
１０４０およびデータ出力バッファ１０４２とを備え、
メモリマット１０３２はメモリセルアレイ１０３４、お
よびセンスアンプ＋入出力制御回路１０３８とを含む。
ロック発生回路１０２２と、行および列アドレスバッフ
ァ１０２４と、行デコーダ１０２６と、列デコーダ１０
２８と、メモリマット１０３２と、データ入力バッファ
１０４０およびデータ出力バッファ１０４２とを備え、
メモリマット１０３２はメモリセルアレイ１０３４、お
よびセンスアンプ＋入出力制御回路１０３８とを含む。
【００６５】クロック発生回路１０２２は、制御信号入
力端子１００２、１００４を介して外部から与えられる
外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳ，外部
列アドレスストローブ信号ＥＸＴ．／ＣＡＳに基づいて
所定の動作モードを選択し、半導体記憶装置全体の動作
を制御する。
力端子１００２、１００４を介して外部から与えられる
外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳ，外部
列アドレスストローブ信号ＥＸＴ．／ＣＡＳに基づいて
所定の動作モードを選択し、半導体記憶装置全体の動作
を制御する。
【００６６】行および列アドレスバッファ１０２４は、
アドレス信号入力端子群１００８を介して外部から与え
られるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数で
ある）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび
列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号
ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコ
ーダ１０２６および列デコーダ１０２８に与える。
アドレス信号入力端子群１００８を介して外部から与え
られるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数で
ある）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび
列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号
ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコ
ーダ１０２６および列デコーダ１０２８に与える。
【００６７】メモリマット１０３２は、それぞれが１ビ
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
ットのデータを記憶する複数のメモリセルを含む。各メ
モリセルは行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。
【００６８】行デコーダ１０２６は、メモリセルアレイ
１０３４の列アドレスを指定する。センスアンプ＋入出
力制御回路１０３８は、行デコーダ１０２６および列デ
コーダ１０２８によって指定されたアドレスのメモリセ
ルをデータ信号入出力線対ＩＤＰの一端に接続する。デ
ータ信号入出力線対ＩＤＰの他端は、データ入力バッフ
ァ１０４０およびデータ出力バッファ１０４２に接続さ
れる。
１０３４の列アドレスを指定する。センスアンプ＋入出
力制御回路１０３８は、行デコーダ１０２６および列デ
コーダ１０２８によって指定されたアドレスのメモリセ
ルをデータ信号入出力線対ＩＤＰの一端に接続する。デ
ータ信号入出力線対ＩＤＰの他端は、データ入力バッフ
ァ１０４０およびデータ出力バッファ１０４２に接続さ
れる。
【００６９】データ入力バッファ１０４０は、書込モー
ド時に、制御信号入力端子１００６を介して外部から与
えられる信号ＥＸＴ．／ＷＥに応答して、データ信号入
力端子群１０１６から入力されたデータをデータ信号入
出力線対ＩＤＰを介して、選択されたメモリセルに与え
る。
ド時に、制御信号入力端子１００６を介して外部から与
えられる信号ＥＸＴ．／ＷＥに応答して、データ信号入
力端子群１０１６から入力されたデータをデータ信号入
出力線対ＩＤＰを介して、選択されたメモリセルに与え
る。
【００７０】データ出力バッファ１０４２は、読出モー
ド時に、選択されたメモリセルからの読出データをデー
タ入出力端子群１０１６に出力する。
ド時に、選択されたメモリセルからの読出データをデー
タ入出力端子群１０１６に出力する。
【００７１】電源回路１０５０は、外部電源電位Ｖｄｄ
と接地電位Ｖｓｓとを受けて、半導体記憶装置の動作に
必要な種々の内部電源電位を供給する。
と接地電位Ｖｓｓとを受けて、半導体記憶装置の動作に
必要な種々の内部電源電位を供給する。
【００７２】すなわち、電源回路１０５０は、外部電源
電位Ｖｄｄと接地電位Ｖｓｓとを受けて、外部電源電位
Ｖｄｄを降圧した内部降圧電位Ｖｃｃと、昇圧した内部
昇圧電位Ｖｐｐとを出力する内部電源回路１０５４と、
メモリセルアレイ１０３４中に含まれるビット線対に対
するプリチャージ電位ＶＢＬを供給するプリチャージ電
位発生回路１０５２とを含む。
電位Ｖｄｄと接地電位Ｖｓｓとを受けて、外部電源電位
Ｖｄｄを降圧した内部降圧電位Ｖｃｃと、昇圧した内部
昇圧電位Ｖｐｐとを出力する内部電源回路１０５４と、
メモリセルアレイ１０３４中に含まれるビット線対に対
するプリチャージ電位ＶＢＬを供給するプリチャージ電
位発生回路１０５２とを含む。
【００７３】図２は、図１に示した半導体記憶装置１０
００に備えられた、内部電源１０５４の構成を示す回路
図である。
００に備えられた、内部電源１０５４の構成を示す回路
図である。
【００７４】図２を参照して、内部電源１０５４は、外
部電源電位Ｖｄｄから内部昇圧電位Ｖｐｐを発生するチ
ャージポンプ回路３１８と、外部電源電位Ｖｄｄから内
部降圧電位Ｖｃｃを発生するＶｃｃ発生回路３２０を含
む。
部電源電位Ｖｄｄから内部昇圧電位Ｖｐｐを発生するチ
ャージポンプ回路３１８と、外部電源電位Ｖｄｄから内
部降圧電位Ｖｃｃを発生するＶｃｃ発生回路３２０を含
む。
【００７５】チャージポンプ回路３１８は、半導体記憶
装置上のクロック発生回路１０２２で発生されたクロッ
ク信号φを受けるインバータ３０２、３０４と、インバ
ータ３０４の出力を受けるインバータ３０６を有する。
装置上のクロック発生回路１０２２で発生されたクロッ
ク信号φを受けるインバータ３０２、３０４と、インバ
ータ３０４の出力を受けるインバータ３０６を有する。
【００７６】インバータ３０２、３０６の出力は、キャ
パシタ３０８、３１０の電極にそれぞれ接続される。キ
ャパシタ３０８の他方の電極は、トランジスタ３１２に
よってノードＮＧＡにて外部電源とダイオード接続され
る。トランジスタ３１４のゲートはノードＮＧＡの電位
を受ける。キャパシタ３１０の他方の電極は、ノードＮ
ＤＲにて内部昇圧電位Ｖｐｐとトランジスタ３１６によ
ってダイオード接続される。トランジスタ３１４は、外
部電源電位ＶｄｄとノードＮＤＲの間に接続される。
パシタ３０８、３１０の電極にそれぞれ接続される。キ
ャパシタ３０８の他方の電極は、トランジスタ３１２に
よってノードＮＧＡにて外部電源とダイオード接続され
る。トランジスタ３１４のゲートはノードＮＧＡの電位
を受ける。キャパシタ３１０の他方の電極は、ノードＮ
ＤＲにて内部昇圧電位Ｖｐｐとトランジスタ３１６によ
ってダイオード接続される。トランジスタ３１４は、外
部電源電位ＶｄｄとノードＮＤＲの間に接続される。
【００７７】ノードＮＧＡの電位はクロック信号φが
“Ｈ”から“Ｌ”に変化するに応じて外部電源電位Ｖｄ
ｄよりキャパシタ３０８の働きで高い電位に押し上げら
れ、その結果トランジスタ３１４は導通状態となりノー
ドＮＤＲの電位は外部電源電位Ｖｄｄとなる。
“Ｈ”から“Ｌ”に変化するに応じて外部電源電位Ｖｄ
ｄよりキャパシタ３０８の働きで高い電位に押し上げら
れ、その結果トランジスタ３１４は導通状態となりノー
ドＮＤＲの電位は外部電源電位Ｖｄｄとなる。
【００７８】次にクロック信号φが“Ｌ”から“Ｈ”に
変化すると、その変化に応じてトランジスタ３１４は非
導通状態になるとともにキャパシタ３１０の働きでノー
ドＮＤＲの電位はさらに外部電源電位Ｖｄｄ分押し上げ
られる。このときダイオードの役割を果たすトランジス
タ３１６を介して内部昇圧電位Ｖｐｐに向けてチャージ
ポンプ回路３１８は電流を供給する。
変化すると、その変化に応じてトランジスタ３１４は非
導通状態になるとともにキャパシタ３１０の働きでノー
ドＮＤＲの電位はさらに外部電源電位Ｖｄｄ分押し上げ
られる。このときダイオードの役割を果たすトランジス
タ３１６を介して内部昇圧電位Ｖｐｐに向けてチャージ
ポンプ回路３１８は電流を供給する。
【００７９】この回路においては、チャージポンプ回路
のキャパシタ３１０の容量をＣ、ポンピング周波数を
ｆ、トランジスタ３１６のしきい値電圧をＶｔｈとする
と発生電流Ｉｐｐは Ｉｐｐ＝ｆＣ（２Ｖｄｄ−Ｖｔｈ−Ｖｐｐ） …（２） で与えられる。
のキャパシタ３１０の容量をＣ、ポンピング周波数を
ｆ、トランジスタ３１６のしきい値電圧をＶｔｈとする
と発生電流Ｉｐｐは Ｉｐｐ＝ｆＣ（２Ｖｄｄ−Ｖｔｈ−Ｖｐｐ） …（２） で与えられる。
【００８０】式（２）より、必要な発生電流Ｉｐｐが小
さければチャージポンプ回路のＣは小さくすることがで
きることがわかる。
さければチャージポンプ回路のＣは小さくすることがで
きることがわかる。
【００８１】図３は、本発明の実施の形態１の半導体記
憶装置１０００に用いられる出力バッファ回路２０００
の基本構成を示す回路図である。
憶装置１０００に用いられる出力バッファ回路２０００
の基本構成を示す回路図である。
【００８２】出力バッファ回路２０００は、図１におけ
るデータ出力バッファ１０４２の１ビット分として設け
られ、入力信号として、クロック発生回路１０２２から
の制御信号や入出力制御回路１０３８からの読出データ
をもとに生成された互いに相補な第１の内部信号ＨＯＵ
Ｔと第２の内部信号ＬＯＵＴとを受ける。
るデータ出力バッファ１０４２の１ビット分として設け
られ、入力信号として、クロック発生回路１０２２から
の制御信号や入出力制御回路１０３８からの読出データ
をもとに生成された互いに相補な第１の内部信号ＨＯＵ
Ｔと第２の内部信号ＬＯＵＴとを受ける。
【００８３】図３を参照して、出力バッファ回路２００
０は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端
子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジ
スタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒの間に結
合され、ゲートに第２の内部制御信号ＬＯＵＴを受ける
ＮチャネルＭＯＳトランジスタ２０と第１の内部制御信
号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジスタ１
８のゲートを駆動する信号ＶＧを出力する駆動回路３６
と、第１の内部制御信号ＨＯＵＴを受けてＮチャネルＭ
ＯＳトランジスタ１８の基板部を駆動する信号ＶＢを出
力する基板電位駆動回路３８とを備える。
０は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端
子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジ
スタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒの間に結
合され、ゲートに第２の内部制御信号ＬＯＵＴを受ける
ＮチャネルＭＯＳトランジスタ２０と第１の内部制御信
号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジスタ１
８のゲートを駆動する信号ＶＧを出力する駆動回路３６
と、第１の内部制御信号ＨＯＵＴを受けてＮチャネルＭ
ＯＳトランジスタ１８の基板部を駆動する信号ＶＢを出
力する基板電位駆動回路３８とを備える。
【００８４】駆動回路３６は、第１の内部制御信号ＨＯ
ＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧
電位Ｖｐｐにするレベル変換回路３４と、レベル変換回
路３４の出力を受け、ＮチャネルＭＯＳトランジスタ１
８のゲートを駆動する直列に接続されたインバータ２
４、２６を含む。
ＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧
電位Ｖｐｐにするレベル変換回路３４と、レベル変換回
路３４の出力を受け、ＮチャネルＭＯＳトランジスタ１
８のゲートを駆動する直列に接続されたインバータ２
４、２６を含む。
【００８５】レベル変換回路３４は、第１の内部制御信
号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジ
スタ６と、第１の内部制御信号ＨＯＵＴを受け、反転す
るインバータ２２と、インバータ２２の出力をゲートに
受けるＮチャネルＭＯＳトランジスタ８を有する。
号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジ
スタ６と、第１の内部制御信号ＨＯＵＴを受け、反転す
るインバータ２２と、インバータ２２の出力をゲートに
受けるＮチャネルＭＯＳトランジスタ８を有する。
【００８６】ＮチャネルＭＯＳトランジスタ６，８のソ
ースは、ともに接地電位Ｖｓｓに結合されている。
ースは、ともに接地電位Ｖｓｓに結合されている。
【００８７】レベル変換回路３４は、内部昇圧電位Ｖｐ
ｐとＮチャネルＭＯＳトランジスタ６のドレインとの間
に結合され、ゲートにＮチャネルＭＯＳトランジスタ８
のドレインの電位を受けるＰチャネルＭＯＳトランジス
タ２と、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトラン
ジスタ８のドレインとの間に結合され、ゲートにＮチャ
ネルＭＯＳトランジスタ６のドレインの電位を受けるＰ
チャネルＭＯＳトランジスタ４をさらに有する。
ｐとＮチャネルＭＯＳトランジスタ６のドレインとの間
に結合され、ゲートにＮチャネルＭＯＳトランジスタ８
のドレインの電位を受けるＰチャネルＭＯＳトランジス
タ２と、内部昇圧電位ＶｐｐとＮチャネルＭＯＳトラン
ジスタ８のドレインとの間に結合され、ゲートにＮチャ
ネルＭＯＳトランジスタ６のドレインの電位を受けるＰ
チャネルＭＯＳトランジスタ４をさらに有する。
【００８８】レベル変換回路３４はＮチャネルＭＯＳト
ランジスタ８のドレインが接続されるノードＮ３２から
出力信号すなわち、内部制御信号ＨＯＵＴと同相で
“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバ
ータ２４に対して出力する。
ランジスタ８のドレインが接続されるノードＮ３２から
出力信号すなわち、内部制御信号ＨＯＵＴと同相で
“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバ
ータ２４に対して出力する。
【００８９】基板電位駆動回路３８は、第１の内部制御
信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから
外部電源電位Ｖｄｄにするレベル変換回路４０と、レベ
ル変換回路４０の出力を受け、ＮチャネルＭＯＳトラン
ジスタ１８の基板部を駆動する直列に接続されたインバ
ータ３０，３２を含む。
信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから
外部電源電位Ｖｄｄにするレベル変換回路４０と、レベ
ル変換回路４０の出力を受け、ＮチャネルＭＯＳトラン
ジスタ１８の基板部を駆動する直列に接続されたインバ
ータ３０，３２を含む。
【００９０】レベル変換回路４０は、第１の内部制御信
号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジ
スタ１４と、第１の内部制御信号ＨＯＵＴを受け、反転
するインバータ２８と、インバータ２８の出力をゲート
に受けるＮチャネルＭＯＳトランジスタ１６を有する。
号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトランジ
スタ１４と、第１の内部制御信号ＨＯＵＴを受け、反転
するインバータ２８と、インバータ２８の出力をゲート
に受けるＮチャネルＭＯＳトランジスタ１６を有する。
【００９１】ＮチャネルＭＯＳトランジスタ１４，１６
のソースは、ともに接地電位Ｖｓｓに結合されている。
のソースは、ともに接地電位Ｖｓｓに結合されている。
【００９２】レベル変換回路４０は、外部電源電位Ｖｄ
ｄとＮチャネルＭＯＳトランジスタ１４のドレインとの
間に結合され、ゲートにＮチャネルＭＯＳトランジスタ
１６のドレインの電位を受けるＰチャネルＭＯＳトラン
ジスタ１０と、外部電源電位ＶｄｄとＮチャネルＭＯＳ
トランジスタ１６のドレインとの間に結合され、ゲート
にＮチャネルＭＯＳトランジスタ１４のドレインの電位
を受けるＰチャネルＭＯＳトランジスタ１２をさらに有
する。
ｄとＮチャネルＭＯＳトランジスタ１４のドレインとの
間に結合され、ゲートにＮチャネルＭＯＳトランジスタ
１６のドレインの電位を受けるＰチャネルＭＯＳトラン
ジスタ１０と、外部電源電位ＶｄｄとＮチャネルＭＯＳ
トランジスタ１６のドレインとの間に結合され、ゲート
にＮチャネルＭＯＳトランジスタ１４のドレインの電位
を受けるＰチャネルＭＯＳトランジスタ１２をさらに有
する。
【００９３】レベル変換回路４０はＮチャネルＭＯＳト
ランジスタ１６のドレインが接続されるノードＮ３４か
ら出力信号すなわち、第１の内部制御信号ＨＯＵＴと同
相で“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号をイ
ンバータ３０に対して出力する。
ランジスタ１６のドレインが接続されるノードＮ３４か
ら出力信号すなわち、第１の内部制御信号ＨＯＵＴと同
相で“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号をイ
ンバータ３０に対して出力する。
【００９４】次に出力バッファ２０００の出力トランジ
スタであるＮチャネルＭＯＳトランジスタ１８，２０の
断面構造を説明する。
スタであるＮチャネルＭＯＳトランジスタ１８，２０の
断面構造を説明する。
【００９５】図４は、ＮチャネルＭＯＳトランジスタ１
８，２０の断面構造を説明するための概念図である。
８，２０の断面構造を説明するための概念図である。
【００９６】図４を参照して、実施の形態１の半導体記
憶装置では、Ｐ型シリコン基板７６の主表面上には、第
１のＰウェル領域７０とＮウェル領域７４が形成されＮ
ウェル領域７４内には第２のＰウェル領域７２が形成さ
れている。
憶装置では、Ｐ型シリコン基板７６の主表面上には、第
１のＰウェル領域７０とＮウェル領域７４が形成されＮ
ウェル領域７４内には第２のＰウェル領域７２が形成さ
れている。
【００９７】Ｐウェル領域７０，７２内にはそれぞれＮ
チャネルＭＯＳトランジスタ２０，１８が形成されてい
る。ＮチャネルＭＯＳトランジスタ２０は、Ｎ型不純物
領域であるソース５２，ドレイン５６とゲート電極５４
とを含む。ＮチャネルＭＯＳトランジスタ１８はＮ型不
純物領域であるソース５８，ドレイン６２とゲート電極
６０を含む。
チャネルＭＯＳトランジスタ２０，１８が形成されてい
る。ＮチャネルＭＯＳトランジスタ２０は、Ｎ型不純物
領域であるソース５２，ドレイン５６とゲート電極５４
とを含む。ＮチャネルＭＯＳトランジスタ１８はＮ型不
純物領域であるソース５８，ドレイン６２とゲート電極
６０を含む。
【００９８】ＮチャネルＭＯＳトランジスタ２０のソー
ス５２は接地電位Ｖｓｓに結合され、ゲート電極５４に
は第２の内部制御信号ＬＯＵＴが入力されている。Ｎチ
ャネルＭＯＳトランジスタ２０のドレイン５６はＮチャ
ネルＭＯＳトランジスタ１８のソース５８とともに出力
端子ＤＱｒと接続されている。ＮチャネルＭＯＳトラン
ジスタ１８のドレインは外部電源電位Ｖｄｄと結合され
る。
ス５２は接地電位Ｖｓｓに結合され、ゲート電極５４に
は第２の内部制御信号ＬＯＵＴが入力されている。Ｎチ
ャネルＭＯＳトランジスタ２０のドレイン５６はＮチャ
ネルＭＯＳトランジスタ１８のソース５８とともに出力
端子ＤＱｒと接続されている。ＮチャネルＭＯＳトラン
ジスタ１８のドレインは外部電源電位Ｖｄｄと結合され
る。
【００９９】Ｐ型シリコン基板７６の主表面上には、Ｐ
型不純物領域６８が形成され、Ｐ型不純物領域６８を介
してＰ型シリコン基板７６には負電位Ｖｂｂが供給され
ている。
型不純物領域６８が形成され、Ｐ型不純物領域６８を介
してＰ型シリコン基板７６には負電位Ｖｂｂが供給され
ている。
【０１００】また図４においては、Ｎウェル領域７４は
Ｎ型不純物領域６６を介して外部電源電位Ｖｄｄと結合
されており、このためＰウェル領域７２は、Ｐウェル領
域７０およびＰ型シリコン基板７６と電気的に分離され
る。
Ｎ型不純物領域６６を介して外部電源電位Ｖｄｄと結合
されており、このためＰウェル領域７２は、Ｐウェル領
域７０およびＰ型シリコン基板７６と電気的に分離され
る。
【０１０１】図５は、図３に示す出力バッファ回路２０
００の動作を説明する動作波形図である。
００の動作を説明する動作波形図である。
【０１０２】図３、図４および図５を参照して、内部制
御信号ＬＯＵＴが“Ｌ”状態である場合を考える。この
とき、ＮチャネルＭＯＳトランジスタ２０は非導通状態
である。
御信号ＬＯＵＴが“Ｌ”状態である場合を考える。この
とき、ＮチャネルＭＯＳトランジスタ２０は非導通状態
である。
【０１０３】出力端子ＯＵＴのレベルが初期に０Ｖのと
きを考える。時刻ｔ１において、第１の内部制御信号Ｈ
ＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトラン
ジスタ６は非導通状態である。このときインバータ２２
によって内部制御信号ＨＯＵＴの反転信号がゲートに与
えられるのでＮチャネルＭＯＳトランジスタ８は導通状
態となり、ノードＮ３２は“Ｌ”レベルとなる。ノード
Ｎ３２の電位をゲートに受けたＰチャネルＭＯＳトラン
ジスタ２は導通状態となり、ＰチャネルＭＯＳトランジ
スタ４のゲートに昇圧電位Ｖｐｐを与える。その結果Ｐ
チャネルＭＯＳトランジスタ４は非導通状態となり、レ
ベル変換回路３４の出力であるノードＮ３２の電位は
“Ｌ”レベルに確定する。そして直列に接続されたイン
バータ２４，２６により、ＮチャネルＭＯＳトランジス
タ１８のゲート電極６０の電位ＶＧは、“Ｌ”レベルと
なる。
きを考える。時刻ｔ１において、第１の内部制御信号Ｈ
ＯＵＴは“Ｌ”レベルであり、ＮチャネルＭＯＳトラン
ジスタ６は非導通状態である。このときインバータ２２
によって内部制御信号ＨＯＵＴの反転信号がゲートに与
えられるのでＮチャネルＭＯＳトランジスタ８は導通状
態となり、ノードＮ３２は“Ｌ”レベルとなる。ノード
Ｎ３２の電位をゲートに受けたＰチャネルＭＯＳトラン
ジスタ２は導通状態となり、ＰチャネルＭＯＳトランジ
スタ４のゲートに昇圧電位Ｖｐｐを与える。その結果Ｐ
チャネルＭＯＳトランジスタ４は非導通状態となり、レ
ベル変換回路３４の出力であるノードＮ３２の電位は
“Ｌ”レベルに確定する。そして直列に接続されたイン
バータ２４，２６により、ＮチャネルＭＯＳトランジス
タ１８のゲート電極６０の電位ＶＧは、“Ｌ”レベルと
なる。
【０１０４】一方、基板電位駆動回路３８においては、
内部制御信号ＨＯＵＴ＝“Ｌ”であるのでＮチャネルＭ
ＯＳトランジスタ１４は非導通状態であり、インバータ
２８によりその反転信号がゲートに入力されているＮチ
ャネルＭＯＳトランジスタ１６は導通状態となる。そし
て、ノードＮ３４は“Ｌ”レベルとなる。ノードＮ３４
の電位をゲートに受けたＰチャネルＭＯＳトランジスタ
１０は導通状態となり、ＰチャネルＭＯＳトランジスタ
１２のゲートに外部電源電位Ｖｄｄを与える。その結果
ＰチャネルＭＯＳトランジスタ１２は非導通状態とな
り、レベル変換回路４０の出力であるノードＮ３４の電
位は“Ｌ”レベルに確定する。そして、直列に接続され
たインバータ３０，３２により、ＮチャネルＭＯＳトラ
ンジスタ１８の基板部の電位（Ｐウェル領域７２の電
位）ＶＢは、“Ｌ”レベル、つまり接地電位Ｖｓｓとな
る。
内部制御信号ＨＯＵＴ＝“Ｌ”であるのでＮチャネルＭ
ＯＳトランジスタ１４は非導通状態であり、インバータ
２８によりその反転信号がゲートに入力されているＮチ
ャネルＭＯＳトランジスタ１６は導通状態となる。そし
て、ノードＮ３４は“Ｌ”レベルとなる。ノードＮ３４
の電位をゲートに受けたＰチャネルＭＯＳトランジスタ
１０は導通状態となり、ＰチャネルＭＯＳトランジスタ
１２のゲートに外部電源電位Ｖｄｄを与える。その結果
ＰチャネルＭＯＳトランジスタ１２は非導通状態とな
り、レベル変換回路４０の出力であるノードＮ３４の電
位は“Ｌ”レベルに確定する。そして、直列に接続され
たインバータ３０，３２により、ＮチャネルＭＯＳトラ
ンジスタ１８の基板部の電位（Ｐウェル領域７２の電
位）ＶＢは、“Ｌ”レベル、つまり接地電位Ｖｓｓとな
る。
【０１０５】以上により、時刻ｔ１においてはＮチャネ
ルＭＯＳトランジスタ１８は非導通状態となり、出力端
子ＤＱｒの電位は初期状態である０Ｖのままである。
ルＭＯＳトランジスタ１８は非導通状態となり、出力端
子ＤＱｒの電位は初期状態である０Ｖのままである。
【０１０６】次に、時刻ｔ２において第１の内部制御信
号ＨＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がる
と、それに応じて駆動回路３６においてＮチャネルＭＯ
Ｓトランジスタ６が導通状態となり、また、第１の内部
制御信号ＨＯＵＴはインバータ２２により反転されるの
で、これをゲートに受けるＮチャネルＭＯＳトランジス
タ８は非導通状態となる。したがって、ＰチャネルＭＯ
Ｓトランジスタ４のゲートにはＮチャネルＭＯＳトラン
ジスタ６を通じて“Ｌ”レベルが与えられ、Ｐチャネル
ＭＯＳトランジスタ４は導通状態となりノードＮ３２の
電位は内部昇圧電位Ｖｐｐに引き上げられる。ノードＮ
３２にゲートが接続されているＰチャネルＭＯＳトラン
ジスタ２は、これに応じて非導通状態となる。
号ＨＯＵＴが０Ｖから内部降圧電位Ｖｃｃまで立上がる
と、それに応じて駆動回路３６においてＮチャネルＭＯ
Ｓトランジスタ６が導通状態となり、また、第１の内部
制御信号ＨＯＵＴはインバータ２２により反転されるの
で、これをゲートに受けるＮチャネルＭＯＳトランジス
タ８は非導通状態となる。したがって、ＰチャネルＭＯ
Ｓトランジスタ４のゲートにはＮチャネルＭＯＳトラン
ジスタ６を通じて“Ｌ”レベルが与えられ、Ｐチャネル
ＭＯＳトランジスタ４は導通状態となりノードＮ３２の
電位は内部昇圧電位Ｖｐｐに引き上げられる。ノードＮ
３２にゲートが接続されているＰチャネルＭＯＳトラン
ジスタ２は、これに応じて非導通状態となる。
【０１０７】したがって、レベル変換回路３４の出力で
あるノードＮ３２の電位は“Ｈ”レベルに確定し、昇圧
電位Ｖｐｐとなる。つまり、第１の内部制御信号ＨＯＵ
Ｔの“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電
位Ｖｐｐに変換される。この電位がインバータ２４，２
６によってＮチャネルＭＯＳトランジスタ１８のゲート
電極６０に入力され、そのゲート電位ＶＧは、０Ｖから
内部昇圧電位Ｖｐｐに立上がる。これに応じてＮチャネ
ルＭＯＳトランジスタ１８は導通し、出力端子ＤＱｒの
電位を引き上げ始めるのは従来技術で説明した図１４の
出力バッファ回路の場合と同様である。
あるノードＮ３２の電位は“Ｈ”レベルに確定し、昇圧
電位Ｖｐｐとなる。つまり、第１の内部制御信号ＨＯＵ
Ｔの“Ｈ”レベルが内部降圧電位Ｖｃｃから内部昇圧電
位Ｖｐｐに変換される。この電位がインバータ２４，２
６によってＮチャネルＭＯＳトランジスタ１８のゲート
電極６０に入力され、そのゲート電位ＶＧは、０Ｖから
内部昇圧電位Ｖｐｐに立上がる。これに応じてＮチャネ
ルＭＯＳトランジスタ１８は導通し、出力端子ＤＱｒの
電位を引き上げ始めるのは従来技術で説明した図１４の
出力バッファ回路の場合と同様である。
【０１０８】本発明の実施の形態１の場合では、時刻ｔ
２において、同時に基板電位駆動回路３８によってＮチ
ャネルＭＯＳトランジスタ１８の基板部（Ｐウェル領域
７２）の電位が駆動される点で従来技術の出力バッファ
回路の場合と異なる。以下、その動作について説明す
る。
２において、同時に基板電位駆動回路３８によってＮチ
ャネルＭＯＳトランジスタ１８の基板部（Ｐウェル領域
７２）の電位が駆動される点で従来技術の出力バッファ
回路の場合と異なる。以下、その動作について説明す
る。
【０１０９】第１の内部制御信号ＨＯＵＴの立上がりに
応じて、基板電位駆動回路３８において、ＮチャネルＭ
ＯＳトランジスタ１４が導通状態となり、また、第１の
内部制御信号ＨＯＵＴはインバータ２８によって反転さ
れるので、これをゲートに受けるＮチャネルＭＯＳトラ
ンジスタ１６は非導通状態となる。したがって、Ｐチャ
ネルＭＯＳトランジスタ１２のゲートにはＮチャネルＭ
ＯＳトランジスタ１４を通じて“Ｌ”レベルが与えら
れ、ＰチャネルＭＯＳトランジスタ１２は導通状態とな
り、ノードＮ３４の電位は外部電源電位Ｖｄｄに引き上
げられる。ノードＮ３４にゲートが接続されているＰチ
ャネルＭＯＳトランジスタ１０はこれに応じて非導通状
態となる。
応じて、基板電位駆動回路３８において、ＮチャネルＭ
ＯＳトランジスタ１４が導通状態となり、また、第１の
内部制御信号ＨＯＵＴはインバータ２８によって反転さ
れるので、これをゲートに受けるＮチャネルＭＯＳトラ
ンジスタ１６は非導通状態となる。したがって、Ｐチャ
ネルＭＯＳトランジスタ１２のゲートにはＮチャネルＭ
ＯＳトランジスタ１４を通じて“Ｌ”レベルが与えら
れ、ＰチャネルＭＯＳトランジスタ１２は導通状態とな
り、ノードＮ３４の電位は外部電源電位Ｖｄｄに引き上
げられる。ノードＮ３４にゲートが接続されているＰチ
ャネルＭＯＳトランジスタ１０はこれに応じて非導通状
態となる。
【０１１０】したがって、レベル変換回路４０の出力で
あるノードＮ３４の電位は、“Ｈ”レベルに確定し、外
部電源電位Ｖｄｄとなる。つまり、第１の内部制御信号
ＨＯＵＴの“Ｈ”レベルが内部降圧電位Ｖｃｃから外部
電源電位Ｖｄｄに変換される。この電位がインバータ３
０，３２によってＮチャネルＭＯＳトランジスタ１８の
基板部（Ｐウェル領域７２）に与えられ、その基板電位
ＶＢは０Ｖから外部電源電位Ｖｄｄに立上がる。
あるノードＮ３４の電位は、“Ｈ”レベルに確定し、外
部電源電位Ｖｄｄとなる。つまり、第１の内部制御信号
ＨＯＵＴの“Ｈ”レベルが内部降圧電位Ｖｃｃから外部
電源電位Ｖｄｄに変換される。この電位がインバータ３
０，３２によってＮチャネルＭＯＳトランジスタ１８の
基板部（Ｐウェル領域７２）に与えられ、その基板電位
ＶＢは０Ｖから外部電源電位Ｖｄｄに立上がる。
【０１１１】時刻ｔ３においては、半導体記憶装置外部
にて出力端子ＤＱｒに接続される負荷容量がＮチャネル
ＭＯＳトランジスタ１８の導通により十分に充電され出
力ＤＱｒの電位が安定した状態となる。
にて出力端子ＤＱｒに接続される負荷容量がＮチャネル
ＭＯＳトランジスタ１８の導通により十分に充電され出
力ＤＱｒの電位が安定した状態となる。
【０１１２】さて、ここでｔ２〜ｔ３において、Ｎチャ
ネルＭＯＳトランジスタ１８が出力端子に供給する電流
は式（１）で与えられるが、本発明の実施の形態１の場
合では、ＮチャネルＭＯＳトランジスタ１８の基板部
（Ｐウェル領域７２）の電位は、外部電源電位Ｖｄｄに
なるので基板バイアス効果の影響が、図１４の従来例の
場合より小さく、その結果電流ＩDSを大きくすることが
可能となる。その結果内部昇圧電位Ｖｐｐを従来以上に
上げる必要がなくなる。
ネルＭＯＳトランジスタ１８が出力端子に供給する電流
は式（１）で与えられるが、本発明の実施の形態１の場
合では、ＮチャネルＭＯＳトランジスタ１８の基板部
（Ｐウェル領域７２）の電位は、外部電源電位Ｖｄｄに
なるので基板バイアス効果の影響が、図１４の従来例の
場合より小さく、その結果電流ＩDSを大きくすることが
可能となる。その結果内部昇圧電位Ｖｐｐを従来以上に
上げる必要がなくなる。
【０１１３】さらには、図４において、基板電位ＶＢが
外部電源電位ＶｄｄとなっているためＰウェル領域７２
の電位は外部電源電位Ｖｄｄとなり、Ｎ型不純物領域５
８との間が順方向となるため、この部分のＰＮ接合によ
り、ＮチャネルＭＯＳトランジスタ１８とは別に、さら
に電流を出力端子ＤＱｒに向けて供給することとなる。
その結果、出力端子ＤＱｒから半導体記憶装置外部に向
け、より大きな電流を供給することが可能となる。
外部電源電位ＶｄｄとなっているためＰウェル領域７２
の電位は外部電源電位Ｖｄｄとなり、Ｎ型不純物領域５
８との間が順方向となるため、この部分のＰＮ接合によ
り、ＮチャネルＭＯＳトランジスタ１８とは別に、さら
に電流を出力端子ＤＱｒに向けて供給することとなる。
その結果、出力端子ＤＱｒから半導体記憶装置外部に向
け、より大きな電流を供給することが可能となる。
【０１１４】［実施の形態１の第１の変形例］本発明の
実施の形態１の第１の変形例の半導体記憶装置では、図
３に示すＮチャネルＭＯＳトランジスタ１８とＮチャネ
ルＭＯＳトランジスタ２０の基板部を電気的に分離する
方法が実施の形態１の場合と異なる。
実施の形態１の第１の変形例の半導体記憶装置では、図
３に示すＮチャネルＭＯＳトランジスタ１８とＮチャネ
ルＭＯＳトランジスタ２０の基板部を電気的に分離する
方法が実施の形態１の場合と異なる。
【０１１５】図６は、実施の形態１の第１の変形例にお
けるＮチャネルＭＯＳトランジスタ１８，２０の断面構
造を説明するための概念図である。
けるＮチャネルＭＯＳトランジスタ１８，２０の断面構
造を説明するための概念図である。
【０１１６】図６では、Ｐ型シリコン基板７６上に形成
されたＮウェル領域７４がＮチャネルＭＯＳトランジス
タ１８の基板電位を与えているＰウェル領域７２と不純
物領域６４，６６を介して接続されており、その電位が
基板電位ＶＢとなっている点が実施の形態１の場合と異
なる。
されたＮウェル領域７４がＮチャネルＭＯＳトランジス
タ１８の基板電位を与えているＰウェル領域７２と不純
物領域６４，６６を介して接続されており、その電位が
基板電位ＶＢとなっている点が実施の形態１の場合と異
なる。
【０１１７】この場合でも実施の形態１の場合と同様の
効果が期待できる。 ［実施の形態１の第２の変形例］本発明の実施の形態１
の第２の変形例も、第１の変形例と同様図３に示すＮチ
ャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳトラ
ンジスタ２０の基板部を電気的に分離する方法が異なる
場合である。
効果が期待できる。 ［実施の形態１の第２の変形例］本発明の実施の形態１
の第２の変形例も、第１の変形例と同様図３に示すＮチ
ャネルＭＯＳトランジスタ１８とＮチャネルＭＯＳトラ
ンジスタ２０の基板部を電気的に分離する方法が異なる
場合である。
【０１１８】図７は、実施の形態１の第２の変形例にお
けるＮチャネルＭＯＳトランジスタ１８，２０の断面構
造を説明するための概念図である。
けるＮチャネルＭＯＳトランジスタ１８，２０の断面構
造を説明するための概念図である。
【０１１９】図７では、半導体記憶装置の基板にＮ型シ
リコン基板１２４を使用している。ＮチャネルＭＯＳト
ランジスタ２０，１８がそれぞれ形成されている領域で
あるＰウェル領域７０，７２はともにＮ型シリコン基板
１２４上に設けられている。そして、Ｎ型シリコン基板
１２４には、Ｎ型不純物領域１１８を通じて外部電源電
位Ｖｄｄが供給されており、また、Ｐウェル領域７０に
はＰ型不純物領域１０２を通じて、接地電位Ｖｓｓが供
給されている。以上の点で、実施の形態１の場合と異な
っている。
リコン基板１２４を使用している。ＮチャネルＭＯＳト
ランジスタ２０，１８がそれぞれ形成されている領域で
あるＰウェル領域７０，７２はともにＮ型シリコン基板
１２４上に設けられている。そして、Ｎ型シリコン基板
１２４には、Ｎ型不純物領域１１８を通じて外部電源電
位Ｖｄｄが供給されており、また、Ｐウェル領域７０に
はＰ型不純物領域１０２を通じて、接地電位Ｖｓｓが供
給されている。以上の点で、実施の形態１の場合と異な
っている。
【０１２０】この場合でも実施の形態１の場合と同様の
効果が期待できる。 ［実施の形態１の第３の変形例］図８は、実施の形態１
の第３の変形例におけるＮチャネルＭＯＳトランジスタ
１８、２０の断面構造を説明するための概念図である。
効果が期待できる。 ［実施の形態１の第３の変形例］図８は、実施の形態１
の第３の変形例におけるＮチャネルＭＯＳトランジスタ
１８、２０の断面構造を説明するための概念図である。
【０１２１】実施の形態１の第３の変形例の半導体記憶
装置は、第１の変形例同様、図３に示すＮチャネルＭＯ
Ｓトランジスタ１８と、ＮチャネルＭＯＳトランジスタ
２０の基板部とを電気的に分離する方法が異なる。
装置は、第１の変形例同様、図３に示すＮチャネルＭＯ
Ｓトランジスタ１８と、ＮチャネルＭＯＳトランジスタ
２０の基板部とを電気的に分離する方法が異なる。
【０１２２】具体的には、第３の変形例の半導体記憶装
置は、以下の点で実施の形態１の場合と異なっている。
置は、以下の点で実施の形態１の場合と異なっている。
【０１２３】図８では、第２のＮウェル領域７１がＰ型
シリコン基板７６の主表面上に形成されている。そして
ＮチャネルＭＯＳトランジスタ２０が形成されている領
域であるＰウェル領域７０は、第２のＮウェル領域７１
内に形成される。
シリコン基板７６の主表面上に形成されている。そして
ＮチャネルＭＯＳトランジスタ２０が形成されている領
域であるＰウェル領域７０は、第２のＮウェル領域７１
内に形成される。
【０１２４】Ｐウェル領域７０内に形成されたＰ型不純
物領域５５を介して、Ｐウェル領域７０には接地電位Ｖ
ｓｓが与えられている。
物領域５５を介して、Ｐウェル領域７０には接地電位Ｖ
ｓｓが与えられている。
【０１２５】第２のＮウェル領域７１内にはＮ型不純物
領域５３が形成されており、第２のＮウェル領域７１に
はＮ型不純物領域５３を介して、外部電源電位Ｖｄｄま
たは、接地電位Ｖｓｓが与えられている。
領域５３が形成されており、第２のＮウェル領域７１に
はＮ型不純物領域５３を介して、外部電源電位Ｖｄｄま
たは、接地電位Ｖｓｓが与えられている。
【０１２６】この場合でも、実施の形態１の場合と同様
の効果が期待できる。なお、第２のＮウェル領域７１の
電位を外部電源電位Ｖｄｄに固定する場合は、Ｎウェル
領域７４と第２のＮウェル領域７１は、分離せず同一の
Ｎウェル領域とすることも可能である。
の効果が期待できる。なお、第２のＮウェル領域７１の
電位を外部電源電位Ｖｄｄに固定する場合は、Ｎウェル
領域７４と第２のＮウェル領域７１は、分離せず同一の
Ｎウェル領域とすることも可能である。
【０１２７】［実施の形態１の第４の変形例］図９は、
実施の形態１の第４の変形例におけるＮチャネルＭＯＳ
トランジスタ１８、２０の断面構造を説明するための概
念図である。
実施の形態１の第４の変形例におけるＮチャネルＭＯＳ
トランジスタ１８、２０の断面構造を説明するための概
念図である。
【０１２８】実施の形態１の第４の変形例の半導体記憶
装置は、第１の変形例同様、図３に示すＮチャネルＭＯ
Ｓトランジスタ１８と、ＮチャネルＭＯＳトランジスタ
２０の基板部とを電気的に分離する方法が異なる。
装置は、第１の変形例同様、図３に示すＮチャネルＭＯ
Ｓトランジスタ１８と、ＮチャネルＭＯＳトランジスタ
２０の基板部とを電気的に分離する方法が異なる。
【０１２９】具体的には、第４の変形例の半導体記憶装
置は、以下の点で実施の形態１の場合と異なっている。
置は、以下の点で実施の形態１の場合と異なっている。
【０１３０】図９では、第２のＮウェル領域７１がＰ型
シリコン基板７６の主表面上に形成されている。そし
て、ＮチャネルＭＯＳトランジスタ２０が形成されてい
る領域であるＰウェル領域７０は、第２のＮウェル領域
７１内に形成される。
シリコン基板７６の主表面上に形成されている。そし
て、ＮチャネルＭＯＳトランジスタ２０が形成されてい
る領域であるＰウェル領域７０は、第２のＮウェル領域
７１内に形成される。
【０１３１】Ｐウェル領域７０内に形成されたＰ型不純
物領域５５を介して、Ｐウェル領域７０には、接地電位
Ｖｓｓが与えられている。
物領域５５を介して、Ｐウェル領域７０には、接地電位
Ｖｓｓが与えられている。
【０１３２】第２のＮウェル領域７１内には、Ｎ型不純
物領域５３が形成されており、第２のＮウェル領域７１
には、Ｎ型不純物領域５３を介して外部電源電位Ｖｄｄ
または、接地電位Ｖｓｓが与えられている。（以上は図
８に示す第３の変形例と同じである。）さらに、図９で
は、Ｐ型シリコン基板７６上に形成されたＮウェル領域
７４がＮチャネルＭＯＳトランジスタ１８の基板電位を
与えているＰウェル領域７２と、不純物領域６４、６６
を介して接続されており、その電位は基板電位ＶＢとな
っている。
物領域５３が形成されており、第２のＮウェル領域７１
には、Ｎ型不純物領域５３を介して外部電源電位Ｖｄｄ
または、接地電位Ｖｓｓが与えられている。（以上は図
８に示す第３の変形例と同じである。）さらに、図９で
は、Ｐ型シリコン基板７６上に形成されたＮウェル領域
７４がＮチャネルＭＯＳトランジスタ１８の基板電位を
与えているＰウェル領域７２と、不純物領域６４、６６
を介して接続されており、その電位は基板電位ＶＢとな
っている。
【０１３３】この場合でも、実施の形態１の場合と同様
の効果が期待できる。 ［実施の形態２］本発明の実施の形態２の半導体記憶装
置では、内部昇圧電位Ｖｐｐを発生する回路とともに外
部電源からもその出力バッファ回路部分の出力トランジ
スタのゲートを充電する電流を供給し、内部昇圧電位Ｖ
ｐｐの電圧を発生する回路の消費電流を抑えることを可
能とすることを目的とする。
の効果が期待できる。 ［実施の形態２］本発明の実施の形態２の半導体記憶装
置では、内部昇圧電位Ｖｐｐを発生する回路とともに外
部電源からもその出力バッファ回路部分の出力トランジ
スタのゲートを充電する電流を供給し、内部昇圧電位Ｖ
ｐｐの電圧を発生する回路の消費電流を抑えることを可
能とすることを目的とする。
【０１３４】図１０は、本発明の実施の形態２の半導体
記憶装置に用いられる出力バッファ回路３０００の基本
構成を示す回路図である。
記憶装置に用いられる出力バッファ回路３０００の基本
構成を示す回路図である。
【０１３５】実施の形態２における半導体記憶装置の全
体構成は実施の形態１の場合と同様であり、出力バッフ
ァ回路３０００は、図１におけるデータ出力バッファ１
０４２の１ビット分として設けられ、入力信号としてク
ロック発生回路１０２２や入出力制御回路１０３８から
の読出データをもとに生成された互いに相補な第１の内
部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける点
は実施の形態１の場合と同様である。
体構成は実施の形態１の場合と同様であり、出力バッフ
ァ回路３０００は、図１におけるデータ出力バッファ１
０４２の１ビット分として設けられ、入力信号としてク
ロック発生回路１０２２や入出力制御回路１０３８から
の読出データをもとに生成された互いに相補な第１の内
部信号ＨＯＵＴと第２の内部信号ＬＯＵＴとを受ける点
は実施の形態１の場合と同様である。
【０１３６】図１０を参照して、出力バッファ回路３０
００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力
端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトラン
ジスタ１７６と、接地電位Ｖｓｓと出力端子ＤＱｒとの
間に結合されゲートに第２の内部制御信号ＬＯＵＴを受
けるＮチャネルＭＯＳトランジスタ１７８と、第１の内
部制御信号ＨＯＵＴを受けてその“Ｈ”レベルを内部昇
圧電位Ｖｐｐにするレベル変換回路１８８と、レベル変
換回路１８８の出力を受けるインバータ１８２と、イン
バータ１８２の出力である信号ＣＬＫ３を受けそれに応
じて出力トランジスタであるＮチャネルＭＯＳトランジ
スタ１７６のゲート電位を制御するプレブースト回路１
８６とを備える。
００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力
端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトラン
ジスタ１７６と、接地電位Ｖｓｓと出力端子ＤＱｒとの
間に結合されゲートに第２の内部制御信号ＬＯＵＴを受
けるＮチャネルＭＯＳトランジスタ１７８と、第１の内
部制御信号ＨＯＵＴを受けてその“Ｈ”レベルを内部昇
圧電位Ｖｐｐにするレベル変換回路１８８と、レベル変
換回路１８８の出力を受けるインバータ１８２と、イン
バータ１８２の出力である信号ＣＬＫ３を受けそれに応
じて出力トランジスタであるＮチャネルＭＯＳトランジ
スタ１７６のゲート電位を制御するプレブースト回路１
８６とを備える。
【０１３７】レベル変換回路１８８は、第１の内部制御
信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラン
ジスタ１５６と、第１の内部制御信号ＨＯＵＴを受け、
反転するインバータ１８０と、インバータ１８０の出力
をゲートに受けるＮチャネルＭＯＳトランジスタ１５８
を有する。
信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラン
ジスタ１５６と、第１の内部制御信号ＨＯＵＴを受け、
反転するインバータ１８０と、インバータ１８０の出力
をゲートに受けるＮチャネルＭＯＳトランジスタ１５８
を有する。
【０１３８】ＮチャネルＭＯＳトランジスタ１５６、１
５８のソースは、ともに接地電位Ｖｓｓに結合されてい
る。
５８のソースは、ともに接地電位Ｖｓｓに結合されてい
る。
【０１３９】レベル変換回路１８８は、内部昇圧電位Ｖ
ｐｐとＮチャネルＭＯＳトランジスタ１５６のドレイン
との間に結合され、ゲートにＮチャネルＭＯＳトランジ
スタ１５８のドレインの電位を受けるＰチャネルＭＯＳ
トランジスタ１５２と、内部昇圧電位ＶｐｐとＮチャネ
ルＭＯＳトランジスタ１５８のドレインとの間に結合さ
れ、ゲートにＮチャネルＭＯＳトランジスタ１５６のド
レインの電位を受けるＰチャネルＭＯＳトランジスタ１
５４をさらに有する。
ｐｐとＮチャネルＭＯＳトランジスタ１５６のドレイン
との間に結合され、ゲートにＮチャネルＭＯＳトランジ
スタ１５８のドレインの電位を受けるＰチャネルＭＯＳ
トランジスタ１５２と、内部昇圧電位ＶｐｐとＮチャネ
ルＭＯＳトランジスタ１５８のドレインとの間に結合さ
れ、ゲートにＮチャネルＭＯＳトランジスタ１５６のド
レインの電位を受けるＰチャネルＭＯＳトランジスタ１
５４をさらに有する。
【０１４０】ＮチャネルＭＯＳトランジスタ１５８のド
レインが接続されるノードＮ２はレベル変換回路１８８
の出力となり、第１の内部制御信号ＨＯＵＴと同相で
“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバ
ータ１８２に対して出力する。
レインが接続されるノードＮ２はレベル変換回路１８８
の出力となり、第１の内部制御信号ＨＯＵＴと同相で
“Ｈ”レベルが内部昇圧電位Ｖｐｐとなる信号をインバ
ータ１８２に対して出力する。
【０１４１】プレブースト回路１８６は、第１の内部制
御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラ
ンジスタ１６４と、第１の内部制御信号ＨＯＵＴを受
け、反転するインバータ１８４と、インバータ１８４の
出力をゲートに受けるＮチャネルＭＯＳトランジスタ１
６６を有する。
御信号ＨＯＵＴをゲートに受けるＮチャネルＭＯＳトラ
ンジスタ１６４と、第１の内部制御信号ＨＯＵＴを受
け、反転するインバータ１８４と、インバータ１８４の
出力をゲートに受けるＮチャネルＭＯＳトランジスタ１
６６を有する。
【０１４２】ＮチャネルＭＯＳトランジスタ１６４、１
６６のソースは、ともに接地電位Ｖｓｓに結合されてい
る。
６６のソースは、ともに接地電位Ｖｓｓに結合されてい
る。
【０１４３】プレブースト回路１８６は、外部電源ノー
ドＶｄｄとＮチャネルＭＯＳトランジスタ１６４のドレ
インとの間に結合され、ゲートにＮチャネルＭＯＳトラ
ンジスタ１６６のドレインの電位を受けるＰチャネルＭ
ＯＳトランジスタ１６０と、外部電源電位ＶｄｄとＮチ
ャネルＭＯＳトランジスタ１６６のドレインとの間に結
合され、ゲートにＮチャネルＭＯＳトランジスタ１６４
のドレインの電位を受けるＰチャネルＭＯＳトランジス
タ１６２をさらに有する。
ドＶｄｄとＮチャネルＭＯＳトランジスタ１６４のドレ
インとの間に結合され、ゲートにＮチャネルＭＯＳトラ
ンジスタ１６６のドレインの電位を受けるＰチャネルＭ
ＯＳトランジスタ１６０と、外部電源電位ＶｄｄとＮチ
ャネルＭＯＳトランジスタ１６６のドレインとの間に結
合され、ゲートにＮチャネルＭＯＳトランジスタ１６４
のドレインの電位を受けるＰチャネルＭＯＳトランジス
タ１６２をさらに有する。
【０１４４】ＮチャネルＭＯＳトランジスタ１６６のド
レインは第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レ
ベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ２を出力す
る。
レインは第１の内部制御信号ＨＯＵＴと同相で“Ｈ”レ
ベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ２を出力す
る。
【０１４５】一方、ＮチャネルＭＯＳトランジスタ１６
４のドレインは第１の内部制御信号ＨＯＵＴと逆相で、
“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ１
を出力する。
４のドレインは第１の内部制御信号ＨＯＵＴと逆相で、
“Ｈ”レベルが外部電源電位Ｖｄｄとなる信号ＣＬＫ１
を出力する。
【０１４６】プレブースト回路１８６は、信号ＣＬＫ１
をゲートに受けプレブースト回路１８６の出力であるノ
ードＮ１の電位と接地電位Ｖｓｓとの間に結合されるＮ
チャネルＭＯＳトランジスタ１７０と、内部昇圧電位Ｖ
ｐｐとノードＮ１の電位との間に結合され、ゲートに信
号ＣＬＫ３を受けるＰチャネルＭＯＳトランジスタ１６
８と、外部電源電位ＶｄｄとノードＮ１の電位との間に
直列に結合され、それぞれゲートに内部昇圧電位Ｖｐｐ
および信号ＣＬＫ２を受けるＮチャネルＭＯＳトランジ
スタ１７２，１７４をさらに有する。
をゲートに受けプレブースト回路１８６の出力であるノ
ードＮ１の電位と接地電位Ｖｓｓとの間に結合されるＮ
チャネルＭＯＳトランジスタ１７０と、内部昇圧電位Ｖ
ｐｐとノードＮ１の電位との間に結合され、ゲートに信
号ＣＬＫ３を受けるＰチャネルＭＯＳトランジスタ１６
８と、外部電源電位ＶｄｄとノードＮ１の電位との間に
直列に結合され、それぞれゲートに内部昇圧電位Ｖｐｐ
および信号ＣＬＫ２を受けるＮチャネルＭＯＳトランジ
スタ１７２，１７４をさらに有する。
【０１４７】図１１は、図１０に示す出力バッファ回路
３０００に含まれるプレブースト回路１８６の動作を説
明する動作波形図である。
３０００に含まれるプレブースト回路１８６の動作を説
明する動作波形図である。
【０１４８】図１１を参照して、時刻ｔ１において内部
制御信号ＨＯＵＴが“Ｌ”から“Ｈ”に立上がるとＮチ
ャネルＭＯＳトランジスタ１６４は導通状態となり、信
号ＣＬＫ１はそれに応じて時刻ｔ２に“Ｈ”から“Ｌ”
へと立下がる。
制御信号ＨＯＵＴが“Ｌ”から“Ｈ”に立上がるとＮチ
ャネルＭＯＳトランジスタ１６４は導通状態となり、信
号ＣＬＫ１はそれに応じて時刻ｔ２に“Ｈ”から“Ｌ”
へと立下がる。
【０１４９】このとき、ＮチャネルＭＯＳトランジスタ
１７０は非導通状態になり、ノードＮ１は接地電位Ｖｓ
ｓから切り離される。
１７０は非導通状態になり、ノードＮ１は接地電位Ｖｓ
ｓから切り離される。
【０１５０】次に、ＮチャネルＭＯＳトランジスタ１６
６が非導通状態となり、ＰチャネルＭＯＳトランジスタ
１６２が導通状態、ＰチャネルＭＯＳトランジスタ１６
０が非導通状態となるので、信号ＣＬＫ２は時刻ｔ３に
“Ｌ”から“Ｈ”へと立上がる。これに応じてＮチャネ
ルＭＯＳトランジスタ１７４が導通状態となるのでノー
ドＮ１の電位は立上がる。
６が非導通状態となり、ＰチャネルＭＯＳトランジスタ
１６２が導通状態、ＰチャネルＭＯＳトランジスタ１６
０が非導通状態となるので、信号ＣＬＫ２は時刻ｔ３に
“Ｌ”から“Ｈ”へと立上がる。これに応じてＮチャネ
ルＭＯＳトランジスタ１７４が導通状態となるのでノー
ドＮ１の電位は立上がる。
【０１５１】ＮチャネルＭＯＳトランジスタ１７２は内
部昇圧電位Ｖｐｐをゲートに受けて外部電源電位Ｖｄｄ
とＮチャネルＭＯＳトランジスタ１７４のドレインを結
合しているので、ノードＮ１の電位は時刻ｔ３において
外部電源電位Ｖｄｄ付近まで上昇する。しかし、このま
までは出力トランジスタ１７６を駆動するのに十分な電
位ではない。
部昇圧電位Ｖｐｐをゲートに受けて外部電源電位Ｖｄｄ
とＮチャネルＭＯＳトランジスタ１７４のドレインを結
合しているので、ノードＮ１の電位は時刻ｔ３において
外部電源電位Ｖｄｄ付近まで上昇する。しかし、このま
までは出力トランジスタ１７６を駆動するのに十分な電
位ではない。
【０１５２】さらに時刻ｔ４において、レベル変換回路
１８８、インバータ１８２が動作した結果として信号Ｃ
ＬＫ３が“Ｈ”から“Ｌ”へ立下がる。これに対応して
ＰチャネルＭＯＳトランジスタ１６８が導通状態とな
り、ノードＮ１の電位は、さらに内部昇圧電位Ｖｐｐま
で上昇する。
１８８、インバータ１８２が動作した結果として信号Ｃ
ＬＫ３が“Ｈ”から“Ｌ”へ立下がる。これに対応して
ＰチャネルＭＯＳトランジスタ１６８が導通状態とな
り、ノードＮ１の電位は、さらに内部昇圧電位Ｖｐｐま
で上昇する。
【０１５３】以上より、ノードＮ１の電位を上昇させる
際、予めＮチャネルＭＯＳトランジスタ１７２、１７４
を通じて外部電源からノードＮ１に電流を供給し、一定
電位までノードＮ１の電位を供給させ、その後にＰチャ
ネルＭＯＳトランジスタ１６８を通じて内部昇圧電位Ｖ
ｐｐを与える昇圧電源からノードＮ１に電流供給される
ので、内部昇圧電位Ｖｐｐを与える昇圧電源の消費電流
が小さくできる。
際、予めＮチャネルＭＯＳトランジスタ１７２、１７４
を通じて外部電源からノードＮ１に電流を供給し、一定
電位までノードＮ１の電位を供給させ、その後にＰチャ
ネルＭＯＳトランジスタ１６８を通じて内部昇圧電位Ｖ
ｐｐを与える昇圧電源からノードＮ１に電流供給される
ので、内部昇圧電位Ｖｐｐを与える昇圧電源の消費電流
が小さくできる。
【０１５４】本発明者が実施した回路シミュレーション
によると、１回のノードＮ１の立上がりに際して内部昇
圧電位Ｖｐｐを与える昇圧電源から供給される電荷は本
回路の適用により３．８ｐＣから３．０ｐＣに減少し、
約２１％程度消費電流を下げる効果があることがわかっ
た。この効果は全出力端子に対応する出力バッファ回路
において期待できるものであるので、半導体記憶装置全
体としては昇圧電位Ｖｐｐを発生する回路の低消費電流
化に大きな効果を有し、内部昇圧電位Ｖｐｐを発生する
チャージポンプ回路の小型化に貢献できる。
によると、１回のノードＮ１の立上がりに際して内部昇
圧電位Ｖｐｐを与える昇圧電源から供給される電荷は本
回路の適用により３．８ｐＣから３．０ｐＣに減少し、
約２１％程度消費電流を下げる効果があることがわかっ
た。この効果は全出力端子に対応する出力バッファ回路
において期待できるものであるので、半導体記憶装置全
体としては昇圧電位Ｖｐｐを発生する回路の低消費電流
化に大きな効果を有し、内部昇圧電位Ｖｐｐを発生する
チャージポンプ回路の小型化に貢献できる。
【０１５５】また、プレブースト回路１８６は、Ｎチャ
ネルＭＯＳトランジスタ１７２の働きにより万一、昇圧
電位Ｖｐｐが外部電源電位Ｖｄｄより低くなってしまっ
た場合はそれに応じて外部電源からノードＮ１に供給さ
れる電流が制限されるので、実施の形態２の半導体記憶
装置は信頼性が高いものとなる。
ネルＭＯＳトランジスタ１７２の働きにより万一、昇圧
電位Ｖｐｐが外部電源電位Ｖｄｄより低くなってしまっ
た場合はそれに応じて外部電源からノードＮ１に供給さ
れる電流が制限されるので、実施の形態２の半導体記憶
装置は信頼性が高いものとなる。
【０１５６】［実施の形態３］図１２は、実施の形態３
の半導体記憶装置に用いられる出力バッファ回路４００
０の基本構成を示す回路図である。
の半導体記憶装置に用いられる出力バッファ回路４００
０の基本構成を示す回路図である。
【０１５７】実施の形態３の半導体記憶装置の全体構成
は実施の形態１における半導体記憶装置の全体構成と同
様であり、出力バッファ回路４０００は、図１における
データ出力バッファ１０４２の１ビット分として設けら
れ、入力信号として、クロック発生回路１０２２からの
制御信号や入出力制御回路１０３８からの読出データを
もとに生成された互いに相補な第１の内部信号ＨＯＵＴ
と第２の内部信号ＬＯＵＴとを受ける点は実施の形態１
の場合と同じである。
は実施の形態１における半導体記憶装置の全体構成と同
様であり、出力バッファ回路４０００は、図１における
データ出力バッファ１０４２の１ビット分として設けら
れ、入力信号として、クロック発生回路１０２２からの
制御信号や入出力制御回路１０３８からの読出データを
もとに生成された互いに相補な第１の内部信号ＨＯＵＴ
と第２の内部信号ＬＯＵＴとを受ける点は実施の形態１
の場合と同じである。
【０１５８】図１２の出力バッファ回路４０００は、図
３の実施の形態１の出力バッファ回路とは出力トランジ
スタであるＮチャネルＭＯＳトランジスタ１８のゲート
電圧を与えているインバータ２６に代えて実施の形態２
におけるプレブースト回路１８６を設けた構成となって
いる点で実施の形態１の場合と異なる。
３の実施の形態１の出力バッファ回路とは出力トランジ
スタであるＮチャネルＭＯＳトランジスタ１８のゲート
電圧を与えているインバータ２６に代えて実施の形態２
におけるプレブースト回路１８６を設けた構成となって
いる点で実施の形態１の場合と異なる。
【０１５９】図１２を参照して出力バッファ回路４００
０は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端
子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジ
スタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間に
結合され、ゲートに第２の内部制御信号ＬＯＵＴを受け
るＮチャネルＭＯＳトランジスタ２０と、第１の内部制
御信号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジス
タ１８のゲートを駆動する信号ＶＧを出力する駆動回路
３６と、第１の内部制御信号ＨＯＵＴを受けてＮチャネ
ルＭＯＳトランジスタ１８の基板部を駆動する信号ＶＢ
を出力する基板電位駆動回路３８とを備える。
０は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力端
子ＤＱｒとの間に結合されるＮチャネルＭＯＳトランジ
スタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間に
結合され、ゲートに第２の内部制御信号ＬＯＵＴを受け
るＮチャネルＭＯＳトランジスタ２０と、第１の内部制
御信号ＨＯＵＴを受けて、ＮチャネルＭＯＳトランジス
タ１８のゲートを駆動する信号ＶＧを出力する駆動回路
３６と、第１の内部制御信号ＨＯＵＴを受けてＮチャネ
ルＭＯＳトランジスタ１８の基板部を駆動する信号ＶＢ
を出力する基板電位駆動回路３８とを備える。
【０１６０】駆動回路３６は、第１の内部制御信号ＨＯ
ＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧
電位Ｖｐｐにするレベル変換回路３４と、レベル変換回
路３４の出力を受けるインバータ２４と、インバータ２
４の出力を受けＮチャネルＭＯＳトランジスタ１８のゲ
ートを駆動するプレブースト回路１８６を含む。
ＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから内部昇圧
電位Ｖｐｐにするレベル変換回路３４と、レベル変換回
路３４の出力を受けるインバータ２４と、インバータ２
４の出力を受けＮチャネルＭＯＳトランジスタ１８のゲ
ートを駆動するプレブースト回路１８６を含む。
【０１６１】レベル変換回路３４と基板電位駆動回路３
８の構成は実施の形態１と同様であるので説明は繰返さ
ない。
８の構成は実施の形態１と同様であるので説明は繰返さ
ない。
【０１６２】この構成とすれば、実施の形態１と実施の
形態２の双方の効果を同時に受けることができるので、
基板バイアス効果を小さくでき、内部昇圧電位Ｖｐｐを
高くすることを抑制しつつ、出力端子から十分な電流を
供給できるとともに、内部昇圧電位Ｖｐｐを発生するチ
ャージポンプ回路で消費される電流を減らすことができ
る。
形態２の双方の効果を同時に受けることができるので、
基板バイアス効果を小さくでき、内部昇圧電位Ｖｐｐを
高くすることを抑制しつつ、出力端子から十分な電流を
供給できるとともに、内部昇圧電位Ｖｐｐを発生するチ
ャージポンプ回路で消費される電流を減らすことができ
る。
【０１６３】［実施の形態４］図１３は、実施の形態４
の半導体記憶装置に用いられる出力バッファ回路５００
０の基本構成を示す回路図である。
の半導体記憶装置に用いられる出力バッファ回路５００
０の基本構成を示す回路図である。
【０１６４】実施の形態４の半導体記憶装置の全体構成
は実施の形態１における半導体記憶装置の全体構成と同
様であり、出力バッファ回路５０００は、図１における
データ出力バッファ１０４２の１ビット分として設けら
れ、入力信号として、クロック発生回路１０２２からの
制御信号や入出力制御回路１０３８からの読出データを
もとに生成された互いに相補な第１の内部信号ＨＯＵＴ
と第２の内部信号ＬＯＵＴとを受ける点は実施の形態１
の場合と同じである。
は実施の形態１における半導体記憶装置の全体構成と同
様であり、出力バッファ回路５０００は、図１における
データ出力バッファ１０４２の１ビット分として設けら
れ、入力信号として、クロック発生回路１０２２からの
制御信号や入出力制御回路１０３８からの読出データを
もとに生成された互いに相補な第１の内部信号ＨＯＵＴ
と第２の内部信号ＬＯＵＴとを受ける点は実施の形態１
の場合と同じである。
【０１６５】図１３の出力バッファ回路５０００は、図
３の実施の形態１の出力バッファ回路において、出力ト
ランジスタであるＮチャネルＭＯＳトランジスタ１８の
ゲート電圧を与えているインバータ２６に代えて、プレ
ブースト回路１８７を設けた構成となっている。そして
さらに、出力バッファ回路５０００では、プレブースト
回路１８７は基板電位駆動回路３８中に含まれるレベル
変換回路４０の出力信号を使用する構成となっている。
このような構成とすることで実施の形態３に用いられる
出力バッファ回路４０００と比べて素子数を低減してい
る。
３の実施の形態１の出力バッファ回路において、出力ト
ランジスタであるＮチャネルＭＯＳトランジスタ１８の
ゲート電圧を与えているインバータ２６に代えて、プレ
ブースト回路１８７を設けた構成となっている。そして
さらに、出力バッファ回路５０００では、プレブースト
回路１８７は基板電位駆動回路３８中に含まれるレベル
変換回路４０の出力信号を使用する構成となっている。
このような構成とすることで実施の形態３に用いられる
出力バッファ回路４０００と比べて素子数を低減してい
る。
【０１６６】図１３を参照して、出力バッファ回路５０
００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力
端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトラン
ジスタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間
に結合され、ゲートに第２の内部制御信号ＬＯＵＴを受
けるＮチャネルＭＯＳトランジスタ２０と、第１の内部
制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジスタ
１８のゲートの電位を駆動する駆動回路３６と、第１の
内部制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジ
スタ１８の基板部の電位を駆動する基板電位駆動回路３
８とを含む。
００は、出力端子ＤＱｒと、外部電源電位Ｖｄｄと出力
端子ＤＱｒとの間に結合されるＮチャネルＭＯＳトラン
ジスタ１８と、接地電位Ｖｓｓと出力端子ＤＱｒとの間
に結合され、ゲートに第２の内部制御信号ＬＯＵＴを受
けるＮチャネルＭＯＳトランジスタ２０と、第１の内部
制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジスタ
１８のゲートの電位を駆動する駆動回路３６と、第１の
内部制御信号ＨＯＵＴを受けＮチャネルＭＯＳトランジ
スタ１８の基板部の電位を駆動する基板電位駆動回路３
８とを含む。
【０１６７】基板電位駆動回路３８は、第１の内部制御
信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから
外部電源電位Ｖｄｄにするレベル変換回路４０と、レベ
ル変換回路４０の出力を受ける直列に接続されインバー
タ３０、３２とを含む。駆動回路３４は、第１の内部制
御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃか
ら内部昇圧電位Ｖｐｐにするレベル変換回路３４と、レ
ベル変換回路３４の出力を受けるインバータ２４と、イ
ンバータ２４の出力を受けるとともにレベル変換回路４
０の出力を受けＮチャネルＭＯＳトランジスタ１８のゲ
ートを駆動するプレブースト回路１８７とを含む。
信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃから
外部電源電位Ｖｄｄにするレベル変換回路４０と、レベ
ル変換回路４０の出力を受ける直列に接続されインバー
タ３０、３２とを含む。駆動回路３４は、第１の内部制
御信号ＨＯＵＴの“Ｈ”レベルを内部降圧電位Ｖｃｃか
ら内部昇圧電位Ｖｐｐにするレベル変換回路３４と、レ
ベル変換回路３４の出力を受けるインバータ２４と、イ
ンバータ２４の出力を受けるとともにレベル変換回路４
０の出力を受けＮチャネルＭＯＳトランジスタ１８のゲ
ートを駆動するプレブースト回路１８７とを含む。
【０１６８】つまり、第１の内部制御信号ＨＯＵＴと同
相であるレベル変換回路４０の出力信号ＣＬＫ２を基板
駆動回路３８中のインバータ３０が受けるとともに、プ
レブースト回路１８７中のＮチャネルＭＯＳトランジス
タ１７４がゲートに受ける。さらに、第１の内部制御信
号ＨＯＵＴと逆相であるレベル変換回路４０の出力信号
ＣＬＫ１をプレブースト回路１８７中のＮチャネルＭＯ
Ｓトランジスタ１７０がゲートに受ける構成となってい
る。
相であるレベル変換回路４０の出力信号ＣＬＫ２を基板
駆動回路３８中のインバータ３０が受けるとともに、プ
レブースト回路１８７中のＮチャネルＭＯＳトランジス
タ１７４がゲートに受ける。さらに、第１の内部制御信
号ＨＯＵＴと逆相であるレベル変換回路４０の出力信号
ＣＬＫ１をプレブースト回路１８７中のＮチャネルＭＯ
Ｓトランジスタ１７０がゲートに受ける構成となってい
る。
【０１６９】レベル変換回路３４４０と、基板電位駆動
回路３８の個別の構成は実施の形態１と同様であり、ま
た、プレブースト回路１８７に含まれるＭＯＳトランジ
スタ１６８〜１７４の構成は、実施の形態２におけるプ
レブースト回路１８６と同様であるので説明は繰返さな
い。
回路３８の個別の構成は実施の形態１と同様であり、ま
た、プレブースト回路１８７に含まれるＭＯＳトランジ
スタ１６８〜１７４の構成は、実施の形態２におけるプ
レブースト回路１８６と同様であるので説明は繰返さな
い。
【０１７０】図１３の構成とすれば、実施の形態１と実
施の形態２の双方の効果を同時に奏することができるの
で、基板バイアス効果を小さくでき、内部昇圧電位Ｖｐ
ｐを高くすることを抑制しつつ、十分な電流を供給でき
るとともに内部昇圧電位Ｖｐｐを発生するチャージポン
プ回路で消費される電流を減らすことができる。
施の形態２の双方の効果を同時に奏することができるの
で、基板バイアス効果を小さくでき、内部昇圧電位Ｖｐ
ｐを高くすることを抑制しつつ、十分な電流を供給でき
るとともに内部昇圧電位Ｖｐｐを発生するチャージポン
プ回路で消費される電流を減らすことができる。
【０１７１】さらに、実施の形態３と比べて素子数を低
減しているため半導体記憶装置のチップサイズをより小
さくすることができる。
減しているため半導体記憶装置のチップサイズをより小
さくすることができる。
【０１７２】
【発明の効果】以上のように、請求項１記載の半導体記
憶装置は、出力バッファ回路の出力トランジスタが電流
を供給する際に、出力トランジスタの基板部の電位を適
切に制御することにより出力トランジスタのしきい値電
圧の増加を防ぎ、出力トランジスタの出力電流をより大
きくすることができる。
憶装置は、出力バッファ回路の出力トランジスタが電流
を供給する際に、出力トランジスタの基板部の電位を適
切に制御することにより出力トランジスタのしきい値電
圧の増加を防ぎ、出力トランジスタの出力電流をより大
きくすることができる。
【０１７３】また、請求項２記載の半導体記憶装置は、
さらに出力バッファ回路の出力トランジスタが電流を供
給する際に出力トランジスタの基板部の電位を、基板バ
イアス効果を小さくするように与えることにより、出力
トランジスタのしきい値電圧の増加を防ぎ、出力トラン
ジスタの出力電流をより大きくすることができる。
さらに出力バッファ回路の出力トランジスタが電流を供
給する際に出力トランジスタの基板部の電位を、基板バ
イアス効果を小さくするように与えることにより、出力
トランジスタのしきい値電圧の増加を防ぎ、出力トラン
ジスタの出力電流をより大きくすることができる。
【０１７４】請求項３記載の半導体記憶装置は、出力バ
ッファ回路の出力トランジスタが電流を供給する際に出
力トランジスタの基板部の電位を、基板バイアス効果を
小さくするように与えることにより、出力トランジスタ
のしきい値電圧の増加を防ぎ、出力トランジスタの出力
電流をより大きくすることができる。
ッファ回路の出力トランジスタが電流を供給する際に出
力トランジスタの基板部の電位を、基板バイアス効果を
小さくするように与えることにより、出力トランジスタ
のしきい値電圧の増加を防ぎ、出力トランジスタの出力
電流をより大きくすることができる。
【０１７５】請求項４記載の半導体記憶装置は、出力ト
ランジスタに加えて、出力端子に電流を供給する整流手
段をさらに備えるので、出力端子の出力電流をさらに大
きくすることができる。
ランジスタに加えて、出力端子に電流を供給する整流手
段をさらに備えるので、出力端子の出力電流をさらに大
きくすることができる。
【０１７６】請求項５記載の半導体記憶装置は、請求項
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１７７】請求項６記載の半導体記憶装置は、請求項
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１７８】請求項７記載の半導体記憶装置は、請求項
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１７９】請求項８記載の半導体記憶装置は、請求項
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１８０】請求項９記載の半導体記憶装置は、請求項
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
２に係る半導体記憶装置が奏する効果に加えて、接地ノ
ード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１８１】請求項１０記載の半導体記憶装置は、請求
項２に係る半導体記憶装置が奏する効果に加えて、接地
ノード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
項２に係る半導体記憶装置が奏する効果に加えて、接地
ノード側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１８２】請求項１１記載の半導体記憶装置は、出力
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化でき、半導体記憶
装置のチップ面積を小さくできる。
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化でき、半導体記憶
装置のチップ面積を小さくできる。
【０１８３】請求項１２記載の半導体記憶装置は、出力
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化でき、半導体記憶
装置のチップ面積を小さくできる。
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化でき、半導体記憶
装置のチップ面積を小さくできる。
【０１８４】請求項１３記載の半導体記憶装置は、請求
項１１記載の半導体記憶装置が奏する効果に加えて、接
地電位側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
項１１記載の半導体記憶装置が奏する効果に加えて、接
地電位側に出力端子の電位を駆動できるので、“Ｈ”，
“Ｌ”レベルを出力端子に出力可能である。
【０１８５】請求項１４記載の半導体記憶装置は、請求
項６記載の半導体記憶装置が奏する効果に加えて、出力
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化できるので、半導
体記憶装置のチップ面積を小さくできる。
項６記載の半導体記憶装置が奏する効果に加えて、出力
端子より“Ｈ”レベルを出力する際に出力トランジスタ
のゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回路
とともに外部電源からも供給する。そのため内部昇圧電
位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇圧
を行なうチャージポンプ回路が小型化できるので、半導
体記憶装置のチップ面積を小さくできる。
【０１８６】請求項１５記載の半導体記憶装置は、請求
項６記載の半導体記憶装置が奏する効果に加えて、出力
端子より“Ｈ”レベルを出力する際に、出力トランジス
タのゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回
路とともに外部電源からも供給する。そのため内部昇圧
電位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇
圧を行なうチャージポンプ回路が小型化できるので、半
導体記憶装置のチップ面積を小さくできる。
項６記載の半導体記憶装置が奏する効果に加えて、出力
端子より“Ｈ”レベルを出力する際に、出力トランジス
タのゲートを駆動する電流を内部昇圧電位Ｖｐｐ発生回
路とともに外部電源からも供給する。そのため内部昇圧
電位Ｖｐｐ発生回路での消費電流を小さくでき、内部昇
圧を行なうチャージポンプ回路が小型化できるので、半
導体記憶装置のチップ面積を小さくできる。
【０１８７】請求項１６記載の半導体記憶装置は、請求
項２記載の半導体記載の半導体記憶装置が奏する効果に
加えて、出力端子より“Ｈ”レベルを出力する際に出力
トランジスタのゲートを駆動する電流を内部昇圧電位Ｖ
ｐｐ発生回路とともに外部電源からも供給する。そのた
め内部昇圧電位Ｖｐｐ発生回路での消費電流を小さくで
き、内部昇圧を行なうチャージポンプ回路が小型化でき
るとともに、プレブースト回路中に含まれるレベル変換
部と基板駆動回路中に含まれるレベル変換回路とを共用
する構成となっている。したがって回路素子数が低減す
るので、さらに半導体記憶装置のチップ面積を小さくで
きる。
項２記載の半導体記載の半導体記憶装置が奏する効果に
加えて、出力端子より“Ｈ”レベルを出力する際に出力
トランジスタのゲートを駆動する電流を内部昇圧電位Ｖ
ｐｐ発生回路とともに外部電源からも供給する。そのた
め内部昇圧電位Ｖｐｐ発生回路での消費電流を小さくで
き、内部昇圧を行なうチャージポンプ回路が小型化でき
るとともに、プレブースト回路中に含まれるレベル変換
部と基板駆動回路中に含まれるレベル変換回路とを共用
する構成となっている。したがって回路素子数が低減す
るので、さらに半導体記憶装置のチップ面積を小さくで
きる。
【図１】 本発明の半導体記憶装置１０００の全体構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図２】 図１の半導体記憶装置１０００における内部
電源１０５４の詳細を示す回路図である。
電源１０５４の詳細を示す回路図である。
【図３】 本発明の実施の形態１における出力バッファ
回路２０００の回路図である。
回路２０００の回路図である。
【図４】 図３の出力バッファ回路２０００の出力トラ
ンジスタ部の実施の形態１における断面構造を説明する
ための概念図である。
ンジスタ部の実施の形態１における断面構造を説明する
ための概念図である。
【図５】 図３の出力バッファ回路２０００の動作を説
明する動作波形図である。
明する動作波形図である。
【図６】 図３の出力バッファ回路２０００の出力トラ
ンジスタ部の実施の形態１の第１の変形例における断面
構造を説明するための概念図である。
ンジスタ部の実施の形態１の第１の変形例における断面
構造を説明するための概念図である。
【図７】 図３の出力バッファ回路２０００の出力トラ
ンジスタ部の実施の形態１の第２の変形例における断面
構造を説明するための概念図である。
ンジスタ部の実施の形態１の第２の変形例における断面
構造を説明するための概念図である。
【図８】 図３の出力バッファ回路２０００の出力トラ
ンジスタ部の実施の形態１の第３の変形例における断面
構造を説明するための概念図である。
ンジスタ部の実施の形態１の第３の変形例における断面
構造を説明するための概念図である。
【図９】 図３の出力バッファ回路２０００の出力トラ
ンジスタ部の実施の形態１の第４の変形例における断面
構造を説明するための概念図である。
ンジスタ部の実施の形態１の第４の変形例における断面
構造を説明するための概念図である。
【図１０】 本発明の実施の形態２における出力バッフ
ァ回路３０００の回路図である。
ァ回路３０００の回路図である。
【図１１】 図１０の出力バッファ回路３０００の動作
を説明する動作波形図である。
を説明する動作波形図である。
【図１２】 本発明の実施の形態３における出力バッフ
ァ回路４０００の回路図である。
ァ回路４０００の回路図である。
【図１３】 本発明の実施の形態４における出力バッフ
ァ回路５０００の回路図である。
ァ回路５０００の回路図である。
【図１４】 従来の半導体記憶装置における出力バッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図１５】 図１４の出力バッファ回路の出力トランジ
スタ部の断面構造を説明するための概念図である。
スタ部の断面構造を説明するための概念図である。
【図１６】 図１４の出力バッファ回路の動作を説明す
る動作波形図である。
る動作波形図である。
【図１７】 従来のプレブースト回路の回路図である。
【図１８】 図１７のプレブースト回路の断面構造を説
明するための概念図である。
明するための概念図である。
１８，２０，１７６，１７８，２１０，２１２ Ｎチャ
ネルＭＯＳトランジスタ、３４，４０，１８８，２２０
レベル変換回路、３６ 駆動回路、３８ 基板電位駆
動回路、１８６ プレブースト回路、１０００ 半導体
記憶装置、２０００，３０００，４０００ 出力バッフ
ァ回路。
ネルＭＯＳトランジスタ、３４，４０，１８８，２２０
レベル変換回路、３６ 駆動回路、３８ 基板電位駆
動回路、１８６ プレブースト回路、１０００ 半導体
記憶装置、２０００，３０００，４０００ 出力バッフ
ァ回路。
Claims (16)
- 【請求項１】 半導体基板上に形成される半導体記憶装
置であって、 出力端子と、 前記出力端子に外部電源から電流を供給する第１のＭＯ
Ｓトランジスタと、 前記第１のＭＯＳトランジスタのゲート電位を第１の内
部制御信号に応じて駆動する第１の駆動手段と、 前記第１のＭＯＳトランジスタの基板部の電位を前記第
１の内部制御信号に応じて駆動する第２の駆動手段を備
える半導体記憶装置。 - 【請求項２】 前記第２の駆動手段は、 前記第１のＭＯＳトランジスタが非導通時には、前記第
１のＭＯＳトランジスタの基板−ソース間の電位差が所
定の電位差となるように、前記第１のＭＯＳトランジス
タの基板部の電位を駆動し、 前記第１のＭＯＳトランジスタが導通時には、前記第１
のＭＯＳトランジスタの基板−ソース間の電位差が、前
記所定の電位差より小さくなるように、前記第１のＭＯ
Ｓトランジスタの基板部の電位を駆動する、請求項１記
載の半導体記憶装置。 - 【請求項３】 外部電源電位よりさらに高電位である昇
圧電位を発生する昇圧手段をさらに備え、 前記第１の駆動手段は、 前記第１の内部制御信号の高電位レベルを前記第１のＭ
ＯＳトランジスタのゲートに与えられる高電位レベルで
ある前記昇圧電位に変換するレベル変換手段を含む、請
求項２記載の半導体記憶装置。 - 【請求項４】 前記第２の駆動手段は、 前記外部電源から供給される電流を受けて前記第１のＭ
ＯＳトランジスタの基板部の電位を駆動し、 前記第１のＭＯＳトランジスタを導通状態へと変化させ
る第１の内部信号の活性化に応じて、前記第２の駆動手
段が前記第１のＭＯＳトランジスタの基板部に供給する
電流を受けて、前記第１のＭＯＳトランジスタとは独立
に、前記出力端子の電位レベルを駆動する整流手段をさ
らに備える、請求項２記載の半導体記憶装置。 - 【請求項５】 前記出力端子と接地ノードとの間に接続
され、第２の内部制御信号に応じて前記出力端子の電位
を駆動する第２のスイッチング手段をさらに備える、請
求項２記載の半導体記憶装置。 - 【請求項６】 前記第２のスイッチング手段は、 第２のＭＯＳトランジスタを含み、 前記第１のＭＯＳトランジスタは、 第２導電型であり、前記半導体基板の主表面に形成され
た第１導電型の第１のウェル領域に配置され、 前記第２のＭＯＳトランジスタは、 前記第２導電型であり、前記半導体基板の主表面に形成
された前記第１導電型の第２のウェル領域に配置され、 前記第１のウェル領域は、 前記第２のウェル領域と電気的に分離されており、 前記第２の駆動手段は、前記第１のＭＯＳトランジスタ
の導通と同時に、前記第１のウェル領域の電位を駆動す
る、請求項５記載の半導体記憶装置。 - 【請求項７】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型である請求項６記載の半導体記憶装置。 - 【請求項８】 前記第２導電型の第３のウェル領域をさ
らに備え、 前記半導体基板は、 前記第１導電型であり、 前記第１のウェル領域は、 前記第３のウェル領域内に配置され、 前記第３のウェル領域は、 前記第１のウェル領域と前記第２のウェル領域とを電気
的に分離するため、一定の電位に固定されている、請求
項６記載の半導体記憶装置。 - 【請求項９】 前記第２導電型の第３のウェル領域をさ
らに備え、 前記半導体基板は、 前記第１導電型であり、 前記第１のウェル領域は、 前記第３のウェル領域内に配置され、 前記第３のウェル領域は、 前記第１のウェル領域と電気的に接続されている、請求
項６記載の半導体記憶装置。 - 【請求項１０】 前記半導体基板は、 前記第２導電型である、請求項６記載の半導体記憶装
置。 - 【請求項１１】 出力端子と、 外部電源電位よりさらに高電位である昇圧電位を発生す
る昇圧手段と、 前記出力端子に、第１の内部制御信号に応じて外部電源
から電流を供給する第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲートに前記第１の内
部制御信号に応じて電流供給する、第３のスイッチング
手段と、 前記第１のＭＯＳトランジスタのゲートに、前記第１の
内部制御信号に応じて電流供給する第４のスイッチング
手段と、 電流制限手段とを備え、 前記第３のスイッチング手段は、 前記昇圧手段から電流供給を受け、 前記第４のスイッチング手段は、 前記外部電源から前記電流制限手段を介して電流供給を
受け、 前記電流制限手段は、 前記昇圧電位が所定の電位に昇圧されていない間は、前
記外部電源から前記第１のＭＯＳトランジスタのゲート
に流れ込む電流を制限する、半導体記憶装置。 - 【請求項１２】 前記電流制限手段は、 前記昇圧電位をゲートに受け前記外部電源から電流を受
けて、前記第１のＭＯＳトランジスタのゲートに向けて
電流を供給する、第２のＭＯＳトランジスタを含む、請
求項１１記載の半導体記憶装置。 - 【請求項１３】 前記出力端子と接地ノードとの間に接
続され、第２の内部制御信号に応じて前記出力端子の電
位を駆動する、第５のスイッチング手段をさらに備え
る、請求項１１記載の半導体記憶装置。 - 【請求項１４】 前記第１の駆動手段は、前記第１のＭ
ＯＳトランジスタのゲートに、前記第１の内部制御信号
に応じて電流供給する第３のスイッチング手段と、 前記第１のＭＯＳトランジスタのゲートに前記第１の内
部制御信号に応じて電流供給する、第４のスイッチング
手段と、 電流制限手段とを含み、 前記第３のスイッチング手段は、 前記昇圧手段から電流供給を受け、 前記第４のスイッチング手段は、 前記外部電源から前記電流制限手段を介して電流供給を
受け、 前記電流制限手段は、 前記昇圧電位が所定の電位に昇圧されていない間は、前
記外部電源から前記第１のＭＯＳトランジスタのゲート
に流れ込む電流を制限する、請求項６記載の半導体記憶
装置。 - 【請求項１５】 前記電流制限手段は、 前記昇圧電位をゲートに受け前記外部電源から電流を受
けて、前記第１のＭＯＳトランジスタのゲートに向けて
電流を供給する、第２のＭＯＳトランジスタを含む、請
求項１４記載の半導体記憶装置。 - 【請求項１６】 外部電源電位よりさらに高電位である
昇圧電位を発生する昇圧手段をさらに備え、 前記第２の駆動手段は、 前記第１の内部制御信号の高電位レベルを前記外部電源
電位に変換する第１のレベル変換手段と、 前記第１のレベル変換手段の出力を受け、前記第１のＭ
ＯＳトランジスタの基板部の電位を駆動する基板部駆動
手段とを含み、 前記第１の駆動手段は、 前記第１の内部制御信号の高電位レベルを前記昇圧電位
に変換する第２のレベル変換手段と、 前記第２のレベル変換手段の出力を受ける遅延手段と、 前記遅延手段の出力を受け、前記第１のＭＯＳトランジ
スタのゲート電位を駆動するプレブースト手段とを含
み、 前記プレブースト手段は、 前記昇圧手段から電流供給を受けて、前記第１のＭＯＳ
トランジスタのゲートに前記遅延手段の出力に応じて電
流を供給する第２のＭＯＳトランジスタと、 前記外部電源から流れ込む電流を受けて、前記昇圧電位
が所定のレベルに昇圧されていない間は所定の電流値以
下に出力する電流を制限する電流制限手段と、 前記外部電源から前記電流制限手段を通じて電流供給を
受けて、前記第１のＭＯＳトランジスタのゲートに前記
第１のレベル変換手段の出力に応じて電流を供給する第
３のＭＯＳトランジスタを含む、請求項２記載の半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27443797A JP4306821B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶装置 |
| US09/045,834 US5982705A (en) | 1997-10-07 | 1998-03-23 | Semiconductor memory device permitting large output current from output buffer |
| TW087106768A TW374923B (en) | 1997-10-07 | 1998-05-01 | Semiconductor memory device |
| DE19820040A DE19820040B4 (de) | 1997-10-07 | 1998-05-05 | Halbleiterspeichervorrichtung |
| KR1019980020816A KR100296612B1 (ko) | 1997-10-07 | 1998-06-05 | 출력버퍼의출력전류를크게할수있는반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27443797A JP4306821B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111946A true JPH11111946A (ja) | 1999-04-23 |
| JP4306821B2 JP4306821B2 (ja) | 2009-08-05 |
Family
ID=17541675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27443797A Expired - Fee Related JP4306821B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5982705A (ja) |
| JP (1) | JP4306821B2 (ja) |
| KR (1) | KR100296612B1 (ja) |
| DE (1) | DE19820040B4 (ja) |
| TW (1) | TW374923B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7425845B2 (en) | 2005-07-22 | 2008-09-16 | Renesas Technology Corp. | Semiconductor integrated circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3765163B2 (ja) * | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
| IT1298819B1 (it) * | 1998-03-27 | 2000-02-02 | Sgs Thomson Microelectronics | Circuito di commutazione |
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| JP2002076879A (ja) * | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| DE10055242C1 (de) * | 2000-11-08 | 2002-02-21 | Infineon Technologies Ag | Schaltungsanordnung mit interner Versorgungsspannung |
| JP2006059910A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体装置 |
| KR102555109B1 (ko) | 2021-05-18 | 2023-07-17 | 신성환 | 지주 시설물용 까치집 방지기구 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH04341997A (ja) * | 1991-05-20 | 1992-11-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH05347386A (ja) * | 1992-02-21 | 1993-12-27 | Sony Corp | 半導体装置 |
| JPH0774616A (ja) * | 1993-07-06 | 1995-03-17 | Seiko Epson Corp | 信号電圧レベル変換回路及び出力バッファ回路 |
| KR960004567B1 (ko) * | 1994-02-04 | 1996-04-09 | 삼성전자주식회사 | 반도체 메모리 장치의 데이타 출력 버퍼 |
| JPH07230693A (ja) * | 1994-02-16 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| KR0120565B1 (ko) * | 1994-04-18 | 1997-10-30 | 김주용 | 래치-업을 방지한 씨모스형 데이타 출력버퍼 |
| US5543734A (en) * | 1994-08-30 | 1996-08-06 | Intel Corporation | Voltage supply isolation buffer |
| JPH09139077A (ja) * | 1995-11-17 | 1997-05-27 | Hitachi Ltd | ２段ブースト電圧回路、およびこれを用いた半導体メモリ、ならびにこの半導体メモリを用いたコンピュータシステム |
| JP3738070B2 (ja) * | 1995-11-29 | 2006-01-25 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1997
- 1997-10-07 JP JP27443797A patent/JP4306821B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 US US09/045,834 patent/US5982705A/en not_active Expired - Lifetime
- 1998-05-01 TW TW087106768A patent/TW374923B/zh not_active IP Right Cessation
- 1998-05-05 DE DE19820040A patent/DE19820040B4/de not_active Expired - Fee Related
- 1998-06-05 KR KR1019980020816A patent/KR100296612B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425845B2 (en) | 2005-07-22 | 2008-09-16 | Renesas Technology Corp. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4306821B2 (ja) | 2009-08-05 |
| DE19820040A1 (de) | 1999-04-08 |
| KR19990036519A (ko) | 1999-05-25 |
| KR100296612B1 (ko) | 2001-08-07 |
| US5982705A (en) | 1999-11-09 |
| DE19820040B4 (de) | 2005-10-27 |
| TW374923B (en) | 1999-11-21 |
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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