DE19820040B4 - Halbleiterspeichervorrichtung - Google Patents

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Abstract

Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (76) gebildet ist, mit
einem Ausgabeanschluss (DQr),
einem ersten MOS-Transistor (18), der Strom von einer externen Stromversorgung (Vdd) zu dem Ausgabeanschluss (DQr) liefert,
einem ersten Treibermittel (36), das auf ein erstes internes Steuersignal (HOUT) reagiert, indem es das Gatepotential des ersten MOS-Transistors (18) so treibt, dass der erste MOS-Transistors (18) eingeschaltet wird, wenn das erste interne Steuersignal (HOUT) aktiviert wird, und
einem zweiten Treibermittel (38), das auf das erste interne Steuersignal (HOUT) reagiert, indem es das Potential eines Substratbereiches des ersten MOS-Transistors (18) auf einen ersten Potentialwert einstellt, wenn das erste interne Steuersignal (HOUT) deaktiviert ist, und indem es das Potential des Substratbereiches des ersten MOS-Transistors (18) zum Erhöhen eines Ausgangsstroms des ersten MOS-Transistors (18) auf einen zweiten Potentialwert einstellt, wenn das erste interne Steuersignal (HOUT) aktiviert wird.

Description

  • Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung.
  • Speziell betrifft sie eine Halbleiterspeichereinrichtung, die eine Ausgabepufferschaltung enthält, die ein Signal entsprechend einem gespeicherten Datenwert ausgibt, und eine Halbleiterspeichereinrichtung, die einen großen Ausgabestrom von einem Ausgabepuffer ermöglicht.
  • Da Halbleiterspeichervorrichtungen entwickelt wurden, die mit höheren Geschwindigkeiten betrieben werden können, gibt es einen Bedarf des Erhöhens der Treiberfähigkeit einer Ausgabepufferschaltung in einer solchen Halbleiterspeichervorrichtung.
  • 14 ist ein Schaltbild eines ersten Beispieles einer grundlegenden Anordnung einer Ausgabepufferschaltung für die Verwendung in einer der Anmelderin bekannten Halbleiterspeichervorrichtung.
  • Die in 14 gezeigte Ausgabepufferschaltung enthält einen Ausgabeanschluß OUT, eine Pegeländerungsschaltung 220, die ein erstes internes Steuersignal HOUT, das basierend auf einen auszugebenden Speicherdatenwert erzeugt ist, empfängt und dessen „H"-Pegel von dem Pegel eines internen, abgesenkten Potentials Vcc, das von einem externen Stromversorgungspotential Vdd abgesenkt ist, zu dem Pegel eines internen, erhöhten Potentials Vpp, das in der Halbleitervorrichtung erzeugt ist, ändert, Inverter 216 und 218, die derart in Reihe geschaltet sind, daß sie die Ausgabe der Pegeländerungsschaltung 220 empfangen, einen N-Kanal-MOS-Transistor 210, der zwischen dem externen Stromversorgungspotential Vdd und dem Ausgabeanschluß OUT derart verbunden ist, daß er die Ausgabe des Inverters 218 an seinem Gate empfängt, und einen N-Kanal-MOS-Transistor 212, der zwischen dem Ausgabeanschluß OUT und dem Massepotential Vss derart verbunden ist, daß er ein zweites internen Steuersignal LOUT, das basierend auf einem auszugebenden Speicherdatenwert erzeugt ist, an seinem Gate empfängt.
  • Die Pegeländerungsschaltung 220 enthält einen N-Kanal-MOS-Transistor 206, der das erste interne Steuersignal HOUT an seinem Gate empfängt, einen Inverter 214, der das erste interne Steuersignal HOUT empfängt und invertiert, und einen N-Kanal-MOS-Transistor 208, der die Ausgabe des Inverters 214 an seinem Gate empfängt.
  • Die Sourceanschlüsse der N-Kanal-MOS-Transistoren 206 und 208 sind beide mit dem Massepotential Vss verbunden.
  • Die Pegeländerungsschaltung 220 enthält weiterhin einen P-Kanal-MOS-Transistor 202, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 206 derart verbunden ist, daß er das Potential des Drains des N-Kanal-MOS-Transistors 208 an seinem Gate empfängt, und einen P-Kanal-MOS-Transistor 204, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 208 derart verbunden ist, daß er das Potential des Drains des N-Kanal-MOS-Transistors 206 an seinem Gate empfängt.
  • Die Pegeländerungsschaltung 220 gibt an den Inverter 216 ein Ausgabesignal von einem Knoten N102, mit dem der Drain des N-Kanal-MOS-Transistors 208 verbunden ist, aus. In anderen Worten gibt sie ein Signal aus, das in Phase mit dem ersten internen Steuersignal HOUT ist und den Pegel des internen, erhöhten Potentials Vpp als ihren „H"-Pegel erreicht.
  • Die Anordnung der N-Kanal-MOS-Transistoren 210 und 212, die als Ausgabetransistoren in der der Anmelderin bekannten Ausgabepufferschaltung, die in 14 gezeigt ist, dienen, wird nun beschrieben.
  • 15 ist eine Darstellung, die zur Illustrierung von Querschnitten der Ausgabetransistoren 210 und 212 in der der Anmelderin bekannten Ausgabepufferschaltung in 14 verwendet wird.
  • Wie in 15 gezeigt ist, sind ein erster P-Wannenbereich 266 und ein zweiter P-Wannenbereich 268 an einer Hauptoberfläche eines P-Siliziumsubstrates 270 in der der Anmelderin bekannten Halbleiterspeichervorrichtung gebildet und die N-Kanal-MOS-Transistoren 212 und 210 sind in dem ersten und zweiten P-Wannenbereich 266 bzw. 268 gebildet.
  • Der N-Kanal-MOS-Transistor 212 enthält N-Dotierungsbereiche, d.h. eine Source 252 und ein Drain 256, und eine Gateelektrode 254. Der N-Kanal-MOS-Transistor 210 enthält N-Dotierungsbereiche, d.h. eine Source 258 und ein Drain 262, und eine Gatelektrode 260.
  • In einem dynamischen Direktzugriffsspeicher (im folgenden einfach als DRAM bezeichnet) ist das P-Siliziumsubstrat normalerweise mit einem Potential vor gesehen, das niedriger ist als ein Massepotential. In 15 ist ein P-Dotierungsbereich 264 an der Hauptoberfläche des P-Siliziumsubstrates 270 gebildet und das P-Silizium Substrat 270 ist mit einem negativen Potential Vbb über den P-Dotierungsbereich 264 bereitgestellt.
  • In dem DRAM ist es sehr deutlich, daß so eine negative Spannung an das P-Siliziumsubstrat angelegt wird, um zu verhindern, daß Ladungen zur Zeit des Unterschwingens eines Eingabesignals in das Substrat kommen, wodurch eine Datenwertzerstörung eines Datenwertes in einer Speicherzelle verhindert wird und eine PN-Übergangskapazität, die die schwebende Kapazität einer Bitleitung ist, zum Zweck des Erhöhens der Betriebsgeschwindigkeit in der Schaltung reduziert wird.
  • 16 ist ein Betriebswellenformdiagramm, das bei der Darstellung des Betriebes der in 14 gezeigten Ausgabepufferschaltung verwendet wird.
  • Mit Bezug zu 14 und 16 wird nun angenommen, daß das zweite interne Steuersignal LOUT in einem „L"-Zustand ist, wobei der N-Kanal-MOS-Transistor 212 in einem nicht-leitenden Zustand ist.
  • Wenn der Pegel des Ausgabeanschlusses OUT am Anfang 0V beträgt, ist das erste interne Steuersignal HOUT auf einem „L"-Pegel zum Zeitpunkt t1 und ist der N-Kanal-MOS-Transistor 206 in einem nicht-leitenden Zustand.
  • Der Inverter 214 legt das Invertierte des ersten internen Steuersignales HOUT an das Gate des N-Kanal-MOS-Transistors 208 an, der dann einen leitenden Zustand erreicht und der Knoten N102 erreicht einen „L"-Pegel.
  • Der P-Kanal-MOS-Transistor 202 leitet beim Empfangen des Potential des Knotens N102 an seinem Gate und legt das erhöhte Potential Vpp an das Gate des P-Kanal-MOS-Transistors 204 an. Als Ergebnis erreicht der P-Kanal-MOS-Transistor 204 einen nicht-leitenden Zustand und das Potential des Knotens N102, in anderen Worten der Pegel der Ausgabe der Pegeländerungsschaltung, wird auf einen „L"-Pegel bestimmt bzw. eingestellt. Als Ergebnis erreicht das Gatepotential VG des N-Kanal-MOS-Transistors 210 einen „L"-Pegel durch die Funktion der Reihenverbindung der Inverter 216 und 218.
  • Ein erstes internen Steuersignal HOUT steigt zum Zeitpunkt t2 von 0V auf das interne, abgesenkte Potential Vcc an und der N-Kanal-MOS-Transistor 206 leitet folglich, während das erste interne Steuersignal HOUT durch den Inverter 214 invertiert wird und der N-Kanal-MOS-Transistor 208, der das Invertierte an seinem Gate empfängt, erreicht einen nicht-leitenden Zustand. Daher wird ein „L"-Pegel an das Gate des P-Kanal-MOS-Transistor 204 über den N-Kanal-MOS-Transistor 206 angelegt, wodurch der P-Kanal-MOS-Transistor 204 eingeschaltet wird und das Potential des Knotens N102 auf das interne, erhöhte Potential Vpp angehoben wird.
  • Der P-Kanal-MOS-Transistor 202 erreicht einen nicht-leitenden Zustand, da sein Gatepotential, in anderen Worten das Potential des Knotens N102, einen „H"-Pegel erreicht. Als Ergebnis wird die Ausgabe der Pegeländerungsschaltung 220, in anderen Worten das Potential des Knotens N102, auf einen Pegel des internen, erhöhten Potentials Vpp festgelegt und der „H"-Pegel des ersten internen Steuersignals HOUT wird von dem Pegel des internen, abgesenkten Potentials Vcc auf den Pegel des internen, erhöhten Potentials Vpp verändert. Das Potential wird über die Inverter 216 und 218 übertragen, wodurch das Gatepotential VG des N-Kanal-MOS-Transistors 210 von 0V auf das internen, erhöhte Potential Vpp erhöht wird. Der N-Kanal-MOS-Transistor 210 leitet folglich und startet das Anheben des Potentials des Ausgabeanschlusses OUT.
  • Zum Zeitpunkt t3 ist eine Lastkapazität außerhalb des Speichers, die mit dem Ausgabeanschluß OUT verbunden ist, ausreichend geladen und das Potential des Ausgabeanschlusses OUT wird stabilisiert.
  • Hier wird der Strom von der Halbleiterspeichervorrichtung, der die extern verbundene Lastkapazität über den Ausgabeanschluß OUT lädt, durch den N- Kanal-MOS-Transistors 210 geliefert und ist durch den folgenden Ausdruck gegeben: IDS = K'(Vgs – Vth)2 (1)
  • Hier ist Vgs eine Gate-Source-Potentialdifferenz, Vth eine Schwellenspannung und K' eine Konstante. Der nach außen von der Halbleiterspeichervorrichtung durch den Ausgabeanschluß OUT gelieferte Strom wird durch die Schwellenspannung Vth des N-Kanal-MOS-Transistors 210 beeinflußt und je größer Vth ist, um so kleiner ist der gelieferte Strom IDS.
  • Zum Zeitpunkt t3 steigt jedoch die Schwellenspannung Vth des N-Kanal-MOS-Transistors 210 durch einen Substratvorspannungseffekt an, der nun beschrieben wird.
  • Zum Zeitpunkt t3 beträgt das Sourcepotential das N-Kanal-MOS-Transistors 210 Vout, das Potential des Ausgabeanschlusses OUT, während der Substratbereich des N-Kanal-MOS-Transistors 210 auf einem negativen Potential Vbb ist, wie oben beschrieben wurde, und daher ist die Source-Substrat-Potentialdifferenz Vsb des N-Kanal-MOS-Transistors 210 zum Zeitpunkt t3 sehr groß.
  • Je größer die Source-Substrat-Potentialdifferenz Vsb eines MOS-Transistors ist, um so größer wird im allgemeinen die Schwellenspannung Vth des MOS-Transistors durch den Substratvorspannungseffekt. Daher steigt Vth des N-Kanal-MOS-Transistors 210 zum Zeitpunkt t3 an, zu dem die Source-Substrat-Potentialdifferenz Vsb groß ist.
  • Hierbei kann basierend auf dem Ausdruck (1), wenn die Schwellenspannung Vth groß ist, der Ausgabestrom IDS durch Erhöhen der Gate-Source-Potentialdifferenz Vgs des MOS-Transistors um die entsprechende Größe erhöht werden. Entsprechend einer der Anmelderin bekannten Technik wird ein großer Ausgabestrom für den Ausgabeanschluß OUT durch Setzen des Gatepotentials VG des N-Kanal-MOS-Transistors 210 auf einen ausreichend hohen Pegel, in anderen Worten Setzen des erhöhten Potentials Vpp auf einen ausreichend hohen Pegel, sichergestellt, wenn der Ausgabeanschluß OUT einen „H"-Pegel ausgibt.
  • Da jedoch in den vergangenen Jahren die weitere sehr dichte Integration der Halbleitervorrichtung und die damit verbundene Verkleinerung von MOS-Transistoren fortgeführt wurde, wird die Dicke eines Gateoxidfilmes eines solchen MOS-Transistors folglich jedes Jahr tendentiell reduziert. Als Ergebnis wird die Durchbruchsspannung des Gateoxidfilmes verringert und Zuverlässigkeit eines MOS-Transistors kann durch Setzen der Gatespannung auf ein hohes Potential beeinflußt werden. Folglich wird das Erhöhen des erhöhten Potentials Vpp auf einen hohen Pegel in der Zukunft immer unwahrscheinlicher.
  • Das interne erhöhte Potential Vpp wird durch eine Ladepumpschaltung in der Halbleiterspeichervorrichtung basierend auf einem externen Stromversorgungspotential Vpp erzeugt.
  • Die Ladepumpschaltung erzeugt ein hohes Potential durch Pumpen von Ladungen zu dem Knoten der internen erhöhten Spannung mit einer vorbestimmten Frequenz unter Verwendung eines Kondensators, der in der Halbleitervorrichtung gebildet ist.
  • Wenn der Stromverbrauch durch das interne, erhöhte Potential Vpp ansteigt, sollte die Kapazität des Kondensators ansteigen oder die vorbestimmte Frequenz sollte höher eingestellt sein. Somit benötigt das Erhöhen der Kapazität des Kondensators eine große Fläche auf dem Halbleitersubstrat, wodurch die Kosten der Halbleiterspeichervorrichtung ansteigen. Die vorbestimmte Frequenz kann hingegen nur bis zu einem Grenzpegel erhöht werden und die Effizienz des Bewegens von Ladungen wird verringert.
  • Die JP9-139 077 A schlägt eine Vorverstärkerschaltung vor, die ein Laden mit Strom von sowohl einer externen Stromversorgung als auch dem Knoten der internen erhöhten Spannung vorsieht.
  • 17 ist ein Schaltbild, das die Anordnung der Vorverstärkerschaltung zeigt. Wie in 17 gezeigt ist, ist ein N-Kanal-MOS-Transistor QN1 zwischen einem externen Stromversorgungspotential Vdd und einem Knoten OUT1 geschaltet und mit einem internen Steuersignal IN1 an seinem Gate vorgesehen. Ein P-Kanal-MOS-Transistor QN2 ist zwischen dem internen erhöhten Potential Vpp und dem Knoten 0UT1 verbunden und mit einem internen Steuersignal IN2 an seinem Gate vorgesehen und der Substratbereich ist mit dem internen, erhöhten Potential Vpp verbunden.
  • Wenn der Knoten OUT1 auf den Pegel des internen erhöhten Potentials Vpp verstärkt bzw. angehoben wird, schaltet die Schaltung zuerst den N-Kanal-MOS-Transistor QN1 ein und lädt den Knoten OUT1 auf den Pegel des externen Stromversorgungspotentials Vdd vorher auf und schaltet dann den P-Kanal-MOS-Transistor QN2 derart an, um den Strom von dem internen, erhöhten Potential Vpp zu dem Knoten OUT1 zu reduzieren, um den Stromverbrauch mit dem internen, erhöhten Potential Vpp zu beschränken.
  • In der in 17 gezeigten Schaltung kann jedoch, wenn der Pegel des erhöhten Potentials Vpp instabil ist, speziell zur Zeit des Einschaltens der Stromversorgung zur Benutzung eines DRAM als Beispiel, der Betrieb instabil sein. Ein solcher Zustand wird nun weiter beschrieben.
  • 18 ist eine Querschnittsansicht der Anordnung der Vorverstärkerschaltung in 17, die in einem DRAM verwendet wird.
  • Wie in 18 gezeigt ist, sind ein N-Wannenbereich 366 und ein P-Wannenbereich 368 auf einem P-Siliziumsubstrat 370 gebildet und ist ein P-Kanal-MOS-Transistor QN2 in dem N-Wannenbereich 366 gebildet und ist ein N-Kanal-MOS-Transistor QN1 in einem P-Wannenbereich 368 gebildet.
  • Das P-Siliziumsubstrat 370 wird mit einem negativen Potential Vbb über einen P-Dotierungsbereich 364 versorgt und der N-Wannenbereich 366 wird mit einem internen, erhöhten Potential Vpp über einen N-Dotierungsbereich 372 versorgt. Ein P-Dotierungsbereich 352, der Source des P-Kanal-MOS-Transistors QN2, ist mit dem internen, erhöhten Potential Vpp verbunden und ein P-Dotierungsbereich 356, der Drain des P-Kanal-MOS-Transistors QN2, und ein N-Dotierungsbereich 358, der Source des N-Kanal-MOS-Transistors QN1, sind zusammen mit dem Knoten OUT1 verbunden.
  • Eine Gateelektrode 354, das Gate des P-Kanal-MOS-Transistors QN2, ist mit dem internen Steuersignal IN2 als Eingabe vorgesehen und eine Gateelektrode 360, das Gate des N-Kanal-MOS-Transistors QN1 ist mit dem internen Steuersignal IN1 als eine Eingabe vorgesehen.
  • Hier wird direkt nach dem Einschalten der Stromversorgung der Halbleiterspeichervorrichtung oder nachdem ein Anschluß durch eine Störung beeinflußt ist, die Ladepumpschaltung, die das interne, erhöhte Potential Vpp erzeugt, instabil, wodurch verursacht werden kann, daß das interne, erhöhte Potential Vpp kleiner ist als das interne Stromversorgungspotential Vdd.
  • In einem solchen Fall, wenn das interne Steuersignal IN1 den N-Kanal-MOS-Transistor QN1 einschalten kann, wird der Knoten OUT1 auf den Pegel des externen Stromversorungspotentials Vdd gezogen und eine Vorwärtsvorspannung wird an den PN-Übergang zwischen dem P-Dotierungsbereich 356 und dem N-Wannenbereich 366 angelegt. Dann wird ein parasitärer PNP-Bipolartransistor, der durch den P-Dotierungsbereich 356, den N-Wannenbereich 366 und das P-Siliziumsubstrat 370 gebildet ist, eingeschaltet, wodurch Strom von dem P-Dotierungsbereich 356 zu dem P-Siliziumsubstrat 370 fließen kann. Ein solcher Zustand kann zu einem Datenverlust in einer Speicherzelle in dem DRAM und zu einem Latch-up führen.
  • Wenn das Potential einer Wanne auf dem Pegel eines Potentials, das in der Halbleitervorrichtung erzeugt ist, gezogen wird, sollte daher eine Gegenmaßnahme in der Schaltungsanordnung vorgesehen sein, um mit einer nicht-vorher sehbaren und unerwünschten Situation, wie oben beschrieben, zurechtzukommen.
  • In der DE 195 14 347 A1 ist ein Datenausgabepuffer beschrieben, der ein Steuermittel für eine Gatespannung eines Ausgangstransistors und ein Steuermittel für eine Substratspannung des Ausgangstransistors enthält. Um zu verhindern, dass der pn-Übergang zwischen Substrat und Kanal des Ausgangstransistors in Durchlassrichtung vorgespannt wird, enthält das Steuermittel für eine Substratspannung einen Transistor, der im leitenden Zustand das Substratpotential des Ausgangstransistors auf das Potential des Ausgangsknotens ziehen kann.
    •
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die ein Ansteigen des internen erhöhten Potentials Vpp beschränken kann, während ausreichend Strom an einen Ausgabeanschluss angelegt wird.
  • Die Aufgabe wird durch die Halbleiterspeichervorrichtung des Anspruches 1 oder 14 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Eine Halbleiterspeichervorrichtung mit einer kleineren Chipfläche und einem Ladepumpschaltungsabschnitt mit kleinerer Größe wird unter Verwendung einer praktischen Schaltung zum Beschränken des Stromverbrauches mit dem internen erhöhten Potential Vpp zur Zeit des Treibens eines Ausgabetransistors in einem Ausgabepufferschaltungsabschnitt vorgesehen. Die Verstärkerschaltung erzeugt ein erhöhtes Potential, das höher ist als ein externes Stromversorgungspotential. Der erste MOS-Transistor liefert dem Ausgabeanschluss Strom von der externen Stromversorgung als Reaktion auf das erste interne Steuersignal. Die erste Schaltschaltung empfängt den von der Verstärkerschaltung gelieferten Strom und liefert Strom an das Gate des MOS-Transistors als Reaktion auf das erste interne Steuersignal. Die zweite Schaltschaltung empfängt Strom, der von der externen Stromversorgung geliefert wird, über die Strombegrenzungsschaltung und liefert Strom zu dem Gate des ersten MOS-Transistors als Reaktion auf das erste interne Steuersignal. Die Strombegrenzungsschaltung begrenzt den zu dem Gate des ersten MOS-Transistors eingegebenen Strom von der externen Stromversorgung solange das erhöhte Potential nicht auf einen Pegel eines vorbestimmten Potentials erhöht ist.
  • Daher kann entsprechend der vorliegenden Erfindung, wenn ein Ausgabetransistor der Ausgabepufferschaltung Strom liefert, die Schwellenspannung des Ausgabetransistors davon abgehalten werden, sich zu erhöhen, durch geeignetes Begrenzen des Potentials des Substratbereiches des Ausgabetransistors, und der Ausgabestrom des Ausgabetransistors kann erhöht werden.
  • Weiterhin kann entsprechend der vorliegenden Erfindung der Strom zum Treiben des Gates des Ausgabetransistors vorteilhaft von der Vpp-Erzeugungsschaltung für das interne erhöhte Potential und außerdem von der externen Stromversorgung geliefert werden, wenn der Ausgabeanschluss einen „H"-Pegel ausgibt. Der Stromverbrauch der Vpp-Erzeugungsschaltung des internen erhöhten Potentials kann beschränkt werden, eine Ladepumpschaltung zum Erhöhen der internen Spannung kann in ihrer Abmessung reduziert werden und daher kann die Chipfläche der Halbleiterspeichervorrichtung reduziert werden.
    •
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
  • 1 ein schematisches Blockschaltbild der allgemeinen Anordnung einer Halbleiterspeichervorrichtung 1000;
  • 2 ein Schaltbild, das detailliert eine interne Stromversorgung 1054 in der Halbleiterspeichervorrichtung 1000 in 1 zeigt;
  • 3 ein Schaltbild einer Ausgabepufferschaltung 2000 entsprechend einem ersten Ausführungsbeispiel;
  • 4 eine Darstellung, die zum Illustrieren eines Querschnittes eines Ausgabetransistorbereiches in der Ausgabepufferschaltung 2000 in 3 entsprechend dem ersten Ausführungsbeispiel verwendet wird;
  • 5 eine Betriebswellenformdarstellung, die zum Beschreiben des Betriebes der Ausgabepufferschaltung 2000 in 3 verwendet wird;
  • 6 eine Darstellung, die zum Beschreiben eines Querschnittes einer ersten Variation des Ausgabetransistorbereiches in der Ausgabepufferschaltung 2000 in 3 entsprechend dem ersten Ausführungsbeispiel verwendet wird;
  • 7 eine Darstellung, die zum Beschreiben eines Querschnittes einer zweiten Variation des Ausgabetransistorbereiches in der Ausgabepufferschaltung 2000 in 3 entsprechend dem ersten Ausführungsbeispiel verwendet wird;
  • 8 eine Darstellung, die zum Beschreiben eines Querschnittes einer dritten Variation des Ausgabetransistorbereiches in der Ausgabepufferschaltung 2000 in 3 entsprechend dem ersten Ausführungsbeispiel verwendet wird;
  • 9 ein Diagramm, das zum Beschreiben eines Querschnittes einer vierten Variation des Ausgabetransistorbereiches in der Ausgabepufferschaltung 2000 in 3 entsprechend dem ersten Ausführungsbeispiel verwendet wird;
  • 10 ein Schaltbild einer Ausgabepufferschaltung 3000 entsprechend einem zweiten Ausführungsbeispiels;
  • 11 eine Betriebswellenformdarstellung, die zum Beschreiben des Betriebes der Ausgabepufferschaltung 3000 in 10 verwendet wird;
  • 12 ein Schaltbild einer Ausgabepufferschaltung 4000 entsprechend einem dritten Ausführungsbeispiel;
  • 13 ein Schaltbild einer Ausgabepufferschaltung 5000 entsprechend einem vierten Ausführungsbeispiel;
  • 14 ein Schaltbild einer Ausgabepufferschaltung in einer der Anmelderin bekannten Halbleitervorrichtung;
  • 15 eine Darstellung, die zum Beschreiben eines Querschnittes eines Ausgabetransistorbereiches in der Ausgabepufferschaltung in 14 verwendet wird;
  • 16 eine Betriebswellenformdarstellung, die zum Beschreiben des Betriebes der Ausgabepufferschaltung in 14 verwendet wird;
  • 17 ein Schaltbild einer der Anmelderin bekannten Vorverstärkerschaltung und
  • 18 eine Darstellung, die zum Beschreiben eines Querschnittes der Vorverstärkerschaltung der 17 verwendet wird.
  • 1. Ausführungsbeispiel
  • Eine Halbleiterspeichereinrichtung 1000 entsprechend einem ersten Ausführungsbeispiel wird nun beschrieben. Bei der folgenden Beschreibung sind gleiche Elemente mit den gleichen Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt.
  • l ist ein schematisches Blockschaltbild, das die allgemeine Anordnung der Halbleiterspeichervorrichtung zeigt. Die allgemeine Anordnung ist ein repräsentatives Beispiel, das auf alle anderen Ausführungsbeispiele, die noch beschrieben werden, anwendbar ist.
  • Wie in 1 gezeigt ist, enthält die Halbleiterspeichervorrichtung 1000 Steuersignaleingabeanschlüsse 1002 bis 1006, eine Adressensignaleingabeanschlußgruppe 1008, eine Datensignaleingabe-/-ausgabeanschlußgruppe 1016, einen Masseanschluß 1018 und einen Stromversorgungsanschluß 1020.
  • Die Halbleiterspeichervorrichtung 1000 enthält eine Takterzeugungsschaltung 1022, einen Zeilen- und Spaltenadressenpuffer 1024, einen Zeilendekoder 1026, einen Spaltendekoder 1028, einen Speicherbereich 1032, einen Dateneingabepuffer 1040 und einen Datenausgabepuffer 1042. Der Speicherbereich 1032 enthält ein Speicherzellenfeld 1034 und eine Leseverstärker- und Eingabe-/Ausgabesteuerschaltung 1038.
  • Die Takterzeugungsschaltung 1022 wählt basierend auf einem externen Zeilenadressenauslösesignal ext./RAS und einem externen Spaltenadressenauslösesignal ext./CAS, die extern über die Steuersignaleingabeanschlüsse 1002 bzw. 1004 angelegt werden, einen vorbestimmten Betriebsmodus aus und steuert den Betrieb der gesamten Halbleiterspeichervorrichtung.
  • Der Zeilen- und Spaltenadressenpuffer 1024 erzeugt Zeilenadressensignale RA0-RAi (i: natürliche Zahl) und Spaltenadressensignale CA0-CAi basierend auf Adressensignalen A0-Ai, die extern über die Adressensignaleingabeanschlußgruppe 1008 angelegt werden, und legt die erzeugen Signale RA0-RAi und CA0-CAi an den Zeilendekoder 1026 bzw. den Spaltendekoder 1028 an.
  • Der Speicherbereich 1032 enthält eine Mehrzahl von Speicherzellen, die jeweils einen 1-Bit-Datenwert speichern. Jede Speicherzelle ist an einer vorbestimmten Adresse angeordnet, die durch eine Zeilenadresse und eine Spaltenadresse bestimmt ist.
  • Der Zeilendekoder 1026 und der Spaltendekoder 1028 bestimmen eine Zeilenadresse bzw. eine Spaltenadresse in dem Speicherzellenfeld 1034. Die Leseverstärker- und Eingabe-/Ausgabesteuerschaltung 1038 verbindet eine Speicherzelle an einer Adresse, die durch den Zeilendekoder 1026 und den Spaltendekoder 1028 bestimmt ist, mit einem Ende eines Datensignaleingabe-/ausgabeleitungspaares IDP. Das andere Ende des Datensignaleingabe-/-ausgabeleitungspaares IDP ist mit dem Dateneingabepuffer 1040 und dem Datenausgabepuffer 1042 verbunden.
  • Der Dateneingabepuffer 1040 reagiert auf ein extern über den Steuersignaleingabeanschluß 1006 angelegtes Signal Ext./WE derart in einem Schreibmodus, daß ein über die Datensignaleingabeanschlußgruppe 1016 eingegebener Datenwert einer ausgewählten Speicherzelle über das Datensignaleingabe-/-ausgabeleitungspaar IDP bereitgestellt wird.
  • Der Datenausgabepuffer 1042 gibt in einem Lesemodus einen von einer ausgewählten Speicherzelle ausgelesenen Datenwert zu der Dateneingabe-/-ausgabeanschlußgruppe 1016 aus.
  • Eine Stromversorgungsschaltung 1050 empfängt ein externes Stromversorgungspotential Vdd und ein Massepotential Vss und liefert verschiedene interne Stromversorgungspotentiale, die für den Betrieb der Halbleiterspeichervorrichtung notwendig sind.
  • Genauer enthält die Stromversorgungsschaltung 1050 eine interne Stromversorgungsschaltung 1054, die das externe Stromversorungspotential Vdd und das Massepotential Vss derart empfängt, daß ein internes, abgesenktes Potential Vcc und ein internes, erhöhtes Potential Vpp, die von dem externen Stromversorgungspotential Vdd verringert bzw. erhöht sind, ausgegeben werden, und eine Vorladepotentialerzeugungsschaltung 1052, die ein Vorladepotential VBL zu einem in dem Speicherzellenfeld 1034 enthaltenen Bitleitungspaar liefert.
  • 2 ist ein Schaltbild, das die Anordnung der internen Stromversorgung 1054, die in der in 1 gezeigten Halbleiterspeichervorrichtung 1000 enthalten ist, zeigt.
  • Wie in 2 gezeigt ist, enthält die interne Stromversorung 1054 eine Ladepumpschaltung 318 zum Erzeugen des internen, erhöhten Potentials Vpp basierend auf dem externen Stromversorgungspotential Vdd und eine Vcc-Erzeugungsschaltung 320 zum Erzeugen des internen, abgesenkten Potentials Vcc basierend auf dem externen Stromversorgungspotential Vdd.
  • Die Ladepumpschaltung 318 weist Inverter 302 und 304, die ein in der Takterzeugungsschaltung 1022 auf der Halbleiterspeichervorrichtung erzeugtes Taktsignal ϕ empfangen, und einen Inverter 306, der die Ausgabe des Inverters 304 empfängt, auf.
  • Die Ausgänge der Inverter 302 und 306 sind mit den Elektroden von Kondensatoren 308 bzw. 310 verbunden. Die andere Elektrode des Kondensators 308 ist an einem Knoten NGA durch einen Transistor 312 mit der externen Stromversorgung diodenverbunden. Das Gate des Transistors 314 empfängt das Potential des Knotens NGA. Die andere Elektrode des Kondensators 310 ist an einem Knoten NDR durch einen Transistor 316 mit dem internen, erhöhten Potential Vpp diodenverbunden. Der Transistor 314 ist zwischen dem externen Stromversorgungspotential Vdd und dem Knoten NDR geschaltet.
  • Das Potential des Knotens NGA wird auf ein höheres Potential als das externe Stromversorgungspotential Vdd durch die Funktion des Kondensators 208 als Reaktion auf eine Änderung des Taktsignales ϕ von „H" zu „L" angehoben, wodurch der Transistor 314 eingeschaltet wird und das Potential des Knotens NDR auf den Pegel des Stromversorgungspotentials Vdd gezogen wird.
  • Wenn sich das Taktsignal ϕ von „L" zu „H" ändert, erreicht der Transistor 314 als Reaktion auf diese Änderung einen nicht-leitenden Zustand und das Potential des Knotens NDR wird weiter durch die Funktion des Kondensators 310 um die Größe des externen Stromversorgungspotentials Vdd erhöht. Die Ladepumpschaltung 318 liefert Strom zu dem internen, erhöhten Potential Vpp durch den Transistor 316, der zu dieser Zeit als Diode arbeitet.
  • In der Schaltung ist der erzeugte Strom Ipp durch den folgenden Ausdruck gegeben, wenn die Kapazität des Kondensators 310 in der Ladepumpschaltung C beträgt, die Pumpfrequenz f beträgt und die Schwellenspannung des Transistors 316 Vth beträgt: Ipp = fC (2Vdd – 2Vth – Vpp) (2)
  • Basierend auf dem Ausdruck (2) kann C in der Ladepumpschaltung durch Reduzieren des notwendigen erzeugten Stromes Ipp reduziert werden.
  • 3 ist ein Schaltbild, das die Grundanordnung einer Ausgabepufferschaltung 2000 zeigt, die in der Halbleiterspeichervorrichtung 1000 entsprechend dem ersten Ausführungsbeispiel verwendet wird.
  • Die Ausgabepufferschaltung 2000 ist entsprechend einem Bit in dem Datenausgabepuffer 1042 in 1 vorgesehen und empfängt als Eingabesignal ein Steuersignal von der Takterzeugungsschaltung 1022, ein erstes internes Steuersignal HOUT und ein zweites internes Steuersignal LOUT, die zueinander komplementär sind und basierend auf dem gelesenen Datenwert der Eingabe-/Ausgabesteuerschaltung 1038 erzeugt sind.
  • Wie in 3 gezeigt ist, enthält die Ausgabepufferschaltung 2000 einen Ausgabeanschluß DQr, einen N-Kanal-MOS-Transistor 18, der zwischen dem externen Stromversorgungspotential Vdd und dem Ausgabeanschluß DQr geschaltet ist, einen N-Kanal-MOS-Transistor 20, der zwischen dem Massepotential Vss und dem Ausgabeanschluß DQr geschaltet ist und der das zweite interne Steuersignal LOUT an seinem Gate empfängt, eine Treiberschaltung 36, die das erste interne Steuersignal HOUT empfängt und ein Signal VG derart ausgibt, daß das Gate des N-Kanal-MOS-Transistors 18 getrieben wird, und eine Substratpotentialtreiberschaltung 38, die das erste interne Steuersignal HOUT empfängt und den Substratbereich des N-Kanal-MOS-Transistors 18 treibt.
  • Die Treiberschaltung 36 enthält eine Pegeländerungsschaltung 34, die den „H"-Pegel des ersten internen Steuersignales HOUT von dem internen, abgesenkten Potential Vcc zu dem internen, erhöhten Potential Vpp ändert, und Inverter 24 und 26, die derart in Reihe geschaltet sind, daß sie die Ausgabe der Pegeländerungsschaltung 34 empfangen und das Gate des N-Kanal-MOS-Transistors 18 treiben.
  • Die Pegeländerungsschaltung 34 weist einen N-Kanal-MOS-Transistor 6, der das erste interne Steuersignal HOUT an seinem Gate empfängt, einen Inverter 22, der das empfangene erste interne Steuersignal HOUT invertiert, und einen N-Kanal-MOS-Transistor 8, der die Ausgabe des Inverters 22 an seinem Gate empfängt, auf.
  • Die Sourceanschlüsse der N-Kanal-MOS-Transistoren 6 und 8 sind beide mit dem Massepotential Vss verbunden.
  • Die Pegeländerungsschaltung 34 enthält weiterhin einen P-Kanal-MOS-Transistor 2, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 6 derart verbunden ist, daß er das Potential des Drain des N-Kanal-MOS-Transistors 8 an seinem Gate empfängt, und einen P- Kanal-MOS-Transistor 4, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 8 derart verbunden ist, daß er das Potential des Drain des N-Kanal-MOS-Transistors 6 an seinem Gate empfängt.
  • Die Pegeländerungsschaltung 34 gibt zu einem Inverter 24 ein Ausgabesignal von einem Knoten N32, der mit dem Drain des N-Kanal-MOS-Transistors 8 verbunden ist, aus. In anderen Worten gibt sie ein Signal aus, das in Phase mit dem internen Steuersignal HOUT ist und dessen „H"-Pegel das interne, erhöhte Potential Vpp erreicht.
  • Die Substratpotentialtreiberschaltung 38 enthält eine Pegeländerungsschaltung 40, die den „H"-Pegel des ersten internen Steuersignales HOUT von dem Pegel des internen, abgesenkten Potentials Vcc zu dem Pegel des externen Stromversorgungspotentials Vdd ändert, und Inverter 30 und 32, die in Reihe geschaltet sind und die Ausgabe der Pegeländerungsschaltung 40 empfangen und den Substratbereich des N-Kanal-MOS-Transistors 18 treiben.
  • Die Pegeländerungsschaltung 40 weist einen N-Kanal-MOS-Transistor 14, der das erste interne Steuersignal HOUT an seinem Gate empfängt, einen Inverter 28, der das empfangene erste Steuersignal HOUT invertiert, und einen N-Kanal-MOS-Transistor 16, der die Ausgabe des Inverters 28 an seinem Gate empfängt, auf.
  • Die Sourceanschlüsse der N-Kanal-MOS-Transistoren 14 und 16 sind beide mit dem Massepotential Vss verbunden.
  • Die Pegeländerungsschaltung 40 enthält weiterhin einen P-Kanal-MOS-Transistor 10, der zwischen dem externen Stromversorgungspotential Vdd und dem Drain des N-Kanal-MOS-Transistors 14 geschaltet ist und das Potential des Drains des N-Kanal-MOS-Transistors 16 an seinem Gate empfängt, und einen P-Kanal-MOS-Transistor 12, der zwischen dem externen Stromversorgungspotential Vdd und dem Drain des N-Kanal-MOS-Transistors 16 geschaltet ist und das Potential des Drain des N-Kanal-MOS-Transistors 14 an seinem Gate empfängt.
  • Die Pegeländerungsschaltung 40 gibt an den Inverter 30 ein Ausgabesignal von dem Knoten N34, der mit dem Drain des N-Kanal-MOS-Transistors 16 verbunden ist, aus. In anderen Worten gibt sie ein Signal aus, das in Phase mit dem ersten internen Steuersignal HOUT ist und dessen „H"-Pegel den Pegel des externen Stromversorgungspotentials Vdd erreicht.
  • Querschnitte der N-Kanal-MOS-Transistoren 18 und 20, die als Ausgabetransistoren der Ausgabepufferschaltung 2000 dienen, werden nun beschrieben.
  • 4 ist eine Darstellung, die zum Illustrieren der Querschnitte der N-Kanal-MOS-Transistoren 18 und 20 verwendet wird.
  • Wie in 4 gezeigt ist, sind in der Halbleiterspeichereinrichtung entsprechend dem ersten Ausführungsbeispiel ein erster P-Wannenbereich 70 und ein N-Wannenbereich 74 an einer Hauptoberfläche eines P-Siliziumsubstrates 76 gebildet und ist ein zweiter P-Wannenbereich 72 in dem N-Wannenbereich 74 gebildet.
  • Der N-Wannenbereich 74 kann beispielsweise in einer sogenannten dreifachen Wannenstruktur bzw. Dreierwannenstruktur, die beispielsweise einen ersten N-Bereich, der in einer vorbestimmten Tiefe in dem Substrat gebildet ist, und einen zweiten N-Bereich, der näher an der Oberfläche gebildet ist, aufweist, gebildet sein.
  • Die N-Kanal-MOS-Transistoren 20 und 18 sind in dem P-Wannenbereichen 70 bzw. 72 gebildet.
  • Der N-Kanal-MOS-Transistor 20 enthält N-Dotierungsbereiche, nämlich ein Source 52 und ein Drain 56, und eine Gateelektrode 54. Der N-Kanal-MOS- Transistor 18 enthält N-Dotierungsbereiche, nämlich ein Source 58 und ein Drain 62, und eine Gateelektrode 60.
  • Der Source 52 des N-Kanal-MOS-Transistors 20 ist mit dem Massepotential Vss verbunden und das zweite interne Steuersignal LOUT wird in die Gateelektrode 54 eingegeben. Der Drain 54 des N-Kanal-MOS-Transistors 20 ist mit dem Ausgabeanschluß DQr zusammen mit der Source 58 den N-Kanal-MOS-Transistors 18 verbunden. Der Drain des N-Kanal-MOS-Transistors 18 ist mit dem externen Stromversorungspotential Vdd verbunden.
  • Ein P-Dotierungsbereich 68 ist an der Hauptoberfläche des P-Siliziumsubstrates 76 gebildet und das P-Siliziumsubstrat 76 wird mit einem negativen Potential Vbb über den P-Dotierungsbereich 68 versorgt.
  • Ebenfalls in 4 ist der N-Wannenbereich 74 mit dem externen Stromversorgungspotential Vdd über den N-Dotierungsbereich 66 verbunden und der P-Wannenbereich 72 ist daher elektrisch von dem P-Wannenbereich 70 und dem P-Siliziumsubstrat 76 getrennt.
  • 5 ist eine Betriebswellenformdarstellung, die zum Illustrieren des Betriebs der in 3 gezeigten Pufferschaltung 2000 verwendet wird.
  • Mit Bezug zu 3, 4 und 5 wird nun angenommen, daß das interne Steuersignal LOUT in einem „L"-Zustand ist. Zu dieser Zeit ist der N-Kanal-MOS-Transistor 20 in einem nicht-leitenden Zustand.
  • Es wird angenommen, daß der Pegel des Ausgabeanschlusses OUT anfangs 0V beträgt.
  • Zum Zeitpunkt t1 ist das erste interne Steuersignal HOUT in einem „L"-Pegel und der N-Kanal-MOS-Transistor 6 ist in einem nicht-leitenden Zustand. Da das Invertierte des internen Steuersignales HOUT durch den Inverter 22 dem Gate zugeführt wird, leitet der N-Kanal-MOS-Transistor 8 und der Knoten N32 erreicht einen „L"-Pegel. Der P-Kanal-MOS-Transistor 2, der das Potential des Knotens N32 an seinem Gate empfängt, leitet und legt das verstärkte Potential Vpp an das Gate des P-Kanal-MOS-Transistors 4 an. Als Ergebnis erreicht der P-Kanal-MOS-Transistor 4 einen nicht-leitenden Zustand und das Potential des Knotens N32, in anderen Worten die Ausgabe der Pegeländerungsschaltung 34, wird als „L"-Pegel bestimmt. Das Potential VG an der Gateelektrode 60 des N-Kanal-MOS-Transistors 18 erreicht einen „L"-Pegel durch die Funktion der Reihenverbindung der Inverter 24 und 26.
  • Währenddessen ist in der Substratpotentialtreiberschaltung 38 das interne Steuersignal HOUT auf einem „L"-Pegel und daher ist der N-Kanal-MOS-Transistor 14 in einem nicht-leitenden Zustand, während der N-Kanal-MOS-Transistor 16, der mit dem invertieren Signal an seinem Gate durch den Inverter 28 versorgt wird, leitet. Der Knoten N34 erreicht dann einen „L"-Pegel. Der P-Kanal-MOS-Transistor 10 leitet beim Empfangen des Potentials des Knotens N34 an seinem Gate und liefert das externe Stromversorgungspotential Vdd an das Gate des P-Kanal-MOS-Transistors 12. Als Ergebnis erreicht der P-Kanal-MOS-Transistor 12 einen nicht-leitenden Zustand und das Potential des Knotens N34, in anderen Worten die Ausgabe der Pegeländerungsschaltung 40, ist als „L"-Pegel bestimmt. Das Potential des Substratbereiches VB des N-Kanal-MOS-Transistors 18 (das Potential des P-Wannenbereiches 72) erreicht einen „L"-Pegel. In anderen Worten erreicht es das Massepotential Vss.
  • Folglich erreicht zum Zeitpunkt t1 der N-Kanal-MOS-Transistor 18 einen nicht-leitenden Zustand und das Potential des Ausgabeanschlusses DQr bleibt in dem Anfangszustand von 0V.
  • Zum Zeitpunkt t2, wenn das erste interne Steuersignal HOUT von 0V zu dem internen, abgesenkten Potential Vcc ansteigt, leitet dann der N-Kanal-MOS-Transistor 6 folglich in der Treiberschaltung 36, wird das erste interne Steuersignal HOUT durch den Inverter 22 invertiert und erreicht der N-Kanal-MOS-Transistor 8, der das invertierte Signal an seinem Gate empfängt, einen nichtleitenden Zustand.
  • Das Gate des P-Kanal-MOS-Transistors 4 wird daher mit einem „L"-Pegel über den N-Kanal-MOS-Transistor 6 versorgt. Der P-Kanal-MOS-Transistor 4 leitet und das Potential des Knotens N32 wird auf das interne, erhöhte Potential Vpp angehoben. Der P-Kanal-MOS-Transistor 2, dessen Gate mit dem Knoten N32 verbunden ist, erreicht folglich einen nicht-leitenden Zustand.
  • Als Ergebnis wird das Potential des Knotens N32, in anderen Worten die Ausgabe der Pegeländerungsschaltung 34, als ein „H"-Pegel bestimmt und erreicht den Pegel des erhöhten Potentials Vpp. Anders gesagt, wird der „H"-Pegel des ersten internen Steuersignales HOUT von dem Pegel des internen, abgesenkten Potentials Vcc auf den Pegel des internen, erhöhten Potentials Vpp geändert. Das Potential wird der Gateelektrode 60 des N-Kanal-MOS-Transistors 18 über die Inverter 24 und 26 geliefert und sein Gatepotential VG wird von 0V auf das interne, erhöhte Potential Vpp angehoben. Folglich leitet der N-Kanal-MOS-Transistor 18 und beginnt das Potential des Ausgabeanschlusses DQr anzuheben, wie in dem Fall bei der der Anmelderin bekannten Ausgabepufferschaltung, die in 14 gezeigt ist.
  • Entsprechend dem ersten Ausführungsbeispiel wird zum Zeitpunkt t2 das Potential des Substratbereiches (P-Wannenbereich 72) des N-Kanal-MOS-Transistors 18 durch die Substratpotentialtreiberschaltung 38 zur gleichen Zeit getrieben, anders als in dem Fall der der Anmelderin bekannten Ausgabepufferschaltung. Der Betrieb wird nun beschrieben.
  • Als Reaktion auf ein Ansteigen des ersten internen Steuersignales HOUT leitet der N-Kanal-MOS-Transistor 14 in der Substratpotentialtreiberschaltung 38, wird das erste interne Steuersignal HOUT als Folge durch den Inverter 28 invertiert und der N-Kanal-MOS-Transistor 16, der an seinem Gate das invertierte Signal empfängt, erreicht einen nicht-leitenden Zustand. Das Gate des P-Kanal-MOS-Transistors 12 empfängt daher einen „L"-Pegel über den N-Kanal-MOS-Transistor 14, der P-Kanal-MOS-Transistor 12 leitet und das Potential des Knotens N34 wird auf den Pegel des externen Stromversorgungspotentials Vdd angehoben. Folglich erreicht der P-Kanal-MOS-Transistor 10, dessen Gate mit dem Knoten N34 verbunden ist, einen nicht-leitenden Zustand.
  • Die Ausgabe der Pegeländerungsschaltung 40, in anderen Worten das Potential des Knotens N34, wird daher als „H"-Pegel bestimmt und erreicht den Pegel des externen Stromversorgungspotentials Vdd. Anders gesagt, wird der „H"-Pegel des ersten internen Steuersignals HOUT von dem Pegel des internen, abgesenkten Potentials Vcc auf das externe Stromversorgungspotential Vdd geändert. Das Potential wird dem Substratbereich (P-Wannenbereich 72) des N-Kanal-MOS-Transistors 18 durch die Inverter 30 und 32 geliefert und das Substratpotential VB wird als Ergebnis von 0V auf das externe Stromversorgungspotential Vdd angehoben.
  • Zum Zeitpunkt t3 ist die Lastkapazität, die mit dem Ausgabeanschluß DQr außerhalb der Halbleiterspeichervorrichtung verbunden ist, durch das Leiten des N-Kanal-MOS-Transistors 18 ausreichend geladen und das Potential des Ausgabeanschlusses DQr wird dadurch stabilisiert.
  • Nun ist der Strom, der während der Zeitdauer von t2 bis t3 von dem N-Kanal-MOS-Transistor 18 zu dem Ausgabeanschluß geliefert wird, durch den Ausdruck (1) gegeben, während das Potential des Substratbereiches (P-Wannenbereich 72) des N-Kanal-MOS-Transistors 18 weniger durch den Substratvorspannungseffekt beeinflußt wird, als in dem der Anmelderin bekannten Fall, der in 14 gezeigt ist, da das Potential auf den Pegel des externen Stromversorgungspotentials Vdd angehoben wird und ein erhöhter Strom IDS als Ergebnis sichergestellt werden kann. Es ist daher nicht notwendig, das interne, erhöhte Potential Vpp mehr als in dem der Anmelderin bekannten Fall zu erhöhen.
  • Weiterhin wird in 4, da das Substratpotential VB den Pegel des externen Stromversorgungspotentials Vdd erreicht und das Potential des P-Wannenbereiches 72 den Pegel des externen Stromversorgungspotentials Vdd erreicht, eine Vorwärtsvorspannung bzw. -spannung an die Grenze mit dem N-Dotie rungsbereich 58 angelegt und durch die Funktion des PN-Übergangs des Abschnittes kann weiterer Strom zu dem Ausgabeanschluß DQr unabhängig von dem N-Kanal-MOS-Transistor 18 geliefert werden. Sogar ein größerer Strom kann extern nach außen von der Halbleiterspeichervorrichtung von dem Ausgabeanschluß DQr geliefert werden.
  • 1. Variation des ersten Ausführungsbeispieles
  • In einer ersten Variation der Halbleiterspeichervorrichtung entsprechend des ersten Ausführungsbeispieles ist der in 3 gezeigte N-Kanal-MOS-Transistor 18 elektrisch von dem Substratbereich des N-Kanal-MOS-Transistors 20 in einer zu dem ersten Ausführungsbeispiel unterschiedlichen Art und Weise getrennt.
  • 6 ist eine Darstellung, die zum Illustrieren von Querschnitten der N-Kanal-MOS-Transistoren 18 und 20 entsprechend der ersten Variation des ersten Ausführungsbeispieles verwendet wird.
  • In 6 ist der N-Wannenbereich 74, der in dem P-Siliziumsubstrat 76 gebildet ist, mit dem P-Wannenbereich 72, der das Substratpotential des N-Kanal-MOS-Transistors 18 liefert, über die Dotierungsbereiche 64 und 66 verbunden und das Potential ist das Substratpotential VB, anders als in dem Fall des ersten Ausführungsbeispieles.
  • Bei dieser Variation können die gleichen Effekte wie bei dem ersten Ausführungsbeispiel erreicht werden.
  • 2. Variation des ersten Ausführungsbeispieles
  • Eine zweite Variation des ersten Ausführungsbeispieles unterscheidet sich von dem ersten Ausführungsbeispiel ebenfalls in dem Verfahren des elektrischen Trennens des Substratbereiches des N-Kanal-MOS-Transistors 18 von dem Substratbereich des N-Kanal-MOS-Transistors 20, das in 3 gezeigt ist, wie in dem Fall der ersten Variation.
  • 7 ist eine Darstellung, die zum Illustrieren der Querschnitte der N-Kanal-MOS-Transistoren 18 und 20 entsprechend der zweiten Variation des ersten Ausführungsbeispieles verwendet wird.
  • In 7 wird ein N-Siliziumsubstrat 124 als Substrat der Halbleiterspeichervorrichtung verwendet. Die N-Kanal-MOS-Transistoren 20 und 18 sind in den P-Wannenbereichen 70 bzw. 72 gebildet, die beide auf bzw. in dem N-Siliziumsubstrat 124 vorgesehen sind. Das N-Siliziumsubstrat 124 wird mit dem externen Stromversorgungspotential Vdd über einen N-Kanal-Dotierungsbereich 118 bzw. einen N-Dotierungsbereich 118 versorgt, während der P-Wannenbereich 70 über einen P-Dotierungsbereich 102 mit dem Massepotential Vss versorgt wird, anders als in dem ersten Ausführungsbeispiel.
  • Die gleichen Effekte wie in dem ersten Ausführungsbeispiel können mit dieser Variation erreicht werden.
  • 3. Variation des ersten Ausführungsbeispieles
  • 8 ist eine Darstellung, die zum Illustrieren der Querschnitte der N-Kanal-MOS-Transistoren 18 und 20 entsprechend einer dritten Variation des ersten Ausführungsbeispieles verwendet wird.
  • Die Halbleiterspeichervorrichtung entsprechend der dritten Variation des ersten Ausführungsbeispieles unterscheidet sich von dem ersten Ausführungsbeispiel in dem Verfahren des elektrischen Trennens des Substratbereiches des N-Kanal-MOS-Transistors 18 von dem Substratbereich des N-Kanal-MOS-Transistors 20, das in 3 gezeigt ist, wie in dem Fall der ersten Variation.
  • Genauer unterscheidet sich die Halbleiterspeichervorrichtung entsprechend der dritten Variation von dem ersten Ausführungsbeispiel in den folgenden Punkten.
  • In 8 ist ein zweiter N-Wannenbereich 71 an der Hauptoberfläche des P-Siliziumsubstrates 76 gebildet. Der N-Kanal-MOS-Transistor 20 ist in dem P-Wannenbereich 70, der in dem zweiten N-Wannenbereich 71 gebildet ist, gebildet.
  • Der P-Wannenbereich 70 wird mit dem Massepotential Vss über einen p-Dotierungsbereich 55, der in dem P-Wannenbereich 70 gebildet ist, versorgt.
  • Ein N-Dotierungsbereich 53 ist in dem zweiten N-Wannenbereich 71, der mit dem externen Stromversorgungspotential Vdd oder dem Massepotential Vss über den N-Dotierungsbereich 53 versorgt wird, gebildet.
  • Bei dieser Variation können die gleichen Effekte wie bei dem ersten Ausführungsbeispiel erreicht werden.
  • Es wird angemerkt, daß wenn das Potential des zweiten N-Wannenbereiches 71 auf dem Pegel des externen Stromversorgungspotentials Vdd fixiert ist, der N-Wannenbereich 74 und der zweite N-Wannenbereich 71 in dem gleichen N-Wannenbereich gebildet werden können, ohne getrennt zu sein.
  • 4. Variation des ersten Ausführungsbeispieles
  • 9 ist eine Darstellung, die zum Illustrieren von Querschnitten der N-Kanal-MOS-Transistoren 18 und 20 in einer vierten Variation des ersten Ausführungsbeispiels verwendet wird.
  • Die Halbleiterspeichervorrichtung entsprechend der vierten Variation des ersten Ausführungsbeispieles unterscheidet sich von dem ersten Ausführungsbeispiel in dem Verfahren des elektrischen Trennens des Substratbereiches des N-Kanal-MOS-Transistors 18 von dem Substratbereich des N-Kanal-MOS-Transistors 20, wie in dem Fall der ersten Variation.
  • Genauer unterscheidet sich die Halbleiterspeichervorrichtung entsprechend der vierten Variation von dem ersten Ausführungsbeispiel in den folgenden Punkten.
  • In 9 ist der zweite N-Wannenbereich 71 an der Hauptoberfläche des P-Siliziumsubstrates 76 gebildet. Der N-Kanal-MOS-Transistor 20 ist in dem P-Wannenbereich 70 gebildet, der in dem N-Wannenbereich 71 gebildet ist.
  • Der P-Wannenbereich 70 wird mit dem Massepotential Vss über den P-Dotierungsbereich 55, der in dem P-Wannenbereich 70 gebildet ist, versorgt.
  • Der N-Dotierungsbereich 53 ist in dem zweiten N-Wannenbereich 71, der mit dem externen Stromversorgungspotential Vdd oder dem Massepotential Vss über den N-Dotierungsbereich 53 versorgt wird, gebildet (diese Merkmale sind die gleichen wie in der dritten Variation, die in 8 gezeigt ist).
  • Zusätzlich ist in 9 der N-Wannenbereich 74, der in dem P-Siliziumsubstrat 76 gebildet ist, mit dem P-Wannenbereich 72, der das Substratpotential des N-Kanal-MOS-Transistors 18 liefert, über die Dotierungsbereiche 64 und 66 verbunden und das Potential ist auf dem Pegel des Substratpotentials VB.
  • Die gleichen Effekte wie in dem ersten Ausführungsbeispiel können in dieser Variation ebenfalls erreicht werden.
  • 2. Ausführungsbeispiel
  • Eine Halbleiterspeichervorrichtung entsprechend einem zweiten Ausführungsbeispiel ist auf das Beschränken des Stromverbrauches durch die Schaltung, die die Spannung auf dem Pegel des internen, erhöhten Potentials Vpp erzeugt, durch Liefern von Strom zum Laden des Gates eines Ausgabetransistors in ihrem Ausgabepufferschaltungsabschnitt von einer externen Stromversorgung sowie durch eine Schaltung, die das interne, erhöhte Potential Vpp erzeugt, gerichtet.
  • 10 ist ein Schaltbild, das die allgemeine Anordnung einer Ausgabepufferschaltung 3000, die in der Halbleiterspeichervorrichtung entsprechend dem zweiten Ausführungsbeispiel verwendet wird, zeigt.
  • Die allgemeine Anordnung der Halbleiterspeichervorrichtung entsprechend dem zweiten Ausführungsbeispiel ist im wesentlichen identisch zu dem ersten Ausführungsbeispiel. Die Ausgabepufferschaltung 3000 ist für 1 Bit in dem Datenausgabepuffer 1042 in 1 vorgesehen und empfängt als Eingabesignale das erste interne Signal HOUT und das zweite interne Signal LOUT, die zueinander komplementär sind und basierend auf einem Steuersignal von der Takterzeugungsschaltung erzeugt sind, und einen gelesenen Datenwert von der Eingabe-/Ausgabesteuerschaltung 1038.
  • Wie in 10 gezeigt ist, enthält die Ausgabepufferschaltung 3000 einen Ausgabeanschluß DQr, einen N-Kanal-MOS-Transistor 176, der zwischen einem externen Stromversorgungspotential Vdd und dem Ausgabeanschluß DQr verbunden ist, einen N-Kanal-MOS-Transistor 178, der zwischen einem Massepotential Vss und dem Ausgabeanschluß DQr verbunden ist und das zweite interne Steuersignal LOUT an seinem Gate empfängt, eine Pegeländerungsschaltung 188, die das erste interne Steuersignal HOUT empfängt und dessen „H"-Pegel auf den Pegel des internen, erhöhten Potentials Vpp ändert, einen Inverter 182, der die empfangene Ausgabe der Pegeländerungsschaltung 188 invertiert, und eine Vorerhöhungs- bzw. Vorverstärkerschaltung 186, die ein Signal CLK3, das von dem Inverter 182 ausgegeben wird, empfängt und das Gatepotential des N-Kanal-MOS-Transistors 176, der als ein Ausgabetransistor arbeitet, als Reaktion auf das Signal CLK3 steuert.
  • Die Pegeländerungsschaltung 188 enthält einen N-Kanal-MOS-Transistor 156, der das erste interne Steuersignal HOUT an seinem Gate empfängt, einen Inverter 180, der das empfangene erste interne Steuersignal HOUT invertiert, und einen N-Kanal-MOS-Transistor 158, der die Ausgabe des Inverters 180 an seinem Gate empfängt.
  • Die Sourceanschlüsse der N-Kanal-MOS-Transistoren 156 und 158 sind zusammen mit dem Massepotential Vss verbunden.
  • Die Pegeländerungsschaltung 188 enthält weiterhin einen P-Kanal-MOS-Transistor 152, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 156 derart verbunden ist, daß er an seinem Gate das Potential des Drain des N-Kanal-MOS-Transistors 158 empfängt, und einen P-Kanal-MOS-Transistor 154, der zwischen dem internen, erhöhten Potential Vpp und dem Drain des N-Kanal-MOS-Transistors 158 derart verbunden ist, daß er an seinem Gate das Potential des Drain des N-Kanal-MOS-Transistors 156 empfängt.
  • Ein Knoten N2, der mit dem Drain des N-Kanal-MOS-Transistors 158 verbunden ist, gibt ein Signal in Phase mit dem ersten internen Steuersignal HOUT aus, das die Ausgabe von der Pegeländerungsschaltung 181 ist und dessen „H"-Pegel auf dem Pegel des internen, erhöhten Potentials Vpp gezogen ist.
  • Die Vorverstärkerschaltung 186 enthält einen N-Kanal-MOS-Transistor 164, der das erste interne Steuersignal HOUT an seinem Gate empfängt, einen Inverter 184, der das empfangene erste interne Steuersignal HOUT invertiert, und einen N-Kanal-MOS-Transistor 166, der die Ausgabe des Inverters 184 an seinem Gate empfängt.
  • Die Sourceanschlüsse der N-Kanal-MOS-Transistoren 164 und 166 sind beide mit dem Massepotential Vss verbunden.
  • Die Vorverstärkerschaltung 186 enthält einen P-Kanal-MOS-Transistor 160, der zwischen dem externen Stromversorgungsknoten Vdd und dem Drain des N-Kanal-MOS-Transistors 164 derart verbunden ist, daß er das Potential des Drain des N-Kanal-MOS-Transistors 166 an seinem Gate empfängt, und einen P-Kanal-MOS-Transistor 162, der zwischen dem externen Stromversorgungspotential Vdd und dem Drain des N-Kanal-MOS-Transistors 166 derart verbunden ist, daß er das Drain des N-Kanal-MOS-Transistors 164 an seinem Gate empfängt.
  • Der Drain des N-Kanal-MOS-Transistors 166 gibt ein Signal CLK2 aus, das in Phase mit dem ersten internen Steuersignal HOUT ist, und der „H"-Pegel davon entspricht dem Pegel des externen Stromversorgungspotentials Vdd.
  • Währenddessen gibt der Drain des N-Kanal-MOS-Transistors 164 ein Signal CLK1 aus, das entgegengesetzte Phase zu dem ersten internen Steuersignal HOUT aufweist und einen „H"-Pegel aufweist, der dem externen Stromversorgungspotential Vdd entspricht.
  • Die Vorverstärkerschaltung 186 enthält weiterhin einen N-Kanal-MOS-Transistor 170, der zwischen der Ausgabe der Vorverstärkerschaltung 186, d.h. dem Potential des Knotens N1, und dem Massepotential Vss derart verbanden ist, daß er das Signal CLK1 an seinem Gate empfängt, einen P-Kanal-MOS-Transistor 168, der zwischen dem internen, erhöhten Potential Vpp und dem Potential des Knotens N1 derart verbunden ist, daß er das Signal CLK3 an seinem Gate empfängt, und N-Kanal-MOS-Transistoren 172 und 174, die in Reihe zwischen dem externen Stromversorgungspotential Vdd und dem Potential des Knotens N1 derart verbunden sind, daß ihre Gates das interne, erhöhte Potential Vpp bzw. das Signal CLK2 empfangen.
  • 11 ist eine Betriebswellenformdarstellung zur Verwendung beim Illustrieren des Betriebes der Vorverstärkerschaltung 186, die in der in 10 gezeigten Pufferschaltung 3000 enthalten ist.
  • Wie in 11 gezeigt ist, leitet zum Zeitpunkt t1 als Reaktion auf ein Ansteigen des ersten internen Steuersignales HOUT von „L" auf „H" der N-Kanal- MOS-Transistor 164 und das Signal CLK1 fällt folglich von „H" auf „L" zum Zeitpunkt t2.
  • Zu dieser Zeit erreicht der N-Kanal-MOS-Transistor 170 einen nicht-leitenden Zustand und der Knoten N1 wird von dem Massepotential Vss getrennt.
  • Der N-Kanal-MOS-Transistor 166 erreicht dann einen nicht-leitenden Zustand, der P-Kanal-MOS-Transistor 162 leitet, der P-Kanal-MOS-Transistor 160 erreicht einen nicht-leitenden Zustand und daher steigt das Signal CLK2 zum Zeitpunkt t3 von „L" auf „H" an. Folglich leitet der N-Kanal-MOS-Transistor 174 und daher steigt das Potential des Knotens N1 an.
  • Der N-Kanal-MOS-Transistor 172 empfängt das interne, verstärkte Potential Vpp an seinem Gate und verbindet das externe Stromversorgungspotential Vdd und den Drain des N-Kanal-MOS-Transistors 174 und daher wird das Potential des Knotens N1 zum Zeitpunkt t3 auf einen Pegel nahe dem externen Stromversorgungspotential Vdd angehoben. Das Potential ist jedoch nicht hoch genug, um den Ausgabetransistor 176 zu treiben.
  • Zum Zeitpunkt t4 fällt als Reaktion auf den Betrieb der Pegeländerungsschaltung 188 und des Inverters 182 das Signal CLK3 von „H" auf „L". Folglich leitet der P-Kanal-MOS-Transistor 168 und das Potential des Knotens N1 wird weiter auf das interne, erhöhte Potential Vpp angehoben.
  • Wie oben beschrieben wurde, wird zur Zeit des Erhöhens des Potentials des Knotens N1 der Knoten N1 vorher mit Strom von der externen Stromversorgung durch die N-Kanal-MOS-Transistoren 172 und 174 versorgt, bis das Potential des Knotens N1 einen vorbestimmten Potentialpegel erreicht, und dann wird Strom von der erhöhten Stromversorgung bzw. der Stromversorgung für die erhöhte Spannung zu dem Knoten N1 derart geliefert, daß das interne, erhöhte Potential Vpp über den P-Kanal-MOS-Transistor 168 vorgesehen ist, und daher kann der Stromverbrauch von der Stromversorgung für die erhöhte Spannung, die das interne, erhöhte Potential Vpp vorsieht, reduziert werden.
  • Bei einer Schaltungssimulation, die durch die Erfinder durchgeführt wurde, wurde herausgefunden, daß die von der Stromversorgung für die erhöhte Spannung gelieferten Ladungen zum Vorsehen des internen, erhöhten Potentials Vpp bei einem einzelnen Anstieg des Knotens N1 von 3,8pC auf 3,0pC durch Anwenden der vorliegenden Schaltung reduziert wurden und daß der Stromverbrauch um effektiv 21% reduziert werden konnte. Dieser Effekt kann für Ausgabepufferschaltungen entsprechend allen Ausgabeanschlüssen erwartet werden, wodurch der Stromverbrauch durch eine Schaltung, die das verstärkte Potential Vpp erzeugt, in der gesamten Halbleitereinrichtung deutlich reduziert werden kann, was zum Verkleinern der Ladepumpschaltung zum Erzeugen des internen, erhöhten Potentials Vpp beitragen kann.
  • Weiterhin ist in der Vorverstärkerschaltung 186 der von der externen Stromversorgung zu dem Knoten N1 gelieferte Strom durch die Funktion des N-Kanal-MOS-Transistors 172 begrenzt, wenn durch einen Zufall das erhöhte Potential Vpp niedriger wird als das externe Stromversorgungspotential Vdd, wodurch der Betrieb der Halbleiterspeichervorrichtung entsprechend dem zweiten Ausführungsbeispiel sehr zuverlässig wird.
  • 3. Ausführungsbeispiel
  • 12 ist ein Schaltbild, das die prinzipielle Anordnung einer Ausgabepufferschaltung 4000 zeigt, die in einer Halbleiterspeichervorrichtung entsprechend einem dritten Ausführungsbeispiel verwendet wird.
  • Die allgemeine Anordnung der Halbleiterspeichervorrichtung entsprechend dem dritten Ausführungsbeispiel ist im wesentlichen identisch zu der allgemeinen Anordnung der Halbleiterspeichervorrichtung entsprechend dem ersten Ausführungsbeispiel und eine Ausgabepufferschaltung 4000 ist entsprechend 1 Bit in dem Datenausgabepuffer 1042 in 1 vorgesehen und empfängt als ein Eingabesignal ein erstes und ein zweites internes Signal HOUT und LOUT, die zueinander komplementär sind und basierend auf einem Steuersignal von der Takterzeugungsschaltung 1022 erzeugt sind, und einen von der Eingabe-/Ausgabesteuerschaltung 1038 gelesenen Datenwert, wie in dem Fall des ersten Ausführungsbeispieles.
  • Die in 12 gezeigte Ausgabepufferschaltung 4000 unterscheidet sich von der Ausgabepufferschaltung entsprechend des in 3 gezeigten ersten Ausführungsbeispieles darin, daß die Vorverstärkerschaltung 186 entsprechend dem zweiten Ausführungsbeispiel anstatt des Inverters 26, der die Gatespannung des N-Kanal-MOS-Transistors 18, der als ein Ausgabetransistor dient, anlegt, vorgesehen ist.
  • Wie in 12 gezeigt ist, enthält die Ausgabepufferschaltung 4000 einen Ausgabeanschluß DQr, einen N-Kanal-MOS-Transistor 18, der zwischen dem externen Stromversorgungspotential Vdd und dem Ausgabeanschluß DQr verbunden ist, einen N-Kanal-MOS-Transistor 20, der zwischen dem Massepotential Vss und dem Ausgabeanschluß DQr derart verbunden ist, daß er das zweite interne Steuersignal LOUT an seinem Gate empfängt, und eine Treiberschaltung 36, die das erste interne Steuersignal HOUT derart empfängt, daß ein Signal VG derart ausgegeben wird, daß das Gate des N-Kanal-MOS-Transistors 18 getrieben wird, und eine Substratpotentialtreiberschaltung 38, die das erste interne Steuersignal HOUT derart empfängt, daß ein Signal VB derart ausgegeben wird, daß der Substratbereich des N-Kanal-MOS-Transistors 18 getrieben wird.
  • Die Treiberschaltung 36 enthält eine Pegeländerungsschaltung 34, die den „H"-Pegel des ersten internen Steuersignals HOUT von dem Pegel des internen, abgesenkten Potentials Vcc auf das interne, erhöhte Potential Vpp ändert, einen Inverter 24, der die empfangene Ausgabe der Pegeländerungsschaltung 34 invertiert, und eine Vorverstärkerschaltung 186, die die Ausgabe des Inverters 24 empfängt und das Gate des N-Kanal-MOS-Transistors 18 treibt.
  • Die Anordnung der Pegeländerungsschaltung 34 und der Substratpotentialtreiberschaltung 38 sind identisch zu denen des ersten Ausführungsbeispieles und daher wird die Beschreibung davon hier nicht wiederholt.
  • Somit können die Effekte von sowohl dem ersten als auch dem zweiten Ausführungsbeispiel zur gleichen Zeit erzielt werden. Der Substratvorspannungseffekt kann reduziert werden und das interne, erhöhte Potential Vpp kann vom Erhöhen abgehalten werden, während ausreichend Strom von dem Ausgabeanschluß geliefert werden kann und der durch die Ladepumpschaltung, die das interne, erhöhte Potential Vpp erzeugt, verbrauchte Strom reduziert werden kann.
  • 4. Ausführungsbeispiel
  • 13 ist ein Schaltbild, daß die prinzipielle Anordnung einer Ausgabepufferschaltung 5000, die in einer Halbleiterspeichervorrichtung entsprechend eines vierten Ausführungsbeispieles verwendet wird, zeigt.
  • Die allgemeine Anordnung in der Halbleiterspeichervorrichtung entsprechend des vierten Ausführungsbeispieles ist identisch zu der der Halbleiterspeichervorrichtung entsprechend des ersten Ausführungsbeispieles und eine Ausgabepufferschaltung 5000 ist entsprechend zu 1 Bit in dem Datenausgabepuffer 1042 in 1 vorgesehen und empfängt als Eingabesignale ein erstes internes Signal HOUT und ein zweites internes Signal LOUT, die zueinander komplementär sind und basierend auf einem Steuersignal von der Takterzeugungsschaltung 1022 erzeugt sind, und einen gelesenen Datenwert von der Eingabe-/Ausgabesteuerschaltung 1038, wie in dem Fall des ersten Ausführungsbeispieles.
  • In der in 13 gezeigten Ausgabepufferschaltung 5000 ist eine Vorverstärkerschaltung 187 anstatt des Inverters 26, der die Gatespannung des N-Kanal-MOS-Transistors 18, der als ein Ausgabetransistor in der Ausgabepufferschaltung entsprechend dem ersten Ausführungsbeispiel, das in 3 gezeigt ist, dient, liefert, vorgesehen. In der Ausgabepufferschaltung 5000 verwendet die Vorverstärkerschaltung 187 zusätzlich das Ausgabesignal der Pegeländerungsschaltung 40, die in der Substratpotentialtreiberschaltung 38 enthalten ist. Somit ist die Anzahl der Elemente verglichen mit der Ausgabepufferschaltung 4000 entsprechend dem dritten Ausführungsbeispiel reduziert.
  • Wie in 13 gezeigt ist, enthält die Ausgabepufferschaltung 5000 einen Ausgabeanschluß DQr, einen N-Kanal-MOS-Transistor 18, der zwischen einem externen Stromversorgungspotential Vdd und dem Ausgabeanschluß DQr verbunden ist, einen N-Kanal-MOS-Transistor 20, der zwischen einem Massepotential Vss und dem Ausgabeanschluß DQr derart verbunden ist, daß er das zweite interne Steuersignal LOUT an seinem Gate empfängt, eine Treiberschaltung 36, die das erste interne Steuersignal HOUT empfängt und das Potential des Gates des N-Kanal-MOS-Transistors 18 treibt, und eine Substratpotentialtreiberschaltung 38, die das erste interne Steuersignal HOUT empfängt und das Potential des Substratbereiches des N-Kanal-MOS-Transistors 18 treibt.
  • Die Substratpotentialtreiberschaltung 38 enthält die Pegeländerungsschaltung 40, die den „H"-Pegel des ersten internen Steuersignales HOUT von dem Pegel des internen, abgesenkten Potentiales Vcc auf dem Pegel des externen Stromversorgungspotentials Vdd ändert, und Inverter 30 und 32, die derart in Reihe geschaltet sind, daß sie die Ausgabe der Pegeländerungsschaltung 40 empfangen.
  • Die Treiberschaltung 36 enthält eine Pegeländerungsschaltung 34, die den „H"-Pegel des ersten internen Steuersignales HOUT von dem internen, abgesenkten Potential Vcc auf den Pegel des internen, erhöhten Potentials Vpp ändert, einen Inverter 24, der die Ausgabe der Pegeländerungsschaltung 34 empfingt, und eine Vorverstärkerschaltung 187, die Ausgabe des Inverters 24 und die Ausgabe der Pegeländerungsschaltung 40 derart empfängt, daß das Gate des N-Kanal-MOS-Transistors 18 getrieben wird.
  • Genauer wird das Signal CLK2, d.h. die Ausgabe der Pegeländerungsschaltung 40, in Phase mit dem ersten internen Steuersignal HOUT durch den Inverter 30 in der Substrattreiberschaltung 38 und durch das Gate des N-Kanal-MOS-Transistors 174 in der Vorverstärkerschaltung 187 empfangen. Weiterhin wird das Ausgabesignal CLK1 der Pegeländerungsschaltung 40 in entgegengesetzter Phase zu dem ersten internen Steuersignal HOUT durch das Gate des N-Kanal-MOS-Transistors 170 in der Vorverstärkerschaltung 187 empfangen.
  • Die detaillierten Anordnungen der Pegeländerungsschaltungen 34 und 40 und der Substratpotentialtreiberschaltung 38 sind die gleichen wie die des ersten Ausführungsbeispieles und die Anordnungen der MOS-Transistoren 168 bis 174, die in der Vorverstärkerschaltung 187 enthalten sind, sind die gleichen wie die in der Vorverstärkerschaltung 186 entsprechend dem zweiten Ausführungsbeispiel und ihre Beschreibung wird hier nicht wiederholt.
  • In der in 13 gezeigten Anordnung kann, da die Effekte von sowohl dem ersten als auch dem zweiten Ausführungsbeispiel zur gleichen Zeit vorgesehen werden können, der Substratvorspannungseffekt reduziert werden, kann das interne, erhöhte Potential Vpp davon abgehalten werden, sich zu erhöhen, kann ausreichend Strom geliefert werden und kann der Stromverbrauch durch die Ladepumpschaltung, die das interne, erhöhte Potential Vpp erzeugt, reduziert werden.
  • Da die Anzahl der Elemente im Vergleich zu dem dritten Ausführungsbeispiel reduziert ist, kann weiterhin die Chipgröße der Halbleiterspeichervorrichtung ebenfalls reduziert werden.

Claims (17)

  1. Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat (76) gebildet ist, mit einem Ausgabeanschluss (DQr), einem ersten MOS-Transistor (18), der Strom von einer externen Stromversorgung (Vdd) zu dem Ausgabeanschluss (DQr) liefert, einem ersten Treibermittel (36), das auf ein erstes internes Steuersignal (HOUT) reagiert, indem es das Gatepotential des ersten MOS-Transistors (18) so treibt, dass der erste MOS-Transistors (18) eingeschaltet wird, wenn das erste interne Steuersignal (HOUT) aktiviert wird, und einem zweiten Treibermittel (38), das auf das erste interne Steuersignal (HOUT) reagiert, indem es das Potential eines Substratbereiches des ersten MOS-Transistors (18) auf einen ersten Potentialwert einstellt, wenn das erste interne Steuersignal (HOUT) deaktiviert ist, und indem es das Potential des Substratbereiches des ersten MOS-Transistors (18) zum Erhöhen eines Ausgangsstroms des ersten MOS-Transistors (18) auf einen zweiten Potentialwert einstellt, wenn das erste interne Steuersignal (HOUT) aktiviert wird.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das zweite Treibermittel (38) das Potential des Substratbereiches des ersten MOS-Transistors (18) derart treibt, daß die Potentialdifferenz zwischen dem Substrat (76) und dem Source des ersten MOS-Transistors (18) eine vorbestimmte Potentialdifferenz ist, wenn der erste MOS-Transistor (18) in einem nicht-leitenden Zustand ist, und das Potential des Substratbereiches des ersten MOS-Transistors (18) derart treibt, daß die Potentialdifferenz zwischen dem Substrat (76) und dem Source des ersten MOS-Transistors (18) kleiner ist als die vorbestimmte Potentialdifferenz, wenn der erste MOS-Transistor (18) in einem leitenden Zustand ist.
  3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, weiter mit einem Verstärkermittel (318) zum Erzeugen eines erhöhten Potentials (Vpp), das größer ist als das Potential (Vdd) der externen Stromversorgung, wobei das erste Treibermittel (36) ein Pegeländerungsmittel (34) zum Ändern eines hohen Potentialpegels des ersten internen Steuersignales (HOUT) auf den Pegel des erhöhten Potentials (Vpp), was ein hoher Potentialpegel ist, der an das Gate des ersten MOS-Transistors (18) angelegt wird, aufweist.
  4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der das zweite Treibermittel (38) von der externen Stromversorgung geliefertern Strom zum Treiben des Potentials des Substratbereiches des ersten MOS-Transistors (18) empfängt, wobei die Halbleitervorrichtung weiter ein Gleichrichtermittel, das zwischen dem Ausgabeanschluß (DQr) und dem Substratbereich des ersten MOS-Transistors (18) vorgesehen ist, zum Empfangen des von dem zweiten Treibermittel (38) zu dem Substratbereich gelieferten Stroms als Reaktion auf eine Aktivierung des ersten internen Steuersignales (HOUT) und zum Treiben des Potentialpegels des Ausgabeanschlusses (DQr) unabhängig von dem ersten MOS-Transistor (18) aufweist.
  5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, weiter mit einem ersten Schaltmittel (20), das zwischen dem Ausgabeanschluß (DQr) und einem Masseknoten zum Treiben des Potential des Ausgabeanschlusses (DQr) als Reaktion auf ein zweites internes Steuersignal (LOUT).
  6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der das erste Schaltmittel einen zweiten MOS-Transistor (20) enthält, der erste MOS-Transistor (18) ein Transistor eines zweiten Leitungstyps ist und in einem ersten Wannenbereich (72) des ersten Leitungstyps, der an einer Hauptoberfläche des Halbleitersubstrates (76) gebildet ist, vorgesehen ist, der zweite MOS-Transistor (20) ein Transistor des zweiten Leitungstyps ist und in einem zweiten Wannenbereich (70) des ersten Leitungstyps, der an der Hauptoberfläche des Halbleitersubstrates (76) gebildet ist, vorgesehen ist, der erste Wannenbereich (72) von dem zweiten Wannenbereich (70) elektrisch getrennt ist und das zweite Treibermittel (38) das Potential des ersten Wannenbereiches (72) treibt, wenn der erste MOS-Transistor (18) leitend ist.
  7. Halbleiterspeichervorrichtung nach Anspruch 6, bei der der erste Leitungstyps der P-Leitungstyp und der zweite Leitungstyps der N-Leitungstyp ist.
  8. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, weiter mit einem dritten Wannenbereich (74) des zweiten Leitungstyps, wobei das Halbleitersubstrat (76) aus dem ersten Leitungstyps ist, der erste Wannenbereich (72) in dem dritten Wannenbereich (74) vorgesehen ist und der dritte Wannenbereich (74) zum elektrischen Trennen des ersten Wannenbereiches (72) von dem zweiten Wannenbereich (70) auf dem Pegel eines vorbestimmten Potentials fixiert ist.
  9. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, weiter mit einem dritten Wannenbereich (74) des zweiten Leitungstyps, wobei das Halbleitersubstrat (76) aus dem ersten Leitungstyps ist, der erste Wannenbereich (72) in dem dritten Wannenbereich (74) vorgesehen ist, und der dritte Wannenbereich (74) elektrisch mit dem ersten Wannenbereich (72) verbunden ist.
  10. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, bei der das Halbleitersubstrat (76) aus dem zweiten Leitungstyps ist.
  11. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 10, bei der das erste Treibermittel (36) ein zweites Schaltmittel (168) zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (18) als Reaktion auf das erste interne Steuersignal (HOUT), ein drittes Schaltmittel (174) zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (18) als Reaktion auf das erste interne Steuersignal (HOUT) und ein Strombegrenzungsmittel (172) zum Begrenzen des Ladestromes, der von der externen Stromversorgung dem Gate des ersten MOS-Transistors (18) geliefert wird, aufweist, wobei das zweite Schaltmittel (168) mit Strom von dem Verstärkermittel (318) versorgt wird, das dritte Schaltmittel (174) mit Strom von der externen Stromversorgung über das Strombegrenzungsmittel (172) versorgt wird, und das Strombegrenzungsmittel (172) den Ladestrom während der Zeitdauer begrenzt, bei der das erhöhte Potential (Vpp) nicht auf einen vorbestimmten Potentialpegel erhöht ist.
  12. Halbleiterspeichereinrichtung nach Anspruch 11, bei der das Strombegrenzungsmittel (172) einen zweiten MOS-Transistor (172) enthält, der das erhöhte Potential (Vpp) an seinem Gate und Strom von der externen Stromversorgung derart empfängt, daß Strom zu dem Gate des ersten MOS-Transistors (18) geliefert wird.
  13. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, weiter mit einem Verstärkermittel (318) zum Erzeugen eines erhöhten Potentials (Vpp), das höher ist als das Potential (Vdd) der externen Stromversorgung, wobei das zweite Treibermittel (38) ein erstes Pegeländerungsmittel (40) zum Ändern eines hohen Potentialpegels des ersten internen Steuersignales (HOUT) auf den Pegel des externen Stromversorgungspotentials und ein Substratbereichtreibermittel (30, 32), das die Ausgabe des ersten Pegeländerungsmittels (40) empfängt, zum Treiben des Potentials des Substratbereiches des ersten MOS-Transistors (18) enthält, wobei das erste Treibermittel (36) ein zweites Pegeländerungsmittel (34) zum Ändern des hohen Potentialpegels des ersten internen Steuersignales (HOUT) auf den Pegel des erhöhten Potentials (Vpp), ein Verzögerungsmittel (24) zum Empfangen und Verzögern der Ausgabe des zweiten Pegeländerungsmittels (34) und ein Vorverstärkermittel (187), das die Ausgabe des Verzögerungsmittels (24) empfängt, zum Treiben des Gatepotentials des ersten MOS-Transistors (18) enthält und wobei das Vorverstärkermittel (187) einen zweiten MOS-Transistor (168), der von dem Verstärkermittel (318) mit Strom versorgt wird, zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (18) als Reaktion auf die Ausgabe des Verzögerungsmittels (24), ein Strombegrenzungsmittel (172), das den von der externen Stromversorgung eingegebenen Strom empfängt, zum Begrenzen des Stromes derart, daß der Pegel eines vorbestimmten Stromwertes oder niedriger während der Zeitdauer ausgegeben wird, in der das erhöhte Potential (Vpp) nicht auf einen vorbestimmten Pegel erhöht ist, und einen dritten MOS-Transistor (174), der mit Strom von der externen Stromversorgung über das Strombegrenzungsmittel (172) versorgt wird, zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (18) basierend auf der Ausgabe des ersten Pegeländerungsmittels (40) aufweist.
  14. Halbleiterspeichervorrichtung mit einem Ausgabeanschluß (DQr), einem Verstärkermittel (318) zum Erzeugen eines erhöhten Potentials (Vpp), das größer ist als ein externes Stromversorgungspotential (Vdd), einem ersten MOS-Transistor (176) zum Liefern von Strom von der externen Stromversorgung zu dem Ausgabeanschluß (DQr) als Reaktion auf ein erstes internes Steuersignal (HOUT), einem ersten Schaltmittel (168) zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (176) als Reaktion auf das erste interne Steuersignal (HOUT), einem zweiten Schaltmittel (174) zum Liefern von Strom zu dem Gate des ersten MOS-Transistors (176) als Reaktion auf das erste interne Steuersignal (HOUT) und einem Strombegrenzungsmittel (172) zum Begrenzen eines Ladestromes, der von der externen Stromversorgung zu dem Gate des ersten MOS-Transistors (176) geliefert wird, wobei das erste Schaltmittel (168) mit Strom von dem Verstärkermittel (318) versorgt wird, das zweite Schaltmittel (174) mit Strom von der externen Stromversorgung über das Strombegrenzungsmittel (172) versorgt wird, und das Strombegrenzungsmittel (172) den Ladestrom während der Zeitdauer begrenzt, in der das erhöhte Potential (Vpp) nicht auf einen vorbestimmten Potentialpegel erhöht ist.
  15. Halbleiterspeichervorrichtung nach Anspruch 14, bei der das Strombegrenzungsmittel einen zweiten MOS-Transistor (172) aufweist, der das erhöhte Potential (Vpp) an seinem Gate empfängt und Strom von der ersten Stromversorgung derart empfängt, daß Strom zu dem Gate des ersten MOS-Transistors (176) geliefert wird.
  16. Halbleiterspeichervorrichtung nach Anspruch 14 oder 15, weiter mit einem dritten Schaltmittel (178), das zwischen dem Ausgabeanschluß (DQr) und einem Masseknoten verbunden ist, zum Treiben des Potentials des Ausgabeanschlusses (DQr) als Reaktion auf ein zweites internes Steuersignal (LOUT).
  17. Halbleiterspeichervorrichtung nach Anspruch 1, mit einer Versorgungsverbindung, die direkt mit der externen Stromversorgung (Vdd) verbunden ist, und einer Ausgangsverbindung, die direkt mit dem Ausgabeanschluss (DQr) verbunden ist; wobei der erste MOS-Transistor (18) in leitendem Zustand die Ausgangsverbindung (DQr) mit der Versorgungsverbindung verbindet.
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