JPH04341997A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH04341997A
JPH04341997A JP3114869A JP11486991A JPH04341997A JP H04341997 A JPH04341997 A JP H04341997A JP 3114869 A JP3114869 A JP 3114869A JP 11486991 A JP11486991 A JP 11486991A JP H04341997 A JPH04341997 A JP H04341997A
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JP
Japan
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power supply
supply voltage
signal
output
circuit
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Withdrawn
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JP3114869A
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Kyoji Yamazaki
恭治 山崎
Yutaka Ikeda
豊 池田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、データ出力駆動回路のための追加の
電源電圧を供給される半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、半導体メモリの高集積化が進み、
半導体メモリの記憶容量が増大されてきている。記憶容
量の増大とともに、マルチビット構成を有する半導体メ
モリへの需要も増大している。マルチビット構成を有す
る半導体メモリは、たとえば１バイト（８ビット）また
は２バイト（１６ビット）単位でデータを扱うことがで
きる。すなわち、マルチビット構成を有する半導体メモ
リは、複数ビットのデータを同時に書込および読出する
ことができる。
【０００３】一般に、多数の半導体メモリが、メモリシ
ステムを構成するプリント回路基板（メモリボード）上
に置かれており、それらのデータ出力端子はデータバス
に接続されている。したがって、半導体メモリ内にスト
アされたデータが読出されるとき、半導体メモリは読出
されたデータ信号に応答して、データ出力端子に接続さ
れたデータバス（負荷）を駆動する。データバスを駆動
するため、半導体メモリは、その出力段にデータバスを
駆動するための駆動回路を備えている。メモリボード上
には、一般に長いデータバスが設けられているので、駆
動回路が駆動すべき負荷は大きい。したがって、駆動回
路は、電流駆動能力の大きいトランジスタによって構成
されている。
【０００４】半導体メモリ内に設けられた駆動回路は、
前述のように大きな負荷を駆動する必要があるので、多
くの電流、すなわち電力を消費する。半導体メモリを構
成する主要な回路、すなわちメモリセルアレイ，センス
アンプだけでなく、駆動回路にも単一の電源電圧が供給
されると、駆動回路における電流消費によって電源電圧
レベルが低下される。電源電圧の低下は、半導体メモリ
における主要な回路の誤動作を引起こす。したがって、
主要な回路に供給される電源電圧の低下を防ぐため、最
近では、駆動回路のための追加の電源電圧が半導体メモ
リに与えられる。したがって、駆動回路が多くの電流を
消費するが、その電流消費により半導体メモリの主要な
回路における誤動作の発生が防がれる。
【０００５】これに加えて、２つの電源電圧を供給され
る半導体メモリは、ノイズ対策の観点からも、次のよう
な利点を有している。単一の電源電圧が供給される場合
では、電源リードと半導体基板内に形成されたボンディ
ングパッドとの間に接続された金線のインピーダンスが
高いため、半導体メモリ内に存在するノイズが電源側に
伝わりにくい、すなわちノイズが逃げにくい。したがっ
て、この場合では、半導体メモリ内の周辺回路がノイズ
による影響を受けやすい。他方、２以上の電源電圧が供
給される場合では、２以上の金線の合計インピーダンス
が低くなるので、ノイズが電源側へ、すなわち半導体メ
モリから外部へ伝わりやすい（ノイズが逃げやすい）。 その結果、半導体メモリ内に周辺回路はノイズにより影
響を受けにくくなる。
【０００６】上記の利点の観点から、マルチビット構成
を有する最近の半導体メモリは、２以上の電源電圧を与
えられる。複数の電源電圧は、メモリボード上に設けら
れた複数の電源ラインを介して半導体メモリに供給され
るのであるが、それらの供給タイミングがしばしばずれ
ることがある。その理由は、複数の電源ラインの長さが
互いに違っているため、それらのインピーダンスが互い
に異なるからである。その結果、たとえもし複数の電源
電圧が同時にメモリボードに与えられたとしても、これ
らの電源電圧の半導体メモリへの供給タイミングがしば
しば異なる。これに加えて、場合によっては、何らかの
故障の存在により、複数の電源電圧のうちの１つが供給
されない場合を生じ得ることも指摘される。
【０００７】以下の記載では、まず、半導体メモリにつ
いて説明を行ない、その後に、複数の電源電圧の供給タ
イミングがずれること、または１つの電源電圧が与えら
れないことによって生じ得る問題について説明する。な
お、この発明は一般に半導体メモリに適用可能であるが
、以下の記載では、その一例としてダイナミックランダ
ムアクセスメモリ（以下「ＤＲＡＭ」という）について
説明する。
【０００８】図５は、従来のＤＲＡＭのブロック図であ
る。図５を参照して、このＤＲＡＭ１ａは、外部的に与
えられる第１の電源電圧Ｖｃｃ１により付勢される主要
回路２ａと、第２の電源電圧Ｖｃｃ２により付勢される
出力ドライバ回路４とを含む。主要回路２ａは、行およ
び列に配設されたメモリセルを備えたメモリセルアレイ
６０と、外部的に与えられる外部アドレス信号Ａ０ない
しＡｍを受けるためのアドレス入力バッファ６３と、ロ
ウアドレス信号ＲＡをデコードするロウデコーダ６１と
、カラムアドレス信号ＣＡをデコードするカラムデコー
ダ６２と、メモリセルから読出されたデータ信号を増幅
するセンスアンプ６４とを含む。センスアンプ６４は、
ＩＯ線を介して出力バッファ回路３ａおよび入力ラッチ
回路６５に接続される。
【０００９】クロック信号発生器６７は、外部的に与え
られるロウアドレスストローブ信号／ＲＡＳおよびカラ
ムアドレスストローブ信号／ＣＡＳに応答して、このＤ
ＲＡＭ１ａを制御するための様々な制御信号を発生する
。ＯＥバッファ６８は、外部的に与えられる出力イネー
ブル信号／ＯＥを受け、信号ＯＥＭを出力する。パワー
オンリセット回路６９は、電源電圧Ｖｃｃ１を与えられ
、パワーオンリセット（以下「ＰＯＲ」という）信号を
発生する。
【００１０】出力ドライバ回路４は、第２の電源電圧Ｖ
ｃｃ２を与えられ、出力バッファ回路３ａから発生され
るｎビットのデータ信号に応答して、入出力端子ＤＱ１
ないしＤＱｎに接続された負荷、すなわちデータバスＤ
Ｂを駆動する。入力ラッチ回路６５は、出力ドライバ回
路４をバイパスするバイパス線を介して、入出力端子Ｄ
Ｑ１ないしＤＱｎに接続される。
【００１１】書込動作において、書込イネーブル信号／
Ｗが立下がるので、端子ＤＱ１ないしＤＱｎを介して与
えられたｎビットのデータ信号がラッチ回路６５内にラ
ッチされる。ラッチされたデータ信号は、外部アドレス
信号Ａ０ないしＡｍにより指定されたメモリセルに書込
まれる。他方、読出動作において、外部アドレス信号Ａ
０ないしＡｍにより規定されたメモリセルから、ｎビッ
トのストアされたデータ信号が読出される。読出された
データ信号は、センスアンプ６４により増幅された後、
出力バッファ回路３ａに与えられる。出力バッファ回路
３ａは、出力イネーブル信号／ＯＥに応答して、ｎビッ
トのデータ信号を出力ドライバ回路４に与える。出力ド
ライバ回路４は、与えられたデータ信号に応答して、端
子ＤＱ１ないしＤＱｎに接続されたデータバスＤＢを駆
動する。
【００１２】図６は、図５に示した出力バッファ回路３
ａ内に設けられた出力メインアンプ回路３ａｉおよび出
力ドライバ回路４内に設けられた回路４ｉの回路図であ
る。回路３ａｉおよび４ｉは、１ビットの読出されたデ
ータ信号、すなわちｉ番目のデータ信号ＲＤｉを扱う。 言い換えると、図５に示した出力バッファ回路３ａおよ
び出力ドライバ回路４は、図６に示した回路３ａｉおよ
び４ｉをｎ個分含んでいる。
【００１３】図６を参照して、初段回路５は、電源電圧
Ｖｃｃ１と接地Ｖｓｓ１との間に直列に接続されたＰＭ
ＯＳトランジスタ１１および１２とＮＭＯＳトランジス
タ１３および１４とを含む。ｉ番目の読出されたデータ
信号ＲＤｉは、インバータを構成するトランジスタ１２
および１３のゲートに与えられる。初段回路５は、図５
に示したクロック信号発生器６７から発生されるデータ
取込信号ＤＯＴおよび／ＤＯＴに応答して活性化され、
読出されたデータ信号ＲＤｉをラッチ回路６に与える。 ラッチ回路６は、クロスカップルされた２つのＣＭＯＳ
インバータを備える。１つのＣＭＯＳインバータは、Ｐ
ＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６と
によって構成される。他方のＣＭＯＳインバータは、Ｐ
ＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８と
によって構成される。ラッチ回路６は、与えられた読出
データ信号ＲＤｉに応答して、互いに反転された２つの
信号を、ＰＭＯＳトランジスタ１９およびＮＭＯＳトラ
ンジスタ２０によって構成されたＣＭＯＳインバータと
ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ
２２によって構成されたＣＭＯＳインバータとに与える
。これら２つのＣＭＯＳインバータから出力された信号
は、出力タイミング制御回路７および８にそれぞれ与え
られる。
【００１４】出力タイミング制御回路７は、ＰＭＯＳト
ランジスタ２３および２４とＮＭＯＳトランジスタ２５
および２６とによって構成される。外部的に与えられる
出力イネーブル信号／ＯＥが低レベルであるとき、図５
に示したＯＥバッファ６８が高レベルの信号ＯＥＭを出
力する。トランジスタ２４および２５は、信号ＯＥＭに
応答して、それぞれオフおよびオンされる。したがって
、このとき、出力タイミング制御回路７は、入力ノード
Ｎ１に与えられた信号をＣＭＯＳインバータ９に伝える
。他方、出力イネーブル信号／ＯＥが高レベルであると
き、トランジスタ２４および２５はそれぞれオンおよび
オフされる。したがって、このとき、回路７は高レベル
の信号をインバータ９に与える。インバータ９は、高レ
ベルの与えられた信号に応答して低レベルの信号Ｓ１を
ドライバ回路４ｉに与える。
【００１５】出力タイミング制御回路８も、回路７と同
様の回路構成を有しており、同様に動作する。したがっ
て、高レベルの信号ＯＥＭが与えられたとき、回路８は
ノードＮ２に与えられた信号の反転されたものをＣＭＯ
Ｓインバータ１０に与える。したがって、このとき、イ
ンバータ１０は、反転された信号Ｓ２を出力し、ドライ
バ回路４ｉに与える。信号ＯＥＭが低レベルであるとき
、トランジスタ２８および２９がそれぞれオンおよびオ
フされるので、ＣＭＯＳインバータ１０が低レベルの信
号Ｓ２を出力する。
【００１６】ドライバ回路４ｉは、第２の電源電圧Ｖｃ
ｃ２と接地Ｖｓｓ２との間に直列に接続されたＮＭＯＳ
トランジスタＱ１およびＱ２を含む。トランジスタＱ１
およびＱ２の共通接続ノードは、ｉ番目のデータ入出力
端子ＤＱｉに接続される。出力イネーブル信号／ＯＥが
低レベルであるとき、高レベルの信号ＯＥＭに応答して
、互いに反転されたデータ信号Ｓ１およびＳ２がトラン
ジスタＱ１およびＱ２にそれぞれ与えられる。したがっ
て、トランジスタＱ１またはＱ２のいずれかがオンされ
、ｉ番目の読出されたデータＲＤｉに基づくいずれかの
電位Ｖｃｃ２またはＶｓｓ２が端子ＤＱｉを介して出力
される。
【００１７】
【発明が解決しようとする課題】第１の電源電圧Ｖｃｃ
１の供給なしに第２の電源電圧Ｖｃｃ２が与えられたと
き、次のような問題が生じる。第１の電源電圧Ｖｃｃ１
が与えられないとき、インバータ９および１０の出力信
号Ｓ１およびＳ２は、不安定な電位を示す。したがって
、ドライバ回路４ｉ内のトランジスタＱ１およびＱ２の
導通／非導通が不安定になる。その結果、電源電圧Ｖｃ
ｃ２から接地Ｖｓｓ２に向かって、トランジスタＱ１お
よびＱ２を介して貫通電流が流れるので、消費される電
流が増加される。また、場合によっては、過大な貫通電
流によりトランジスタＱ１およびＱ２が破損される。
【００１８】この発明は、上記のような課題を解決する
ためになされたもので、追加の電源電圧が供給されるデ
ータ出力駆動回路を備える半導体メモリ装置において、
主となる電源電圧が与えられないときに消費される電流
を減少させることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、行および列に配設されたメモリセルと、外
部的に供給される第１の電源電圧を与えられ、かつメモ
リセルから読出されたデータ信号を増幅し、増幅信号を
出力する増幅器手段と、データ出力端子と、外部的に供
給される第２の電源電圧を与えられ、かつ増幅器手段か
ら出力された増幅信号に応答して、データ出力端子に接
続された負荷を駆動する駆動手段と、第２の電源電圧を
与えられ、かつ第１の電源電圧に応答して、第１の電源
電圧の喪失を検出する電源喪失検出手段と、電源喪失検
出手段に応答して、増幅器手段から出力される増幅信号
の電位を予め定められた電位に固定させる電位固定手段
とを含む。
【００２０】
【作用】この発明における半導体メモリ装置では、第１
の電源電圧が与えられないとき、増幅器手段は不安定な
電位を有する不安定出力信号を出力し得る。駆動手段は
、増幅器手段が不安定出力信号を出力したとき、より多
くの電流を消費する。しかしながら、電源喪失検出手段
が第１の電源電圧の喪失を検出し、電位固定手段が電源
の喪失に応答して、増幅器手段から出力される増幅信号
の電位を予め定められた電位に固定させる。したがって
、駆動手段は、不安定出力信号の代わりに、予め定めら
れた電位を有する増幅信号を受けるので、増幅手段にお
ける電流の消費が減少される。
【００２１】
【実施例】図２は、この発明の一実施例を示すＤＲＡＭ
のブロック図である。図２を参照して、このＤＲＡＭ１
ｃは、図５に示した従来のもの１ａと比較すると、改善
された出力バッファ３ｃと、新たに設けられた電源喪失
検出回路７０とを含む。電源喪失検出回路７０は、第２
の電源電圧Ｖｃｃ２が与えられ、かつパワーオンリセッ
ト（ＰＯＲ）回路６９から発生されるパワーオンリセッ
ト信号／ＰＯＲを受ける。電源喪失検出回路７０は、与
えられた信号／ＰＯＲに応答して、第１の電源電圧Ｖｃ
ｃ１が喪失されているかまたは否かを示す電源喪失検出
信号ＰＦＲを発生し、それを出力バッファ３ｃに与える
。ＰＯＲ回路６９は、第１の電源電圧Ｖｃｃ１が与えら
れ、電源電圧Ｖｃｃ１の供給の開始に応答して、信号／
ＰＯＲを発生する。このＤＲＡＭ１ｃの他の回路は、図
５に示した従来のもの１ａと同様であるので説明が省略
される。
【００２２】図１は、図２に示した改善された出力バッ
ファ回路の回路図である。図１を参照して、図６に示し
た従来の回路と比較すると、出力メインアンプ回路３ａ
ｉの出力に接続された電位固定回路３ｂｉが追加されて
いる。電位固定回路３ｂｉは、図２に示した電源喪失検
出回路７０から発生される電源喪失検出信号ＰＦＲに応
答して動作される。電位固定回路３ｂｉは、ドライバ回
路４ｉ内に設けられたＮＭＯＳトランジスタＱ１および
Ｑ２の対応するゲートと接地Ｖｓｓ１との間に接続され
たＮＭＯＳトランジスタ３５および３６を含む。トラン
ジスタ３５および３６は、ゲートが電源喪失検出信号Ｐ
ＦＲを受けるように接続される。出力メインアンプ回路
３ａｉの回路構成およびその動作は図６に示した従来の
ものと同様であるので、その説明が省略される。
【００２３】図３は、図２に示した電源喪失検出回路７
０の回路図である。図３を参照して、電源喪失検出回路
７０は、ＰＭＯＳトランジスタ７１，７２，７５および
７７と、ＮＭＯＳトランジスタ７３，７４，７６および
７８とを含む。パワーオンリセット信号／ＰＯＲは、ト
ランジスタ７２および７３によって構成されたインバー
タに与えられる。このインバータの出力ノードＮ１０と
接地Ｖｓｓ１との間にトランジスタ７４が接続される。 このインバータは、トランジスタ７１を介して第２の電
源電圧Ｖｃｃ２が供給される。トランジスタ７１および
７４は、ゲートが第１の電源電圧Ｖｃｃ１を受けるよう
に接続される。トランジスタ７５および７６とトランジ
スタ７７および７８とによって２つのインバータが構成
され、これらのカスケードされた２つのインバータに第
２の電源電圧Ｖｃｃ２が与えられる。トランジスタ７７
および７８の共通接続ノードを介して、電源喪失検出信
号ＰＦＲが発生される。
【００２４】図４は、図３に示した電源喪失検出回路７
０の動作を説明するためのタイミングチャートである。 図３および図４を参照して、以下に動作について説明す
る。以下の説明では、第２の電源電圧Ｖｃｃ２が先に供
給され、第１の電源電圧Ｖｃｃ１が遅延されて供給され
るものと仮定する。時刻ｔ１において、電源電圧Ｖｃｃ
２の供給が開始される。時刻ｔ２において、電源電圧Ｖ
ｃｃ１が供給され始める。図２に示したＰＯＲ回路６９
は、電源電圧Ｖｃｃ１の上昇に応答して、時刻ｔ３にお
いてパワーオンリセット信号／ＰＯＲを立上げる。電源
電圧Ｖｃｃ１は、時刻ｔ４において完全なレベルに達す
る。
【００２５】信号／ＰＯＲが立上がるまで、すなわち時
刻ｔ３までは、低レベルの信号／ＰＯＲが電源喪失検出
回路７０に与えられる。一方、時刻ｔ１からｔ３の期間
において、第２の電源電圧Ｖｃｃ２は完全に立上がって
いるが、第１の電源電圧Ｖｃｃ１が十分に立上がってい
ない。したがって、図３に示したトランジスタ７１およ
び７４は、低レベルの電源電圧Ｖｃｃ１に応答して、そ
れぞれオンおよびオフされる。その結果、この期間にお
いて、ノードＮ１０が高レベルにもたらされるので、高
レベルの電源喪失検出信号ＰＦＲが出力される。
【００２６】時刻ｔ３において信号／ＰＯＲが立上がる
ので、ノードＮ１０の電位が低レベルになる。したがっ
て、時刻ｔ３の後、低レベルの電源喪失検出信号ＰＦＲ
が出力される。時刻ｔ４の後は、第１の電源電圧Ｖｃｃ
１が確立されるので、トランジスタ７４がオンされる。 したがって、ノードＮ１０の電位が低レベルに固定され
るので、信号ＰＦＲも低レベルに保たれる。上記の動作
により、第１の電源電圧Ｖｃｃ１が立上がるまでは高レ
ベルの電源喪失検出信号ＰＦＲが出力され、他方、電源
電圧Ｖｃｃ１が立上がった後は低レベルの信号ＰＦＲが
出力されることがわかる。
【００２７】再び図１を参照して、電位固定回路３ｂｉ
内に設けられたトランジスタ３５および３６は、第１の
電源電圧Ｖｃｃ１が立上がる前において、高レベルの電
源喪失検出信号ＰＦＲに応答してオンされる。したがっ
て、駆動回路４ｉ内に設けられた駆動トランジスタＱ１
およびＱ２のゲートが、接地電位Ｖｓｓ１に固定される
。その結果、トランジスタＱ１およびＱ２を介して、電
源電圧Ｖｃｃ２から接地Ｖｓｓ２に向かって貫通電流が
流れないので、望ましくない電流消費が防がれる。これ
に加えて、過大な貫通電流により駆動トランジスタＱ１
およびＱ２が破壊されるのも防がれる。
【００２８】以上に述べたように、電源電圧Ｖｃｃ１が
与えられないことにより、不安定な出力信号Ｓ１および
Ｓ２を発生することのある出力メインアンプ回路３ａｉ
の出力ノードが、第１の電源電圧Ｖｃｃ１が確立される
までの間に接地電位Ｖｓｓ１に固定される。上記の説明
では、ＤＲＡＭに本願発明が適用される実施例について
説明がなされたが、この発明はＳＲＡＭのような他の半
導体メモリにも適用され得ることが指摘される。すなわ
ち、この発明は、追加の電源電圧が供給されるデータ出
力駆動回路を備える半導体メモリに広く適用できること
が指摘される。したがって、そのような半導体メモリに
おいても、主となる電源電圧が与えられないときに消費
される電流を減少させることができる。
【００２９】
【発明の効果】以上のように、この発明によれば、電源
喪失検出手段が設けられ、電源喪失の検出に応答して、
増幅器手段から出力される増幅信号の電位を予め定めら
れた電位に固定させる電位固定手段を設けたので、主と
なる電源電圧が与えられないときに駆動手段によって消
費される電流を減少させることのできる半導体メモリ装
置が得られた。
【図面の簡単な説明】
【図１】図２に示した改善された出力バッファ回路の回
路図である。
【図２】この発明の一実施例を示すＤＲＡＭのブロック
図である。
【図３】図２に示した電源喪失検出回路の回路図である
。
【図４】図３に示した電源喪失検出回路の動作を説明す
るためのタイミングチャートである。
【図５】従来のＤＲＡＭのブロック図である。
【図６】図５に示した出力バッファ回路内に設けられた
出力メインアンプ回路および出力ドライバ回路の回路図
である。
【符号の説明】
３ａｉ　　出力メインアンプ回路 ３ｂｉ　　電位固定回路 ４ｉ　　出力ドライバ回路 ＰＦＲ　　電源喪失検出信号 Ｖｃｃ１　　第１の電源電圧 Ｖｓｓ２　　第２の電源電圧

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　外部的に与えられる第１および第２の
    電源電圧を受ける半導体メモリ装置であって、前記第２
    の電源電圧が与えられたとき、前記第１の電源電圧は与
    えられないことがあり、行および列に配設されたメモリ
    セルと、前記第１の電源電圧を与えられ、かつ前記メモ
    リセルから読出されたデータ信号を増幅し、増幅信号を
    出力する増幅器手段を含み、前記増幅器手段は、前記第
    １の電源電圧が与えられないとき、不安定な電位を有す
    る不安定出力信号を出力し、データ出力端子と、前記第
    ２の電源電圧を与えられ、かつ前記増幅器手段から出力
    された増幅信号に応答して、前記データ出力端子に接続
    された負荷を駆動する駆動手段とを含み、前記駆動手段
    は、前記増幅器手段が前記不安定出力信号を出力したと
    き、より多くの電流を消費し、前記第２の電源電圧を与
    えられ、かつ前記第１の電源電圧に応答して、前記第１
    の電源電圧の喪失を検出する電源喪失検出手段と、前記
    電源喪失検出手段に応答して、前記増幅器手段から出力
    される増幅信号の電位を予め定められた電位に固定させ
    る電位固定手段とを含む、半導体メモリ装置。
  2. 【請求項２】　　前記電源喪失検出手段は、前記第１の
    電源電圧を与えられ、かつ前記第１の電源電圧の供給に
    応答して、パワーオンリセット信号を発生するパワーオ
    ンリセット信号発生手段と、前記パワーオンリセット信
    号および第１の電源電圧に応答して、前記第１の電源電
    圧の確立を検出し、電圧確立信号を出力する電圧確立検
    出手段とを含み、前記電位固定手段は、前記電圧確立信
    号に応答して、前記増幅器手段から出力される出力の電
    位を前記予め定められた電位に固定させる、請求項１に
    記載の半導体メモリ装置。
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