JP2014515539A

JP2014515539A - 有効化回路を含むデバイスおよびシステム

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Publication number: JP2014515539A
Application number: JP2014512877A
Authority: JP
Inventors: トオルタンザワ; フェイズザリンガーラム，アリ
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2011-05-26
Filing date: 2012-05-15
Publication date: 2014-06-30
Anticipated expiration: 2032-05-15
Also published as: CN107093443A; US9401188B2; CN107093443B; WO2012162031A2; KR101728586B1; CN103562999A; EP2715728A2; EP2715728B1; WO2012162031A3; JP6047153B2; CN103562999B; EP2715728A4; US20140198586A1; US8675420B2; US20120300556A1; KR20140007464A

Abstract

有効化回路を含む、デバイスおよびシステムの例が説明される。周辺回路および／またはＩ／Ｏ回路を含む、デバイスの異なる部分を操作するために、２つの電圧源が使用され得る。１つ以上のデバイスの周辺回路の電圧源が無効化されるときに、そのデバイスのＩ／Ｏ回路は無効化され得る。いくつかの例において、電力は、部分的にＩ／Ｏ回路を通じてＤＣ電流路を排除または低減することによって有利に節約され得る。
【選択図】図２

Description

本発明の実施形態は、概して、半導体メモリに関し、より具体的には、デュアル電源電圧メモリのためのインターフェース回路の例が説明される。

ラップトップコンピュータ、携帯情報端末、デジタルカメラ、携帯電話、デジタルオーディオプレーヤー、ビデオゲームコンソール等の電子デバイスの人気が高まるにつれて、不揮発性メモリの需要が上昇している。不揮発性メモリには、フラッシュメモリを含む様々な種類がある。フラッシュメモリは、今日、上述されるもの等の電子デバイス内の高速情報記憶のために広く使用されている。フラッシュメモリセルは、概して、フローティングゲート上に電荷を記憶することによってプログラムされる。その後、電荷は、電力がフラッシュメモリデバイスから除去された後であっても、無期限にゲート上に滞留し得る。したがって、フラッシュメモリデバイスは不揮発性である。

電荷は、適切な電圧を制御ゲートおよびドレインまたはソースに印加することによって、フローティングゲート上に記憶される。例えば、負の電荷は、ソースを接地する一方で、十分に大きな正の電圧を制御ゲートに印加することによってフローティングゲート上に置かれ、チャネル領域からゲート酸化物を通じてフローティングゲートへ通り抜ける電子を求引することができる。

フラッシュメモリセルは、ソースに関して正である制御ゲートに電圧を印加することによって読み出され得る。フラッシュメモリセル上に記憶された電荷の量は、フラッシュメモリセルがソースとドラインとの間に電流を伝導することを可能にするために、制御ゲートに印加されなければならない電圧の大きさを決定する。負の電荷がフローティングゲートに印加されると、フラッシュメモリセルの閾値電圧は増加し、したがってフラッシュメモリセルが電流を伝導することを可能にするために、制御ゲートに印加されなければならない電圧の大きさを増加させる。読み出し操作の間に、読み出し電圧が制御ゲートに印加され、この電圧は、不十分な電荷がフローティングゲート上に記憶される場合、セルを伝導性にするために十分大きいが、十分な電荷がフローティングゲート上に記憶される場合、セルを伝導性にするために十分大きくない。読み出し操作の間に、セルの出力端末として使用されるドレインは、正の電圧に事前荷電され、ソースは接地される。したがって、フラッシュメモリセルのフローティングゲートが十分に荷電される場合、ドレインは、正の電圧のままである。フラッシュメモリセルのフローティングゲートが十分に荷電されない場合、セルはドレインを接地させる。

フラッシュメモリセルは、プログラムされ得る前に、フローティングゲートから電荷を除去することによって消去され得る。セルは、プログラミングに使用されるものとは反対の極性を有するセルにゲート−ソース間電圧を印加することによって消去され得る。例えば、制御ゲートは接地され得、ソースに印加された大きな正の電圧によって、電子はゲート酸化物を通り抜け、フローティングゲートからの電荷を枯渇させる。別のアプローチにおいて、比較的大きな負の電荷は制御ゲートに印加され、電源電圧等の正の電荷は、ソース領域に印加される。

典型的なフラッシュメモリデバイスは、行および列に配置された多数のフラッシュメモリセルを含有するメモリアレイを含む。２つの一般型のフラッシュメモリアレイアーキテクチャは「ＮＡＮＤ」および「ＮＯＲ」アーキテクチャであり、それぞれの基本的なフラッシュメモリセル構造が配置される論理形態のためにそう呼ばれる。典型的なフラッシュメモリアレイは、いくつかのブロックに分割された多数のフラッシュメモリセルを含むことができる。各ブロックは、いくつかの行を含むことができ、同一行内のセルは、共通のワードラインに結合されたそれらの制御ゲートを有する。同一列内のセルは、互いに対して直列に接続されたそれらのソースおよびドレインを有することができる。したがって、各ブロックの同一列内のメモリセルの全ては、典型的に、互いに直列に接続される。ブロック内の上部フラッシュメモリセルのドレインは、選択ゲートトランジスタを通じてビットラインに結合される。ビットラインのそれぞれは、アレイのそれぞれの列に記憶されたデータビットを示す、それぞれのビットライン信号ＢＬ１−ＢＬＮを出力する。ビットラインは、複数のブロックを通じてそれぞれのセンス増幅器に延在し得る。

フラッシュメモリアレイの記憶容量は、各フラッシュメモリセル内に複数ビットのデータを記憶することによって増加され得る。これは、各セルのフローティングゲート上に複数レベルの電荷を記憶することによって達成され得る。これらのメモリデバイスは、一般に、マルチビットまたはマルチレベルフラッシュメモリセルと称され、「ＭＬＣメモリセル」として知られる。ＭＬＣセルにおいて、それぞれの電圧範囲にわたって定義される明確な閾値電圧レベルに対応する複数ビットのバイナリデータは、単一セル内に記憶される。それぞれの明確な閾値電圧レベルは、データビットのそれぞれの組み合わせに対応する。具体的に、Ｎ数のビットは、２Ｎの明確な閾値電圧レベルを要する。例えば、フラッシュメモリセルが２ビットのデータを記憶するには、ビット状態００、０１、１０、および１１に対応する４つの明確な閾値電圧レベルが必要とされる。メモリセルの状態を読み出すとき、メモリセルが電流を伝導する閾値電圧レベルは、セルにプログラムされるデータを表すビットの組み合わせに対応する。各フラッシュメモリセル内に記憶される２以上のビットは、同一ページのデータ内の隣接するビットであってもよい。しかしながら、より多くの場合、一方のビットは、あるページのデータ内のビットとして処理され、他方のビットは、隣接するページのデータ内の対応するビットとして処理される。それぞれの電荷レベルに割り当てられたビット状態は、通常、アレイ内のメモリセルの全ての行について同一である。アレイ内のフラッシュメモリセルに割り当てられたビット状態は、通常、ハードウェア内で実装されるため、フラッシュメモリデバイスの操作中に変更することができない。

メモリデバイスは、読み出しおよびプログラム操作に対して比較的高い電圧を利用し得る。一例において、読み出し操作に５Ｖが使用され得、プログラム操作に２０Ｖが使用され得る。これらの電圧は、外部から供給された電圧からメモリデバイス上で内的に生成され得る。外部から供給された電圧は、一例において３Ｖであってよい。読み出しおよびプログラム操作に使用されるラインドライバおよびセンス増幅器は、この外部から供給された電圧に基づいて生成されたブースト電圧を使用して操作し得る。

メモリデバイス上の入力および出力バッファ回路は、概して、メモリデバイスに結合された入力／出力バスを駆動する必要があり得る。バスは、それと関連付けられた著しいキャパシタンスを有し得るため、バスを駆動するために使用される電圧は、概して低いべきである。いくつかの実施例において、読み出しおよびプログラム操作のブースト電圧を生成するために使用される外部から供給された電圧は高すぎるため、入力／出力バッファによって使用するには望ましくない場合がある。

したがって、メモリデバイスは、デュアル電源を有し得る。概してＶ_{ｃｃ＿ｉｏ}と称される、第１の外部から供給された電圧は、電力入力／出力回路を操作し、入力／出力バスを駆動するために使用され得る。一実施例において、Ｖ_{ｃｃ＿ｉｏ}は、１．８Ｖであってよい。概してＶ_{ｃｃ＿ｐｅｒｉ}と称される、第２の外部から供給された電圧は、メモリデバイスの読み出しおよびプログラム操作に使用されるラインドライバおよび増幅器等の周辺回路に電力供給するために使用され得る。

図１は、先行技術によるデュアル電源メモリデバイスの概略図である。メモリデバイス１００は、任意の数のメモリセルを含み得る、メモリアレイ１１０を含んでよい。周辺回路１１５は、メモリアレイ１１０に結合され、メモリアレイ１１０を出入りするデータを読み出しおよびプログラムするように構成され得る。周辺回路１１５は、外部から供給された電圧Ｖ_{ｃｃ＿ｐｅｒｉ}を受電するように構成される。上述されるように、周辺回路１１５は、メモリアレイ１１０を読み出すか、またはプログラムするために使用される電圧に対して電圧Ｖ_{ｃｃ＿ｐｅｒｉ}をブーストし得る、１つ以上の電圧ブースト回路を含み得る。Ｉ／Ｏ回路１２０は、周辺回路１１５およびＩ／Ｏバス１２５に結合されてよい。Ｉ／Ｏ回路１２５は、バス１２５からデータを受信するか、またはバス１２５の上にデータを駆動する、バッファ回路を含んでよい。Ｉ／Ｏ回路は、第２の外部から供給された電圧Ｖ_{ｃｃ＿ｉｏ}を受電するように構成される。Ｖ_{ｃｃ＿ｉｏ}電圧は、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧とは異なってよい。とりわけ、上述されるように、Ｖ_{ｃｃ＿ｉｏ}電圧は、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧より低くてもよい。Ｉ／Ｏバス１２５は、メモリコントローラ１３０に結合される。

先行技術による、デュアル電源メモリデバイスの概略図である。本発明の一実施形態による、メモリシステムの概略図である。本発明の一実施形態による、メモリデバイスの構成要素の概略図である。本発明の一実施形態による、インターフェース回路の概略図である。本発明の一実施例による、出力バッファの概略図である。本発明の一実施例による、入力バッファの概略図である。本発明の一実施例による、電圧検出器の概略図である。本発明の一実施形態による、波形の概略図である。本発明の一実施形態による、メモリデバイスの構成要素の概略図である。本発明の一実施形態による、有効化回路の概略図である。本発明の一実施形態による、図１０の有効化回路９３０の操作を示す、タイミング図である。本発明の一実施形態による、レベルシフターの概略図である。本発明の一実施形態による、ワンショットパルス発生器の概略図である。本発明の一実施形態による、遅延素子の概略図である。

上記のように、メモリデバイスは、複数の外部から供給された電圧供給を利用し得る。本明細書においてさらに説明されるように、それらの外部から供給された電圧供給のうちの１つは、メモリデバイスの操作中に無効化され得る（例えば、切断、シャットダウン、ターンオフされ得るか、またはその他の方法で使用不可能になる）。これは、いくつかの実施例において、節電し得る。本発明の実施形態は、そうでなければ電圧供給を無効化するときに生じ得る、漏電を低減または排除し得る。本発明のいくつかの実施形態は、この利点を提供するか、または前述の問題を解決し得るが、これらの利点および問題は、説明を容易にするために提供され、本発明のいくつかの実施例は、本明細書において説明される利点のうちのいずれか、または全てを提供しない場合があるか、または当該技術分野において識別される欠点のうちのいくつか、または全てを解決しない場合があることを理解されたい。本発明の実施形態は、システムを含む。本明細書において使用されるとき、システムは、メモリシステムまたは他のシステムについて言及し得る。説明される実施例によるシステムは、デバイスを含んでもよい。本明細書において使用されるとき、デバイスは、メモリデバイスまたは他のデバイスについて言及し得る。ある詳細は以下に記載され、本発明の実施形態に関する十分な理解を提供する。しかしながら、本発明の実施形態が、様々なこれら特定の詳細なしに実践され得ることは、当業者には明らかとなるであろう。いくつかの例において、良く知られている回路、制御信号、タイミングプロトコル、およびソフトウェア操作は、本発明の説明される実施形態を不要に曖昧にすることを避けるために、詳細に示されなかった。

図２は、本発明の一実施形態による、メモリシステムの概略図である。メモリシステム２００は、共通のＩ／Ｏバス２１２上に、メモリコントローラ２１０に結合された複数のメモリデバイス２０１、２０２、２０３を含む。共通のＩ／Ｏバスは、例えば、積層されたメモリシステムを使用する実施形態において、スルーシリコンバイアス（ＴＳＶ）または他のスルー基板接続を使用して、メモリデバイス２０１、２０２、２０３のそれぞれに接続されてよい。他の実施例において、入力／出力バス２１２は、他の相互接続を使用して共有され得る。３つのメモリデバイス２０１、２０２、２０３が図２に示されるが、任意の数が概して使用されてよい。

メモリデバイス２０１、２０２、２０３のそれぞれは、それぞれのメモリアレイを含んでよい。メモリアレイ２１５は、メモリデバイス２０１について図２に示される。一般に述べられるように、メモリアレイ２１５は、任意の方法で配置された任意の数のメモリセルを含んでよい。典型的に、メモリアレイ２１５のメモリセルは、行および列に配置され得る。周辺回路２２０は、メモリアレイ２１５に結合される。周辺回路２２０は、メモリアレイ２１５を出入りするデータを読み出す、および／またはプログラムするように構成され得る。周辺回路２２０には、これらに限定されないが、増幅器、ドライバ、デコーダ、またはそれらの組み合わせが挙げられる。周辺回路２２０は、外部から供給された電圧Ｖ_{ｃｃ＿ｐｅｒｉ}を受電するように構成され得る。上述のように、いくつかの例において、周辺回路２２０は、電圧Ｖ_{ｃｃ＿ｐｅｒｉ}をブーストし得る、１つ以上の電圧ブースト回路を含んでよい。Ｉ／Ｏ回路２２５は、周辺回路２２０およびＩ／Ｏバス２１２に結合され得る。Ｉ／Ｏ回路は、例えば、データ、命令、および／またはアドレス信号をＩ／Ｏバス２１２から受信し、そのデータ、命令、および／またはアドレス信号をＩ／Ｏ回路２２５および他のメモリデバイス２０２、２０３のＩ／Ｏ回路に提供し得る、入力および／または出力バッファを含んでよい。Ｉ／Ｏ回路２２５は、順に、メモリアレイ２１５を読み出す、および／またはプログラムする際に使用するために、命令、アドレス、および／またはデータ信号を周辺回路２２０に提供してもよい。同様に、メモリアレイから読み出されたデータは、Ｉ／Ｏ回路２２５によってＩ／Ｏバス２１２の上に駆動され得る。Ｉ／Ｏ回路２２５は、外部から供給された電圧Ｖ_{ｃｃ＿ｉｏ}を受電するように構成される。上述されるように、Ｖ_{ｃｃ＿ｉｏ}は、Ｖ_{ｃｃ＿ｐｅｒｉ}とは異なってもよい。本発明の一実施例において、Ｖ_{ｃｃ＿ｉｏ}は、Ｖ_{ｃｃ＿ｐｅｒｉ}より低くてもよい。一例において、Ｖ_{ｃｃ＿ｉｏ}は、１．８Ｖであってよく、一方Ｖ_{ｃｃ＿ｐｅｒｉ}は、３Ｖであってよい。

外部から供給された電圧Ｖ_{ｃｃ＿ｉｏ}は、共有された電源バス上のメモリシステム内の複数のメモリデバイスに提供され得る。例えば、メモリシステム２００において、Ｖ_{ｃｃ＿ｉｏ}は、電源バス２３０上のメモリデバイス２０１、２０２、および２０３に提供される。一方Ｖ_{ｃｃ＿ｐｅｒｉ}は、システムのメモリデバイスに個別に提供され得るか、またはＶ_{ｃｃ＿ｐｅｒｉ}が提供されるメモリデバイスのうちのいくつかに提供され得る。図２の実施例において、Ｖ_{ｃｃ＿ｐｅｒｉ}は、メモリデバイス２０１に特異的な電気接続２３５を通じてメモリデバイス２０１に提供される。別個の電気接続は、メモリデバイス２０２および２０３が電圧Ｖ_{ｃｃ＿ｐｅｒｉ}を受電するために提供され得る。したがって、いくつかの実施例において、Ｖ_{ｃｃ＿ｉｏ}が無効化された場合、複数のメモリデバイスは、Ｖ_{ｃｃ-＿ｉｏ}を受電しない場合がある。しかしながら、Ｖ_{ｃｃ＿ｐｅｒｉ}は、個別のメモリデバイス、もしくはメモリデバイスの群、または概してシステムのメモリデバイスのうちのいくつかについて無効化され得る。

システム内で使用されるメモリデバイスの数が増加するにつれて、消費されるスタンバイ電力の量も増加した。スタンバイ電力を低減するために、Ｖ_{ｃｃ＿ｐｅｒｉ}は無効化されてよい。いくつかのシステムにおいて、電力は、１つのメモリデバイスまたは選択されたメモリデバイスのＶ_{ｃｃ＿ｐｅｒｉ}を無効化することによって節約され得るが、Ｖ_{ｃｃ＿ｉｏ}は有効化されたままである。しかしながら、Ｖ_{ｃｃ＿ｐｅｒｉ}が無効化される一方でＶ_{ｃｃ＿ｉｏ}が有効化されたままである場合、問題が起こり得る。問題は、Ｖ_{ｃｃ＿ｉｏ}からＩ／Ｏ回路を通じて地表への漏出パスが存在し得ることである。したがって、Ｖ_{ｃｃ＿ｉｏ}から地表への直流が流れ、デバイスの電力消費に寄与し得る。

本発明の実施例は、Ｖ_{ｃｃ＿ｐｅｒｉ}が無効化されるときに、メモリデバイスのＩ／Ｏ回路を無効化し得る、有効化回路を含む。図２を参照して、有効化回路２５０は、Ｉ／Ｏ回路２２５に結合される。有効化回路２５０は、制御信号（例えば、有効化信号ｉｏ＿ｅｎ）を提供する（例えば、生成する）ように構成される。有効化信号ｉｏ＿ｅｎの第１の状態に応答して、Ｉ／Ｏ回路は、有効化されるように構成され、Ｉ／Ｏバス２１２を出入りする信号を結合し得る。しかしながら、有効化信号ｉｏ＿ｅｎの第２の状態に応答して、Ｉ／Ｏ回路は、無効化されるように、例えば、外部から供給された電圧供給Ｖ_{ｃｃ＿ｉｏ}および／または地表からそれらを単離して、ＤＣ電流パスがＩ／Ｏ回路２２５を通じて形成されないように構成される。以下でさらに説明されるように、いくつかの実施例において、有効化回路２５０は、外部から供給された電圧供給Ｖ_{ｃｃ＿ｉｏ}およびＶ_{ｃｃ＿ｐｅｒｉ}に結合され得る。いくつかの実施例において、有効化回路２５０は、周辺回路２２０に結合されてよい。図２ではメモリデバイス２０１の有効化回路２５０のみが示されるが、メモリデバイス２０１、２０２、および２０３のそれぞれが、それらそれぞれのＩ／Ｏ回路を有効化および／または無効化するように、それぞれの有効化回路を含み得る。

本発明のいくつかの実施例において、有効化回路２５０は、Ｖ_{ｃｃ＿ｉｏ}および／またはＶ_{ｃｃ＿ｐｅｒｉ}が無効化されたかどうかを検出するように構成される回路を含んでよい。このような１つの実装が図３に示される。図３は、本発明の実施形態による、メモリデバイスの構成要素の概略図である。メモリデバイス３００は、図２に示されるように、同様の参照番号で標識されるいくつかの構成要素を含む。周辺回路２２０は、Ｖ_{ｃｃ＿ｐｅｒｉ}を受電するように構成され、Ｉ／Ｏ回路２２５に結合される。メモリアレイ２１５は、図３に示されていないが、周辺回路２２０に結合されてもよい。図３は、周辺回路２２０からＩ／Ｏ回路２２５に提供され得る、Ｉ／Ｏバッファ制御信号３１０を示す。Ｏｕｔ＿ｄａｔａ３１２は、周辺回路２２０からＩ／Ｏ回路に提供され得る。Ｏｕｔ＿ｄａｔａ３１２は、メモリアレイから検索されたデータを表し得る。Ｉｎ＿ｄａｔａ３１４は、Ｉ／Ｏ回路２２５から周辺回路２２０に提供され得る。Ｉｎ＿ｄａｔａ３１４は、メモリアレイに書き込まれるデータを表し得る。概して上述されるように、Ｉ／Ｏ回路２２５にはＶ_{ｃｃ＿ｉｏ}が提供され得、Ｉ／Ｏバスを駆動し得る。Ｉ／Ｏ回路２２５は、図３に示されるＩ／Ｏパッド３１６等の１つ以上の外部からアクセス可能な端末に接続されてよい。Ｉ／Ｏパッド３１６は、図２のＩ／Ｏバス２１２に接続され得る。Ｉ／Ｏパッド３１６等の外部からアクセス可能な端末は、Ｉ／Ｏバスをメモリデバイス３００に接続するために、インターフェースを提供し得、概して、これらに限定されないが、ボンドパッド、ピン、または他の相互接続等の任意の適切な形態を取り得る。

概して上記のように、本発明の実施形態は、メモリデバイスのＩ／Ｏ回路を有効化および／または無効化し得る、制御信号を提供する。図３において、有効化回路２５０の実装が示される。有効化回路２５０は、制御信号ｉｏ＿ｅｎを提供するように構成される。有効化回路２５０は、２つの電圧検出器３５２、３５４と、インターフェース回路３５６とを含み得る。電圧検出器３５２は、電圧源Ｖ_{ｃｃ＿ｐｅｒｉ}に接続されてよい。電圧検出器３５２は、信号Ｌｏｗｖｃｃ＿を提供し得、このＬｏｗｖｃｃ＿信号の状態は、電圧Ｖ_{ｃｃ＿ｐｅｒｉ}が閾値電圧より低いかどうかを示す。つまり、電圧検出器３５２は、Ｖ_{ｃｃ＿ｐｅｒｉ}入力で受電された電圧を閾値と比較し得る。Ｖ_{ｃｃ＿ｐｅｒｉ}電圧が閾値を下回るイベントにおいて、例えば、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧源が無効化されるときに、Ｌｏｗｖｃｃ＿信号はそのように示す。一実施例において、Ｌｏｗｖｃｃ＿信号は、Ｖ_{ｃｃ＿ｐｅｒｉ}入力で受電された電圧が、回路操作に対して十分高い電圧であるときに、高いか、または論理的「１」状態を有する。一実施例において、その電圧は３Ｖ以上であってもよい。Ｖ_{ｃｃ＿ｐｅｒｉ}入力で受電された電圧が閾値（一実施例では３Ｖ）より低いときに、Ｌｏｗｖｃｃ＿信号は、低いか、または論理的「０」状態に推移し得る。

類似の方法において、電圧検出器３５４は、電圧源Ｖ_{ｃｃ＿ｉｏ}に接続されてよい。電圧検出器３５４は、信号Ｌｏｗｖｃｃｑ＿を提供し得、このＬｏｗｖｃｃｑ＿信号の状態は、電圧Ｖ_{ｃｃ＿ｉｏ}が閾値電圧より低いことを示す。つまり、電圧検出器３５４は、Ｖ_{ｃｃ＿ｉｏ}入力で受電された電圧を閾値と比較し得る。Ｖ_{ｃｃ＿ｉｏ}電圧が閾値を下回るイベントにおいて、例えば、Ｖ_{ｃｃ＿ｉｏ}電圧源が無効化されるときに、Ｌｏｗｖｃｃｑ＿信号はそのように示す。一実施例において、Ｌｏｗｖｃｃｑ＿信号は、Ｖ_{ｃｃ＿ｉｏ}入力で受電された電圧が、回路操作に対して十分高い電圧であるときに、高いか、または論理的「１」状態を有する。一実施例において、その電圧は１．８Ｖ以上であってもよい。Ｖ_{ｃｃ＿ｉｏ}入力で受電された電圧が閾値（一実施例では１．８Ｖ）より低いときに、Ｌｏｗｖｃｃｑ＿信号は、低いか、または論理的「０」状態に推移し得る。

任意の好適な電圧検出器は、電圧検出器３５２および３５４を実装するために使用され得る。いくつかの実施例において、電圧検出器３５２、３５４はそれぞれ、Ｖ_{ｃｃ＿ｐｅｒｉ}およびＶ_{ｃｃ＿ｉｏ}電圧をそれぞれ基準電圧と比較するために、バンドギャップ基準および比較回路を含み得る。

インターフェース回路３５６は、Ｌｏｗｖｃｃ＿およびＬｏｗｖｃｃｑ＿信号を受電し、ｉｏ＿ｅｎ信号を提供するように構成される。図３に示されるように、インターフェース回路３５６は、Ｖ_{ｃｃ＿ｐｅｒｉ}およびＶ_{ｃｃ＿ｉｏ}供給電圧に接続されてもよい。概して、ｉｏ＿ｅｎ信号は、Ｖ_{ｃｃ＿ｐｅｒｉ}およびＶ_{ｃｃ＿ｉｏ}供給電圧の両方が有効化され、回路操作に十分な電圧であるかどうかを示す。供給電圧のいずれかが無効化された場合、ｉｏ＿ｅｎ信号はそのように示し、Ｉ／Ｏ回路２２５を無効化して（例えば、１つ以上の外部からアクセス可能な端末から回路を分離して）、概して上記のように、例えば、Ｉ／Ｏ回路を通るＤＣ電流路の形成を回避する。したがって、インターフェース回路３５６は、概して、以下の表によるｉｏ＿ｅｎ信号を提供し得る。

ケース１は、メモリデバイスが読み出しおよびプログラム操作に使用可能であり得る、通常のバイアス条件に対応する。ケース２および３は、２つの電源電圧が無効化される条件である。これらのケースにおいて、低いｉｏ＿ｅｎ信号は、外部からアクセス可能な端末とＩ／Ｏ回路との間の相互接続を無効化し得る。ケース２は、Ｖ_{ｃｃ＿ｐｅｒｉ}が無効化されたことを示し得る、Ｖ_{ｃｃ＿ｐｅｒｉ}が０Ｖに等しい状況を含む。ケース２において、再度図３を参照すると、周辺回路２２０は、電源が無効化されるために、電力をまったく消費し得ない。したがって、ＩＯバッファ制御信号３１０およびｏｕｔ＿ｄａｔａ３１２の電圧は未知であり得る。しかしながら、ｉｏ＿ｅｎ信号は、ＤＣ電流がＩ／Ｏ回路２２５を流れ得ないように、Ｉ／Ｏ回路２２５を無効化し得る。以下でさらに説明されるように、Ｉ／Ｏ回路２２５に含まれる回路は、ｉｏ＿ｅｎ入力を含んでよく、ｉｏ＿ｅｎ信号が低いときに、ＤＣ電流が回路内を流れないことを保証する。ケース３は、Ｖ_{ｃｃ＿ｉｏ}＝０Ｖであるケースを含み、Ｖ_{ｃｃ＿ｉｏ}電圧供給が無効化されたことを示す。このような状況において、再度図３を参照すると、Ｉ／Ｏ回路２２５は、電圧供給を受電していないため、電力をまったく消費し得ない。したがって、図３のｉｎ＿ｄａｔａ３１４の電圧レベルは未知であり得る。周辺回路２２０は、ＤＣ電流が周辺回路２２０を流れ得ないことを保証するように、ｉｏ＿ｅｎ入力を有してよい。

当然のことながら、様々な回路は、上記表により動作するように、インターフェース回路３５６を実装するために使用され得る。インターフェース回路の実装の一実施例は、図４に示される。図４は、本発明の一実施形態による、インターフェース回路の概略図である。インターフェース回路４００は、図３のインターフェース回路３５６を実装するために使用され得る。インターフェース回路４００は、５つのサブ回路４１１〜４１５を含む。

サブ回路４１１は、Ｌｏｗｖｃｃ＿およびＬｏｗｖｃｃｑ＿の両方が高いときに、ｉｏ＿ｅｎ信号をＶ_{ｃｃ＿ｉｏ}に引き上げるように構成される。つまり、サブ回路４１１は、上記表のケース１を実装するために使用され得る。図３を参照して上記のように、高いＬｏｗｖｃｃ＿信号は、Ｖ_{ｃｃ＿ｐｅｒｉ}がデバイス操作に十分な電圧で存在することを示し、高いＬｏｗｖｃｃｑ＿信号は、Ｖ_{ｃｃ＿ｉｏ}がデバイス操作に十分な電圧で存在することを示すことを想起されたい。Ｌｏｗｖｃｃ＿およびＬｏｗｖｃｃｑ＿の両方が高い場合、ｎ−ＦＥＴトランジスタ４２２、４２３はいずれもオンになり、ノード４２５を地表に接続し得る。Ｖ_{ｃｃ＿ｐｅｒｉ}により電力供給される、インバータ４２６は、高いＬｏｗｖｃｃ＿信号を低いものに変換し、ｎ−ＦＥＴトランジスタ４２７は、オフにされ得る。地表に結合されたノード４２５とともに、ｐ−ＦＥＴトランジスタ４２８のゲートは地表にあってよく、ｐ−ＦＥＴトランジスタ４２８をオンにし、出力ノード４３０をＶ_{ｃｃ＿ｉｏ}に結合する。Ｖ_{ｃｃ＿ｉｏ}で存在するノード４３０は、ｐ＿ＦＥＴトランジスタ４２９をオフにし得る。

サブ回路４１３および４１５を使用して、上記表のケース２を実装してよく、Ｖ_{ｃｃ＿ｐｅｒｉ}は低い場合がある。したがって、Ｌｏｗｖｃｃ＿信号は低く、一方Ｌｏｗｖｃｃｑ＿信号は高い場合がある。サブ回路４１３は、Ｖ_{ｃｃ＿ｉｏ}によって電力供給されるインバータ４３２を含む。インバータは、Ｌｏｗｖｃｃ＿信号を高い信号に変換し得、ｎ−ＦＥＴトランジスタ４３４をオンにする。ｎ−ＦＥＴトランジスタ４３４をオンにすることは、ノード４３０（例えば、ｉｏ＿ｅｎ信号）を地表に引き下げ得る。サブ回路４１５は、Ｖ_{ｃｃ＿ｐｅｒｉ}によって電力供給されたインバータ４３６を含む。インバータは、Ｌｏｗｖｃｃ＿信号を高い信号に変換し得、ｎ−ＦＥＴトランジスタ４３８をオンにする。ｎ−ＦＥＴトランジスタ４３８をオンにすることは、ノード４３０（例えば、ｉｏ＿ｅｎ信号）を地表に引き下げ得る。サブ回路４１３および４１５は、インバータ４３２がＶ_{ｃｃ＿ｉｏ}によって電力供給され、インバータ４３６がＶ_{ｃｃ＿ｐｅｒｉ}によって電力供給されることを除いて類似する。したがって、２つのサブ回路４１３および４１５は、一方または他方の電源電圧が無効化または不安定になるイベントにおいて、いくらかの冗長を提供する。

サブ回路４１２および４１４は、上記表のケース３を実装するために使用され得、Ｖ_{ｃｃ＿ｉｏ}は低くてよい。したがって、Ｌｏｗｖｃｃｑ＿信号は低く、一方Ｌｏｗｖｃｃ＿信号は高くてよい。サブ回路４１２は、Ｖ_{ｃｃ＿ｉｏ}によって電力供給されるインバータ４４０を含む。インバータは、Ｌｏｗｖｃｃｑ＿信号を高い信号に変換し得、ｎ−ＦＥＴトランジスタ４４２をオンにする。ｎ−ＦＥＴトランジスタ４４２をオンにすることは、ノード４３０（例えば、ｉｏ＿ｅｎ信号）を地表に引き下げ得る。サブ回路４１４は、インバータ４５０と、プルダウンｎ−ＦＥＴトランジスタ４５２とを含む。しかしながら、Ｌｏｗｖｃｃｑ＿信号は、Ｖ_{ｃｃ＿ｉｏ}信号に基づいて提供され、高いＬｏｗｖｃｃｑ＿信号が、Ｖ_{ｃｃ＿ｉｏ}電力供給（例えば、１．８Ｖ）に等しい大きさを有し得ることを想起されたい。したがって、Ｖ_{ｃｃ＿ｉｏ}での高いＬｏｗｖｃｃｑ＿信号は、インバータ４５０によって変換されるために十分高くない場合があるため、Ｌｏｗｖｃｃｑ＿信号は、Ｖ_{ｃｃ＿ｐｅｒｉ}によって電力供給されるインバータ４５０に直接提供され得ない。したがって、レベルコンバータ回路４５４が提供される。Ｌｏｗｖｃｃｑ＿信号は、ｎ−ＦＥＴトランジスタ４５６のゲートに提供される。Ｌｏｗｖｃｃｑ＿信号が低いとき、ｎ−ＦＥＴトランジスタ４５６はオンであり得、低い電圧をインバータ４５８に提供する。次いでインバータ４５８は、高い信号をインバータ４５０に提供してよく、順に、ｎ−ＦＥＴトランジスタ４５２をオンにするには不十分な低い信号をトランジスタ４５２のゲートに提供する。Ｌｏｗｖｃｃｑ＿信号が低いとき、ｎ−ＦＥＴトランジスタ４５６はオンになり得ない。Ｐ−ＦＥＴトランジスタ４６０は、そのゲートに印加される地表電圧によってオンになり、したがって、インバータ４５８の入力に対するＶ_{ｃｃ＿ｐｅｒｉ}に基づいて、高い電圧を提供する。Ｖ_{ｃｃ＿ｐｅｒｉ}によって電力供給される、インバータ４５８は、したがって、インバータ４５０の入力に対して低い電圧を提供し、順に高い電圧をトランジスタ４５２のゲートに提供する。次いでトランジスタ４５２はオンになり、ノード４３０（例えば、ｉｏ＿ｅｎ信号）を地表に引き下げ得る。したがって、Ｌｏｗｖｃｃｑ＿信号が低いときに、サブ回路４１４は、ｉｏ＿ｅｎ信号を引き下げ得る。レベルコンバータ回路４５４の１つの実装は図４に示され、レベルコンバータ回路の他の実装は、他の実施例において使用され得る。

したがって、図４のインターフェース回路４００を含む、インターフェース回路の実施例が説明された。インターフェース回路４００は、図３のインターフェース回路３５６を実装するために使用され得る。インターフェース回路４００は、複数のサブ回路とともに示されるが、サブ回路４１２等のサブ回路の一部は、いくつかの実施形態において必要でない場合がある。図３のＩ／Ｏ回路２２５等のＩ／Ｏ回路を有効化または無効化するために使用され得る、ｉｏ＿ｅｎ信号を提供するために、インターフェース回路が使用されることを想起されたい。したがって、ｉｏ＿ｅｎ信号に応答して有効化または無効化されるように構成される、Ｉ／Ｏ回路の実施例がここで説明される。

図５は、本発明の一実施例による、出力バッファの概略図である。出力バッファ５００は、例えば、図３のＩ／Ｏ回路２２５内に含まれてよく、Ｉ／Ｏバス２１２に結合され得る。出力バッファ５００は、ｐ−ＦＥＴトランジスタ５０５と、ｎ−ＦＥＴトランジスタ４１０とを含む。ｐ−ＦＥＴトランジスタ５０５は、Ｖ_{ｃｃ＿ｉｏ}と出力ノード５０７との間に結合される。ｎ−ＦＥＴトランジスタ５１０は、地表と出力ノード５０７との間に結合される。このように、ｎ−ＦＥＴトランジスタ５１０がオンのとき、ノード５０７は、地表に引き下げられ得るが、ｐ−ＦＥＴトランジスタ５０５がオンのとき、ノード５０７はＶ_{ｃｃ＿ｉｏ}に引き上げられる。論理回路５１５は、出力データ信号５１７およびｉｏ＿ｅｎ信号５２０の組み合わせに基づいて、トランジスタ５０５および５１０のゲートに制御信号を提供する。出力データ信号５１７は、例えば、図３に示されるｏｕｔ＿ｄａｔａ信号３１２であってよい。再度図５を参照すると、論理回路５１５は、トランジスタ５０５のゲートに結合された出力を有する、ＮＡＮＤゲート５２２を含む。ＮＡＮＤゲートは、ＮＡＮＤゲート５２２のそれぞれの入力で、ｉｏ＿ｅｎ信号５２０および出力データ信号５１７を受信する。ｉｏ＿ｅｎ信号５２０が低いとき、ＮＡＮＤゲート５２２の出力は、出力データ信号５１７の状態に関わらず高い場合がある。したがって、ｉｏ＿ｅｎ信号５２０が低いとき、トランジスタ５０５は、オンになることから回避され得る。しかしながら、ｉｏ＿ｅｎ信号５２０が高いとき、ＮＡＮＤゲート５２２によってトランジスタ５０５に提供される信号は、出力データ信号５１７の値に基づき得る。論理回路５１５は、トランジスタ５１０のゲートに結合されたＮＯＲゲート５２５をさらに含む。ｉｏ＿ｅｎ信号５２０は、インバータ５２７によってＮＯＲゲート５２５の１つの入力に提供される。ｉｏ＿ｅｎ信号５２０が低いとき、インバータ５２７は、ＮＯＲゲート５２５の１つの入力に対して高い信号を提供し得、順に、トランジスタ５１０のゲートに低い信号を提供して、トランジスタ５１０がオンになることを回避し得る。このように、出力バッファ５００は、低いｉｏ＿ｅｎ信号によって無効化され得る。しかしながら、ｉｏ＿ｅｎ信号５２０が高いとき、ＮＯＲゲート５２５の出力は、出力データ信号５１７の値によって決定される状態で行われ得る。したがって、高いｉｏ＿ｅｎ信号は出力バッファ５００を有効にし得る。

図６は、本発明の一実施例による、入力バッファの概略図である。入力バッファ６００は、例えば、図３のＩ／Ｏ回路２２５内に含まれ得る。入力バッファ６００は、ｉｎ＿ｄａｔａ信号６１０を提供し得る、インバータ６０５を含む。ｉｎ＿ｄａｔａ信号６１０は、例えば、図３のｉｎ＿ｄａｔａ信号３１４に対応し得る。入力バッファ６００は、ＮＡＮＤゲート６１５をさらに含む。ＮＡＮＤゲート６１５は、１つの入力でｉｏ＿ｅｎ信号５２０を受信し、他の入力でおいてＩ／Ｏバスからのデータ信号を受信し得る。データ信号は、例えば、図３に示されるように、Ｉ／Ｏバス２１２から受信されてよい。再度図６を参照すると、ｉｏ＿ｅｎ５２０信号が低い場合、ＮＡＮＤゲートの出力は、Ｉ／Ｏバスからのデータ信号の状態に関わらず高くてよい。ＮＡＮＤゲート６１５の高い出力は、インバータ６０５に提供され得、順に、低いｉｎ＿ｄａｔａ信号６１０を提供し得る。このように、低いｉｏ＿ｅｎ信号５２０は、入力バッファ６００を無効化し得る。ｉｏ＿ｅｎ信号５２０が高いとき、ＮＡＮＤゲートの出力は、Ｉ／Ｏバスから受信されたデータ信号の状態に依存し得、したがって、インバータ６０５の出力は、Ｉ／Ｏバスから受信されたデータ信号の状態にも対応し得る。このように、入力バッファ６００は、高いｉｏ＿ｅｎ信号に応答して有効化され得る。

したがって、Ｖ_{ｃｃ＿ｉｏ}および／またはＶ_{ｃｃ＿ｐｅｒｉ}が無効化されたかどうかに関する決定に基づいて、ｉｏ＿ｅｎ信号を提供し得る、インターフェース回路の実施例が上述された。図７は、本発明の一実施例による、電圧検出器の概略図である。電圧検出器７００は、図３の電圧検出器３５２を実装するために使用され得る。類似の電圧検出器回路は、図３の電圧検出器３５４を実装するために使用され得る。再度図７を参照すると、電圧検出器７００は、レジスタ７０１〜７０３を含んでよい。レジスタが示されるが、抵抗を有する任意の回路素子が使用されてもよい。レジスタ７０１は値Ｒ１を有し、ノード７１０と地表との間に結合される。レジスタ７０２は値Ｒ２を有し、Ｖ_{ｃｃ＿ｐｅｒｉ}とノード７１０との間に結合される。ノード７１０は、ｐ−ＦＥＴトランジスタ７１２のゲートに結合される。ｐ−ＦＥＴトランジスタ７１２のソースは、Ｖ_{ｃｃ＿ｐｅｒｉ}に結合され、ｐ−ＦＥＴトランジスタ７１２のドレインは、出力ノード７１４に結合される。レジスタ７０３は値Ｒ３を有し、ノード７１４と地表との間に結合される。Ｖ_{ｃｃ＿ｐｅｒｉ}が十分に低いとき、トランジスタ７１２はオフであってよく、レジスタ７０３は、ノード７１４を地表に引き下げる場合があり、したがって、電圧検出器７００は、低いＬｏｗｖｃｃ＿信号を提供し得る。Ｖ_{ｃｃ＿ｐｅｒｉ}が回路構成要素によって設定される既定の電圧を超えるとき、トランジスタ７１２はオンになり得、Ｌｏｗｖｃｃ＿信号を引き上げ得る。

図８は、本発明の一実施形態による、波形の概略図である。Ｖ_{ｃｃ＿ｐｅｒｉ}波形８１０は、Ｌｏｗｖｃｃ＿波形８１２と同様に示される。図８に示されるように、Ｖ_{ｃｃ＿ｐｅｒｉ}信号が低くなり、したがってＬｏｗｖｃｃ＿信号も低くなるように、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧源が無効化される。時間ｔ_１において、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧源は、高いレベルに推移し始める。しかしながら、Ｌｏｗｖｃｃ＿信号は低いままである。時間ｔ_２において、Ｖ_{ｃｃ＿ｐｅｒｉ}信号は、電圧Ｖ_ｄｅｔに達する。一旦Ｖ_ｄｅｔに到達すると、Ｌｏｗｖｃｃ＿信号は推移する。時間ｔ_３において、Ｖ_{ｃｃ＿ｐｅｒｉ}およびＬｏｗｖｃｃ＿信号の両方は、高く推移した。電圧Ｖ_ｄｅｔは、図７の電圧検出器７００の回路パラメータに基づいて設定される。トランジスタ７１２の閾値電圧がＶ_ｔである場合、等式が書き込まれ得る。

Ｒ２／（Ｒ１＋Ｒ２）Ｖ_ｄｅｔ＝｜Ｖ_ｔ｜は、

Ｖ_ｄｅｔ＝｜Ｖ_ｔ｜ｘ（１＋Ｒ１／Ｒ２）と書き込まれ得る。このように、電圧Ｖ_ｄｅｔは、Ｒ１、Ｒ２、およびＶ_ｔの値を選択することによって設定されてもよい。

高いｉｏ＿ｅｎ信号がＩ／Ｏ回路を有効化するために使用され、低いｉｏ＿ｅｎ信号がＩ／Ｏ回路を無効化するために使用される、実施例が説明されたが、他の実装において、反対の状態が使用されてよく、低いｉｏ＿ｅｎ信号がＩ／Ｏ回路を有効化し得る一方で、高いｉｏ＿ｅｎ信号がＩ／Ｏ回路を無効化し得る。したがって、インターフェース回路および／またはＩ／Ｏ回路は修正され得る。

再度図２を参照すると、電圧検出器または電源の電圧レベルを示す信号を含み得る、有効化回路２５０の実施例が上述された。例えば、図３に示される有効化回路は、２つの電圧検出器およびインターフェース回路を含む。本発明の他の実施例において、コントローラは、無効化される電源を示す無効化命令信号を提供してもよい。このような無効化命令を受信し得る、有効化回路の実施例がここで説明される。

図９は、本発明の一実施形態による、メモリデバイスの構成要素の概略図である。メモリデバイス９００は、同様の参照番号で標識された、図２および３に示されるものに類似する多くの構成要素を含む。Ｉ／Ｏ回路２２５は、Ｖ_{ｃｃ＿ｉｏ}によって電力供給され、図９に示されるＩ／Ｏパッド３１６とともに、Ｉ／Ｏパッドに結合される。周辺回路９０２は、Ｖ_{ｃｃ＿ｐｅｒｉ}によって電力供給され得る。周辺回路９２０は、Ｉ／Ｏバス２１２を駆動するために、Ｉ／Ｏ制御信号９２２をＩ／Ｏ回路２２５に提供し得る。データ信号９２４は、周辺回路９２０とＩ／Ｏ回路２２５との間に提供され得る。

図９に示されるように、周辺回路９２０は、信号を有効化回路９３０、無効化命令信号ｓｈｔｄｗｎ＿ｃｍｄ９３２、および低いＶ_{ｃｃ＿ｐｅｒｉ}信号Ｌｏｗｖｃｃ＿ｐｅｒｉ９３４に提供し得る。無効化命令信号９３２は、図２のメモリコントローラ２１０等のコントローラによって提供される無効化命令に応答して提供され得る。無効化命令は、無効化されるＶ_{ｃｃ＿ｐｅｒｉ}電圧源の前に、メモリコントローラによって提供され得る。無効化命令は、メモリシステム上の特定のメモリデバイスに特異的であり得る。そのため、例えば、図２を参照して、メモリコントローラ２１０は、メモリデバイス２０１のＶ_{ｃｃ＿ｐｅｒｉ}を無効化する前に、無効化命令を提供し得る。再度図９を参照すると、無効化命令は、Ｉ／Ｏバス２１２上で、Ｉ／Ｏ回路２２５、および周辺回路９２０に提供され得る。次いで周辺回路９２０は、ｓｈｔｄｗｎ＿ｃｍｄ９３２を提供し得る。Ｌｏｗｖｃｃ＿ｐｅｒｉ９３４信号は、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧供給の電圧レベルを示してよく、同一または類似の方法で、上記のＬｏｗｖｃｃ信号に提供されてよい。例えば、図７の電圧検出器７００は、Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４を提供されてもよい。

有効化回路９３０は、ｓｈｔｄｗｎ＿ｃｍｄ信号９３２およびＬｏｗｖｃｃ＿ｐｅｒｉ信号９３４を受信し得る。有効化回路９３０は、ｉｏ＿ｅｎ信号を提供する。とりわけ、有効化回路９３０は、ｓｈｔｄｗｎ＿ｃｍｄ信号９３２が高いとき、低いｉｏ＿ｅｎ信号を提供し得、Ｖ_{ｃｃ＿ｐｅｒｉ}が無効化されているか、またはすぐに無効化され得ることを示す。その後、有効化回路９３０は、Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４が、Ｖ_{ｃｃ＿ｐｅｒｉ}が有効化された（例えば、回復された）ことを示すとき、ｉｏ＿ｅｎ信号を高い状態に推移させ得る。

図１０は、本発明の一実施形態による、有効化回路の概略図である。上述の有効化回路９３０は、ｓｈｔｄｗｎ＿ｃｍｄ信号９３２およびＬｏｗｖｃｃ＿ｐｅｒｉ信号９３４を受信する。ｓｈｔｄｗｎ＿ｃｍｄ信号９３２は、レベルシフター１００５によって受信される。ｓｈｔｄｗｎ＿ｃｍｄ信号９３２は、周辺回路９２０によって、上述にように提供されてよく、したがって、Ｖ_{ｃｃ＿ｐｅｒｉ}電力ドメイン内に提供され得る。レベルシフター１００５は、ｓｈｔｄｗｎ＿ｃｍｄ信号９３２の電圧レベルをＶ_{ｃｃ＿ｉｏ}電力ドメインにシフトし得る。得られる信号は、図１０においてＳ１として示される。Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４は、別のレベルシフター１０１０によって受信され得る。レベルシフター１０１０は同様に、ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４の電圧レベルをＶ_{ｃｃ＿ｐｅｒｉ}レベルからＶ_{ｃｃ＿ｉｏ}レベルにシフトし得る。レベルシフター１０１０の出力は、ワンショットパルス発生器１０１５の入力に結合される。ワンショットパルス発生器１０１５は、レベルシフター１０１０からの高いレベル信号の受信に応答して、パルスを生成し得る。得られる信号は、図１０においてＲ１として示される。

Ｓ１信号は、ラッチ１０２０への入力として提供される。Ｓ１信号は、シフトされたバージョンのｓｈｔｄｗｎ＿ｃｍｄ信号９３２であることを想起されたい。したがって、Ｓ１信号は、ラッチ１０２０を設定して、高いｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２を提供し得る。ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２は、インバータ１０２４に提供され、低いｉｏ＿ｅｎ信号を提供し得る。このように、低いｉｏ＿ｅｎ信号は、高いｓｈｔｄｗｎ＿ｃｍｄ信号９３２に対応する、無効化命令信号の受信に応答して提供され得る。ラッチ１０２０は、ラッチがリセットされるまでｉｏ＿ｅｎ信号を高く保持し得る。図１０に示されるように、Ｒ１信号は、ラッチをリセットし得る。Ｒ１信号は、高いｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４に応答して生成されるパルスであってよい。このように、一旦ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４が、Ｖ_{ｃｃ＿ｐｅｒｉ}が十分な電圧に戻ったことを示すと、ラッチ１０２２はリセットされ得る。したがって、ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２は、低く推移し得、順に、ｉｏ＿ｅｎ信号は高く推移し得る。このように、ラッチ１０２０は、メモリコントローラからの無効化命令に応答して設定されてよく、高いｉｏ＿ｅｎ信号を無効化Ｉ／Ｏ回路に提供する。ラッチ１０２０は、Ｖ-_{ｃｃ＿ｐｅｒｉ}電圧が有効化されたことの表示に応答してリセットされてよく、低いｉｏ＿ｅｎ信号を有効化Ｉ／Ｏ回路に提供する。

図１１は、本発明の一実施形態による、図１０の有効化回路９３０の操作を示すタイミング図である。ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２は、時間ｔ_ｏにおいて高く推移することが示される。ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２は、周辺回路を通じてメモリコントローラから受信され得る、無効化命令に応答して高く推移する。無効化命令は、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧が低く推移する前に送信され得る。図１１において、Ｖ_{ｃｃ＿ｐｅｒｉ}信号は、後の時間ｔ_１において低く推移し始める。Ｖ_{ｃｃ＿ｐｅｒｉ}信号が低く推移するにつれて、Ｌｏｗｖｃｃ＿ｐｅｒｉ信号も低く推移する。ラッチ１０２０が設定されるため、ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号は高いままである。時間ｔ_２において、Ｖ_{ｃｃ＿ｐｅｒｉ}電圧は有効化される。一旦Ｖ_{ｃｃ＿ｐｅｒｉ}電圧が既定の電圧に到達すると、概して上述されるように、図１１の時間ｔ_３において開始して、Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４が高く推移し得る。再びラッチ１０２０が設定されたままであるため、ｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号１０２２は高いままであり、ｉｏ＿ｅｎ信号は低いままである。Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４が高く推移するにつれて、図１１の時間ｔ_４においてワンショット１０１５をトリガし、パルスＲ１を生成し得る。Ｒ１パルスがラッチ１０２０をリセットし、したがって図１１の時間ｔ_５でｓｈｔｄｗｎ＿ｖｃｃ＿ｉｏ信号が低く推移し、ｉｏ＿ｅｎ信号が高く推移する。

図１２は、本発明の一実施形態による、レベルシフターの概略図である。レベルシフター１００５は、例えば、図１０の有効化回路内で使用される。図１２に示されるレベルシフターは、図１０のレベルシフター１０１０、および／または図４を参照して上述されるレベルコンバータを実装するために使用されてもよい。他の例において、他のレベルシフティング回路が使用されてもよい。図１２のレベルシフター１００５は、トランジスタ１２０５のゲートにおいて、ｓｈｔｄｗｎ＿ｃｍｄ信号９３２等の入力信号を受信してよい。トランジスタ１２０５のゲートでの高い信号は、トランジスタ１２０５をオンにし得、トランジスタ１２０５のドレインを地表に引き下げる。トランジスタ１２０５のドレインは、ｐ−ＦＥＴトランジスタ１２１０のゲートに結合される。ｐ−ＦＥＴトランジスタ１２１０のゲート上の低い電圧は、ｐ−ＦＥＴトランジスタ１２１０をオンにし得、出力ノード１２１５を電圧Ｖ_{ｃｃ＿ｉｏ}に引き上げる。このように、Ｖ_{ｃｃ＿ｐｅｒｉ}レベルでの高い入力信号は、Ｖ_{ｃｃ＿ｉｏ}において高い出力信号に移行され得る。高い出力ノード１２１５は、ｐ−ＦＥＴトランジスタ１２１７をオフにし得る。入力信号は、インバータ１２２０にも提供される。インバータ１２２０の出力は、ｎ−ＦＥＴトランジスタ１２２５のゲートに結合される。入力信号が低いとき、トランジスタ１２２５のゲート上の信号は高く、トランジスタ１２２５をオフにする。入力信号が低いとき、トランジスタ１２２５のゲート上の信号は高く、トランジスタ１２２５をオンにして、出力を地表に引き下げる。

図１３は、本発明の一実施形態による、ワンショットパルス発生器の概略図である。パルス発生器１０１５は、図１０の有効化回路の一部を形成し得る。他の例において、他のワンショットパルス発生器回路が使用されてもよい。ワンショットパルス発生器１０１５は、遅延素子１３０５と、ＡＮＤゲート１３１０とを含む。入力信号、例えば、図１０のレベルシフトされたバージョンのＬｏｗｖｃｃ＿ｐｅｒｉ信号は、遅延素子１３０５の入力およびＡＮＤゲート１３１０の１つの入力に提供され得る。遅延素子１３０５は、再度低く推移する前に、遅延時間の間、立ち上がりエッジ信号を保持し得る。遅延素子１３０５の出力は、ＡＮＤゲート１３１０の別の入力に提供される。したがって、ＡＮＤゲート１３１０は、入力信号および遅延された立ち上がりエッジ信号の両方が高い時間に対応する幅を有する、パルス信号を提供し得る。

図１４は、本発明の一実施形態による、遅延素子の概略図である。遅延素子１３０５は、図１３のワンショット回路１０１５の一部を形成し得る。Ｌｏｗｖｃｃ＿ｐｅｒｉ信号９３４のレベルシフトされたバージョンであり得る、入力信号は、ｐ−ＦＥＴトランジスタ１４０５およびｎ−ＦＥＴトランジスタ１４０７の両方のゲートに提供される。入力信号が低いとき、ｐ−ＦＥＴトランジスタ１４０５はオンであってよく、ノード１４１０を高い電圧で配置し、キャパシタ１４１２を荷電する。ノード１４１０は、インバータ１４１４の入力に結合され、順に、低い信号を提供し得る。インバータ１４１４の出力は、インバータ１４１６の入力に結合され、高い信号を提供し得る。したがって、遅延素子１３０５に対する低い入力信号は、高い出力信号を提供し、キャパシタ１４１２を荷電し得る。入力信号が高く推移するとき、ｎ−ＦＥＴトランジスタ１４０７はオンであってよく、レジスタ１４２０をノード１４１０と地表との間に接続する。ｐ−ＦＥＴトランジスタ１４０５はオフにされ得る。したがって、キャパシタ１４１２は、レジスタ１４２０を通じて地表に放電し得る。このように、ノード１４１０が高いままであるとき、入力信号の低−高推移に続く期間があり、出力信号も高いままとなる。その期間の後、キャパシタ１４１２は枯渇され得、ノード１４１０および出力信号は低く推移し得る。再度図１２を参照すると、ＡＮＤゲート１３１０は、遅延素子１３０５の入力信号および出力の両方が高いとき、高い出力信号を提供し得る。この条件は、入力信号の低−高推移に続く期間に起こる一方で、キャパシタ１４１２は放電する。このように、上記のリセットパルスＲ１が生成され得る。

したがって、制御信号を提供し得る有効化回路の実施例が上述された。制御信号は、Ｉ／Ｏ回路に提供され得る。制御信号は、操作に十分なレベルであるＶ_{ｃｃ＿ｐｅｒｉ}電圧に対応する１つの状態と、回路操作に不十分なレベルであるＶ_{ｃｃ＿ｐｅｒｉ}電圧に対応する別の状態とを有し得る。Ｖ_{ｃｃ＿ｐｅｒｉ}電圧が回路操作に不十分であることを示す制御信号に応答して、Ｉ／Ｏ回路は、Ｉ／Ｏ回路を通る電流路を低減または排除するために無効化され得る。マルチデバイスメモリシステムにおいて、Ｉ／Ｏ回路は、デバイスベースで有効化または無効化され得る。このように、Ｖ_{ｃｃ＿ｐｅｒｉ}は、メモリデバイスのうちの特定の１つについて無効化され得、それらの特定のメモリデバイスのＩ／Ｏ回路も無効化され得る。このように、Ｖ_{ｃｃ＿ｐｅｒｉ}は、メモリシステム内の１つ以上のメモリデバイスについて無効化され得る一方で、Ｖ_{ｃｃ＿ｉｏ}はオンのままである。

図２に示されるメモリシステムは、例えば、カメラ、電話、ワイヤレスデバイス、ディスプレー、チップセット、セットトップボックス、ゲーミングシステム、車両、および電化製品を含む、プロセッサおよびメモリを用いる多用な製品において実装され得る。メモリシステムを用いて得られるデバイスは、それらの最適なユーザ機能を行うために、上述の有効化回路の実施形態から利益を享受し得る。

前述から理解されるように、本発明の特定の実施形態は、例示する目的で本明細書に説明されたが、本発明の趣旨および範囲を逸脱することなく、様々な修正が行われてよい。

Claims

複数のデバイスと、
コントローラと、
前記複数のデバイスおよび前記コントローラに結合された入力／出力（Ｉ／Ｏ）バスと、を備え、
前記複数のデバイスがそれぞれ、
複数のメモリセルを含むメモリアレイと、
前記メモリアレイに結合され、第１の電源電圧を受電するように構成される、周辺回路と、
前記Ｉ／Ｏバスに結合され、前記第１の電源電圧とは異なる第２の電源電圧を受電するように構成される入力／出力回路であって、制御信号に従って無効化されるようにさらに構成される、入力／出力回路と、
前記Ｉ／Ｏ回路に結合され、少なくとも部分的に、前記第１の電源電圧の電圧に基づいて、前記制御信号を提供するように構成される、有効化回路と、
を備える、システム。
前記有効化回路が、前記第１の電源電圧が前記入力／出力回路の操作に不十分であるときに、前記入力／出力回路を無効化するために、前記制御信号を提供するように構成される、請求項１に記載のシステム。
前記有効化回路が、前記コントローラからの無効化命令の受信に応答して、前記入力／出力回路を無効化するように構成される、請求項１に記載のシステム。
前記有効化回路が、前記第１の電源電圧を基準電圧と比較するように構成される、請求項１に記載のシステム。
第１の電圧源を受電するように構成される入力／出力回路であって、制御信号に応答して無効化されるように構成される、入力／出力回路と、
前記入力／出力回路に結合され、前記第１の電圧源とは異なる第２の電圧源を受電するように構成される、周辺回路と、
前記入力／出力回路に結合され、前記入力／出力回路を無効化する前記制御信号を提供するように構成される、有効化回路と、
を備える、デバイス。
前記有効化回路が、前記第２の電圧源からの電圧を閾値電圧と比較するように構成される、第１の電圧検出器を含み、前記第１の電圧検出器が、前記比較に基づいて出力信号を提供するように構成される、請求項５に記載のデバイス。
前記有効化回路が、前記第２の電圧源からの前記電圧が前記閾値電圧以下であることを示す前記出力信号に応答して、前記入力／出力回路を無効化する前記制御信号を提供するように構成される、インターフェース回路をさらに備える、請求項６に記載のデバイス。
前記有効化回路が、前記第１の電圧源からの電圧を別の閾値電圧と比較するように構成される、第２の電圧検出器をさらに備え、前記第２の電圧検出器が、前記比較に基づいて別の出力信号を提供するように構成される、請求項７に記載のデバイス。
前記インターフェース回路が、前記別の出力信号を受信し、前記第１の電圧源からの前記電圧が前記別の閾値電圧以下であることを示す第２の出力信号に応答して、前記入力／出力回路を無効化する前記制御信号を提供するようにさらに構成される、請求項７に記載のデバイス。
前記インターフェース回路が、
出力ノードに結合され、第１の状態を有する前記第１および第２の出力信号に応答して、前記出力ノードを高電圧に引き上げるように構成される、第１のサブ回路と、
前記出力ノードに結合され、第２の状態を有する前記第１の出力信号に応答して、前記出力ノードを低電圧に引き下げるように構成される、第２のサブ回路と、
前記出力ノードに結合され、前記第２の状態を有する前記第２の出力信号に応答して、前記出力ノードを前記低電圧に引き下げるように構成される、第３のサブ回路と、
を備える、請求項１８に記載のデバイス。
前記入力／出力回路が、出力データおよび前記制御信号を受信するように構成される論理回路を備える、出力バッファを含み、前記出力バッファが、前記制御信号が特定の状態を有するときに限り、前記出力データを出力するように構成される、請求項５に記載のデバイス。
前記入力／出力回路が、入力データおよび前記制御信号を受信するように構成される論理回路を備える、入力バッファを含み、前記入力バッファが、前記制御信号が特定の状態を有するときに限り、前記入力データを出力するように構成される、請求項５に記載のデバイス。
前記周辺回路が、コントローラからの命令に応答して、無効化命令を提供するように構成され、前記有効化回路が、前記無効化命令を受信し、前記無効化命令の受信に応答して、前記制御信号を生成するように構成される、請求項５に記載のデバイス。
前記周辺回路がさらに、前記第２の電圧源が回復されて有効になったことを示す信号を提供するように構成され、前記有効化回路が、前記第２の電圧源が有効化されたことを示す前記信号を受信し、前記信号に応答して、前記入力／出力回路を有効化するように構成される、請求項１３に記載のデバイス。
前記有効化回路がラッチを備え、前記ラッチが、前記無効化命令に応答して設定されるように構成され、前記ラッチが、前記第２の電圧源が有効化されたことを示す前記信号に応答して、再設定されるように構成される、請求項２８に記載のデバイス。
前記有効化回路がさらに、前記第２の電圧源が有効化されたことを示す前記信号を生成するように構成される、ワンショットパルス発生器を含む、請求項１４に記載のデバイス。
電力管理のための方法であって、
デバイスの周辺回路に電力供給することから第１の電圧源を無効化することと、
前記周辺回路に結合された入力／出力回路を無効化することであって、前記入力／出力回路が、第２の電圧源によって電力供給されるように構成され、前記入力／出力回路が、前記第１の電圧源を無効化することに応答して無効化されることと、
を含む、方法。
前記入力／出力回路が、コントローラから受信された無効化命令に応答して無効化される、請求項１７に記載の電力管理のための方法。
前記無効化命令が、前記周辺回路に電力供給することから前記第１の電圧源を無効化する前に受信される、請求項１８に記載の電力管理のための方法。
前記第１の電圧源から受電された電圧を閾値と比較することをさらに含み、前記入力／出力回路を無効化することが、前記電圧が前記閾値以下であることを示す比較に応答して起こる、請求項１７に記載の電力管理のための方法。
前記入力／出力回路を無効化することが、前記入力／出力回路の論理回路に対して特定の状態を有する信号を提供することを含む、請求項１７に記載の電力管理のための方法。
システム内の電力管理のための方法であって、前記第１の電圧源が、前記システムの複数のデバイスの入力／出力回路に提供され、第２の電圧源が、前記システムの前記複数のデバイスの周辺回路に提供され、
前記メモリシステムの前記複数のデバイスのうちの選択された１つの前記第２の電圧源を無効化することと、
前記第２の電圧源を無効化することに応答して、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路を無効化することと、
を含む、方法。
前記システムの前記複数のデバイスのうちの選択された１つの前記第２の電圧源を無効化することが、前記システムの前記複数のデバイスのうちの選択された１つの前記第２の電圧源を無効化することを含み、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路を無効化することが、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路を無効化することを含む、請求項２２に記載の電力管理のための方法。
前記入力／出力回路を無効化することが、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路に制御信号を提供することを含む、請求項４４に記載の電力管理のための方法。
前記第２の電圧源を無効化することが、コントローラからの無効化命令に応答して起こり、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路を無効化することが、前記無効化命令に応答して起こる、請求項２２に記載の電力管理のための方法。
前記複数のデバイスのうちの前記選択された１つにおいて、前記第２の電圧源からの電圧を基準電圧と比較することをさらに含み、前記複数のデバイスのうちの前記選択された１つの前記入力／出力回路を無効化することが、少なくとも部分的に、前記比較に基づいている、請求項２２に記載の電力管理のための方法。