TWI497503B - 反及閘記憶體中的解碼器 - Google Patents

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Chang Ting Chen
Chi Yu Hung
Tseng Yi Liu
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Description

反及閘記憶體中的解碼器
本技術係關於一高電壓切換裝置與方法，尤其適於使用於反及閘記憶陣列的解碼器。
傳統反及閘快閃記憶體的設計中並沒有負電壓。即使是進行抹除驗證時所有的偏壓是等於或大於0伏特，假如此抹除記憶胞的臨界電壓Vt分佈是低於0伏特。如此設計的應用係稱為反向讀取操作。
因為在反及閘快閃記憶體中的X解碼器並沒有負電壓的需求，反及閘快閃記憶體經常使用傳統的X解碼器選擇器。
在美國專利申請公開號US 2008/0062760案中，一個負位準轉換器提供負電壓以選取或解除選取反及閘記憶陣列中的區塊，但是沒有正位準轉換的輔助電路。其結果是，PMOS電晶體需要更嚴格的操作需求。
在美國專利申請公開號US 2009/0310405案中，一個正位準轉換器跟隨在負位準轉換器之後。然而，此設計對PMOS電晶體而言仍是需要更嚴格的操作需求。
因此，需要提供一種高電壓切換開關以具有較寬的正電壓及負電壓範圍，對PMOS電晶體而言不需要嚴格的操作需求。
本技術的實施例係描述能夠在一反及閘記憶陣列中提供負電壓輸入的高電壓切換開關。
本發明之一目的為揭露一種包括高電壓切換開關之積體電路記憶裝置。此高電壓切換開關接收來自解碼器的信號，其中選取/解除選取或致能/失能信號具有邏輯信號值以指示一特定記憶區塊是否被選取/解除選取或致能/失能。此高電壓切換開關然後轉換這些邏輯信號為足夠正或負能夠選取/解除選取記憶區塊的電壓。此高電壓切換開關包含一位準轉換器及一例如是x解碼器或列解碼器的上拉電路。此位準轉換器可以是一負位準轉換器。
此高電壓切換開關與(i)一解碼器及(ii)與反及閘記憶胞的一區塊耦接之一字元線耦接。該解碼器可以是一區塊解碼器。此高電壓切換開關具有一高電壓切換輸出信號，其具有正電壓及負電壓的一輸出電壓範圍。
此位準轉換器與該解碼器耦接，該位準轉換器接收一個指示該字元線是選取或解除選取之一解碼信號。該解碼信號具有一第一電壓範圍，該位準轉換器提供一個具有一第二電壓範圍的位準轉換器輸出信號至一上拉電路，該第二電壓範圍藉由包括一個在該第一電壓範圍缺乏的一較大負電壓而比該第一電壓範圍更寬。
該上拉電路與該位準轉換器耦接，且與該字元線耦接。該上拉電路接收(i)該解碼信號及(ii)該位準轉換器輸出信號，該上拉電路提供給該反及閘記憶胞的該區塊一上拉電路輸出信號其會將該特定字元線與一字元線電源信號耦接或解除耦接。該上拉電路藉由包含(i)該第一電壓範圍缺乏的一較大負電壓及(ii)該第一電壓範圍缺乏的一較大正電壓提供具有較該第一電壓範圍更寬的該輸出電壓範圍之該高電壓切換輸出信號。
更特定的是，例如是x解碼器或列解碼器的上拉電路接收一致能/失能信號及此致能/失能信號的互補信號。替代地，沒有自解碼器接收致能/失能信號的互補信號，此上拉電路自此位準轉換器接收負參考電壓。為了響應此致能信號，此上拉電路輸出一個較此致能信號(例如VPP)更大的電壓。為了響應此失能信號，此上拉電路輸出失能信號，例如是自位準轉換器之一個更大的負電壓信號。
在一實施例中，該高電壓切換輸出信號的該輸出電壓範圍藉由包含該位準轉換器之第二電壓範圍缺乏的一較大正電壓而具有較該負位準轉換器輸出信號的該第二電壓範圍更寬。因為與一較窄範圍相關的電晶體具有不需要較嚴格的操作需求且可以更小之優點。在另一實施例中，該切換裝置輸出信號的電壓範圍與該負位準轉換器輸出信號的該第二電壓範圍具有相同的最大電壓值。
在一實施例中，該高電壓切換輸出信號的該輸出電壓範圍與程式化、抹除和讀取操作時的該區塊解碼信號之該選取及解除選取的最大及最小值對應。
在一實施例中，該位準轉換器輸出信號的該第一電壓範圍與程式化、抹除和讀取操作時的該區塊解碼信號之該選取及解除選取的最大及最小值對應。
在一實施例中，該上拉電路包括一個具有一閘極於該區塊位準轉換器操作時接收該高電壓切換開關之該輸出電壓範圍的一最大電壓之n型電晶體。在另一實施例中，該高電壓切換關開包括一個具有一閘極於該高電壓切換關開操作時接收該高電壓切換關開之該輸出電壓範圍的一最大電壓之n型電晶體。該高電壓切換關開包括複數個p型電晶體，每一個該p型電晶體具有一閘極於該高電壓切換關開操作時無法接收該高電壓切換關開之該輸出電壓範圍的該最大電壓。
在一實施例中，該高電壓切換關開包括一個具有一閘極於該高電壓切換關開操作時接收該高電壓切換關開之該輸出電壓範圍的一最大電壓之n型電晶體，及該高電壓切換關開包括複數個p型電晶體，每一個該p型電晶體具有一閘極於該高電壓切換關開操作時無法接收該高電壓切換關開之該輸出電壓範圍的該最大電壓。
本發明之另一目的為揭露一種記憶體操作的位址解碼方法，該記憶體中具有一字元線與一積體電路中的反及閘記憶胞之一區塊耦接。此方法包含：
於一位準轉換器接收一個指示該字元線是選取或解除選取之一區塊解碼信號，該區塊解碼信號具有一第一電壓範圍；自該位準轉換器提供一個具有一第二電壓範圍的位準轉換器輸出信號至一上拉電路，該第二電壓範圍藉由包括一個在該第一電壓範圍缺乏的一較大負電壓而比該第一電壓範圍更寬；於該上拉電路接收(i)該解碼信號及(ii)該位準轉換器輸出信號，該上拉電路提供給該反及閘記憶胞的該區塊一上拉電路輸出信號其會將該特定字元線與一字元線電源信號耦接或解除耦接；以及自該上拉電路藉由包含(i)該第一電壓範圍缺乏的一較大負電壓及(ii)該第一電壓範圍缺乏的一較大正電壓提供具有較該第一電壓範圍更寬的該輸出電壓範圍之該高電壓切換輸出信號。
在一實施例中，該高電壓切換輸出信號的該輸出電壓範圍藉由包含該位準轉換器之第二電壓範圍缺乏的一較大正電壓而具有較該位準轉換器輸出信號的該第二電壓範圍更寬。因為與一較窄範圍相關的電晶體具有不需要較嚴格的操作需求且可以更小之優點。在一實施例中，該切換裝置輸出信號的電壓範圍及該位準轉換器輸出信號的該第二電壓範圍具有相同的最大電壓值。
在一實施例中，該高電壓切換輸出信號的該輸出電壓範圍與程式化、抹除和讀取操作時的該解碼信號之該選取及解除選取的最大及最小值對應。
在一實施例中，該位準轉換器輸出信號的該第二電壓範圍與程式化、抹除和讀取操作時的該解碼信號之該選取及解除選取的最大及最小值對應。
在一實施例中，更包括：於該高電壓切換關開操作時，在此上拉電路(在另一實施例中為該高電壓切換關開)中n型電晶體的一閘極接收該高電壓切換關開之該輸出電壓範圍的一最大電壓，以及於該高電壓切換關開操作時，該高電壓切換關開中所有p型電晶體的閘極無法接收該高電壓切換關開之該輸出電壓範圍的該最大電壓。
本發明之再一目的為揭露一種積體電路記憶裝置，其包含複數個反及閘記憶胞的區塊以及一高電壓切換關開。此高電壓切換關開包括一位準轉換器及一上拉電路。此高電壓切換關開與一解碼器及該複數個反及閘記憶胞的區塊耦接。該高電壓切換關開具有正電壓及負電壓的一輸出電壓範圍。
此位準轉換器與該解碼器耦接。
此上拉電路與該負位準轉換器及該複數個反及閘記憶胞的區塊耦接，其中該高電壓切換關開具有NMOS電晶體及PMOS電晶體，且該PMOS電晶體相較於該NMOS電晶體具有降低的操作需求。
在一實施例中，該高電壓切換關開輸出信號的該輸出電壓範圍藉由包含該位準轉換器之第二電壓範圍缺乏的一較大正電壓而具有較該位準轉換器輸出信號的該第二電壓範圍更寬。因為與一較窄範圍相關的電晶體具有不需要較嚴格的操作需求且可以更小之優點。在一實施例中，該高電壓切換關開的輸出電壓範圍與該位準轉換器的輸出電壓範圍具有相同的最大電壓值。
在一實施例中，該高電壓切換關開的該輸出電壓範圍與程式化、抹除和讀取操作時由該解碼器所指示之該選取及解除選取狀態的最大及最小值對應。
在一實施例中，該位準轉換器的一輸出電壓範圍與程式化、抹除和讀取操作時由該解碼器所指示之該選取及解除選取狀態的最大及最小值對應。
在一實施例中，該降低的操作需求包含該上拉電路包括一個具有一閘極於該高電壓切換關開操作時接收該高電壓切換關開之該輸出電壓範圍的一最大電壓之n型電晶體，及該高電壓切換關開包括複數個p型電晶體，每一個該p型電晶體具有一閘極於該高電壓切換關開操作時無法接收該高電壓切換關開之該輸出電壓範圍的該最大電壓。
在一實施例中，該降低的操作需求包含該高電壓切換關開包括一個具有一閘極於該高電壓切換關開操作時接收該高電壓切換關開之該輸出電壓範圍的一最大電壓之n型電晶體，及該高電壓切換關開包括複數個p型電晶體，每一個該p型電晶體具有一閘極於該高電壓切換關開操作時無法接收該高電壓切換關開之該輸出電壓範圍的該最大電壓。
本發明之又一目的為揭露一種積體電路記憶裝置，其包含複數個反及閘記憶胞的區塊以及一高電壓切換關開。此高電壓切換關開與一解碼器及該複數個反及閘記憶胞的區塊耦接。該高電壓切換關開具有正電壓及負電壓的一輸出電壓範圍。
在某些實施例中，此高電壓切換關開包括一位準轉換器與該解碼器耦接，及一上拉電路。此上拉電路與該位準轉換器及該複數個反及閘記憶胞的區塊耦接。
在某些實施例中，此高電壓切換關開包括一位準轉換器與該解碼器耦接，及一上拉電路。此上拉電路與該位準轉換器及該複數個反及閘記憶胞的區塊耦接。此位準轉換器及一上拉電路足以產生此高電壓切換關開的輸出電壓範圍。舉例而言，並不需要兩級的位準轉換電路。
在某些實施例中，此高電壓切換關開包括一位準轉換器與該解碼器耦接，及一上拉電路。此上拉電路與該位準轉換器及該複數個反及閘記憶胞的區塊耦接，其中該高電壓切換關開具有NMOS電晶體及PMOS電晶體，且該PMOS電晶體相較於該NMOS電晶體具有降低的操作需求。
一個負電壓選擇器在許多情況下是有用的，例如在抹除驗證一個具有負臨界電壓Vt的抹除記憶胞之正向讀取操作中，或是記憶胞在執行抹除驗證以外的某些需要負電壓的記憶胞操作時之情況下。
第1圖顯示一個使用於反及閘快閃記憶體的高電壓切換開關。
M3是一個空乏型NMOS。M2和M3的臨界電壓，在一範例中分別是-1V和-0.8V。在一情況下，Vin是低準位而Vsw=GND。M2是關閉的而Vsb=0.8V(M3具有負臨界電壓Vt)。M4是關閉的且Vout與VHV 無關。當Vin接近Vdd時，M2開啟而升高節點Vsw的電壓。電晶體M1亦對Vsw的電壓升高產生貢獻直到Vsw等於VDD-Vth,M1。在此情況下，M1是二極體式連接且將電路中標示為反向器的低電壓區段隔離。介於節點Vsb和Vsw(經由M2和M3)的正回饋將電壓Vsw升至Vhv。
第2圖顯示一個反及閘快閃記憶體中的X解碼器，具有第1圖中的切換開關作為高電壓轉換之用。
一記憶體積體電路包含許多區塊的記憶胞。此陣列中的每一個區塊由X解碼器單元達成。所以，每一個區塊包含許多由多重位元線和字元線存取之許多反及閘記憶體的串列或線。整體字元線GWL[31:0]、整體串列選擇線GSSL及整體接地選擇線GGSL是每一個區塊中整體用來提供電源給字元線WL[31:0]、串列選擇線SSL及接地選擇線GSL的信號。而選取一個特定的區塊則是由區塊解碼器BLKDEC電路來解碼。
假如此區塊被選取，則此高電壓切換開關，或是高電壓位準轉換器輸出VPP，且因此開啟與此反及閘串列串聯之電晶體201、202、203和204。在此情況下，選取區塊中的字元線WL0會與整體字元線GWL0連接、字元線WL1會與整體字元線GWL1連接、其餘的字元線WL[31:0]與整體字元線GWL[31:0]以此類推。除了字元線WL之外，每一個區塊中的串列選擇線SSL及接地選擇線GSL也是以類似地方式連接。
假如此區塊解除選取，則高電壓切換開關輸出地電位GND以將字元線WL、串列選擇線SSL及接地選擇線GSL自此區塊解除連接。
第3圖顯示一個反及閘快閃記憶體中具有限定區塊控制能力的X解碼器，特別是顯示一選取區塊，其具有第1圖中的切換開關作為高電壓轉換之用。
在某些情況下，此記憶胞本身在執行某些操作時需要一個負電壓。在一範例中，一條字元線WL在一操作中需要-2.0V的偏壓，其是在某些傳統的高電壓切換開關型態中所無法完成的。
舉例而言，如第3圖所示，整體字元線GWL0=-2.0V，且所選取區塊中的電晶體202是開啟的。
第4圖顯示一個反及閘快閃記憶體中具有限定區塊控制能力的X解碼器，特別是顯示一解除選取區塊，其具有第1圖中的切換開關作為高電壓轉換之用。
其他解除選取區塊中的電晶體202因為高電壓轉換器的最低輸出電壓是地GND的關係仍是開啟的。
第5圖顯示一個改良的高電壓切換開關。
此改良的高電壓切換開關具有提供反及閘記憶體一個負電壓輸入的能力以關閉一反及閘記憶區塊。使用如此的電路可以避免先前所描述的錯誤地致能此反及閘陣列中之記憶區塊的問題發生。因此，此改良的高電壓切換開關可以提供一個負電壓以關閉解除選取的反及閘記憶區塊。
於操作時，VNP是此晶片中的最負電壓，而VPP是此晶片中的最正電壓。
此高電壓切換開關包含一位準轉換器及一上拉電路。此高電壓切換開關的輸入是一來自解碼器將此反及閘陣列中一記憶區塊致能/失能的SEL信號。
此位準轉換器由交互耦接的反向器構成，在其中具有兩組n型與p型電晶體串聯於一高VDD電壓與一低VNP參考電壓之間，且每一個n型電晶體的閘極與另一n型電晶體的汲極交互耦接。然而，與反向器不同的是，p型電晶體的閘極各自與來自解碼器將此反及閘陣列中一記憶區塊致能/失能的SEL信號及其反向信號SELB耦接。輸出是此兩組串聯之n型與p型電晶體的其中一個內部節點。在此例示實施例中，輸出是此兩組串聯之n型與p型電晶體的其中一個內部節點，包括具有閘極來接收自解碼器將此反及閘陣列中一記憶區塊致能/失能的SEL信號之p型電晶體。此輸出更進一步由一反向器進行處理。此位準轉換器的輸出具有由此位準轉換器放寬之負電壓範圍，其包括VPN。
此上拉電路具有一選擇性的n型電晶體將此位準轉換器的輸出與此上拉電路的主要部分連接，其是與一x解碼器或列解碼器相同。一個n型空乏模式電晶體與一p型電晶體串聯於VPP及高電壓切換開關輸出之間。此n型空乏模式電晶體具有閘極與高電壓切換開關輸出連接，汲極與VPP連接，及源極與p型電晶體的源極連接。此p型電晶體具有汲極與高電壓切換開關輸出連接，及閘極與解碼信號SELB連接。
更特定的是，例如是x解碼器或列解碼器的上拉電路接收一致能/失能信號及此致能/失能信號的互補信號。為了響應此致能信號，此上拉電路輸出一個較此致能信號(例如VPP)更大的電壓。為了響應此失能信號，此上拉電路輸出失能信號。
在第5圖及第7~10圖中描述的高電壓切換開關，位準轉換器階段之後跟隨一個解碼階段。此負電壓位準轉換階段輸出一個較寬的負電壓範圍之信號，且此解碼階段輸出一個較寬的正電壓範圍之信號。
此位準轉換器階段接收區塊選擇信號SEL做為輸入。在許多實施例中，此區塊選擇信號SEL具有一般邏輯電路輸出常見的單一極性(負或正)，通同是正極性。此區塊選擇信號SEL因此通常具有解碼器輸出的值，例如VDD或是地的邏輯值。於此位準轉換器階段接收區塊選擇信號SEL之後，此位準轉換器階段輸出一個介於較寬的VDD與VNP範圍間的信號。此位準轉換器階段將其較低電壓範圍自地變寬為負的VNP。
此解碼器階段將信號範圍自VDD及VNP變寬至VPP及VNP。其中此位準轉換器階段的最大電壓是VDD，與此邏輯電路輸出的最大值對應，而此解碼器階段的最大電壓是VPP其係大於VDD。
第6圖顯示一個反及閘快閃記憶體中具有改良區塊控制能力的X解碼器，特別是顯示一解除選取區塊，其具有第5圖中的切換開關作為高電壓轉換之用。
不像先前顯示的第2~4圖，因為此高電壓轉換器的最低輸出電壓是足夠負的，這些解除選取區塊中的電晶體202是關閉的。
第7圖顯示另一個改良的高電壓切換開關。
此改良的高電壓切換開關是框起來的部分。在框起來的區域之外的右側，是一個與反及閘串列串聯之電晶體，且會如之前圖式中所描述的一般根據此電壓切換開關所接收到的區塊選擇信號是高或低準位而開啟或關閉。
與第5圖相較，第7圖中的高電壓切換開關顯示一個反向器接收解碼信號SEL且產生互補的解碼信號SELB。此互補的解碼信號可以由解碼器本身產生或是如第7圖一般在解碼器之後再產生。
第8圖顯示另一個改良的高電壓切換開關。
此高電壓切換開關包括一位準轉換器之後跟隨一個上拉電路。此高電壓切換開關之後跟隨一個與反及閘串列串聯的電晶體。此反及閘記憶區塊如同之前的圖示所描述的被致能或失能，係根據電壓切換開關接收一高準位或低準位區塊選擇信號而定。與第7圖不同的是，此高電壓切換開關的輸入在開始時於區塊選擇信號SEL與反相區塊選擇SELB信號具有反相的極性。因為此反相的極性，可以將此高電壓切換開關的位準轉換器中的一個反向器移除。
第9圖顯示另一個改良的高電壓切換開關。
此高電壓切換開關包括一位準轉換器之後跟隨一個上拉電路。此高電壓切換開關之後跟隨一個與反及閘串列串聯的電晶體。此反及閘記憶區塊如同之前的圖示所描述的被致能或失能，係根據電壓切換開關接收一高準位或低準位區塊選擇信號而定。
與第7圖和第8圖不同的是，第9圖中此高電壓切換開關上拉電路中的p型電晶體閘極並未與解碼器輸出區塊選擇SEL信號或是反相區塊選擇SELB信號耦接。而是，此高電壓切換開關上拉電路中的p型電晶體閘極與SELHB信號耦接，其隨後經由n型電晶體而與位準轉換器的負參考電壓VNP耦接。SELH信號與SELHB信號是在位準轉換器的不同節點上。
第10圖顯示另一個改良的高電壓切換開關。
此高電壓切換開關包括一位準轉換器之後跟隨一個上拉電路。此高電壓切換開關之後跟隨一個與反及閘串列串聯的電晶體。此反及閘記憶區塊如同之前的圖示所描述的被致能或失能，係根據電壓切換開關接收一高準位或低準位區塊選擇信號而定。
與第9圖不同的是，此高電壓切換開關的輸入在開始時於區塊選擇信號SEL與反相區塊選擇SELB信號具有反相的極性。因為此反相的極性，可以將此高電壓切換開關的位準轉換器中的一個反向器移除。
第11圖顯示第7圖中電路之節點電壓的表，在不同的操作(讀取、抹除、程式化)中變動且具有不同的區塊選擇狀態(選取、解除選取)。
第11圖中的表格顯示出高電壓切換開關的輸入、信號SEL及其互補信號SELB，具有邏輯值0和VDD。此高電壓切換開關的目的是用來放寬這些信號的電壓範圍足以選取及解除選取此記憶陣列中的區塊。此高電壓切換開關的位準轉換器放寬電壓範圍以包括位準轉換器的負參考電壓VNP。此上拉電路放寬電壓範圍以包括此上拉電路的正參考電壓。因此，此高電壓切換開關將的這些信號的電壓範圍自0V至VDD放寬為自VNP至VPP。
在VPP大於VDD的實施例中，電晶體區域是較小的。
此表格顯示NMOS電晶體的操作需求係高於PMOS電晶體的操作需求。在所示的表中，NMOS電晶體的操作需求係為30V(舉例而言，VPP-SELH或VPP-SELHB)。在所示的表中，PMOS電晶體的操作需求係為17V(舉例而言，SELHB-SELH)。
所降低的PMOS電晶體操作需求是介於此負電壓位準轉換階段與反及閘陣列間的額外解碼器階段的結果。如此的降低PMOS電晶體操作需求減少了PMOS電晶體所需的面積。
這些NMOS電晶體/PMOS電晶體承受介於VPWR與VNP之間的高電壓。整體工作區間是由NMOS所限制。在某些實施例中，此切換開關具有-20~10V(抹除)與0~30V(程式化)的輸出範圍。
某些實施例中，在產生高的正電壓同時並不會有高的負電壓，及/或在產生高的負電壓同時並不會有高的正電壓。此特徵可以減少電晶體所需的面積。
第12圖顯示根據本發明一實施例之積體電路的方塊示意圖，其包括一非揮發可程式電阻記憶胞陣列及其他電路。
其中積體電路1250包括使用反及閘記憶胞的記憶陣列1200。位址係由匯流排1205提供給行解碼器1203及列解碼器1201，此列解碼器1201包括本發明之改良的區塊選擇/解除選擇電路。方塊1206中的感測放大器與資料輸入結構經由資料匯流排1207與行解碼器1203耦接。資料由積體電路1250上的輸入/輸出埠提供給資料輸入線1211，或者由積體電路1250其他內部/外部的資料源，輸入至方塊1206中的資料輸入結構。資料由方塊1206中的感測放大器，經由資料輸出線1215，提供至積體電路1250，或提供至積體電路1250內部/外部的其他資料終端。此積體電路1250也可以包含與此非揮發儲存任務無關的其他功能電路。
在本實施例中所使用的控制器係使用了偏壓調整狀態機構1209，並控制了由電壓供應源或是方塊1208產生或提供之偏壓調整供應電壓的應用，例如讀取、程式化、抹除、抹除驗證和程式化驗證電壓。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
1250．．．積體電路
1200．．．非揮發記憶胞陣列
1201．．．改良列解碼器
1202．．．字元線
1203．．．行解碼器
1204．．．位元線
1205、1207．．．匯流排
1206．．．感測放大器/資料輸入結構
1209．．．程式化、抹除及讀取調整偏壓狀態機構
1208．．．偏壓調整供應電壓
1211．．．資料輸入線
1215．．．資料輸出線
本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：
第1圖顯示一個使用於反及閘快閃記憶體的高電壓切換開關。
第2圖顯示一個反及閘快閃記憶體中的X解碼器，具有第1圖中的切換開關作為高電壓轉換之用。
第3圖顯示一個反及閘快閃記憶體中具有限定區塊控制能力的X解碼器，特別是顯示一選取區塊，其具有第1圖中的切換開關作為高電壓轉換之用。
第4圖顯示一個反及閘快閃記憶體中具有限定區塊控制能力的X解碼器，特別是顯示一解除選取區塊，其具有第1圖中的切換開關作為高電壓轉換之用。
第5圖顯示一個改良的高電壓切換開關。
第6圖顯示一個反及閘快閃記憶體中具有改良區塊控制能力的X解碼器，特別是顯示一解除選取區塊，其具有第5圖中的切換開關作為高電壓轉換之用。
第7~10圖顯示許多不同的改良高電壓切換開關。
第11圖顯示第7圖中電路之節點電壓的表，在不同的操作(讀取、抹除、程式化)中變動且具有不同的區塊選擇狀態(選取、解除選取)。
第12圖顯示根據本發明一實施例之積體電路的方塊示意圖，其包括一非揮發電阻記憶胞陣列及其他電路。

Claims (20)

  1. 一種積體電路高電壓切換裝置，包含：一位準轉換器接收一信號，該位準轉換器具有一輸出提供具有一第一電壓範圍的一位準轉換器輸出電壓；以及一上拉電路與該位準轉換器的該輸出耦接，該上拉電路具有一輸出提供具有一第二電壓範圍的一上拉電路輸出電壓；其中該第二電壓範圍較該第一電壓範圍更寬。
  2. 如申請專利範圍第1項所述之高電壓切換裝置，其中該位準轉換器包含至少一個PMOS電晶體和至少一個NMOS，且該信號輸入至該至少一個PMOS電晶體。
  3. 如申請專利範圍第1項所述之高電壓切換裝置，其中該信號是一解碼信號且該上拉電路的該輸出提供至一記憶陣列的一字元線。
  4. 如申請專利範圍第1項所述之高電壓切換裝置，其中該上拉電路包含一個PMOS電晶體和一個NMOS，且該PMOS電晶體接收一觸發信號以輸出該上拉電路輸出電壓，該觸發信號接收自一解碼器及該位準轉換器的該輸出至少一者。
  5. 如申請專利範圍第1項所述之高電壓切換裝置，其中：該位準轉換器是一負位準轉換器，以及該位準轉換器的該第一電壓範圍是由與該位準轉換器耦接的一負第一偏壓電壓及一正第二偏壓電壓所設定，以及 該第二電壓範圍是由與該上拉電路耦接的一正第三偏壓電壓及該負第一偏壓電壓所設定。
  6. 如申請專利範圍第5項所述之高電壓切換裝置，其中於一抹除之選取操作時，該高電壓切換裝置輸出一等於該正第三偏壓電壓的一電壓。
  7. 如申請專利範圍第5項所述之高電壓切換裝置，其中於一抹除之解除選取操作時，該高電壓切換裝置輸出一等於該負第一偏壓電壓的一電壓。
  8. 如申請專利範圍第1項所述之高電壓切換裝置，其中：該位準轉換器輸出電壓的該第一電壓範圍，較該解碼器的一解碼信號還寬，且還包括該解碼器所沒有的一負電壓大小。
  9. 如申請專利範圍第1項所述之高電壓切換裝置，其中：該上拉電路輸出電壓的該第二電壓範圍，較該解碼器的一解碼信號還寬，且還包括該解碼信號所沒有的一負電壓大小及該解碼信號所沒有的一正電壓大小。
  10. 如申請專利範圍第1項所述之高電壓切換裝置，其中：該上拉電路輸出電壓將選取或解除選取一反及閘記憶區塊。
  11. 一種高電壓切換方法，包含：於一位準轉換器接收一個解碼信號；以及自該位準轉換器提供一個具有一第一電壓範圍的位準轉換器輸出信號至一上拉電路； 自該上拉電路提供具有一第二電壓範圍的一電壓切換輸出信號，該第二電壓範圍較該第一電壓範圍更寬。
  12. 如申請專利範圍第11項所述之方法，其中該位準轉換器包含至少一個PMOS電晶體和至少一個NMOS，且該信號輸入至該至少一個PMOS電晶體。
  13. 如申請專利範圍第11項所述之方法，其中該上拉電路包含一個PMOS電晶體和一個NMOS，且該PMOS電晶體接收一觸發信號以輸出該上拉電路輸出電壓，該觸發信號接收自一解碼器及該位準轉換器的該輸出至少一者。
  14. 如申請專利範圍第11項所述之方法，其中：該位準轉換器是一負位準轉換器，以及該位準轉換器的該第一電壓範圍是由與該位準轉換器耦接的一負第一偏壓電壓及一正第二偏壓電壓所設定，以及該第二電壓範圍是由與該上拉電路耦接的一正第三偏壓電壓及該負第一偏壓電壓所設定。
  15. 如申請專利範圍第14項所述之方法，更包含於一抹除之選取操作時，該第二電壓是等於該正第三偏壓電壓的一電壓。
  16. 如申請專利範圍第14項所述之方法，更包含於一抹除之解除選取操作時，該第二電壓是等於該負第一偏壓電壓的一電壓。
  17. 如申請專利範圍第11項所述之方法，其中： 在該上拉電路接收(i)該解碼信號及(ii)該位準轉換器輸出信號，該上拉電路提供一上拉電路輸出信號至反及閘記憶胞的一區塊。
  18. 如申請專利範圍第11項所述之方法，其中：該解碼信號具有一第三電壓範圍，以及其中該第二電壓範圍，藉由包括該第三電壓範圍所沒有的一較大負電壓大小，而較該第三電壓範圍還寬，以及其中該第二電壓範圍，藉由包括(i)該第三電壓範圍所沒有的一較大負電壓大小及(ii)該第三電壓範圍所沒有的一較大正電壓大小，而較該第三電壓範圍還寬。
  19. 如申請專利範圍第11項所述之方法，其中：該第二電壓範圍，藉由包括該第一電壓範圍所沒有的一較大正電壓大小，而較該第一電壓範圍還寬。
  20. 一種記憶體操作的位址解碼裝置，該記憶體中具有一字元線與一積體電路裝置中的一字元線耦接，包含：於一位準轉換功能手段接收一個解碼信號及提供一個具有一第一電壓範圍的位準轉換輸出信號；以及上拉電路功能手段提供具有一第二電壓範圍的一電壓切換輸出信號，該第二電壓範圍較該第一電壓範圍更寬。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395434B1 (en) * 2011-10-05 2013-03-12 Sandisk Technologies Inc. Level shifter with negative voltage capability
KR102072767B1 (ko) 2013-11-21 2020-02-03 삼성전자주식회사 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치
US9379705B2 (en) 2014-02-21 2016-06-28 Samsung Electronics Co., Ltd. Integrated circuit and semiconductor device including the same
US9589642B2 (en) * 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
CN104681088B (zh) * 2015-02-28 2018-02-09 上海华虹宏力半导体制造有限公司 一种行地址译码电路
US9997208B1 (en) * 2017-03-29 2018-06-12 Qualcomm Incorporated High-speed level shifter
KR102467312B1 (ko) * 2018-10-15 2022-11-14 삼성전자주식회사 고전압 스위치 회로 및 이를 포함하는 비휘발성 메모리 장치
US11626864B1 (en) 2021-12-08 2023-04-11 Macronix International Co., Ltd. Level shift circuit

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050024088A1 (en) * 2003-08-01 2005-02-03 Samsung Electronics Co., Ltd. Level shifter for detecting grounded power-supply and level shifting method
US6930923B2 (en) * 2003-07-17 2005-08-16 Amic Technology Corporation Flash memory capable of utilizing one driving voltage output circuit to drive a plurality of word line drivers
US7196932B2 (en) * 1999-09-28 2007-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7280414B2 (en) * 2004-08-31 2007-10-09 Spansion Llc Non-volatile memory device, and control method therefor
US20080062760A1 (en) * 2006-09-13 2008-03-13 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US20080117691A1 (en) * 2006-11-17 2008-05-22 Sharp Kabushiki Kaisha Erasing circuit of nonvolatile semiconductor memory device
US7426141B2 (en) * 2005-03-09 2008-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device
US20080239822A1 (en) * 2006-09-28 2008-10-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
US20090310405A1 (en) * 2008-06-16 2009-12-17 Aplus Flash Technology, Inc. Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/-10v BVDS
US7649775B2 (en) * 2007-11-01 2010-01-19 Samsung Electronics Co., Ltd. Flash memory device applying erase voltage
US7672164B2 (en) * 2004-03-19 2010-03-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with a stacked gate including a floating gate and a control gate
US20100128535A1 (en) * 2008-11-27 2010-05-27 Fujitsu Microelectronics Limited Semiconductor memory and method and system for actuating semiconductor memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH103794A (ja) * 1996-06-12 1998-01-06 Hitachi Ltd 不揮発性記憶装置および駆動方法
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
JP3694422B2 (ja) * 1999-06-21 2005-09-14 シャープ株式会社 ロウデコーダ回路
JP2007080373A (ja) * 2005-09-14 2007-03-29 Renesas Technology Corp 不揮発性メモリ
KR100725993B1 (ko) * 2005-12-28 2007-06-08 삼성전자주식회사 누설 전류를 방지하는 로우 디코더 회로 및 이를 구비하는반도체 메모리 장치
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
CN100552823C (zh) * 2006-08-16 2009-10-21 上海华虹Nec电子有限公司 用于低压eeprom的字线电压切换电路
JP4750906B2 (ja) * 2009-04-30 2011-08-17 Ｐｏｗｅｒｃｈｉｐ株式会社 Ｎａｎｄフラッシュメモリデバイスのプログラミング方法
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196932B2 (en) * 1999-09-28 2007-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US6930923B2 (en) * 2003-07-17 2005-08-16 Amic Technology Corporation Flash memory capable of utilizing one driving voltage output circuit to drive a plurality of word line drivers
US20050024088A1 (en) * 2003-08-01 2005-02-03 Samsung Electronics Co., Ltd. Level shifter for detecting grounded power-supply and level shifting method
US7672164B2 (en) * 2004-03-19 2010-03-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with a stacked gate including a floating gate and a control gate
US7280414B2 (en) * 2004-08-31 2007-10-09 Spansion Llc Non-volatile memory device, and control method therefor
US7426141B2 (en) * 2005-03-09 2008-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device
US20080062760A1 (en) * 2006-09-13 2008-03-13 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US20080239822A1 (en) * 2006-09-28 2008-10-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same
US20080117691A1 (en) * 2006-11-17 2008-05-22 Sharp Kabushiki Kaisha Erasing circuit of nonvolatile semiconductor memory device
US7649775B2 (en) * 2007-11-01 2010-01-19 Samsung Electronics Co., Ltd. Flash memory device applying erase voltage
US20090310405A1 (en) * 2008-06-16 2009-12-17 Aplus Flash Technology, Inc. Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/-10v BVDS
US20100128535A1 (en) * 2008-11-27 2010-05-27 Fujitsu Microelectronics Limited Semiconductor memory and method and system for actuating semiconductor memory

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US8638618B2 (en) 2014-01-28
KR20120093052A (ko) 2012-08-22
KR20180134829A (ko) 2018-12-19

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