JP5183677B2 - 半導体記憶装置 - Google Patents
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複数のワード線と、
互いに平行に配置された複数のドレイン線と、
互いに平行に配置された複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
前記制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記ドレイン線と前記ソース線とは交互に配置され、
前記複数のメモリセルのうち前記複数のワード線の一つに共通に接続された隣接する2個のメモリセルは、一つの当該ソースを共有し、
隣接する2本の当該ソース線にそれぞれ接続された2個の当該メモリセルは、一つの当該ドレインを共有し、
前記書込み制御回路は、前記制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記制御信号でデータ書込み動作が指示されていないときには、前記ドレイン駆動電位を低レベルにして出力し、
前記データ書込み回路は、
書込み電位を、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与える出力ノードと、
前記ドレイン駆動電位を供給する制御線と前記出力ノードとの間に接続され、前記書込みデータの論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第1のトランジスタと、
接地電位と前記出力ノードとの間に接続され、前記書込みデータとは逆の論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第2のトランジスタと、
接地電位と前記出力ノードとの間に接続され、前記書込みデータの論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第3のトランジスタと
を有し、
前記第1乃至第3のトランジスタは、前記制御信号でデータ書込み動作が指示されときに、前記選択されたメモリセルに書込むべきデータの論理値に対応した電位を前記ドレイン駆動電位を用いて生成し、前記書込み電位として前記出力ノードに供給するものである。
図1は、本発明の第1の実施形態に係る半導体記憶装置であるEPROMの構成を概略的に示す図である。図1において、図16に示される構成と同一又は対応する構成には、同じ符号を付す。また、図2は、第1の実施形態に係るEPROMのデータ書込み動作を説明するための信号波形図である。さらに、図3乃至図5は、第1の実施形態に係るEPROMのデータ書込み動作を説明するための図(その1〜3)である。
図6は、本発明の第2の実施形態に係る半導体記憶装置であるEPROMの構成を概略的に示す図である。図6において、図1又は図16と同一又は対応する構成には、同じ符号を付す。また、図7は、第2の実施形態に係るEPROMのデータ書込み動作を説明するための信号波形図である。
図8は、本発明の第3の実施形態に係る半導体記憶装置であるEPROMの構成を概略的に示す図である。図8において、図1、図6、又は図16と同一又は対応する構成には、同じ符号を付す。また、図9は、第3の実施形態に係るEPROMの制御信号生成回路70の構成を示す回路図である。
図10は、本発明の第4の実施形態に係る半導体記憶装置であるEPROMの構成を概略的に示す図である。図10において、図1、図6、図8、又は図16と同一又は対応する構成には、同じ符号を付す。また、図11は、第4の実施形態に係るEPROMのデータ書込み回路40Cの構成を示す回路図である。
11,11a,11b,11c,11d メモリセル、
120,122,…,12y1,12z1 偶数番目のドレイン線に接続されたMOSトランジスタ、
121,123,…,12y2,12z2 奇数番目のドレイン線に接続されたMOSトランジスタ、
13 書込み制御線、
140,141,…,14y,14z ソース線に接続されたNMOSトランジスタ、
200,201,…,20n ワード線駆動回路、
30A 書込み制御回路、
31 基準電位発生部、
40A1,40A2,40A3,40A4,40C データ書込み回路、
41 インバータ、
42,43 NORゲート、
44,45 NMOSトランジスタ、
50 遅延回路、
70 制御信号生成回路、
N40 データ書込み回路の出力ノード、
BL0,BL1,…,BLy,BLz ビット線、
DL0,DL1,…,DLy,DLz ドレイン線、
SL0,SL1,…,SLy,SLz ソース線、
WL0,WL1,…,WLn ワード線、
GA ゲート、
DRa,DRbc,DRd ドレイン、
SOUab,SOUcd ソース、
FGa,FGb,FGc,FGd フローティングゲート。
Claims (3)
- 複数のワード線と、
互いに平行に配置された複数のドレイン線と、
互いに平行に配置された複数のソース線と、
ゲート、ドレイン、ソース、及びフローティングゲートを有する電界効果トランジスタで構成されたメモリセルを複数有し、前記複数のメモリセルのゲートのそれぞれは前記複数のワード線の一つに接続され、前記複数のメモリセルのドレインのそれぞれは前記複数のドレイン線の一つに接続され、前記複数のメモリセルのソースのそれぞれは前記複数のソース線の一つに接続されたメモリアレイと、
制御信号及び書込みデータが入力され、前記メモリセルへのデータ書込みに際して、前記書込みデータに基づくソース駆動電位を前記ソース線に供給するデータ書込み回路と、
前記制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記制御信号に基づくドレイン駆動電位を前記ドレイン線に供給する書込み制御回路と、
アドレス信号及び前記制御信号が入力され、前記メモリセルへのデータ書込みに際して、前記制御信号に基づくワード線駆動電位を前記アドレス信号に基づき選択されたワード線に供給するワード線駆動回路とを有し、
前記ドレイン線と前記ソース線とは交互に配置され、
前記複数のメモリセルのうち前記複数のワード線の一つに共通に接続された隣接する2個のメモリセルは、一つの当該ソースを共有し、
隣接する2本の当該ソース線にそれぞれ接続された2個の当該メモリセルは、一つの当該ドレインを共有し、
前記書込み制御回路は、前記制御信号でデータ書込み動作が指示されたときに、前記ワード線駆動回路により選択されたメモリセルに前記ドレイン線を介してデータ書込み用の高レベルのドレイン駆動電位を出力し、前記制御信号でデータ書込み動作が指示されていないときには、前記ドレイン駆動電位を低レベルにして出力し、
前記データ書込み回路は、
書込み電位を、前記選択されたメモリセルに前記ソース線を介して前記ソース駆動電位として与える出力ノードと、
前記ドレイン駆動電位を供給する制御線と前記出力ノードとの間に接続され、前記書込みデータの論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第1のトランジスタと、
接地電位と前記出力ノードとの間に接続され、前記書込みデータとは逆の論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第2のトランジスタと、
接地電位と前記出力ノードとの間に接続され、前記書込みデータの論理値と前記制御信号の論理値とに応じた信号で導通状態が制御される第3のトランジスタと
を有し、
前記第1乃至第3のトランジスタは、前記制御信号でデータ書込み動作が指示されときに、前記選択されたメモリセルに書込むべきデータの論理値に対応した電位を前記ドレイン駆動電位を用いて生成し、前記書込み電位として前記出力ノードに供給する
ことを特徴とする半導体記憶装置。 - 前記第3のトランジスタの相互コンダクタンスは、前記第1のトランジスタの相互コンダクタンスよりも小さいことを特徴とする請求項1に記載の半導体記憶装置。
- 前記制御信号は、第1の制御電位又は第2の制御電位に設定され、
前記メモリセルへのデータ書込みに際して、前記制御信号は前記第1の制御電位から前記第2の制御電位に切り替わり、
前記書込み制御回路は、前記ドレイン駆動電位を、前記制御信号が前記第1の制御電位のときに第1の駆動電位とし、前記制御信号が前記第2の制御電位になると第1の駆動電位より高い第2の駆動電位とし、
前記ワード線駆動回路は、選択されたワード線を、前記制御信号が前記第1の制御電位のときに第3の駆動電位とし、前記制御信号が前記第2の制御電位になると第3の駆動電位より高い第4の駆動電位とし、
前記データ書込み回路は、前記制御信号が前記第1の制御電位から前記第2の制御電位へ切り替わったときに、前記書込み電位を生成する
ことを特徴とする請求項1又は2に記載の半導体記憶装置。
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