JP4791885B2 - 放電順序制御回路 - Google Patents
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Description
本発明の実施の形態の第1の変形例に係る放電順序制御回路8は、図10に示すように、VAA遅延回路110には、複数(二段)の放電トランジスタQ13,Q14が接続される。また、VINT遅延回路120には、複数(二段)の放電トランジスタQ23,Q24が接続される。
本発明の実施の形態の第2の変形例に係る放電順序制御回路8は、図12に示すように、外部電源VDDをしきい値落ちさせてプール回路100に電荷を蓄積し、蓄積された電荷による電位VDDINTを使用する方式にかえて、ワード線WLに蓄積された電荷による内部電源VPPを使用する。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定すると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
INV10,INV11,INV12,INV20,INV21,INV22…インバータ
Q10,Q11,Q21…pMOSトランジスタ
Q12,Q22…nMOSトランジスタ
R1,R2…抵抗
UC…ユニットセル
T…セルトランジスタ
1…電源電位検知回路
2…VPP電源回路(内部電源回路)
3…VINT電源回路(内部電源回路)
4…ワード線制御回路(コア回路)
5…プレート線制御回路(コア回路)
6…タイミング制御回路(周辺回路)
7…起動順序制御回路
8…放電順序制御回路
10…メモリセルアレイ(コア回路)
12…リセット信号発生回路(周辺回路)
13…VAA電源回路(内部電源回路)
15…センスアンプ制御回路(コア回路)
20…センスアンプ(コア回路)
100…プール回路
110…VAA遅延回路
120,130…VINT遅延回路
Claims (5)
- 外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
前記外部電源の電位から供給された電荷を蓄積するプール回路と、
最終段のインバータのみをRC遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、前記プール回路に蓄積された電荷を用いて遅延させる第1の遅延回路と、
前記第1の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第1の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。 - 外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
最終段のインバータのみをRC遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、メモリセルアレイのワード線に蓄積された電荷を用いて遅延させる第1の遅延回路と、
前記第1の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第1の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。 - 中段のみをRC遅延を発生させるインバータとしたインバータ列を含み、前記プール回路に蓄積された電荷を用いて前記放電信号を遅延させる第2の遅延回路と、
前記第2の遅延回路にゲートが接続され、前記複数の内部電源のうち前記一の内部電源と異なる他の内部電源にドレインが接続され、接地電位にソースが接続された第2の放電トランジスタ
とを更に備えることを特徴とする請求項1又は2に記載の放電順序制御回路。 - 前記第1の遅延回路において、前記最終段のインバータが、
前記放電信号が入力される入力ノードにそれぞれのゲートを接続したpMOSトランジスタ及びnMOSトランジスタと、
前記pMOSトランジスタと前記nMOSトランジスタのそれぞれのドレインの間に接続された抵抗とを備え、
前記抵抗と前記nMOSトランジスタのドレインとの接続ノードを、前記第1の放電トランジスタのゲートに入力することを特徴とする請求項1〜3のいずれか1項に記載の放電順序制御回路。 - 前記第1の遅延回路の遅延時間は、前記第2の遅延回路の遅延時間よりも大きいことを特徴とする請求項3又は4に記載の放電順序制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006148826A JP4791885B2 (ja) | 2006-05-29 | 2006-05-29 | 放電順序制御回路 |
US11/671,107 US7724581B2 (en) | 2006-05-29 | 2007-02-05 | Discharge order control circuit and memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006148826A JP4791885B2 (ja) | 2006-05-29 | 2006-05-29 | 放電順序制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007318680A JP2007318680A (ja) | 2007-12-06 |
JP4791885B2 true JP4791885B2 (ja) | 2011-10-12 |
Family
ID=38749330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006148826A Expired - Fee Related JP4791885B2 (ja) | 2006-05-29 | 2006-05-29 | 放電順序制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7724581B2 (ja) |
JP (1) | JP4791885B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010073489A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | スイッチ装置、および試験装置 |
JP4908560B2 (ja) * | 2009-08-31 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ及びメモリシステム |
US9190120B2 (en) * | 2010-10-20 | 2015-11-17 | Samsung Electronics Co., Ltd. | Storage device including reset circuit and method of resetting thereof |
JP5702594B2 (ja) * | 2010-12-21 | 2015-04-15 | ローム株式会社 | ノイズキャンセル回路および信号伝達回路装置 |
JP2012150645A (ja) * | 2011-01-19 | 2012-08-09 | Toppan Printing Co Ltd | 半導体回路 |
ITMI20111201A1 (it) * | 2011-06-29 | 2012-12-30 | St Microelectronics Srl | Sistema di controllo per dispositivo di memoria |
US9651927B2 (en) * | 2011-11-24 | 2017-05-16 | Kyocera Corporation | Power supply control system and power supply control method |
KR101444734B1 (ko) * | 2012-11-26 | 2014-09-26 | 한국전기연구원 | 능동 전압 드룹 제어형 펄스 전원 시스템 |
WO2020024149A1 (en) | 2018-08-01 | 2020-02-06 | Micron Technology, Inc. | Semiconductor device, delay circuit, and related method |
JP7292872B2 (ja) * | 2018-12-25 | 2023-06-19 | キヤノン株式会社 | 情報処理装置および情報処理装置の制御方法 |
JP7186680B2 (ja) * | 2019-08-29 | 2022-12-09 | 株式会社東芝 | 半導体装置 |
US11563373B2 (en) | 2020-11-19 | 2023-01-24 | Stmicroelectronics International N.V. | Circuit and method for controlled discharge of a high (positive or negative) voltage charge pump |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
JP3776857B2 (ja) | 2001-10-16 | 2006-05-17 | 株式会社東芝 | 半導体集積回路装置 |
JP4275993B2 (ja) * | 2003-06-06 | 2009-06-10 | Okiセミコンダクタ株式会社 | 半導体記憶装置 |
JP4090967B2 (ja) * | 2003-08-29 | 2008-05-28 | 松下電器産業株式会社 | 半導体記憶装置 |
KR20050087719A (ko) * | 2004-02-26 | 2005-08-31 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 기억장치 |
US7187595B2 (en) * | 2004-06-08 | 2007-03-06 | Saifun Semiconductors Ltd. | Replenishment for internal voltage |
-
2006
- 2006-05-29 JP JP2006148826A patent/JP4791885B2/ja not_active Expired - Fee Related
-
2007
- 2007-02-05 US US11/671,107 patent/US7724581B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007318680A (ja) | 2007-12-06 |
US7724581B2 (en) | 2010-05-25 |
US20070274132A1 (en) | 2007-11-29 |
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A621 | Written request for application examination |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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