JP4114659B2 - 強誘電体メモリ及びその駆動方法 - Google Patents
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Description
図1(A)に強誘電体メモリのメモリセルの構成例を示す。このメモリセルは、強誘電体キャパシタCSとN型(広義には第1導電型)のトランスファートランジスタTRを含む。強誘電体キャパシタCSの一端にはノードNCが接続され、他端にはプレート線PLが接続される。トランスファートランジスタTRのゲートにはワード線WLが接続され、ソースにはビット線BLが接続され、ドレインにはノードNCが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルは図1(A)の構成に限定されない。例えば図1(A)のような1T1C(1 Transistor 1 Capacitor)型のみならず、2T2C(2 Transistor 2 Capacitor)型や、FET型等であってもよい。
図3に本実施形態の強誘電体メモリ(半導体記憶装置)の全体構成を示す。なお本実施形態の強誘電体メモリは図3の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
図5に本実施形態の比較例となるWL駆動回路、PL駆動回路の例を示す。アドレスデコード信号#Xが非アクティブ(VCC)の場合には、トランジスタTC3、TC6がオンになり、ノードNC2、ワード線WLが0Vに設定される。なお「#」は負論理を表す。
図6に、上述した課題を解決できる本実施形態のWL駆動回路30、PL駆動回路40の構成例を示し、図7にその動作を説明する信号波形例を示す。なお本実施形態のWL駆動回路、PL駆動回路は図6の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
(1)ワード線WLとプレート線PLを共通のドライバDRV(駆動回路)で駆動している。
(2)WL駆動回路30、PL駆動回路40とは別個の専用回路(制御回路、パルス発生回路)で生成された信号ΦWL1に基づいて、ワード線電圧がVCC以上の電圧VPPに昇圧される。
(3)ワード線電圧の昇圧時に、トランスファートランジスタTRAのゲート電圧がVG=VCC−α<VCCになるため(図7のT25〜T31)、ワード線WLからドライバDRV側へのリーク電流が低減される。
(4)PL駆動回路40のトランスファートランジスタTRBのゲート電圧が、信号ΦWL0とは独立した信号ΦPL0により制御されるため、WL駆動回路30とPL駆動回路40を独立したタイミングで動作させることができる。
(5)トランスファートランジスタTRAのゲートに、第1の電圧レベルVCC−VTA2、第2の電圧レベルVCC+VTA1、第3の電圧レベルVCC−αというように変化する電圧が印加される(図7のT22、T23、T24)。
(6)信号#X及び信号φPLが非アクティブになり、トランジスタTA3、TB4がオンになることで、ワード線PL、プレート線WLが0Vにディスチャージされる。これにより、非選択のメモリセルにデータが書き込まれたり、非選択のメモリからデータが読み出される事態が防止される。
(7)ワード線WLをVCCに充電した後、WLをハイインピーダンス状態に設定し、その後、信号ΦWL1を用いてワード線電圧をVPPに昇圧している。
(8)トランスファートランジスタTRAのゲート電圧がVCC+VTA1にクランプされ、TRAのゲート酸化膜に対するストレスが軽減される。
(I)従来はワード線WL、プレート線PLを別々の大きなサイズのトランジスタを有するドライバで駆動していたのに対して、本実施形態では、大きなサイズのトランジスタを有する共通の1つのドライバDRVを用いてWL、PLを駆動できる。従って、少なくとも1つのドライバの分だけ回路面積を小さくできる。
(II)アドレスデコード信号#Xとは別個の信号ΦWL1を用いてワード線の昇圧動作を制御しているため、ワード線電圧の昇圧期間を任意に調整できる。これにより、メモリセルのトランスファートランジスタ(図1のTR)のゲート酸化膜のダメージを軽減する調整も可能になる。
(III)ワード線電圧がVCCになった後に信号ΦWL0を立ち下げることで、トランスファートランジスタTRAのゲート電圧をVG<VCCにすることができる。これにより、この後、ワード線電圧をVPPに昇圧しても、トランスファートランジスタTRAがカットオフしているため、ワード線WLからドライバDRV側へ流出するリーク電流を低減できる。
(IV)信号ΦWL0と信号ΦPL、ΦPL0は独立した別個の信号であるため、例えば図4のPL駆動部24の配置場所に図3のWL&PL駆動部20を配置し、左右のワード線を同時に選択した後、ΦPL、ΦPL0により左右の任意のプレート線を選択することが可能になる。これにより回路構成を更に簡素化できる。
(V)信号ΦWL1と信号ΦPLは独立した別個の信号になっているため、信号ΦPLの
立ち下がり時に、ワード線WLの電圧がカップリングにより引き下げられる事態を防止できる。
(VI)後述するように、信号ΦWL0、ΦPL0が接続されているキャパシタCA1、CB1や、トランスファートランジスタTRBのゲートに接続されている回路部分(電圧設定回路44)を、隣接した他のWL駆動回路、PL駆動回路との間で共用できる。これにより、図5の比較例に比べて回路を更に小規模化できる。
図9〜図11に、回路の共用化に関する本実施形態の第2、第3、第4の変形例を示す。図9の第2の変形例では、WL駆動回路30-1、30-2の間では回路の共用化は行われていないが、PL駆動回路40-1、40-2の間では回路が共用化されている。具体的にはゲート制御用のキャパシタCB1と、トランジスタTB1、TB2、TB3(電圧設定回路)と、インバータ回路INVBが、PL駆動回路40-1、40-2の間で共用されている。プレート線制御信号ΦPL0の信号変化タイミングは、PL駆動回路40-1と40-2とで同じタイミングに設定しても構わないからである。
TA1〜TA4、TB1〜TB5 トランジスタ、
CA1、CB1 ゲート制御用キャパシタ、CA2、CB2 昇圧用キャパシタ、
NA1 駆動ノード、NB1 ノード、NA2、NB2 ゲートノード、
ΦWL0 第1のワード線制御信号、ΦWL1 第2のワード線制御信号、
ΦPL 第1のプレート線制御信号、ΦPL0 第2のプレート線制御信号、
ΦPL2 第3のプレート線制御信号、
10、12、14 メモリセルアレイ、20 WL&PL駆動部、22 WL駆動部、
24 PL駆動部、30 WL駆動回路、32 ゲート制御回路、34 電圧設定回路、
38 WL昇圧回路、40 PL駆動回路、42 ゲート制御回路、44 電圧設定回路、48 PL昇圧回路、50、52、54 制御回路、
62、64 センスアンプ&ライト部、
Claims (14)
- 強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線駆動回路と、複数のプレート線駆動回路とを含み、
前記複数のワード線駆動回路の第Kのワード線駆動回路は、
第Kのワード線を駆動するドライバと、
前記ドライバと前記第Kのワード線との間に設けられるワード線用トランスファートランジスタと、
前記ワード線用トランスファートランジスタのゲート制御を行うワード線用ゲート制御回路とを含み、
前記複数のプレート線駆動回路の第Kのプレート線駆動回路は、
前記ドライバにより駆動される駆動ノードと第Kのプレート線との間に設けられるプレート線用トランスファートランジスタと、
前記プレート線用トランスファートランジスタのゲート制御を行うプレート線用ゲート制御回路とを含み、
前記ワード線用ゲート制御回路は、
前記ワード線用トランスファートランジスタをオンにするゲート制御を行い、前記ワード線用トランスファートランジスタがオンになって前記ドライバにより前記第Kのワード線が駆動された後、前記第Kのワード線が昇圧される前に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行って、前記第Kのワード線をハイインピーダンス状態に設定し、
前記プレート線用ゲート制御回路は、
前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタをオンにする制御を行い、
前記ドライバは、
前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタがオンになった場合に、オンになった前記プレート線用トランスファートランジスタを介して、前記第Kのワード線に対応する前記第Kのプレート線を駆動することを特徴とする強誘電体メモリ。 - 請求項1において、
前記ワード線用ゲート制御回路は、
アドレスデコード信号により前記第Kのワード線が選択され、第1のワード線制御信号がアクティブになった場合に、前記ワード線用トランスファートランジスタをオンにするゲート制御を行い、前記第1のワード線制御信号が非アクティブになった場合に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行うことを特徴とする強誘電体メモリ。 - 請求項2において、
前記第Kのワード線駆動回路はワード線昇圧回路を含み、
前記ワード線昇圧回路は、
第2のワード線制御信号がアクティブになった場合に、前記第Kのワード線を昇圧することを特徴とする強誘電体メモリ。 - 請求項3において、
前記ワード線昇圧回路は、
一端に前記第2のワード線制御信号が供給され、他端に前記第Kのワード線が接続される昇圧用キャパシタを含むことを特徴とする強誘電体メモリ。 - 請求項4において、
前記複数のワード線駆動回路の間で、前記昇圧用キャパシタが共用されることを特徴とする強誘電体メモリ。 - 請求項1乃至5のいずれかにおいて、
前記ワード線用ゲート制御回路は、
アドレスデコード信号がアクティブになり前記第Kのワード線が選択された場合に、前記ワード線用トランスファートランジスタのゲートノードを第1の電圧レベルに設定する電圧設定回路と、
一端に第1のワード線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、
前記ゲート制御用キャパシタは、
前記ゲートノードが前記第1の電圧レベルに設定された後、前記第1のワード線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第2の電圧レベルに設定し、前記ゲートノードが前記第2の電圧レベルに設定された後、前記第1のワード線制御信号が非アクティブになった場合に、容量カップリングにより前記ゲートノードを、前記ワード線用トランスファートランジスタをオフにする第3の電圧レベルに設定することを特徴とする強誘電体メモリ。 - 請求項6において、
前記第Kのワード線が選択された場合の前記駆動ノードの電圧レベルをVCCとし、前記ワード線用トランスファートランジスタのしきい値電圧をVTAとした場合に、前記第3の電圧レベルはVCC−α(α>VTA)であることを特徴とする強誘電体メモリ。 - 請求項6又は7において、
前記複数のワード線駆動回路の間で、前記ゲート制御用キャパシタが共用されることを特徴とする強誘電体メモリ。 - 請求項6乃至8のいずれかにおいて、
前記電圧設定回路は、
前記ゲートノードの電圧が所与の電圧レベルよりも高くならないように前記ゲートノードの電圧をクランプするクランプ回路を含むことを特徴とする強誘電体メモリ。 - 請求項1乃至9のいずれかにおいて、
前記プレート線用ゲート制御回路は、
第1のプレート線制御信号がアクティブになった場合に、前記プレート線用トランスファートランジスタのゲートノードを第1の電圧レベルに設定する電圧設定回路と、
一端に第2のプレート線制御信号が供給され、他端に前記ゲートノードが接続されるゲート制御用キャパシタとを含み、
前記ゲート制御用キャパシタは、
前記ゲートノードが前記第1の電圧レベルに設定された後、前記第2のプレート線制御信号がアクティブになった場合に、容量カップリングにより前記ゲートノードを第2の電圧レベルに設定することを特徴とする強誘電体メモリ。 - 請求項10において、
前記複数のプレート線駆動回路の間で、前記電圧設定回路及び前記ゲート制御用キャパシタが共用されることを特徴とする強誘電体メモリ。 - 強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線とを含む強誘電体メモリの駆動方法であって、
前記第Kのワード線を駆動するドライバと前記第Kのワード線との間に設けられるワード線用トランスファートランジスタをオンにするゲート制御を行い、
前記ワード線用トランスファートランジスタがオンになって前記ドライバにより前記第Kのワード線が駆動された後、前記第Kのワード線が昇圧される前に、前記ワード線用トランスファートランジスタをオフにするゲート制御を行って、前記第Kのワード線をハイインピーダンス状態に設定し、
前記ワード線用トランスファートランジスタがオフになった後、前記ドライバにより駆動される駆動ノードと第Kのプレート線との間に設けられるプレート線用トランスファートランジスタをオンにする制御を行い、
前記ワード線用トランスファートランジスタがオフになった後、前記プレート線用トランスファートランジスタがオンになった場合に、オンになった前記プレート線用トランスファートランジスタを介して、前記第Kのワード線に対応する前記第Kのプレート線を前記ドライバにより駆動することを特徴とする強誘電体メモリの駆動方法。 - 請求項12において、
アドレスデコード信号がアクティブになり前記第Kのワード線が選択された場合に、前記ワード線用トランスファートランジスタのゲートノードを第1の電圧レベルに設定し、
前記ゲートノードが前記第1の電圧レベルに設定された後、前記第1のワード線制御信号がアクティブになった場合に、一端に第1のワード線制御信号が供給され他端に前記ゲートノードが接続されるゲート制御用キャパシタを用いた容量カップリングにより、前記ゲートノードを第2の電圧レベルに設定し、前記ゲートノードが前記第2の電圧レベルに設定された後、前記第1のワード線制御信号が非アクティブになった場合に、前記ゲート制御用キャパシタを用いた容量カップリングにより、前記ゲートノードを、前記ワード線用トランスファートランジスタをオフにする第3の電圧レベルに設定することを特徴とする強誘電体メモリの駆動方法。 - 請求項13において、
前記第Kのワード線が選択された場合の前記駆動ノードの電圧レベルをVCCとし、前記ワード線用トランスファートランジスタのしきい値電圧をVTAとした場合に、前記第3の電圧レベルはVCC−α(α>VTA)であることを特徴とする強誘電体メモリの駆動方法。
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