JP3928720B2 - 強誘電体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【0002】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよび強誘電体キャパシタ一つずつ配置した1T/1Cセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した2T/2Cセルを有するアクティブ型強誘電体記憶装置が知られている。
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが1個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、EEPROMなどと比較して、メモリ面積が大きくなり、大容量化できない。
そこで、より大容量化に適した不揮発性記憶装置として、各メモリセルを1個の強誘電体キャパシタとした強誘電体記憶装置(特許文献1参照)がある。
【0003】
【特許文献1】
特開平9−116107
【0004】
【発明が解決しようとする課題】
各メモリセルを1個の強誘電体キャパシタとした強誘電体記憶装置では、消費電力の低減、高速駆動化、電源投入時または電源遮断時の問題など、実用化する上で解決すべき課題が残っており、本発明はそれらを解決することを目的とする。
【0005】
【課題を解決するための手段】
本発明の強誘電体記憶装置は、互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
ワード電圧及びビット電圧を含む複数種の電圧を発生する電源回路と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線のうち、前記ワード電圧の供給線及び前記ビット電圧の供給線同士をショートさせるショート回路と、
を有することを特徴とする。
【0006】
本発明によれば、ショート回路により、ワード電圧の供給線及びビット電圧の供給線同士をショートさせることで、結果として相交差するワード線及びビット線同士をショートさせることができる。よって、相交差するワード線及びビット線に接続された強誘電体メモリセルの両端電位差を0にすることができる。これにより、電源電圧の変動時にデータを保持でき、あるいはイコライズ動作が可能になる。
【0007】
本発明では、前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路をさらに有することができる。この複数の電圧供給線は、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とを含む。この場合、前記ショート回路は、前記複数のワード電圧供給線の少なくとも1本と、前記複数のビット電圧供給線の少なくとも1本とをショートさせればよい。
【0008】
また、前記ワード電圧供給線は、選択ワード電圧供給線と非選択ワード電圧供給線とを含むことができ、前記ビット電圧供給線は、選択ビット電圧供給線と非選択ビット電圧供給線とを含むことができる。この場合、前記電圧選択回路は、前記電源回路の発生した前記複数種の電圧から前記強誘電体メモリセルへのアクセス動作に応じて選択した電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に出力する。
【0009】
本発明では、前記ショート回路は、電源投入時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。あるいは、前記ショート回路は、電源遮断時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。これにより、電源電圧が不安定であっても、強誘電体メモリセルへの両端電位差を0にできるので、確実にデータを保持できる。
【0010】
本発明では、前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行うことができる。この場合、前記ショート回路は、前記“0”書き込みまたは前記“1”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることができる。各書き込み動作後のイコライズ動作をショート回路により実現できる。あるいは、前記ショート回路は、前記0”書き込み及び前記“1”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることができる。こうすることで、非選択ワード電圧供給線および非選択ビット電圧供給線の間で電荷の移動が起こり、結果的にプリチャージ効果をなすのである。内部ショートによる電荷の移動であり、外部との充放電はないので消費電力低減に繋がるのである。
【0011】
上述の4種類のショート動作は、単独で実施してもよいし、適宜組み合わせて実施しても良い。異なるタイミングでショート動作を実現するには、複数のショート用スイッチ回路を電圧供給線間に並列接続させ、各スイッチ回路を異なるタイミングで動作させればよい。
【0012】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【0013】
<一般動作>
強誘電体記憶装置(以下、FeRAMとも言う。)は、強誘電体のヒステレシス現象を利用した不揮発性記憶装置である。ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関図を図2に示した。図2の縦軸P(Q)は、強誘電体の分極値(電荷量)を示し、横軸Vは、強誘電体に印加される電圧を表す。また、強誘電体には、印加される電圧が負の時の分極状態と、印加される電圧が正の時の分極状態と、で2つの状態がある。
【0014】
以上の性質をまとめると、強誘電体に印加する電圧値や、印加方向を制御して、強誘電体の2つの分極状態を電気信号における“0”と“1”に見立てることで、強誘電体を記憶装置の記憶媒体として利用できる、ということになる。
【0015】
上記のことから、FeRAMは不揮発性を有する記憶装置として成り得るのである。
【0016】
現在知られている強誘電体記憶装置には、上記の基本特性の利用を前提に、印加電圧の制御方法などについて様々な方式がある。
【0017】
様々な方式の一つにクロスポイント型FeRAMがある。クロスポイント型FeRAMは、破壊読み出し型の記憶装置である。破壊読み出しとは、データの読み出し時に、保存されていた該データを破壊してしまう方式である。この方式は、かならず、データの再書き込み作業を必要とする。つまり、データ読み込みは、データを読み出す工程と、元々保持されていたデータを再書き込みする工程との2段工程で構成される。また、データ書き込みは、“0”データを書き込む工程と、“1”データを書き込む工程との2段工程で構成される。
【0018】
以上のことから、記憶装置からのデータ読み出しおよびデータ書き込みには、それぞれ2工程ずつ存在する。ところが、基本的にクロスポイント型FeRAMでは、データを読み込む工程は、“0”データを書き込むことで行っている。
【0019】
よって、本実施形態では、強誘電体キャパシタ(メモリセルとも称する)に“0”データを書き込む工程をリードと呼び、強誘電体キャパシタに“1”データを書き込む工程をライトと呼ぶ。また再書き込みをする工程をリライトと呼ぶ。リライトは、結局“0”または“1”を書き込むわけなので、リードもしくはライトのどちらかの動作になる。つまり、リードとライトの2つに大別できる。
【0020】
また、リード後からライト直前までの期間およびリード後からリライト直前までの期間をスタンバイ状態と呼ぶ。つまりメモリセルに対してデータの読み書きを行わない期間である。このスタンバイ状態は、リード直前の状態も含む。
【0021】
<第1実施形態>
(構成説明)
図1は本発明の第1実施形態に係る強誘電体記憶装置のブロック図である。
【0022】
メモリセルアレイ70は、複数の強誘電体キャパシタ30がアレイ状に配置されている。具体的には、複数のワード線50および複数のビット線60の少なくとも各交点には強誘電体膜が配置されている。従ってワード線50とビット線60とが電極となり、両電極の間に強誘電体膜が位置することによって、ワード線50とビット線60との各交点に強誘電体キャパシタ30が配置されることとなる。複数のワード線50はワード線駆動部10に接続され、複数のビット線60はビット線駆動部20に接続されている。
【0023】
図1に示したメモリセルアレイ70、ワード線駆動部10およびビット線駆動部20で構成されるFeRAMは一般にクロスポイント型FeRAMと呼ばれている。クロスポイント型FeRAMは、各メモリセル30にトランジスタ等を要しないため、高集積化、多層化が可能である。
【0024】
ワード線駆動部10には、選択ワード電圧供給線130および非選択ワード電圧供給線140が接続され、ビット線駆動部20には、選択ビット電圧供給線150および非選択ビット電圧供給線160が接続されている。
【0025】
強誘電体記憶装置を駆動するための電源として、複数種の電圧(Vs、2Vs/3、Vs/3、0)を発生する電源回路100が設けられている。この複数種の電圧は、対象の強誘電体キャパシタ30に対してリード、ライト、リライト等を行うためのものである。
【0026】
電源回路100は、電圧Vsを出力する第1の電圧出力線170、電圧2Vs/3を出力する第2の電圧出力線180、電圧Vs/3を出力する第3の電圧出力線190および電圧0を出力する第4の電圧出力線200を有する。電圧選択回路110は、電源回路100より出力された複数の電圧の中から、選択ワード電圧供給線130、非選択ワード電圧供給線140、選択ビット電圧供給線150および非選択ビット電圧供給線160のそれぞれに随時対応する電圧を選択出力する。電圧選択回路110より選択出力された複数の電圧が、各電圧供給線130〜160によって、ワード線駆動部10またはビット線駆動部20に供給されることになる。
【0027】
各電圧供給線130〜160の途中にショート回路120が設けられている。ショート回路120内では、各電圧供給線130〜160がすべてショートするように、各電圧供給線130〜160を相互に接続できる複数の場所に、複数のスイッチ回路80が接続されている。各電圧供給線130〜160とスイッチ回路80との接続組み合わせとして、複数の組み合わせが可能である。例えば、選択ワード電圧供給線130および非選択ワード電圧供給線140の間に1つ、選択ビット電圧供給線150および非選択ビット電圧供給線160の間に1つ、非選択ワード電圧供給線140および選択ビット電圧供給線150の間に1つ、スイッチ回路80がそれぞれ接続されている。
【0028】
(動作説明)
次に、図1に示す強誘電体記憶装置の動作について説明する。
【0029】
基本的な動作は、メモリセルアレイ70に配置されている複数の強誘電体キャパシタ30に電圧を印加することである。メモリセルアレイ70にはマトリックス状に強誘電体キャパシタ30が配置されているので、通常のメモリと同様に、メモリセル30を選択する工程を必要する。メモリセル30を選択する工程としては、ワード線50を選択した状態で、順次ビット線60を選択する方法を用いている。つまり、ワード線駆動部10によって選択されたワード線50に対して、ビット線駆動部20にて順次ビット線60を選択しメモリセル30にアクセスする。
【0030】
以下に、メモリセル30の1つが選択される過程を述べる。なお、同一のワード線50に接続された複数のメモリセル30を同時に選択することもできる。
【0031】
ワード線50が一本選択されたとき、ワード線駆動部10は、選択ワード電圧供給線130から供給される電圧を一本のワード線50に出力する。同時に残りの複数のワード線50には、非選択ワード電圧供給線140から供給される電圧を出力する。ちなみに、本実施形態では、選択ワード電圧供給線130から供給される電圧を出力されたワード線50を選択ワード線、非選択ワード電圧供給線140から供給される電圧を出力された複数のワード線50を非選択ワード線と呼ぶ。ビット線駆動部20は、選択ビット電圧供給線150から供給される電圧を一本のビット線60に出力する。同時に残りの複数のビット線60には、非選択ビット電圧供給線160から供給される電圧を出力する。ちなみに、本実施形態では、選択ビット電圧供給線150から供給される電圧を出力されたビット線60を選択ビット線、非選択ビット電圧供給線160から供給される電圧を出力された複数のビット線60を非選択ビット線と呼ぶ。
【0032】
以上の過程を順次走査することで、すべてのメモリセル30にアクセスできる。
【0033】
メモリセル30への印加電圧、つまり選択ワード線50および選択ビット線60との間の電圧差が、電圧選択回路110の選択された出力電圧によって変化する。この電圧差をうまく制御することで、メモリセル30に対してリード、ライト等を行っている。
【0034】
図3はリード時のワード線50、ビット線60およびメモリセル30の電圧印加状態をわかりやすく示す図である。図3のメモリセル30aは選択されたメモリセル30を表し、メモリセル30bは選択されないメモリセル30を表す。また、図3の符号SBLは選択ビット線を、符号USBLは非選択ビット線を、符号SWLは選択ワード線を、符号USWLは非選択ワード線を、それぞれ表す。このリード時に、電圧選択回路110から選択ビット線に電圧0が供給され、電圧選択回路110から非選択ビット線に電圧2Vs/3が供給され、電圧選択回路110から選択ワード線に電圧Vsが供給され、電圧選択回路110から非選択ワード線に電圧Vs/3が供給される。つまり図3において、選択ワード線SWは電圧Vsに、非選択ワード線USWLは電圧Vs/3に、選択ビット線SBLは電圧0に、非選択ビット線USBLは電圧2Vs/3になる。すると、選択ワード線SWLおよび選択ビット線SBLとの電圧差がVsになり、図2のヒステレシス曲線のB点またはD点からA点に移動して、メモリセル30aには“0”データ書き込みされる。
【0035】
また、図4はライト時のワード線50、ビット線60およびメモリセル30の電圧印加状態をわかりやすく示す図である。図4のメモリセル30aは選択されたメモリセル30を表し、メモリセル30bは選択されないメモリセル30を表す。また、図4の符号SBL、USBL、SWL、及びUSWLは、図3中の同一符号と同一の意味で用いる。このライト時に、電圧選択回路110から選択ワード線50に電圧0が供給され、電圧選択回路110から非選択ワード線50に電圧2Vs/3が供給され、電圧選択回路110から選択ビット線60に電圧Vsが供給され、電圧選択回路110から非選択ビット線60に電圧Vs/3が供給される。つまり図4において、選択ワード線SWLは電圧0に、非選択ワード線USWLは電圧2Vs/3に、選択ビット線SBLは電圧Vsに、非選択ビット線USBLは電圧Vs/3になる。すると、選択ワード線SWLおよび選択ビット線SBLとの電圧差が−Vsになり、図2のヒステレシス曲線C点を経て、メモリセル30aには“1”データ書き込みが実行される。
【0036】
本実施形態は、上記の通常動作の他に、電源投入時および電源遮断時において電圧供給線130〜160をショートさせている。電源投入時および電源遮断時の電源電圧が不安定な状態にて、強誘電体記憶装置に保持されているデータを保護するショート回路120は、電源投入時から一定の期間および電源遮断時から一定期間動作する。
【0037】
図5には、ショート回路120が具備するスイッチ回路80の等価回路が示されている。スイッチ回路80はスイッチ回路81およびスイッチ回路82を具備し、電源投入時と電源遮断時に動作するように設計されている。電源投入時は、スイッチ回路80内のスイッチ回路81が動作し、一定期間スイッチ回路80が導通することでショート回路120が動作する。また、電源遮断時は、スイッチ回路80内のスイッチ回路82が動作し、一定期間スイッチ回路80が導通することでショート回路120が動作する。スイッチ回路81、82は、例えばnMOSトランジスタおよびpMOSトランジスタを有するトランスファーゲートにて構成されている。 図5の符号n1はスイッチ回路81におけるnMOSゲート端子接続点n1を表し、符号n2はスイッチ回路81におけるpMOSゲート端子接続点n2を表している。また、図5の符号n3はスイッチ回路82におけるnMOSゲート端子接続点n3を表し、符号n4はスイッチ回路82におけるpMOSゲート端子接続点n4を表している。
【0038】
図6には、スイッチ回路81、82の各ゲート端子接続点n1〜n4に印加される電圧の変化と、電源投入時から遮断後の電源電圧Vs(Vdd)の変化と、第1および第2のスイッチ回路81、82のオン・オフ状態とが示されている。
【0039】
図6によると、スイッチ回路80がオンの期間とは、スイッチ回路81がオンになる電源投入時オン期間およびスイッチ回路82がオンになる電源遮断時オン期間である。
【0040】
スイッチ回路81のオン状態は、下記の第1および第2の状態を満足しているときである。第1の状態とは、スイッチ回路81が有するnMOSゲート端子接続点n1の電圧が、スイッチ回路81の有するnMOSトランジスタのゲート電圧閾値Vthnを越えている状態である。また、第2の状態とは、スイッチ回路81が有するpMOSゲート端子接続点n2の電圧と動作電圧Vsとの電圧差がスイッチ回路81の有するpMOSトランジスタのゲート電圧閾値Vthpの絶対値を越えている状態である。
【0041】
また、スイッチ回路82がオン状態になるのは、下記の第1および第2の状態を満足しているときである。第1の状態とは、スイッチ回路82が有するnMOSゲート端子接続点n3の電圧が、スイッチ回路82の有するnMOSトランジスタのゲート電圧閾値Vthnを越えている状態である。また、第2の状態とは、スイッチ回路82が有するpMOSゲート端子接続点n4の電圧と動作電圧Vsとの電圧差がスイッチ回路82の有するpMOSトランジスタのゲート電圧閾値Vthpの絶対値を越えている状態である。
【0042】
本実施形態において、図5のスイッチ回路図にあるスイッチ回路80の構成部品は、電源電圧の不安定期間中で強誘電体記憶装置内の保持データに影響のおそれがある期間と、スイッチ回路80のオン状態期間とが重なるように設計されている。なお、電源電圧の不安定期間とは、つまり電源投入後、電源電圧Vddが動作電圧Vsとして安定するまでの期間および、電源遮断後から電源電圧が完全に立ち下がる期間である。
【0043】
よって、図6に示されている電源投入時オン期間および電源遮断時オン期間にスイッチ回路80はオン状態となり、電源投入時および電源遮断時の強誘電体記憶装置内の保持データ保護が可能である。本実施例では、ショート回路の動作時間を設計段階で設定したが、電源電圧の立ち上がり、たち下がりを調べる回路を直接強誘電体記憶装置に搭載させてショート回路の動作時間をその都度自動的に決定するという方法も可能である。また、ショート回路の動作時間を設定するミリオーダータイマーをスイッチ回路80に接続するという方法も可能である。
【0044】
<第2実施形態>
(構成説明)
図7は、本発明の第2実施形態に係る強誘電体記憶装置のブロック図である。
【0045】
本実施形態と第1実施形態との違いは、ショート回路120の構成である。第1実施形態のショート回路120に用いられていたスイッチ回路80の代わりに、本実施形態ではショート回路120にスイッチ回路90を設け、第1実施形態でのスイッチ回路80の配置方法と同様に、本実施形態ではショート回路120にスイッチ回路90を配置した。
【0046】
図8には、スイッチ回路90の等価回路が示されている。図8に示されているように、スイッチ回路90は、スイッチ回路81、スイッチ回路82、スイッチ回路83およびスイッチ回路84から成る。
【0047】
図9は、図7のワード・ビット線駆動部10,20内のスイッチ(図示せず)及び図8のスイッチ回路90を動作制御する制御回路92を示すブロック図であり、この制御回路92は、選択ワード線、非選択ワード線、選択ビット線及び非選択ビット線と、電圧供給線130〜160との接続/非接続を切り換えるスイッチ(図示せず)を駆動する信号を送出する。また、制御回路92は、第3のスイッチ回路83および第4のスイッチ回路84の駆動する信号を送出する。図9の制御回路92に入力されるトリガ信号trigとは、データ読み出しまたはデータ書き込みの度に発生する。ここで、本実施形態では、データ読み出しまたはデータ書き込みの指令が出されると、上述したようにリード(“0”書き込み)及びその後のライト(“1”書き込み)が実施される。
【0048】
(動作説明)
次に図7における強誘電体記憶装置の動作を説明する。
【0049】
強誘電体記憶装置の動作において、本実施形態が第1実施形態と異なる点は、リードまたはライトの各動作の後に必ず図8のスイッチ回路83または84がオン状態に動作することである。
【0050】
図9の制御回路92に設けられた遅延回路D1〜D8は、それぞれ所定時間だけ信号を遅らせるものである。遅延回路D1、D2およびD3はリード期間中の時間間隔を作り、また、遅延回路D5、D6およびD7はライト期間中の時間間隔を作る。遅延回路D4はリード後とライト前の間の時間間隔を表している。遅延回路D8は、第4のスイッチ回路84の動作時間を作る。
【0051】
図9によると、遅延回路D4での遅延期間にスイッチ回路83がオン状態になるような信号が送出され、さらに遅延回路D8の遅延期間にスイッチ回路84がオン状態になるような信号が送出される。つまり、図8に示すスイッチ回路83、84と、図9に示す制御回路92により、リード後およびライトの後にそれぞれショート回路120が動作するのである。以下に図10を用いてわかりやすく説明する。
【0052】
図10に、選択ワード線SWL、非選択ワード線USWL、選択ビット線SBL、非選択ビット線USBL、スイッチ回路83およびスイッチ回路84についての電圧印加波形図を示した。図10のT1〜T8は、図9の遅延回路D1〜D8にて設定される遅延時間をそれぞれ表す。図10によると、スイッチ回路83はT4時間だけ動作し、スイッチ回路83はT8時間だけ動作する。つまり図9の遅延回路D4が作るT4時間の間および図9の遅延回路D8が作るT8の時間の間に、ショート回路120は動作するのである。
【0053】
上記のスイッチ回路83、84が付加されたことで、電源投入時および電源遮断時のメモリセル30保護だけでなく、リード後およびライト後のメモリセル30を不測の電源電圧の乱れから保護できるのである。
【0054】
<第3実施形態>
(構成説明)
図11は、本発明の第3実施形態に係る強誘電体記憶装置のブロック図である。
【0055】
本実施形態と第1実施形態との違いは、ショート回路120の構成である。第1実施形態のショート回路120に用いられていたスイッチ回路80の代わりに、本実施形態ではショート回路120にスイッチ回路95を設けた。さらに、本実施形態のスイッチ回路95の配置方法が第1実施形態のスイッチ回路80の配置方法と異なる。
【0056】
第1実施形態ではスイッチ回路80は、選択ワード電圧供給線130、非選択ワード電圧供給線140、選択ビット電圧供給線150および非選択ビット電圧供給線160がすべてショートするように配置されているが、本実施形態においては、非選択ワード電圧供給線140および非選択ビット電圧供給線160をショートするようにスイッチ回路95が配置されている。
【0057】
図12にスイッチ回路95の等価回路を示した。
【0058】
(動作説明)
次に図11における強誘電体記憶装置の動作について説明する。
【0059】
本実施形態において、選択ワード電圧供給線130および非選択ワード電圧供給線140が接続されたワード線駆動部10と、選択ビット電圧供給線150および非選択ビット電圧供給線160が接続されたビット線駆動部20とによって、メモリセルアレイ70内の強誘電体キャパシタ30が駆動される方式は、第1実施形態と同様である。本実施形態のショート回路120の動作が、第1実施形態のショート回路120の動作と異なる。
【0060】
図13に、図12のスイッチ95等を制御する制御回路96を示した。
【0061】
この回路96は、選択ワード線、非選択ワード線、選択ビット線、非選択ビット線および第3のスイッチ回路83の駆動する信号を送出する。図13の遅延回路D1〜D7は、それぞれ所定時間だけ信号を遅らせるものである。遅延回路D1、D2およびD3はリード期間中の時間間隔を作り、また、遅延回路D5、D6およびD7はライト期間中の時間間隔を作る。遅延回路D4はリードとライトの間の時間間隔を表している。
【0062】
図13の制御回路96によると、リード後とライト前の間の期間、スイッチ回路95がオン状態の動作をする。なお、リード後とライト前の間の期間は、遅延回路D4が作り出す時間間隔に相当する。つまり、リード後とライト前の間の期間に非選択ワード線および非選択ビット線をショートできるのである。
【0063】
この効果をわかりやすく説明するために、図14にワード線およびビット線電圧波形図とスイッチ回路95の動作を示した。
【0064】
スイッチ回路95はnMOSトランジスタおよびpMOSトランジスタにて構成されているので、nMOSゲート端子に電圧レベルHiが供給され、かつ、pMOSゲート端子に電圧レベルLowが供給されたときにスイッチ回路95はオン状態になる。
【0065】
図14の波形図において、符号SWNおよびSWPはスイッチ回路95のnMOSトランジスタおよびpMOSトランジスタに入力される波形を表しており、この波形中の矩形波の期間T4が、スイッチ回路95のオン状態を表している。図14は、各波形をタイミングチャートとして時間軸をそろえて図示してあるので、スイッチ回路95のオン状態の時のワード線50およびビット線60の電圧状態が図14から読みとれる。図13にある遅延回路D1〜D7によって、スイッチ回路95はリード後およびライト前の期間にオン状態で動作し、スイッチ回路95がオン状態の期間に非選択ワード線および非選択ビット線をショートさせる。
【0066】
図14によると、非選択ワード線および非選択ビット線がショートしているとき、非選択ワード線および非選択ビット線は同電圧、つまり2Vs/3とVs/3の中間の電圧をとり、その後、ライトに移行し非選択ワード線は2Vs/3電圧を供給され、非選択ビット線はVs/3電圧を供給される。非選択ワード線は、リード時にVs/3電圧をとり、ライト時に2Vs/3電圧をとる。つまり、リードからライトに移行する際に電荷の供給が必要である。また、非選択ビット線60は、リード時に2Vs/3電圧をとり、ライト時にVs/3電圧をとる。つまり、リードからライトに移行する際に電荷の放出が必要である。すなわち、非選択ワード線および非選択ビット線のショート回路120によるショート動作は、非選択ビット線におけるリードからライトに移行するときに放電する不必要な電荷を、非選択ワード線におけるリードからライトに移行するときの必要な電荷の一部として供給できるのである。
【0067】
このように、リードからライトへ移行する際の非選択ワード線および非選択ビット線と外部電源との充放電において、一旦、ショート動作をすることで従来方式にある無駄な電力を本実施形態は節約できる。また、スイッチ回路95によるショート動作は、リードからライトに移行する際の電圧変更に必要な所要時間を短縮できるプリチャージ効果もあわせて発揮する。
【0068】
以上のことから、本実施形態は消費電力低減が可能なのである。
【0069】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【0070】
例えば、電源投入時及び電源遮断時に全ての電圧供給線130〜160をショートさせる第1実施形態と、“0”書き込みと“1”書き込みの間で非選択ワード・ビット供給線140,160同士のみをショートさせる第3実施形態とを組み合わせても良い。この場合、図8に示すスイッチ83,84に代えて図12に示すスイッチ95を設ければよい。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る強誘電体記憶装置のブロック図である。
【図2】 強誘電体のヒステレシス曲線を示した図である。
【図3】 本発明の第1実施形態に係るリード時のメモリセルアレイを示した図である。
【図4】 本発明の第1実施形態に係るライト時のメモリセルアレイを示した図である。
【図5】 本発明の第1実施形態に係るスイッチ回路の等価回路図である。
【図6】 本発明の第1実施形態に係るスイッチ回路の動作状態および電源電圧の電圧変化を表す図である。
【図7】 本発明の第2実施形態に係る強誘電体記憶装置のブロック図である。
【図8】 本発明の第2実施形態に係るスイッチ回路の等価回路図である。
【図9】 本発明の第2実施形態に係るメモリセルの駆動に用いられる遅延回路の等価回路図である。
【図10】 本発明の第2実施形態に係るワード線、ビット線およびスイッチ回路についての印加電圧波形図である。
【図11】 本発明の第3実施形態に係る強誘電体記憶装置のブロック図である。
【図12】 本発明の第3実施形態に係るスイッチ回路の等価回路図である。
【図13】 本発明の第3実施形態に係るメモリセルの駆動に用いられる遅延回路の等価回路図である。
【図14】 本発明の第3実施形態に係るワード線、ビット線およびスイッチ回路についての印加電圧波形図である。
【符号の説明】
10 ワード線駆動部、20 ビット線駆動部、30 強誘電体キャパシタ、
50 ワード線、60 ビット線、70 メモリセルアレイ、
80 スイッチ回路、81 スイッチ回路(第1のスイッチ回路)、
82 スイッチ回路(第2のスイッチ回路)、
83 スイッチ回路(第3のスイッチ回路)、
84 スイッチ回路(第3のスイッチ回路)、90 スイッチ回路、
95 スイッチ回路、96 制御回路、100 電源回路、
110 電圧選択回路、120 ショート回路、
130 選択ワード電圧供給線、140 非選択ワード電圧供給線
150 選択ビット電圧供給線、160 非選択ビット電圧供給線、
170 電圧出力線、180 電圧出力線、190 電圧出力線、
200 電圧出力線、
Claims (15)
- 互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に位置された複数の強誘電体メモリセルと、
ワード電圧及びビット電圧を含む複数種の電圧を発生する電源回路と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記電源回路から前記ワード線駆動部及び前記ビット線駆動部に前記複数種の電圧を供給する複数の電圧供給線と、
前記複数の電圧供給線のうち、前記ワード電圧の供給線及び前記ビット電圧の供給線同士を、スイッチ回路の両端に接続し、ショートさせるショート回路と、
を有し、
前記スイッチ回路の両端は、前記ワード電圧の供給線又は前記ビット電圧の供給線とのみ接続されていることを特徴とする強誘電体記憶装置。 - 請求項1において、
前記電源回路が発生する前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路をさらに有し、
前記複数の電圧供給線は、前記電圧選択回路および前記ワード線駆動部を接続する複数のワード電圧供給線と、前記電圧選択回路および前記ビット線駆動部を接続する複数のビット電圧供給線とを含み、
前記ショート回路は、前記複数のワード電圧供給線の少なくとも1本と、前記複数のビット電圧供給線の少なくとも1本とをショートさせることを特徴とする強誘電体記憶装置。 - 請求項2において、
前記ワード電圧供給線は、選択ワード電圧供給線と非選択ワード電圧供給線とを含み、
前記ビット電圧供給線は、選択ビット電圧供給線と非選択ビット電圧供給線とを含むことを特徴とする強誘電体記憶装置。 - 請求項3において、
前記電圧選択回路は、前記電源回路の発生した前記複数種の電圧から前記強誘電体メモリセルへのアクセス動作に応じて選択した電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に出力することを特徴とする強誘電体記憶装置。 - 請求項3または4おいて、
前記ショート回路は、電源投入時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。 - 請求項3乃至5のいずれかにおいて、
前記ショート回路は、電源遮断時に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。 - 請求項3乃至6いずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“0”書き込みまたは前記“1”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせることを特徴とする強誘電体記憶装置。 - 請求項3乃至6のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記0”書き込み及び前記“1”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせることを特徴とする強誘電体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記ショート回路は、電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記ショート回路は、電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第1のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第2のスイッチ回路と、
を有し、
前記複数の第2のスイッチ回路の各一つは、前記複数の第1のスイッチ回路の各一つと並列接続されていることを特徴とする強誘電体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“0”書き込みまたは前記“1”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数のスイッチ回路を有することを特徴とする強誘電体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第1のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第2のスイッチ回路と、
前記“0”書き込みまたは前記“1”書き込みが実施された後に、前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第3のスイッチ回路と、
を有し、
前記複数の第1〜第3のスイッチ回路の各一つは、互いに並列接続されていることを特徴とする強誘電体記憶装置。 - 請求項3または4において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、前記“0”書き込み及び前記“1”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第3のスイッチ回路を有することを特徴とする強誘電体記憶装置。 - 請求項3または4において、
前記複数の強誘電体メモリセルのうちの選択メモリセルへのデータ読み出しまたはデータ書き込み動作は、前記選択メモリセルへの“0”書き込み及び“1”書き込みの一方または双方が実施されることで行われ、
前記ショート回路は、
電源投入時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第1のスイッチ回路と、
電源遮断時に前記複数のワード電圧供給線及び前記複数のビット電圧供給線の全てをショートさせる複数の第2のスイッチ回路と、
前記“0”書き込み及び前記“1”書き込みの間に、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線とをショートさせる第3のスイッチ回路と、
を有し、
前記第3のスイッチ回路は、前記非選択ワード電圧供給線と前記非選択ビット電圧供給線との間で、前記第1及び第2のスイッチ回路と並列接続されていることを特徴とする強誘電体記憶装置。
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