JP4956218B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
以下、カップリングノイズ発生の経緯について、不揮発性半導体記憶装置としてNAND型フラッシュメモリを適用した例について、図15〜図18を参照して説明する。図15は、NAND型フラッシュメモリに用いるNMOS転送トランジスタ100の断面を示した図である。図16は、NAND型フラッシュメモリに用いるワード線ドライバ(以下、WLドライバという)200の回路構成を示した図である。図16において、NMOS転送トランジスタT1〜TnがONすることにより、制御ゲート線CG1〜CGnからメモリセル(図示せず)に対して電圧が転送される。
書き込み動作終了後、図18に示すタイミングT2において選択ワード線WLから書込電圧VpgmをVddまで放電する際に、隣接する非選択ワード線WL(隣接非選択ワード線WLという)にカップリングノイズが発生する。選択ワード線WLと隣接非選択ワード線WLの間には約13Vの電位差があるため、非選択ワード線WLに発生するカップリングノイズも大きくなる。このカップリングノイズは、非選択ワード線WLに印加されている電圧Vpassの電位を下げる。電圧Vpassの電位低下が−0.7Vを下回ると、隣接非選択ワード線WLに対して電圧Vpassを転送する転送トランジスタ(図16に示す転送トランジスタT1〜Tn)に誤動作を発生させる可能性がある。
選択ワード線WLがソース側選択ゲート線SGSあるいはドレイン側選択ゲート線SGDに隣接する場合、図18に示すタイミングT2において選択ワード線WLから書込電圧VpgmをVddまで放電する際に、隣接するソース側選択ゲート線SGS(図中の隣接SGS)あるいはドレイン側選択ゲート線SGD(図中の隣接SGD)にカップリングノイズが発生する。このカップリングノイズは、隣接SGS及び隣接SGDに印加されている電圧Vss(0V),Vsgd(約2V)の各電位を下げる。電圧Vss,Vsgdの電位低下が−0.7Vを下回ると、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDに電圧を転送する各NMOS転送トランジスタ(図示せず)に誤動作を発生させる可能性がある。
図1は、本発明の実施形態1に係るNAND型フラッシュメモリの概略構成を示す図である。図1に示すようにNAND型フラッシュメモリ1は、メモリセルアレイ2、WLドライバ3、CGドライバ4及びイコライズドライバ5を有する。
本実施形態2では、上記実施形態1に示したイコライズドライバ5によりデータ書き込み後の全ワード線WLをショートさせて同電位に平均化した後、選択ブロック内の全てのワード線WLの電位をVddまで一定電流でゆっくり放電させる場合について説明する。
本実施形態3では、上記実施形態1に示したイコライズドライバ5によりデータ書き込み後の全ワード線WLをショート動作で同電位にした後、ソース側選択ゲート線SGSに隣接するワード線WL以外の他のワード線WLをVddまで放電させるとともに、ソース側選択ゲート線SGSに隣接するワード線WLをVddまでゆっくり放電させる場合について説明する。なお、本実施形態3では、上記実施形態1の図2に示したレベルシフタ回路20又は図4のローカルポンプ回路40と、上記実施形態2の図8に示した放電回路61を適用するため、各回路の図示及び構成説明は省略する。
本実施形態4では、上記実施形態1に示したイコライズドライバ5のショート動作によりデータ書き込み後の全ワード線WLを同電位に平均化した後、全ワード線WLの電位をVddまでゆっくり放電させる場合について説明する。なお、本実施形態4では、上記実施形態1の図2に示したレベルシフタ回路20又は図4のローカルポンプ回路40と、上記実施形態2の図8に示した放電回路61を適用するため、各回路の図示及び構成説明は省略する。
本実施形態5では、上記実施形態2〜4において、ワード線WLの電位をゆっくり放電させる放電制御回路の例について説明する。なお、本実施形態5では、上記実施形態1の図2に示したレベルシフタ回路20又は図4のローカルポンプ回路40と、上記実施形態2の図8の放電回路61又は図9の放電回路71を適用するため、各回路の図示及び構成説明は省略する。
2 メモリセルアレイ
3 WLドライバ
4 CGドライバ
5 イコライズドライバ
20 レベルシフタ回路
21、22、25〜27、29、44、45、50 インバータ
23 デプレッション型NMOSトランジスタ
24、31 高耐圧デプレッション型NMOSトランジスタ
28、41 AND回路
30 高耐圧デプレッション型PMOSトランジスタ
40 ローカルポンプ回路
42、46、48 コンデンサ
43、47、49、52 高耐圧PMOSトランジスタ
51、53、54、55 高耐圧NMOSトランジスタ
56 昇圧回路
61、71 放電回路
80 放電制御回路
T1〜Tn NMOS転送トランジスタ
TH1〜THn、TH NMOS放電トランジスタ
Claims (3)
- 直列に接続した複数のメモリセルと、該複数のメモリセルの各々に接続した複数のワード線と、前記複数のメモリセルの両端部に接続したソース側選択ゲート及びドレイン側選択ゲートと、を有するメモリセルアレイと、
前記メモリセルへのデータ書き込み時に、制御ゲート線から該書き込み対象メモリセルに接続された前記ワード線に選択的に電圧を供給するワード線選択部と、
複数の前記制御ゲート線を同一のノードに接続するための転送トランジスタを有し、前記転送トランジスタの電流経路の一端に前記制御ゲート線が接続され、他端に前記ノードが接続され、前記転送トランジスタを導通させることで電荷を共有することにより、前記複数の制御ゲート線を互いに同電位にするイコライズ部と、
前記転送トランジスタのゲートを制御する制御信号発生回路と、
同電位となった前記複数の制御ゲート線を、さらに放電するための放電回路と
を具備し、
前記制御信号発生回路は、データ書き込み動作時に、前記ワード選択部により該書き込み対象メモリセルのワード線に電圧を供給した後、前記放電回路で前記複数の制御ゲート線を放電する前に、前記制御ゲート線を前記転送トランジスタを介して前記ノードに接続する制御を行うことを特徴とする不揮発性半導体記憶装置。 - 前記放電回路は、前記イコライズ部により前記複数の制御ゲート線が前記同一ノードを介して互いに接続された後、前記ソース側選択ゲート又は前記ドレイン側選択ゲートに隣接するメモリセルに接続されたワード線の電位放電速度が、他のワード線の電位放電速度よりも遅くなるように前記複数の制御ゲート線を放電することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記放電回路による放電時の放電電流を制御する放電制御回路を有することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007035159A JP4956218B2 (ja) | 2007-02-15 | 2007-02-15 | 不揮発性半導体記憶装置 |
US12/032,206 US7646646B2 (en) | 2007-02-15 | 2008-02-15 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007035159A JP4956218B2 (ja) | 2007-02-15 | 2007-02-15 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008198314A JP2008198314A (ja) | 2008-08-28 |
JP4956218B2 true JP4956218B2 (ja) | 2012-06-20 |
Family
ID=39706517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007035159A Active JP4956218B2 (ja) | 2007-02-15 | 2007-02-15 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7646646B2 (ja) |
JP (1) | JP4956218B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101636015B1 (ko) * | 2010-02-11 | 2016-07-05 | 삼성전자주식회사 | 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 |
US8106701B1 (en) | 2010-09-30 | 2012-01-31 | Sandisk Technologies Inc. | Level shifter with shoot-through current isolation |
US8537593B2 (en) | 2011-04-28 | 2013-09-17 | Sandisk Technologies Inc. | Variable resistance switch suitable for supplying high voltage to drive load |
KR20130022228A (ko) * | 2011-08-25 | 2013-03-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
US8395434B1 (en) | 2011-10-05 | 2013-03-12 | Sandisk Technologies Inc. | Level shifter with negative voltage capability |
US8710900B2 (en) * | 2012-03-22 | 2014-04-29 | Fairchild Semiconductor Corporation | Methods and apparatus for voltage selection for a MOSFET switch device |
US9111591B2 (en) * | 2013-02-22 | 2015-08-18 | Micron Technology, Inc. | Interconnections for 3D memory |
KR102081757B1 (ko) * | 2013-06-26 | 2020-02-26 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
KR102333738B1 (ko) | 2015-02-03 | 2021-12-01 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 |
JP2021034529A (ja) | 2019-08-22 | 2021-03-01 | キオクシア株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217388A (ja) * | 1992-02-04 | 1993-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH07287989A (ja) * | 1994-04-20 | 1995-10-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP3294153B2 (ja) * | 1997-05-28 | 2002-06-24 | 株式会社東芝 | 半導体メモリ |
JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
JP3772774B2 (ja) | 2002-03-22 | 2006-05-10 | セイコーエプソン株式会社 | 強誘電体記憶装置 |
JP4059065B2 (ja) * | 2002-11-14 | 2008-03-12 | 日本電信電話株式会社 | メモリ回路及びデータ消去及び書き込み方法 |
JP3987418B2 (ja) | 2002-11-15 | 2007-10-10 | 株式会社東芝 | 半導体記憶装置 |
JP3928720B2 (ja) | 2003-01-07 | 2007-06-13 | セイコーエプソン株式会社 | 強誘電体記憶装置 |
JP4256222B2 (ja) | 2003-08-28 | 2009-04-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100642187B1 (ko) | 2003-09-08 | 2006-11-10 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치 |
JP4034769B2 (ja) | 2003-09-08 | 2008-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4417813B2 (ja) | 2004-10-01 | 2010-02-17 | 株式会社東芝 | 半導体記憶装置及びメモリカード |
JP2006331476A (ja) * | 2005-05-23 | 2006-12-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7468919B2 (en) * | 2006-12-30 | 2008-12-23 | Sandisk Corporation | Biasing non-volatile storage based on selected word line |
-
2007
- 2007-02-15 JP JP2007035159A patent/JP4956218B2/ja active Active
-
2008
- 2008-02-15 US US12/032,206 patent/US7646646B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20080198667A1 (en) | 2008-08-21 |
US7646646B2 (en) | 2010-01-12 |
JP2008198314A (ja) | 2008-08-28 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090804 |
|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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