KR100642187B1

KR100642187B1 - 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치

Info

Publication number: KR100642187B1
Application number: KR1020040071084A
Authority: KR
Inventors: 후따쯔야마다꾸야
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-09-08
Filing date: 2004-09-07
Publication date: 2006-11-10
Also published as: US20050105334A1; KR20050025907A; US7099193B2

Abstract

오기입의 방지를 도모할 수 있는 NAND형 EEPROM를 제공한다. 워드선 WL3에 기입 전압을 공급함으로써, 이 워드선의 메모리 셀에 데이터를 기입한다. 이 기입 시에 기준 전압이 공급되는 워드선 WL1의 메모리 셀이 컷오프된다. 워드선 WL1의 양 이웃에 위치하는 워드선 WL0, 2에 공급되는 전압의 타이밍을 서로 다르게 하고 있다.

반도체 기억 장치, NAND 셀, 워드선, 보조 전압, 메모리 셀

Description

불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE, ELECTRONIC CARD, AND ELECTRONIC DEVICE}

도 1은 제1 실시 형태에 따른 NAND형 EEPROM에 구비되는 NAND 셀의 단면의 모식도.

도 2는 도 1의 II(a)-II(b) 단면의 모식도.

도 3은 도 1의 NAND 셀의 등가 회로도.

도 4는 제1 실시 형태에 따른 메모리 셀 어레이의 일부의 등가 회로도.

도 5는 NAND 셀의 기입 동작의 일반적인 예에 있어서, "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도.

도 6은 도 5의 "0" 기입이 되는 메모리 셀의 모식도.

도 7은 NAND 셀의 기입 동작이 일반적인 예에 있어서, "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도.

도 8은 도 7의 "1" 기입이 되는 메모리 셀의 모식도.

도 9는 개량예 1에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 10은 개량예 1에 있어서 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 11은 개량예 1의 기입 동작을 설명하기 위한 타이밍차트.

도 12는 개량예 2에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 13은 개량예 2에 있어서 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 14는 개량예 2의 기입 동작을 설명하기 위한 타이밍차트.

도 15는 제1 실시 형태에 있어서, "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 16은 제1 실시 형태에 있어서, "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 17은 제1 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍차트.

도 18은 제1 실시 형태에서의 인접하는 메모리 셀의 모식도.

도 19는 제2 실시 형태에 있어서, "0"이나 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 20은 제2 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍차트.

도 21은 제3 실시 형태에 있어서, "0"이나 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 22는 제4 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍차트.

도 23은 제5 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트.

도 24는 제6 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트.

도 25는 제7 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트.

도 26은 본 실시 형태에 적용 가능한 기입 방식을 도시하고 있으며, "0"이나 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 27은 본 발명의 실시 형태에 관계되는 NAND형 EEPROM의 전체 구성을 나타내는 블록도.

도 28은 본 발명의 실시 형태에 따른 전자 카드 및 전자 장치의 구성도.

도 29는 본 발명의 실시 형태에 따른 전자 장치의 제1 예인 디지탈 스틸 카메라의 기본적인 구성도.

도 30a는 본 발명의 실시 형태에 따른 전자 장치의 제2 예인 비디오 카메라를 나타내는 도면.

도 30b는 본 발명의 실시 형태에 따른 전자 장치의 제3 예인 텔레비전을 나타내는 도면.

도 30c는 본 발명의 실시 형태에 따른 전자 장치의 제4 예인 오디오 기기를 나타내는 도면.

도 30d는 본 발명의 실시 형태에 따른 전자 장치의 제5 예인 게임기기를 나타내는 도면.

도 30e는 본 발명의 실시 형태에 따른 전자 장치의 제6 예인 전자 악기를 나타내는 도면.

도 30f는 본 발명의 실시 형태에 따른 전자 장치의 제7 예인 휴대 전화를 나타내는 도면.

도 30g는 본 발명의 실시 형태에 따른 전자 장치의 제8 예인 퍼스널 컴퓨터를 나타내는 도면.

도 30h는 본 발명의 실시 형태에 따른 전자 장치의 제9 예인 퍼스널 디지털 어시스턴트(PDA)를 나타내는 도면.

도 30i는 본 발명의 실시 형태에 따른 전자 장치의 제10 예인 보이스 레코더를 나타내는 도면.

도 30j는 본 발명의 실시 형태에 따른 전자 장치의 제11 예인 PC 카드를 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : NAND 셀

3 : 반도체 기판

5 : 불순물 영역

7 : 채널 영역

9 : 소자 분리 절연막

11 : 게이트 절연막

13 : 부유 게이트

15 : 절연막

16 : 제어 게이트

17 : 도전막

19 : 층간 절연막

21 : 불순물 영역

23 : 메모리 셀 어레이

31 : NAND형 EEPROM

본 발명은 전기적으로 데이터의 재기록이 가능한 불휘발성 반도체 기억 장치에 관한 것이다.

종래부터, 반도체 메모리의 하나로서, 데이터를 전기적으로 재기입 가능하다고 하는 불휘발성 반도체 기억 장치(EEPROM)가 알려져 있다. 그 중에서도, 1 비트를 기억하는 단위인 메모리 셀을 복수개 직렬 접속하여 구성된 NAND 셀을 갖는 NAND형 EEPROM은, 고 집적화할 수 있는 것으로서 주목받고 있다. NAND형은 예를 들면, 디지탈 스틸 카메라의 화상 데이터를 기억하기 위한 메모리 카드에 이용되고 있다.

NAND형 EEPROM의 메모리 셀은, 채널 영역이 되는 반도체 기판상에 절연막을 개재하여 부유 게이트(전하 축적층)와 제어 게이트가 적층된 FET-MOS 구조를 갖는다. 제어 게이트는 워드선과 접속되어 있다. NAND 셀은 복수개의 메모리 셀을 인접하는 것끼리 소스/드레인이 공용되는 형태로 직렬 접속하여 구성된다. 소스/드레인은 소스 및 드레인 중 적어도 어느 하나의 기능을 완수하는 불순물 영역을 말한다.

여기서, NAND형에 있어서의 데이터의 기입 방식의 일례를 간단히 설명한다.

(1) "0"의 기입

채널 영역의 전압이 0V인 상태에서, "0"을 기입해야 하는 메모리 셀의 워드 선을 선택하고 이 워드선의 전압을 예를 들면 20V로 하고, 또한 이 워드선 이외의 워드선의 전압을 예를 들면 10V로 한다. 선택된 워드선(제어 게이트)과 채널 영역 사이의 전위차가 크기 때문에, 상기 메모리 셀의 부유 게이트에 터널 전류에 의해 전자가 주입된다. 이에 의해, 상기 메모리 셀의 임계값이 플러스인 상태("0"이 기입된 상태)로 된다.

(2) "1"의 기입

채널 영역을 0V 이상의 소정 전압의 부유 상태로 한 후, "1"을 기입해야 하는 메모리 셀의 워드선을 선택하고 이 워드선의 전압을 "0" 기입의 경우와 마찬가지로 20V로 한다. 이 워드선 이외의 워드선의 전압을 예를 들면 10V로 한다. 이들에 의해, 채널 영역은 선택된 워드선(제어 게이트)과의 용량 커플링에 의해 전압이 상승하여, 예를 들면 8V 정도가 된다. 이 경우에는 "0"의 기입의 경우와 달리, 선택된 워드선(제어 게이트)과 채널 영역 사이의 전위차가 작기 때문에, "1"을 기입해야 하는 메모리 셀의 부유 게이트에는, 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 상기 메모리 셀의 임계값은 마이너스 상태("1"이 기입된 상태)로 유지된다.

NAND형 EEPROM의 기입 방식의 다른 예에서는, 메모리 셀에의 오기입을 방지하기 위해서, 선택된 메모리 셀의 양 이웃 메모리 셀의 각각 이웃에 위치하는 메모리 셀의 워드선을 0V로 하여, 기입을 하고 있다(예를 들면 특허 문헌1).

<특허 문헌1> 일본 특허 공개 2002-260390호 공보(도 10(b))

본 발명은 오기입의 방지를 도모할 수 있는 불휘발성 반도체 기억 장치, 이것을 탑재한 전자 카드, 이 전자 카드를 이용하는 전자 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 불휘발성 반도체 기억 장치의 일 양태는, 전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과, 메모리 셀의 제어 게이트와 접속된 워드선과, NAND 셀의 일단과 접속 가능한 공통 소스선과, NAND 셀의 타단과 접속 가능한 비트선과, 워드선 제어 회로를 구비하고, 워드선 제어 회로는, 선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고, 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고, 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 기입 전압보다 작은 보조 전압을 공급하고, 남은 메모리 셀의 워드선에, 기입 전압과 기준 전압 사이의 중간 전압을 공급하는 것을 특징으로 한다.

본 발명의 일 양태에 따르면, 컷오프되는 메모리 셀의 양 이웃 메모리 셀 중, 한쪽의 메모리 셀의 워드선에 중간 전압이 공급되고, 다른 쪽의 메모리 셀의 워드선에 보조 전압이 공급된다. 이 때문에, 컷오프되는 메모리 셀의 양 이웃 메모리 셀의 워드선에 비교적 고전압인 기입 전압이 공급되지 않기 때문에, 컷오프되는 메모리 셀의 워드선에 발생하는 커플링 노이즈를 저감 가능하다. 따라서, 메모리 셀의 미세화에 수반하여 워드선 사이의 거리가 짧아지더라도, 메모리 셀에의 오기입을 방지하는 것이 가능해진다.

본 발명에 따른 불휘발성 반도체 기억 장치의 다른 양태는, 전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과, 메모리 셀의 제어 게이트와 접속된 워드선과, NAND 셀의 일단과 접속 가능한 공통 소스선과, NAND 셀의 타단과 접속 가능한 비트선과, 워드선 제어 회로를 구비하고, 워드선 제어 회로는, 선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고, 선택된 메모리 셀로부터 N개(N은 3 이상의 정수)분만큼 공통 소스선측 및 비트선측에 각각 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고, 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 기입 전압보다 작은 보조 전압을 공급하고, 남은 메모리 셀의 워드선에, 기입 전압과 기준 전압 사이의 중간 전압을 공급하는 것을 특징으로 한다.

본 발명의 다른 양태에 따르면, N을 3 이상의 정수로 함으로써, 선택된 메모리 셀과 컷오프되는 메모리 셀 사이의 메모리 셀을 늘릴 수 있다. 따라서, 선택된 메모리 셀의 채널에 접속되는 채널의 용량을 늘릴 수 있다. 따라서, 선택된 메모리 셀의 채널에 있어서, 누설이 원인으로 되는 전위의 저하량을 작게 할 수 있기 때문에, 오기입의 발생을 방지할 수 있다. 또, 이 효과는 상기 일 양태에 있어서, N이 3 이상의 정수인 경우에도 말할 수 있다.

본 발명에 따른 불휘발성 반도체 기억 장치의 또 다른 양태는, 전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과, 메모리 셀의 제어 게이트와 접속된 워드선과, NAND 셀의 일단과 접속 가능한 공통 소스선과, NAND 셀의 타단과 접속 가능한 비트선과, 워드선 제어 회로를 구비하고, 워드선 제어 회로는, 선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고, 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 공통 소스선측 및 비트선측에 위치하는 메모리 셀 중 적어도 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고, 선택된 메모리 셀과 기준 전압이 워드선에 공급되는 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 기입 전압보다 작은 보조 전압을 공급하고, 남은 메모리 셀의 워드선에, 기입 전압과 기준 전압 사이의 중간 전압을 공급하고, 보조 전압을 공급하는 타이밍과 중간 전압을 공급하는 타이밍을 다르게 하는 것을 특징으로 한다.

본 발명의 또 다른 양태에 따르면, 보조 전압을 공급하는 타이밍과 중간 전압을 공급하는 타이밍을 서로 다르게 하고 있기 때문에, 커플링 노이즈를 저감할 수 있다. 이 때문에, 메모리 셀의 미세화에 수반하여 워드선 사이의 거리가 짧아지더라도 오기입을 방지하는 것이 가능해진다.

본 발명에 따른 불휘발성 반도체 기억 장치의 이 밖의 양태는, 전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과, 메모리 셀의 제어 게이트와 접속된 워드선과, NAND 셀의 일단과 접속 가능한 공통 소스선과, NAND 셀의 타단과 접속 가능한 비트선과, 워드선 제어 회로를 구비하고, 워드선 제 어 회로는, 선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고, 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고, 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 기입 전압보다 작은 보조 전압을 공급하고, 선택된 메모리 셀의 워드선의 이웃에 위치하는 워드선 중 비트선측의 워드선인 비트선측 인접 워드선에, 기입 전압과 기준 전압 사이의 중간 전압을 공급하고, 남은 메모리 셀의 워드선에 중간 전압을 공급하고, 보조 전압을 공급하는 타이밍 및 비트선측 인접 워드선에 중간 전압을 공급하는 타이밍은, 남은 메모리 셀의 워드선에 중간 전압을 공급하는 타이밍과 다르게 하는 것을 특징으로 한다.

본 발명의 이 밖의 양태에 따르면, 보조 전압을 공급하는 타이밍 및 비트선측 인접 워드선에 중간 전압을 공급하는 타이밍은, 남은 메모리 셀의 워드선에 중간 전압을 공급하는 타이밍과 다르게 하고 있기 때문에, 커플링 노이즈를 저감할 수 있다. 이 때문에, 메모리 셀의 미세화에 수반하여 워드선 사이의 거리가 짧아지더라도 오기입을 방지하는 것이 가능해진다.

본 발명의 실시 형태를 이하의 항목으로 나누어 설명한다.

[제1 실시 형태]

1. NAND 셀의 구조

2. NAND 셀의 동작

(1) NAND 셀의 일반적인 동작예

(2) 개량예 1

(3) 개량예 2

(4) 제1 실시 형태에 따른 NAND 셀의 동작예

[제2 실시 형태]

[제3 실시 형태]

[제4 실시 형태]

[제5 실시 형태]

[제6 실시 형태]

[제7 실시 형태]

[각 실시 형태의 조합]

[본 발명의 실시 형태의 회로 블록]

[전자 카드 및 전자 장치에의 적용]

또, 각 실시 형태를 설명하는 도면에 있어서, 이미 설명한 도면의 부호로 나타내는 것과 동일한 것에 대해서는 동일 부호를 붙여 설명을 생략한다.

[제1 실시 형태]

1. NAND 셀의 구조

도 1은 제1 실시 형태에 따른 NAND형 EEPROM에 구비되는 NAND 셀의 단면의 모식도이다. 도 2는 도 1의 II(a)-II(b) 단면의 모식도이다. 도 3은 도 1의 NAND 셀의 등가 회로도이다.

도 1 내지 도 3에 도시한 바와 같이, NAND 셀(1)은, p-형의 반도체 기판(3)에 16개의 메모리 셀 MC0∼15가 형성된 구조를 갖는다. 메모리 셀은, 메모리 트랜지스터라고도 하며, 데이터의 전기적인 재기입이 가능한 불휘발성의 셀이다. 각 메모리 셀은 동일한 구성을 하고 있으며, 메모리 셀 MC0을 예로 하면, 기판(3)의 표면에 소정의 간격을 두고 형성된 n⁺형의 불순물 영역(5)(소스/드레인)과, 기판(3) 중 불순물 영역(5)끼리의 사이에 위치하는 채널 영역(7)과, 영역(5, 7)의 주위에 형성된 소자 분리 절연막(9)과, 채널 영역(7)상에 게이트 절연막(11)을 개재하여 형성된 부유 게이트(13)와, 부유 게이트(13)상에 절연막(15)을 개재하여 소정 방향으로 연장되도록 형성된 워드선 WL0을 구비한다. 워드선 WL0 중 부유 게이트(13)상에 위치하는 부분이 제어 게이트(16)(도 2)로서 기능한다. 따라서, 워드선은 제어 게이트와 접속되어 있게 된다. 또, 부유 게이트층 FG는 부유 게이트(13)가 형성되어 있는 도전층을 나타내고, 제어 게이트층 CG는 제어 게이트(16)가 형성되어 있는 도전층을 나타내고 있다.

NAND 셀(1)은 16개의 메모리 셀을 인접하는 것끼리 소스/드레인이 공용되는 형태로 직렬 접속하여 구성된다. NAND 셀(1)을 구성하는 메모리 셀의 수가 16개인 경우로 설명하고 있지만, 메모리 셀의 수가 8, 32, 64개 등의 경우이어도 된다.

메모리 셀 MC0측에는 선택 게이트선 SG1을 갖는 선택 트랜지스터 Tr1이 형성되어 있다. 이 트랜지스터 Tr1의 전류 경로의 일단이 불순물 영역(5)을 개재하여 메모리 셀 MC0의 전류 경로의 일단에 접속되어 있다. 선택 트랜지스터 Tr1은 NAND 셀(1)과 공통 소스선 CELSRC의 접속 및 절단의 제어를 한다. 이와 같이, 공통 소 스선 CELSRC는 NAND 셀(1)의 일단과 선택 트랜지스터 Tr1을 개재하여 접속 가능하게 되어 있다.

한편, 메모리 셀 MC15측에는 선택 게이트선 SG2를 갖는 선택 트랜지스터 Tr2가 형성되어 있다. 선택 트랜지스터 Tr2는, 불순물 영역(5)을 개재하여 전류 경로의 일단이 메모리 셀 MC15의 전류 경로의 일단과 접속되어 있다. 트랜지스터 Tr2는 NAND 셀(1)과 비트선 BL의 접속 및 절단의 제어를 한다. 즉, 비트선 BL은 NAND 셀(1)의 타단과 접속 가능하게 되어 있다. 이상과 같이, 선택 트랜지스터 Tr1, 메모리 셀 MC0∼15, 선택 트랜지스터 Tr2는 직렬 접속되어 있고, 이 직렬 접속의 전류 경로의 일단에 비트선 BL이, 타단에 공통 소스선 CELSRC이 접속되어 있게 된다. 또, 선택 게이트선 SG1, 2의 위에는 도전막(17)이 있다. 도전막(17)은 선택 게이트선 SG1, 2와 접속되어 있더라도, 부유 상태이더라도 무방하다.

메모리 셀 MC0∼15 및 선택 트랜지스터 Tr1, 2를 피복하도록 제1 층간 절연막(19)이 형성되어 있다. 제1 층간 절연막(19)상에는 제1 도전층 M0이 형성되어 있다. 도전층 M0에는 공통 소스선 CELSRC 및 선택 게이트 SG1, SG2의 분로 배선(18) 등이 포함된다. 공통 소스선 CELSRC는, 선택 트랜지스터 Tr1의 전류 경로의 일단, 즉 반도체 기판(3)에 형성된 n⁺형의 불순물 영역(21)에 접속된다. 이 접속 개소를 셀 소스 컨택트 CSC라고 한다.

제1 도전층 M0을 피복하도록 제2 층간 절연막(22)이 형성되어 있다. 제2 층간 절연막(22)상에는 제2 도전층 M1이 형성된다. M1에는 워드선 WL0∼15와 교차하 는 방향으로 연장되는 비트선 BL이 포함된다. 비트선 BL은, 선택 트랜지스터 Tr2의 전류 경로의 일단과 접속, 즉 반도체 기판(3)에 형성된 n⁺형의 불순물 영역(21)에 접속된다. 이 접속 개소를 비트선 컨택트 BLC라고 한다. 또, NAND 셀(1)은 반도체 기판(3) 중 p형 웰에 형성되어 있어도 된다.

NAND 셀(1)이 매트릭스 형상(어레이 형상의 일례)으로 배치되어 메모리 셀 어레이가 구성된다. 도 4는 메모리 셀 어레이(23) 일부의 등가 회로도이다. 메모리 셀 어레이(23)는 복수의 블록 BK로 분할되어 있다. 도 4 중의 파선으로 둘러싸인 영역이 하나의 블록 BK로 된다. 판독이나 기입 등의 동작은 통상, 복수의 블록 BK 중 하나를 선택하여 실행된다.

워드선 WL0∼15는 각 블록 BK에 배치되어 있고, 또한 각 블록 BK의 동일 행의 메모리 셀에 각각 공통 접속되어 있다. 선택 게이트선 SG1, 2도, 블록 BK의 동일 행의 선택 트랜지스터에 각각 공통 접속되어 있다. 복수의 비트선 BL은 메모리 셀 어레이(23)의 동일 열의 NAND 셀에 각각 접속 가능하게 되어 있다.

2. NAND 셀의 동작

제1 실시 형태에 따른 NAND 셀의 동작에 대하여 설명하기 전에, 이 동작의 이해를 위해서, 우선 (1) NAND 셀의 일반적인 동작예, (2) 개량예 1, (3) 개량예 2를 설명한다. 그 후에 (4) 제1 실시 형태에 따른 NAND 셀의 동작예를 설명한다.

(1) NAND 셀의 일반적인 동작예

기입 동작에 대하여 도 5 내지 도 8을 이용하여 설명한다. 도 5는 "0" 기입 이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도이고, 도 7은 "1" 기입의 경우의 그것이다. 도 5, 7의 NAND 셀(1)은 도 3의 NAND 셀(1)과 동일하다. 도 6은 "0" 기입이 되는 메모리 셀의 모식도이고, 도 8은 "1" 기입의 경우의 그것이다.

기입은, NAND 셀(1)이 소거 상태, 즉 NAND 셀(1)의 각 메모리 셀의 임계값이 마이너스 전압의 상태로 하고 나서 실행된다. 기입은 비트선 컨택트 BLC에서 가장 떨어진 위치의 메모리 셀 MC0, 즉 소스선 CELSRC 측의 메모리 셀부터 순차적으로 행한다. 메모리 셀 MC3에의 기입을 예로서 설명한다.

우선, "0" 기입을 하는 경우, 도 5 및 도 6에 도시한 바와 같이, 선택 게이트선 SG2에 예를 들면 VCC(전원 전압)을 인가하여 선택 트랜지스터 Tr2를 온으로 함과 함께 이 비트선 BL을 0V(접지 전압)로 한다. 또, 선택 게이트선 SG1은 0V이기 때문에, 선택 트랜지스터 Tr1은 오프를 유지한다.

다음에, 메모리 셀 MC3의 워드선 WL3에 기입 전압 Vpgm(20V 정도)을 공급하고, 이 이외의 워드선에 중간 전압 Vpass(10V 정도)를 공급한다. 비트선 BL의 전압은 0V이기 때문에, 그 전압은 선택된 메모리 셀 MC3의 채널 영역(7)까지 전달된다. 즉, 채널 영역(7)의 전위는 0V로 유지된다.

워드선 WL3(제어 게이트)과 채널 영역(7) 사이의 전위차가 크기 때문에, 메모리 셀 MC3의 부유 게이트(13)에 터널 전류에 의해 전자 e가 주입된다. 이에 의해, 메모리 셀 MC3의 임계값이 플러스인 상태("0"이 기입된 상태)가 된다.

한편, "1" 기입을 하는 경우에 대해, 상기 "0" 기입과 다른 점을 중심으로 도 7 및 도 8을 이용하여 설명한다. 우선, 비트선 BL을 예를 들면 VCC(전원 전압) 로 한다. 선택 게이트선 SG2의 전압이 VCC이기 때문에, 채널 영역(7)의 전압이 VCC 마이너스 Vth(VCC-Vth, 또 Vth는 선택 트랜지스터 Tr2의 임계값 전압임)로 되면, 선택 트랜지스터 Tr2가 컷오프된다. 따라서, 채널 영역(7)은, 전압이 VCC-Vth의 부유 상태로 된다.

다음에, 워드선 WL3에 기입 전압 Vpgm(20V 정도), 그 이외의 워드선에 중간 전압 Vpass(10V 정도)를 공급하면, 각 워드선(제어 게이트)과 채널 영역(7)의 용량 커플링에 의해, 채널 영역(7)의 전압이 VCC-Vth로부터 상승하여 예를 들면 8V 정도가 된다.

채널 영역(7)의 전압이 고전압으로 승압되기 때문에, "0" 기입의 경우와 달리, 워드선 WL3(제어 게이트)과 채널 영역(7) 사이의 전위차가 작다. 따라서, 메모리 셀 MC3의 부유 게이트(13)에는 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 메모리 셀 MC3의 임계값은 마이너스 상태("1"이 기입된 상태)로 유지된다.

또, 하나의 워드선에 공통 접속된 메모리 셀에, 일괄해서 기입(예를 들면 2 k 바이트나 512 바이트분의 데이터의 동시 기입)을 하는 것에 의해, 기입의 고속화를 도모하고 있다.

다음에, NAND 셀의 일반적인 동작예 중, 소거 동작을 설명한다. 소거는 선택된 NAND 셀의 블록 BK(도 4) 내의 모든 메모리 셀에 대하여 동시에 행해진다. 즉, 선택된 블록 BK 내의 모든 워드선을 0V로 하고, 반도체 기판(3)(도 1, 또한 p형 웰에 NAND 셀이 형성되어 있는 경우에는 p형 웰)에 고전압(예를 들면 22V 정도) 을 인가한다. 한편, 비트선, 소스선, 비선택의 블록 중의 워드선 및 모든 선택 게이트선을 부유 상태로 한다. 이에 의해, 선택된 블록 BK의 모든 메모리 셀에서 부유 게이트 중의 전자가 터널 전류에 의해 반도체 기판으로 방출된다. 그 결과, 이들 메모리 셀의 임계값 전압이 마이너스 방향으로 시프트한다.

판독 동작은, 판독의 선택이 된 블록의 메모리 셀의 워드선을 예를 들면 0V로 하고, 판독의 선택이 되어 있지 않은 메모리 셀의 워드선 및 선택 게이트선을 VCC(전원 전압) 혹은 전원 전압보다 조금 높은 판독용 전압으로 한다. 이에 의해, 판독의 선택이 된 메모리 셀에 전류가 흐르는지 여부를 검출한다.

(2) 개량예 1

개량예 1은 LSB(Local Self Boost) 방식이다. "1"의 기입 시에, 채널 영역의 전압 상승이 작으면, 터널 전류에 의해 전자가 부유 게이트에 주입됨으로써, "0" 기입이 된다. 이 기입 불량을 방지하기 위해서, 개량예 1에서는, 데이터를 기입하기 위해서 선택된 메모리 셀의 양 이웃 메모리 셀의 워드선을 0V로 함으로써, 상기 양 이웃에 위치하는 메모리 셀을 컷오프한 상태에서 데이터의 기입을 한다. 이에 의해, "1" 기입의 경우, 선택된 메모리 셀의 채널을, 남은 메모리 셀의 채널로부터 분리된 부유 상태에서 승압할 수 있기 때문에, 채널 영역의 전압 상승을 크게 할 수 있다. 이하, 개량예 1의 동작을 도면으로 설명한다.

도 9는 개량예 1에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이다. 도 10은 "1" 기입이 되는 경우이다. 도 11은 이들 기입 동작을 설명하기 위한 타이밍차트이다. 비교예에 대해서는 NAND 셀의 일반적인 동작예와 다른 점을 중심으로 설명한다.

("0" 기입)

(a) 도 9 및 도 11에 도시한 바와 같이, 비트선 BL의 전압을 0V로 한다. 메모리 셀 MC3∼15는 임계값이 마아너스 전압이기 때문에, 비트선 BL과 도통하고 있다. 따라서, 이들 메모리 셀의 채널 영역(7)의 전압은 0V가 된다.

(b) 메모리 셀 MC3의 양 이웃에 위치하는 메모리 셀 MC2, 4의 워드선 WL2, 4의 전압을 0V로 유지하면서, 우선 워드선 WL0, 1, 5∼15의 전압을 Vpass(10V)로 하고, 다음에 워드선 WL3의 전압을 Vpgm(20V)로 한다. 이에 의해, 도 6에 도시하는 일반적인 동작예의 경우와 마찬가지로, 메모리 셀 MC3의 부유 게이트(13)에 터널 전류에 의해 전자 e가 주입된다. 따라서, 메모리 셀 MC3의 임계값이 플러스 상태("0"이 기입된 상태)로 된다.

("1" 기입)

(a) 도 10 및 도 11에 도시한 바와 같이, 비트선 BL의 전압을 VCC로 상승시킴으로써, 일반적인 동작예에서 설명한 바와 같이, 채널 영역(7)은 전압이 VCC-Vth의 부유 상태로 된다. 워드선 WL2, 4의 전압은 0V로 유지되고 있기 때문에, 메모리 셀 MC2, 4는 컷오프한다.

(b) 이 상태에서 워드선 WL0, 1, 5∼15의 전압을 Vpass(10V)로 한다. 이 전압 상승에 수반하여, 메모리 셀 MC0∼15의 채널 영역(7)의 전위가 용량 결합에 의해 상승한다. 상세하게는, 메모리 셀 MC0, 1의 채널 영역(7)의 전위가 Vch1로, 메모리 셀 MC5∼15의 채널 영역(7)의 전위가 Vch3으로 각각 상승한다. 워드선 WL2, 4가 0V로 유지됨과 함께 이 시점에서는 워드선 WL3의 전압도 0V이기 때문에, 메모리 셀 MC3의 채널 영역(7)은 워드선 WL2∼4에 의한 전위 상승이 발생하지 않는다. 그러나, 메모리 셀 MC3의 채널 영역(7)은, 양측의 채널 영역의 전위가 Vch1, 3으로 상승함에 따라, 전위가 Vch2로 상승한다. Vch2는 메모리 셀 MC2, 4의 임계값 하락 전압의 크기(VCC-Vth)와 대략 동일하다.

(c) 그리고, 워드선 WL3의 전압을 Vpgm(20V)로 함으로써, 메모리 셀 MC3의 채널 영역(7)의 전위는 Vch2로부터 더욱 상승한다. 이에 의해, 워드선 WL3과 메모리 셀 MC3의 채널 영역(7)의 전위차가 작아진다. 따라서, 메모리 셀 MC3의 부유 게이트(13)에는, 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 메모리 셀 MC3의 임계값은 마이너스 상태("1"이 기입된 상태)로 유지된다.

(3) 개량예 2

개량예 2는 EASB(Erase Area Self Boost) 방식이다. 이 방식에서는, 데이터를 기입하기 위해서 선택된 메모리 셀의 양 이웃 메모리 셀 중, 공통 소스선측에 위치하는 메모리 셀의 워드선을 0V로 함으로써, 이 메모리 셀을 컷오프한 상태에서 데이터의 기입을 한다. 이에 의해, "1" 기입의 경우, 선택된 메모리 셀의 채널을, 공통 소스선측에 위치하는 메모리 셀의 채널로부터 분리된 부유 상태에서 승압할 수 있다. 그 결과, 채널 영역의 전압 상승을 크게 할 수 있다.

이하, 도면을 이용하여 개량예 2를 개량예 1과의 상위점을 중심으로 설명한다. 도 12는 개량예 2에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이고, 도 9와 대응한다. 도 13은 "1" 기입이 되는 경우이며, 도 10과 대응 한다. 도 14는 이들 기입 동작을 설명하기 위한 타이밍차트로, 도 11과 대응한다.

개량예 2의 "0" 기입은 도 12 및 도 14에 도시한 바와 같이, 워드선 WL4가 워드선 WL0, 1, 5∼15와 동일한 동작을 하는 것 이외에는, 도 9에서 설명한 개량예 1의 "0" 기입과 동일하다

한편, 도 13 및 도 14에 도시하는 바와 같이, 개량예 2의 "1" 기입도, 워드선 WL4가 워드선 WL0, 1, 5∼15와 동일한 동작을 한다. 이에 의해, 개량예 1의 ("1" 기입)의 (a)의 동작이, 개량예 2에서는 메모리 셀 MC2, 4중 메모리 셀 MC2가 컷오프된다.

그리고, 개량예 1의 ("1" 기입)의 (b)가, 개량예 2에서는 다음과 같이 된다. 메모리 셀 MC3의 채널 영역(7)은 양측 채널 영역의 전위가 Vch1, 3으로 상승한다. 이에 수반하여, 메모리 셀 MC3의 채널 영역(7) 중, 공통 소스선 CELSRC 측은 메모리 셀 MC2 또는 MC3의 임계값 하락 전압의 크기(VCC-Vth) 정도로 충전되고, 이에 대하여 비트선 BL측은 용량 결합에 의해 승압된 Vch3으로 된다.

또, 개량예 1의 ("1" 기입)의 (c)는 개량예 2에 있어서 마찬가지이다.

(4) 제1 실시 형태에 따른 NAND 셀의 동작예

제1 실시 형태에서는, 도 12 및 도 13의 개량예 2와 같이, 워드선 WL2를 0V로 하는 것이 아니고, 워드선 WL1을 0V로 하고 있다. 이에 의해 커플링 노이즈를 저감하고 있다. 우선, 이 노이즈의 문제에 대하여 설명한다.

미세 가공 기술의 진보에 의해, 반도체 기억 장치의 워드선 사이의 거리가 짧게 되어 있다. 반도체 기억 장치 중 불휘발성 반도체 기억 장치는, 그 동작상 워드선에 비교적 높은 전압이 공급된다. 이 때문에, 어떤 워드선의 전압이 크게 진폭하면, 그 양 이웃 워드선도 또한, 워드선 사이의 용량 결합에 의해 전압 변동이 커진다. 이것을 커플링 노이즈라고 한다.

다음에, 커플링 노이즈가 원인으로 되는 오기입에 대하여 설명한다. 도 13에 도시하는 개량예 2에 있어서, 워드선 WL3의 전압(Vpgm)은, 워드선 WL0, 1의 전압(Vpass)보다도 크다. 따라서, "1" 기입을 하는 메모리 셀 MC3의 부유 게이트(13)에 전자가 주입되는 것을 방지하기 위해서는, Vch2를 Vch1보다도 크게 할 필요가 있다. 개량예 2에서는 메모리 셀 MC2를 컷오프하여, 전압 Vch1의 채널(7)과 전압 Vch2의 채널(7)을 분리하고 있다.

한편, 0V로 고정된 워드선 WL2에는, 워드선 WL1, 3의 각각의 상승에 수반하여 커플링 노이즈가 발생한다. 이 노이즈에 의해, 워드선 WL2의 전위가 상승하면, 메모리 셀 MC2가 컷오프되지 않고서, 전압 Vch2의 채널(7)의 전자가 누설된다. 누설되는 전자가 많으면, Vch2가 내려가, Vch2와 워드선 WL3의 전위차가 커진다. 그 결과, 메모리 셀 MC3의 부유 게이트(13)에 전자가 주입되어, 메모리 셀 MC3의 임계값이 높아지고, 주입되는 전자가 많아지면, "0" 기입 상태로 된다(오기입).

다음에 설명하는 제1 실시 형태의 동작예에 따르면, 커플링 노이즈가 원인이 되는 오기입을 방지하는 것이 가능하다. 제1 실시 형태의 동작예를 도 15 내지 도 17을 이용하여 설명한다. 도 15는 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이고, 도 12와 대응한다. 도 16은 "1" 기입이 되는 경우이며, 도 13과 대응한다. 도 17은 제1 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍 차트이며, 도 14와 대응한다.

여기서, 기입 전압이란, 선택된 메모리 셀에 데이터를 기입하기 위해서, 이 메모리 셀의 워드선에 공급되는 전압이다. 기준 전압이란, 메모리 셀을 컷오프하기 위해서, 이 메모리 셀의 워드선에 공급되는 전압이다. 보조 전압이란, 상기 선택된 메모리 셀과 컷오프되는 메모리 셀 사이에 위치하는 메모리 셀의 워드선에 공급되는 전압으로, 기입 전압보다 작다. 중간 전압이란, 남은 워드선에 공급되는 기입 전압과 기준 전압 사이의 크기의 전압이다.

예를 들면, 기입 전압은 20V이고, 중간 전압은 10V이고, 보조 전압은 중간 전압과 동일한 전압, 또는 기입 전압보다 작고 또한 전원 전압보다 큰 전압이며, 기준 전압은 접지 전압(0V) 이상이고 보조 전압보다 작은 전압이다.

도 15 내지 도 17에 도시한 바와 같이, 제1 실시 형태에서는, 워드선 WL1에 기준 전압 0V가 공급되고, 워드선 WL2에 보조 전압 Vpass2가 공급되는 점에서 비교예 2와 서로 다르다. "1" 기입 시에, 제1 실시 형태에서는, 데이터를 기입하기 위해서 선택된 메모리 셀의 워드선(도 16에서는 WL3)에 기입 전압 Vpgm, 이 선택된 메모리 셀에서 2갯수분만큼 공통 소스선측에 위치하는 메모리 셀의 워드선(도 16에서는 WL1)에 기준 전압 0V, 이 2 갯수분만큼 공통 소스선측에 위치하는 메모리 셀과 상기 선택된 메모리 셀 사이에 위치하는 메모리 셀의 워드선(도 16에서는 WL2)에 보조 전압 Vpass2, 남은 메모리 셀의 워드선(도 16에서는 WL0, 4∼15)에 중간 전압 Vpass1이, 각각 공급된다.

따라서, 컷오프되는 메모리 셀(도 16에서는 MC1)의 양 이웃 메모리 셀(도 16에서는 MC0, 2)의 워드선에는, 중간 전압 Vpass1 및 보조 전압 Vpass2가 공급되고 있다. 따라서, 제1 실시 형태에서는, 컷오프되는 메모리 셀의 양 이웃 메모리 셀에 고전압인 기입 전압 Vpgm이 공급되지 않기 때문에, 컷오프되는 메모리 셀의 워드선에 발생하는 커플링 노이즈를 저감할 수 있다. 이에 의해, 컷오프하고자 하는 메모리 셀의 워드선의 전위 상승을 억제할 수 있기 때문에, 컷오프를 보다 확실하게 실행할 수 있다. 그 결과, "1" 기입 시에 "0" 기입이 되는 것을 방지할 수 있다. 이상과 같이, 제1 실시 형태에 따르면, 워드선 사이의 거리가 짧아지더라도 오기입을 방지할 수 있다. 또, 상기 커플링 노이즈의 저감에 의해, 기입 전압, 중간 전압 및 보조 전압의 승압 속도를 크게 할 수 있고, 이에 따라 고속 기입을 할 수 있는 효과도 발생한다.

도 18에 도시한 바와 같이, 특히, 워드선 사이의 거리 D가 90nm 이하인 경우나, (워드선의 두께 T/워드선 사이의 거리 D)가 3 이상인 경우에, 커플링 노이즈의 문제가 현재화되어 온다. 이들의 경우에, 제1 실시 형태는 유효해진다.

또한 제1 실시 형태는, 하나의 메모리 셀에 1 비트의 데이터("0" 또는 "1")가 기억되는 방식일 뿐만 아니라, 하나의 메모리 셀에 다비트의 데이터(예를 들면 "0", "1", "2" 또는 "3")가 기억되는 방식(다치 기억 방식)에도 제1 실시 형태를 적용할 수 있다. 다치 기억 방식의 경우, 하나의 메모리 셀에 있어서, 기입하는 데이터에 대응하여 임계값을 서로 다르게 제어함으로써, 하나의 메모리 셀에서 다비트의 데이터 기억을 실현하고 있다. 따라서, 다치 기억 방식에 있어서, 데이터를 기입하는 메모리 셀의 채널에서 누설이 발생하여, 메모리 셀의 임계값이 높아지 면, 메모리 셀의 임계값 제어가 곤란해진다. 따라서, 제1 실시 형태는 다치 기억 방식의 경우에 특히 유효하다. 이것은 후에 설명하는 다른 실시 형태에서도 말할 수 있는 것이다.

또, 제1 실시 형태에 있어서, 보조 전압 Vpass2는 중간 전압 Vpass1과 동일한 값으로 함으로써, 후에 설명하는 워드선 제어 회로(도 27)의 단순화를 도모하고 있다. 그러나, 커플링 노이즈 등을 고려하여 보조 전압 Vpass2를 중간 전압 Vpass1과 다르게 하여도 된다.

[제2 실시 형태]

선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 공통 소스선측에 위치하는 메모리 셀의 워드선에 기준 전압을 공급하는 경우, 제1 실시 형태와 마찬가지의 상기 효과를 얻을 수 있다. 제1 실시 형태에서는 N이 2인 경우이다. N이 3인 경우를 제2 실시 형태에서 설명한다.

도 19는 제2 실시 형태에 있어서, "0"이나 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이다. 도 20은 제2 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍차트이다.

NAND 셀(1)을 구성하는 메모리 셀의 수는 32개이다(MC0∼31). 메모리 셀 MC10의 워드선 WL10에 기입 전압 Vpgm이 공급된다. 이 메모리 셀로부터 3 갯수분만큼 공통 소스선 CELSRC측에 위치하는 메모리 셀 MC7의 워드선 WL7에 기준 전압 0V가 공급된다. 메모리 셀 MC7과 메모리 셀 MC10의 사이에 위치하는 메모리 셀 MC8, 9의 워드선 WL8, 9에 보조 전압 Vpass2가 공급된다. 남은 워드선 WL0∼6, 11 ∼31에 중간 전압 Vpass1이 공급된다.

메모리 셀의 미세화가 진행되면, 메모리 셀의 채널 용량이 작아진다. 이 때문에, "1" 기입을 하는 메모리 셀의 채널로부터 전자가 누설되면, 이 채널의 전위의 저하량이 커진다. 따라서, 잘못 "0" 기입될 가능성이 증가한다. 제2 실시 형태에서는, N을 3으로 함으로써, 선택된 메모리 셀(도 19에서는 MC10)과 컷오프되는 메모리 셀(도 19에서는 MC7) 사이의 메모리 셀(도 19에서는 MC8, 9)을, 제1 실시 형태에 비하여 늘릴 수 있다. 따라서, 선택된 메모리 셀에 접속된 채널을 갖는 메모리 셀의 수를 늘릴 수 있다(즉, 선택된 메모리 셀의 채널에 접속되는 채널의 용량을 늘릴 수 있음). 이 때문에, 상기 채널의 전위의 저하량을 작게 할 수 있기 때문에, 오기입의 발생을 방지할 수 있다.

제2 실시 형태에서는 N이 3인 경우로 설명했지만, NAND 셀(1)을 구성하는 메모리 셀의 수는 늘릴 수 있기 때문에, N의 값을 3보다 크게 하는 것도 가능하다.

[제3 실시 형태]

도 21은 제3 실시 형태에 있어서, "0"이나 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이고, 제2 실시 형태의 도 19와 대응한다. 제3 실시 형태는 도 19에, 메모리 셀 MC13의 워드선 WL13에 기준 전압 0V가 공급된 형태이다. 즉, 선택된 메모리 셀로부터 3 갯수분만큼 공통 소스선측 및 비트선측에 각각 위치하는 메모리 셀의 워드선에 기준 전압이 공급되고 있다. 또, 상기 선택된 메모리 셀의 워드선에는 기입 전압 Vpgm이 공급된다. 상기 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 메모리 셀의 워드선에 보조 전압 Vpass2가 공급되고 있다. 남은 메모리 셀의 워드선에는 중간 전압 Vpass1이 공급된다.

제1 실시 형태와 마찬가지의 이유에 의해, 제3 실시 형태는 컷오프되는 메모리 셀(도 21에서는 MC7, 13)의 워드선(도 21에서는 WL7, 13)에 발생하는 커플링 노이즈를 저감하는 것이 가능해진다. 이에 의해, "1" 기입을 하여야 할 메모리 셀 MC에 잘못 "0" 기입이 되는 것을 방지할 수 있다.

제3 실시 형태도 제2 실시 형태와 마찬가지로, 메모리 셀의 미세화에 수반되는 메모리 셀의 채널 용량의 저하에 유효해진다. 또, 제3 실시 형태에서는 N이 3인 경우로 설명했지만, N의 값을 3보다 크게 하는 것도 가능하다.

[제4 실시 형태]

도 22(a)는 제4 실시 형태의 동작예 중 기입 동작을 설명하기 위한 타이밍차트이고, 제1 실시 형태의 도 17과 대응한다. 제4 실시 형태는 보조 전압을 중간 전압보다도 공급하는 타이밍을 느리게 하고 있는 점에서 제1 실시 형태와 상위하다. 이것을 도면으로 설명하면, 제1 실시 형태에서는 시각 t1에서 보조 전압이 중간 전압과 동시에 상승이 개시되고 있다. 한편, 제4 실시 형태에서는 시각 t1에서 중간 전압의 상승이 개시되고, 그보다도 지연되어 시각 t2에서 보조 전압의 상승이 개시된다. 이에 의해, 다음의 효과가 발생한다.

(a) 제1 실시 형태에 있어서, 기준 전압이 공급되는 워드선의 양 이웃 워드선(도 17에서는 WL0, 2)이 동시에 상승하게 된다. 기준 전압이 공급되는 워드선은, 양 이웃에서의 커플링의 영향을 동시에 받기 때문에, 비교적 큰 커플링 노이즈 N1이 발생한다.

이에 대하여, 제4 실시 형태에서는, 기준 전압이 공급되는 워드선의 양 이웃 워드선 중, 중간 전압이 공급되는 워드선(도 22(a)에서는 WL0)을 먼저 상승시키고, 보조 전압이 공급되는 워드선(도 22(a)에서는 WL2)을 지연되어 상승시키고 있다.

이와 같이 제4 실시 형태에서는, 보조 전압을 중간 전압보다도 공급하는 타이밍을 느리게 함으로써, 보조 전압과 중간 전압에서 공급하는 타이밍을 다르게 하고 있다. 이에 의해, 기준 전압이 공급되고 워드선의 양 이웃에 위치하는 워드선의 상승에 시간차를 발생시키고 있다. 따라서, 기준 전압이 공급되는 워드선이 양 이웃 워드선으로부터 받는 커플링 노이즈는, N2와 N3으로 분산된다. 따라서, 제4 실시 형태는 제1 실시 형태에 비하여, 기준 전압이 공급되는 워드선의 전위 상승을 억제할 수 있다. 이 결과, "1" 기입을 하여야 할 메모리 셀 MC에 잘못 "0" 기입이 되는 것을 방지할 수 있다.

(b) 예를 들면, 도 17에 도시한 바와 같이, 기입 전압이 공급되는 워드선의 상승에 의해, 보조 전압이 공급되는 워드선에 커플링 노이즈 N4가 발생하는 일이 있다. 이에 의해, 보조 전압이 공급되는 워드선의 전위가 상승하고, 이 워드선을 갖는 메모리 셀(MC2)에 오기입이 발생할 가능성이 있다. 보조 전압이 공급되는 워드선의 상승 완료 전은, 완료 후에 비하여, 기입 전압이 공급되는 워드선의 상승의 영향을 받기 어렵다.

도 17의 제1 실시 형태에서는, 보조 전압이 공급되는 워드선의 상승 완료(시각 t3) 후, 기입 전압이 공급되는 워드선의 상승을 개시(시각 t2)하고 있다. 이에 대하여, 도 22(a)의 제4 실시 형태에서는, 보조 전압이 공급되는 워드선과 기입 전압이 공급되는 워드선의 상승 개시(시각 t2)가 동시이다. 즉, 보조 전압이 공급되는 워드선의 상승 완료 전에, 기입 전압이 공급되는 워드선의 상승을 개시하고 있다. 따라서, 도 17의 제1 실시 형태에 비하여, 보조 전압이 공급되는 워드선의 전위 상승을 억제할 수 있다.

마찬가지의 것이, 선택된 메모리 셀의 워드선(WL3)의 이웃에 위치하는 워드선 중 비트선측의 워드선인 비트선측 인접 워드선(WL4)에 대해서도 말할 수 있다. 따라서, 이 워드선의 상승을 도 22(b)에 도시한 바와 같이, 보조 전압이 공급되는 워드선(WL2) 및 기입 전압이 공급되는 워드선(WL3)의 상승(시각 t2)과 동시에 하는 것이 바람직하다.

(c) 또, 제4 실시 형태는 제1 실시 형태와 마찬가지로, 기준 전압이 공급되는 워드선의 양 이웃 워드선(도 22(a)에서는 WL0, 2)에는, 기입 전압이 아니라 중간 전압이나 보조 전압이 공급되고 있다. 따라서, 제1 실시 형태와 마찬가지로, 기준 전압이 공급되는 워드선(즉 컷오프하는 메모리 셀의 워드선)에 발생하는 커플링 노이즈를 저감하는 것이 가능해진다. 따라서, "1" 기입 시에 "0" 기입이 되는 것을 방지할 수 있다. 또한, 이 커플링 노이즈의 저감에 의해, 기입 전압이나 보조 전압의 승압 속도를 크게 할 수 있고, 이에 따라 고속 기입을 할 수 있는 효과도 발생한다.

(d) 제4 실시 형태는, 보조 전압을 중간 전압보다도 공급하는 타이밍을 느리게 하고, 또한 기준 전압을 기입 전압, 보조 전압 및 중간 전압보다도 빨리 워드선 에 공급하고 있다. 이에 의해, 기준 전압이 공급되는 워드선을 갖는 메모리 셀(컷오프되는 메모리 셀)에서의 누설을 억제할 수 있다. 상세하게 설명한다.

기준 전압이 공급되는 워드선의 양 이웃에 위치하는 워드선 중, 우선, 중간 전압이 한쪽의 이웃에 위치하는 워드선(도 22(a)에서는 워드선 WL0)에 공급된다. 이에 의해, 기준 전압이 공급되는 워드선을 갖는 메모리 셀의 소스 전압이 용량 결합에 의해 승압된다. 다음에, 보조 전압이 다른 쪽의 이웃에 위치하는 워드선(도 22(a)에서는 워드선 WL2)에 공급된다. 이에 의해, 기준 전압이 공급되는 워드선을 갖는 메모리 셀의 드레인 전압이 승압된다. 그러나, 상기 소스 전압이 승압되고 있기 때문에, 드레인으로부터 소스로의 누설을 억제하는 것이 가능하다. 따라서, 오기입을 방지하는 것이 가능해진다.

(e) 제4 실시 형태는 보조 전압이 인가되는 워드선과 기입 전압이 인가되는 워드선을 동시에 상승시키고 있다. 이 때문에, 워드선의 제어가 용이해진다.

[제5 실시 형태]

제5 실시 형태는 제4 실시 형태와 서로 다른 점을 중심으로 설명한다. 도 23(a)은 제5 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트이다. 보조 전압이 공급되는 워드선의 상승 완료(시각 t4) 전에, 기입 전압이 공급되는 워드선의 상승을 개시(시각 t2)한다. 이 때문에 상기 제4 실시 형태의 (b)에서 설명한 바와 같이, 보조 전압이 공급되는 워드선의 전위 상승을 억제할 수 있다.

마찬가지의 것이, 선택된 메모리 셀의 워드선(WL3)의 이웃에 위치하는 워드선 중 비트선측의 워드선인 비트선측 인접 워드선(WL4)에 대해서도 말할 수 있다. 따라서, 이 워드선의 상승을, 도 23(b)에 도시한 바와 같이, 보조 전압이 공급되는 워드선(WL2)의 상승(시각 t2)과 동시에 하는 것이 바람직하다.

제5 실시 형태에 따르면, 상기 제4 실시 형태의 효과 (a)∼(d)를 달성할 수 있다. 또, 제5 실시 형태에 있어서, 기준 전압이 공급되는 워드선은, 양 이웃 워드선으로부터 받는 커플링 노이즈는 N5와 N6으로 분산된다(도 22에서는 N2와 N3).

[제6 실시 형태]

도 24(a), (b)는 제6 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트이다. 도 24(a)는 도 22(a)와 대응하고, 도 24(b)는 도 22(b)와 대응한다. 도 22에 도시하는 제4 실시 형태와의 차이는, Vpass2(예를 들면 10V)보다도 작은 전원 전압 Vdd(예를 들면 5 V)를 보조 전압으로 한 점이다. 따라서, 저전압의 보조 전압의 공급에 의해, 기준 전압이 공급되는 워드선에 발생하는 노이즈 N7을 도 22의 노이즈 N3보다도 작게 가능하다.

[제7 실시 형태]

제7 실시 형태를 설명한다. 도 25(a), (b)는 이 실시 형태에 따른 기입 동작을 설명하기 위한 타이밍차트이다. 도 25(a)는 도 22(a)와 대응하고, 도 25(b)는 도 22(b)와 대응한다. 도 22의 제4 실시 형태와의 차이는, 보조 전압을, Vpass2(예를 들면 10V)가 아니라 접지 전압 0V로 한 점이다. 보조 전압을 0V로 하면, 워드선의 전위 변동이 없어지기 때문에, WL2의 커플링 노이즈를 저감할 수 있다.

[각 실시 형태의 조합]

제4 내지 제7 실시 형태는 제2 , 3 실시 형태에도 적용할 수 있고, 도 26에 도시하는 타입에도 적용할 수 있다. 도 26에 도시하는 타입에서는, 선택된 메모리 셀로부터 2 갯수분만큼 공통 소스선 CELSRC측 및 비트선 BL측에 각각 위치하는 메모리 셀의 워드선에 기준 전압 0V를 공급하고 있다.

도 26에 도시하는 타입의 이점을 설명한다. "0" 기입에서는, 기입 전압 Vpgm이 공급되는 워드선 WL3의 양 이웃 워드선 WL2, 4의 전압이 보조 전압 Vpass2로 되기 때문에, 메모리 셀 MC2, 4의 부유 게이트의 전위가 용량 결합에 의해 상승한다. 이 전위의 상승에 수반하여 메모리 셀 MC2, 4의 사이에 있는 메모리 셀 MC3의 부유 게이트의 전위도 상승한다. 따라서, 메모리 셀 MC3에의 기입이 가속되기 때문에, 워드선 WL3에 공급하는 전압을 낮출 수 있다.

한편, "1" 기입에서는 오기입 방지 효과가 높아진다. 상세히 설명하면, "1" 기입 시, 메모리 셀 MC3의 채널 영역(7)의 전위는 Vch2로 상승하게 된다. 그러나, 메모리 셀 MC3의 채널 영역(7)에서의 누설 전류에 의해, 이 채널 영역(7)의 전위는 내려간다. 전위가 내려간 상태에서 기입을 계속하면 오기입되기 때문에, 워드선 WL3에 전압을 인가하는 시간은 누설 전류의 관점에서 제한된다. 도 26의 타입에서는, 메모리 셀 MC3 외에, 양 이웃 메모리 셀 MC2, 4의 채널 영역(7)의 전위가 Vch2이기 때문에, 누설 전류에 의한 전위 강하에 시간을 요하여, 오기입을 발생하기 어렵게 할 수 있다.

[본 발명의 실시 형태의 회로 블록]

도 27은 본 발명의 실시 형태에 관련된 NAND형 EEPROM(31)의 전체 구성을 도 시하는 블록도이다. NAND형(31)을 구성하는 각 블록에 대하여 설명한다. 메모리 셀 어레이(23)는 도 3의 NAND 셀(1)이 매트릭스 배치된 구조를 갖는다. 로우 디코더(35)는 메모리 셀 어레이(23)에 배치된 워드선이나 선택 게이트선의 선택 제어를 한다. 워드선 제어 회로(37)는 워드선 및 선택 게이트선의 전압이나 타이밍 등을 제어한다. 워드선 제어 회로(37)에 대해서는 후에 상세하게 설명한다.

비트선 제어 회로(39)는 데이터 판독, 기입 펄스 인가, 재기록, 기입 검증 판독 및 소거 검증 판독을 하기 위해서, 메모리 셀 어레이(23)의 비트선을 제어한다. 비트선 제어 회로(39)는 감지 증폭기겸 데이터 래치 회로의 역할을 갖는 감지 래치 회로를 포함한다. 비트선 제어 회로(39)는 주로 CMOS 플립플롭으로 이루어지며, 데이터 기입을 위한 데이터의 래치나 비트선의 전위를 판독하기 위한 감지 동작, 또한 기입 검증 시의 감지 동작, 그리고 재기록 데이터의 래치를 행한다. 비트선 제어 회로(39)는 데이터 입출력 버퍼(41)를 개재하여 데이터 I/O가 입출력됨과 함께 컬럼 디코더(43)로부터의 신호가 입력된다.

어드레스 버퍼(45)를 개재하여 컬럼 디코더(43), 로우 디코더(35)에는, 각각 어드레스 신호 ADR이 입력된다. 기판 전위 제어 회로(47)는 메모리 셀 어레이(23)가 형성되는 p형 기판(또는, p형 웰)의 전위를 제어한다. 전원 회로(49)는 워드선 제어 회로(37)나 기판 전위 제어 회로(47) 등에 VCC나 접지 전압을 공급한다.

워드선 제어 회로(37)를 구성하는 각 블록에 대하여 상세히 설명한다. 기입 전압 발생 회로(51), 중간 전압 발생 회로(53), 보조 전압 발생 회로(54), 판독용 전압 발생 회로(55)는, 전원 회로(49)로부터의 VCC를 기초로 하여, 각각 기입 전압 (Vpgm), 중간 전압(Vpass1), 보조 전압(Vpass2), 판독용 전압을 발생시킨다. 워드선 전압 제어 회로(57)는, 이들 전압에 기초하여, 워드선이나 선택 게이트선에 공급하는 전압(Vpgm, Vpass1, Vpass2, VCC, 접지 전압 등)을 생성한다. 기입 타이밍 제어 회로(59)는 워드선 전압 제어 회로(57)로부터 출력되는 전압의 타이밍을 제어한다.

[전자 카드 및 전자 장치에의 적용]

다음에, 본 발명의 실시 형태에 따른 전자 카드 및 그 전자 카드를 이용한 전자 장치에 대하여 설명한다. 도 28은 본 발명의 실시 형태에 따른 전자 카드 및 전자 장치의 구성을 나타낸다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는 디지탈 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(119)이다. 메모리 카드(119)는 본 발명의 실시 형태에서 설명한 불휘발성 반도체 기억 장치가 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않는 회로 기판이 수납되어 있다. 메모리 카드(119)는 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(119)는 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가 예를 들면, 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납되고, 혹은 근접시킴으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 29는 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 빛은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이며, 입력된 광을 광전 변환하여 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되고, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 개재하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하고, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 개재하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(119)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(119)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통하여 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영해 낸다.

또, 이 구성에서는, 회로 기판(100)상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단지 카드 슬롯(102)에 대해서는, 회로 기판(100)상에 실장될 필요가 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

회로 기판(100)상에는 또한 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용하여도 좋다. 내부 전원 전압은 상술한 각 회로에 공급되는 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 본 발명의 실시 형태에 따른 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 30a-30j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 30a에 도시하는 비디오 카메라, 도 30b에 도시하는 텔레비전, 도 30c에 도시하는 오디오 기기, 도 30d에 도시하는 게임 기기, 도 30e에 도시하는 전자 악기, 도 30f에 도시하는 휴대 전화, 도 30g에 도시하는 퍼스널 컴퓨터, 도 30h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 30i에 도시하는 보이스 레코더, 도 30j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명에 따른 불휘발성 반도체 기억 장치에 따르면, 메모리 셀의 워드선에 발생하는 커플링 노이즈를 저감할 수 있다. 따라서, 메모리 셀의 미세화에 수반하여 워드선 사이의 거리가 짧아지더라도, 메모리 셀에의 오기입을 방지하는 것이 가능해진다.

Claims

전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과,

상기 메모리 셀의 제어 게이트와 접속된 워드선과,

상기 NAND 셀의 일단과 접속 가능한 공통 소스선과,

상기 NAND 셀의 타단과 접속 가능한 비트선과,

워드선 제어 회로

를 포함하고,

상기 워드선 제어 회로는,

선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고,

상기 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 상기 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고,

상기 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 상기 기입 전압보다 작은 보조 전압을 공급하고,

남은 메모리 셀의 워드선에, 상기 기입 전압과 상기 기준 전압 사이의 중간 전압을 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과,

상기 메모리 셀의 제어 게이트와 접속된 워드선과,

상기 NAND 셀의 일단과 접속 가능한 공통 소스선과,

상기 NAND 셀의 타단과 접속 가능한 비트선과,

워드선 제어 회로

를 포함하고,

상기 워드선 제어 회로는,

선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고,

상기 선택된 메모리 셀로부터 N개(N은 3 이상의 정수)분만큼 상기 공통 소스선측 및 상기 비트선측에 각각 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고,

상기 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 상기 기입 전압보다 작은 보조 전압을 공급하고,

남은 메모리 셀의 워드선에, 상기 기입 전압과 상기 기준 전압 사이의 중간 전압을 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과,

상기 메모리 셀의 제어 게이트와 접속된 워드선과,

상기 NAND 셀의 일단과 접속 가능한 공통 소스선과,

상기 NAND 셀의 타단과 접속 가능한 비트선과,

워드선 제어 회로

를 포함하고,

상기 워드선 제어 회로는,

선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고,

상기 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 상기 공통 소스선측 및 상기 비트선측에 위치하는 메모리 셀 중 적어도 상기 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고,

상기 선택된 메모리 셀과 상기 기준 전압이 워드선에 공급되는 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 상기 기입 전압보다 작은 보조 전압을 공급하고,

남은 메모리 셀의 워드선에, 상기 기입 전압과 상기 기준 전압 사이의 중간 전압을 공급하고,

상기 보조 전압을 공급하는 타이밍과 상기 중간 전압을 공급하는 타이밍을 다르게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압을 상기 중간 전압보다도 공급하는 타이밍을 느리게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 워드선 제어 회로는, 상기 기입 전압, 상기 보조 전압 및 상기 중간 전압보다도 상기 기준 전압을 공급하는 타이밍을 빠르게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압이 공급되는 워드선과 상기 기입 전압이 공급되는 워드선을 동시에 공급 개시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압이 공급되는 워드선의 상승 완료 전에 상기 기입 전압이 공급되는 워드선의 상승을 개시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 보조 전압은, 전원 전압 또는 접지 전압인 것을 특징으로 하는 불휘발 성 반도체 기억 장치.
제3항에 있어서,

상기 기준 전압은, 상기 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 상기 공통 소스선측 및 상기 비트선측에 위치하는 메모리 셀 중 상기 공통 소스선측에 위치하는 워드선에만 공급되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 기준 전압은, 상기 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 상기 공통 소스선측 및 상기 비트선측의 각각에 위치하는 메모리 셀의 워드선에 공급되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적으로 데이터의 재기입이 가능한 메모리 셀이 복수개 직렬 접속된 NAND 셀과,

상기 메모리 셀의 제어 게이트와 접속된 워드선과,

상기 NAND 셀의 일단과 접속 가능한 공통 소스선과,

상기 NAND 셀의 타단과 접속 가능한 비트선과,

워드선 제어 회로

를 포함하고,

상기 워드선 제어 회로는,

선택된 메모리 셀의 워드선에, 이 메모리 셀에 데이터를 기입하기 위한 기입 전압을 공급하고,

상기 선택된 메모리 셀로부터 N개(N은 2 이상의 정수)분만큼 상기 공통 소스선측에 위치하는 메모리 셀의 워드선에, 이 메모리 셀을 컷오프하기 위한 기준 전압을 공급하고,

상기 선택된 메모리 셀과 상기 N개분의 위치에 있는 메모리 셀 사이에 위치하는 N-1개의 메모리 셀의 각 워드선에, 상기 기입 전압보다 작은 보조 전압을 공급하고,

상기 선택된 메모리 셀의 워드선의 이웃에 위치하는 워드선 중 상기 비트선측의 워드선인 비트선측 인접 워드선에, 상기 기입 전압과 상기 기준 전압 사이의 중간 전압을 공급하고,

남은 메모리 셀의 워드선에 상기 중간 전압을 공급하고,

상기 보조 전압을 공급하는 타이밍 및 상기 비트선측 인접 워드선에 상기 중간 전압을 공급하는 타이밍은, 상기 남은 메모리 셀의 워드선에 상기 중간 전압을 공급하는 타이밍과 다르게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압을 공급하는 타이밍 및 상기 비트선측 인접 워드선에 상기 중간 전압을 공급하는 타이밍을, 상기 남은 메모리 셀의 워드선에 상기 중간 전압을 공급하는 타이밍보다도 느리게 하는 것을 특징으로 하 는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 워드선 제어 회로는, 상기 기입 전압, 상기 보조 전압 및 상기 중간 전압보다도 상기 기준 전압을 공급하는 타이밍을 빠르게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압이 공급되는 워드선과 상기 기입 전압이 공급되는 워드선과 상기 중간 전압이 공급되는 상기 비트선측 인접 워드선을 동시에 공급 개시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 워드선 제어 회로는, 상기 보조 전압이 공급되는 워드선 및 상기 중간 전압이 공급되는 상기 비트선측 인접 워드선의 상승 완료 전에 상기 기입 전압이 공급되는 워드선의 상승을 개시하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 보조 전압은, 전원 전압 또는 접지 전압인 것을 특징으로 하는 불휘발 성 반도체 기억 장치.
제1항 내지 제7항, 제9항 내지 제15항 중 어느 한 항에 있어서,

상기 보조 전압은, 상기 기입 전압보다 작고 또한 전원 전압보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제7항, 제9항 내지 제15항 중 어느 한 항에 있어서,

상기 보조 전압은, 상기 중간 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제16항 중 어느 한 항에 있어서,

상기 기준 전압은, 접지 전압 이상이고 상기 보조 전압보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제16항 중 어느 한 항에 있어서,

상기 기준 전압은 접지 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제16항 중 어느 한 항에 있어서,

상기 워드선 사이의 거리는 90 nm 이하인 것을 특징으로 하는 불휘발성 반도 체 기억 장치.
제1항 내지 제16항 중 어느 한 항에 있어서,

(상기 워드선의 두께/상기 워드선 사이의 거리)는 3 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제16항 중 어느 한 항의 불휘발성 반도체 기억 장치가 탑재된 전자 카드.
카드 인터페이스와,

상기 카드 인터페이스에 접속된 카드 슬롯과,

상기 카드 슬롯에 전기적으로 접속 가능한 제23항의 전자 카드

를 포함하는 것을 특징으로 하는 전자 장치.
제24항에 있어서,

상기 전자 장치는 디지털 카메라인 것을 특징으로 하는 전자 장치.