KR100665162B1

KR100665162B1 - 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치

Info

Publication number: KR100665162B1
Application number: KR1020040055403A
Authority: KR
Inventors: 후따쯔야마다꾸야; 호소노고지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-07-18
Filing date: 2004-07-16
Publication date: 2007-01-09
Also published as: TW200507246A; US6839283B1; US7133314B2; US20050058011A1; US20050013168A1; CN1311555C; TWI250641B; KR20050009684A; JP2005039016A; CN1577862A

Abstract

전송 트랜지스터가 배치되는 영역의 면적을 작게 하는 것이 가능한 NAND형 EEPROM을 제공한다. 블록 BK에 배치된 메모리 셀에 접속된 워드선 WL0∼15는 전송 트랜지스터 Q0∼15의 불순물 영역(41)에 접속되어 있다. Q0∼15의 불순물 영역(43)에는 워드선 WL0∼15에 전압을 공급하는 구동선 DL0∼15가 접속되어 있다. 워드선 WL3에 접속된 메모리 셀에 데이터를 기입하기 위해서, 워드선 WL3에 20V가 인가되고, 두 개 옆의 워드선인 워드선 WL1, 5에 0V가 인가된다. 워드선 WL3의 전송 트랜지스터 Q3의 옆이거나 맞은편에, 워드선 WL1, 5의 전송 트랜지스터 Q1, 5가 배치되지 않도록 하고 있다. 이에 의해, 인접하는 전송 트랜지스터 사이의 전위차가 커지는 것을 방지하고 있다.

기입, 소거, 전자 카드, 전자 장치

Description

불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE, ELECTRONIC CARD, AND ELECTRONIC DEVICE}

도 1은 제1 실시예에 따른 NAND형 EEPROM에 구비되는 NAND 셀의 단면의 모식도.

도 2는 도 1의 Ⅱ(a)-Ⅱ(b) 단면의 모식도.

도 3은 도 1의 NAND 셀의 등가 회로도.

도 4는 제1 실시예에 따른 메모리 셀 어레이의 일부 및 로우 디코더의 일부의 등가 회로도.

도 5는 NAND 셀의 기입 동작의 일반적인 예에 있어서, "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도.

도 6은 도 5의 "0" 기입이 되는 메모리 셀의 모식도.

도 7은 NAND 셀의 기입 동작의 일반적인 예에 있어서, "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도.

도 8은 도 7의 "1" 기입이 되는 메모리 셀의 모식도.

도 9는 비교예의 기입 동작을 설명하기 위한 타이밍차트.

도 10은 비교예에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 11은 비교예에 있어서 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 12는 제1 실시예의 동작예 중 기입 동작을 설명하기 위한 타이밍차트.

도 13은 도 12에 있어서, "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 14는 도 12에 있어서, "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도.

도 15는 제1 실시예에 따른 전송 트랜지스터 영역을 나타내는 모식도.

도 16은 도 15의 전송 트랜지스터 영역으로부터 워드선을 생략한 도면.

도 17은 도 16의 비교가 되는 도면으로서, 20V의 전압이 워드선 WL3에 인가되어 있는 경우를 나타내는 도면.

도 18은 도 16의 비교가 되는 도면으로서, 20V의 전압이 워드선 WL7에 인가되어 있는 경우를 나타내는 도면.

도 19는 도 15에 도시하는 전송 트랜지스터 영역과 블록과의 경계의 단면의 모식도.

도 20은 제2 실시예에 따른 전송 트랜지스터 영역의 모식도.

도 21은 도 20의 워드선 WL0∼4를 확대한 도면.

도 22는 제3 실시예에 따른 전송 트랜지스터 영역으로부터 워드선을 생략한 도면.

도 23은 본 발명의 실시예에 따른 전자 카드 및 전자 장치의 구성도.

도 24는 본 발명의 실시예에 따른 전자 장치의 제1 예인 디지털 스틸 카메라의 기본적인 구성도.

도 25a는 본 발명의 실시예에 따른 전자 장치의 제2 예인 비디오 카메라를 나타내는 도면.

도 25b는 본 발명의 실시예에 따른 전자 장치의 제3 예인 텔레비전을 나타내는 도면.

도 25c는 본 발명의 실시예에 따른 제4 예인 오디오 기기를 나타내는 도면.

도 25d는 본 발명의 실시예에 따른 전자 장치의 제5 예인 게임 기기를 나타내는 도면.

도 25e는 본 발명의 실시예에 따른 전자 장치의 제6 예인 전자 기기를 나타내는 도면.

도 25f는 본 발명의 실시예에 따른 전자 장치의 제7 예인 휴대 전화를 나타내는 도면.

도 25g는 본 발명의 실시예에 따른 전자 장치의 제8 예인 퍼스널 컴퓨터를 나타내는 도면.

도 25h는 본 발명의 실시예에 따른 전자 장치의 제9 예인 퍼스널 디지털 어시스턴트(PDA)를 나타내는 도면.

도 25i는 본 발명의 실시예에 따른 전자 장치의 제10 예인 보이스 레코더를 나타내는 도면.

도 25j는 본 발명의 실시예에 따른 전자 장치의 제11 예인 PC 카드를 나타내 는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : NAND 셀

3 : 반도체 기판

5, 21 : 불순물 영역

7 : 채널 영역

9, 37 : 소자 분리 절연막

11 : 게이트 절연막

13 : 부유 게이트

15 : 절연막

17 : 도전막

18 : 분로 배선

19 : 제1 층간 절연막

22 : 제2 층간 절연막

23 : 메모리 셀 어레이

25 : 블록 선택 회로

27 : 디코더

29 : 승압 전위 전송 회로

31, 33 : 트랜지스터

35 : 게이트선

39 : 제1 소자 분리 절연막

41 : 불순물 영역(제1 불순물 영역의 일례)

43 : 불순물 영역(제2 불순물 영역의 일례)

45 : 제어 게이트

47 : 인출 배선

49, 55, 59 : 층간 절연막

51, 53 : 플러그

57, 61 : 배선

63 : 제2 소자 분리 절연막

WL0∼15 : 워드선

MC0∼15 : 메모리 셀

BL : 비트선

SG1, 2 : 선택 게이트선

CELSRC : 소스선

FG : 부유 게이트층

CG : 제어 게이트층

MO : 제1 도전층

M1 : 제2 도전층

BK : 블록

R : 전송 트랜지스터 영역

G1, G2, G3 : 그룹

본 발명은 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 예를 들면 NAND형 EEPROM에 관한 것이다.

종래부터, 반도체 메모리의 하나로서, 데이터를 전기적으로 재기입 가능하게 한 EEPROM이 알려져 있다. 그 중에서도, 1비트를 기억하는 단위인 메모리 셀을 복수개 직렬 접속하여 구성된 NAND 셀을 갖는 NAND형 EEPROM은 고집적화할 수 있는 것으로서 주목받고 있다. NAND형은, 예를 들면 디지털 스틸 카메라의 화상 데이터를 기억하기 위한 메모리 카드에 이용되고 있다.

NAND형 EEPROM의 메모리 셀은 채널 영역이 되는 반도체 기판 위에 절연막을 개재하여 부유 게이트와 워드선이 적층된 FET-MOS 구조를 갖는다. NAND 셀은 복수개의 메모리 셀을 인접하는 것끼리 소스/드레인이 공용되는 모양으로 직렬 접속하여 구성된다. 소스/드레인은, 소스 및 드레인 중 적어도 어느 하나의 기능을 하는 불순물 영역의 것이다.

여기서, NAND형에 있어서의 데이터의 기입 방식의 일례를 간단히 설명한다.

(1) "0"의 기입

채널 영역의 전압이 0V인 상태에서, "0"을 기입해야 되는 메모리 셀의 워드선을 선택하여 이 워드선의 전압을 예를 들면 20V로 하고, 또한 이 워드선 이외의 워드선의 전압을 예를 들면 10V로 한다. 선택된 워드선과 채널 영역과의 사이의 전위차가 크기 때문에, 상기 메모리 셀의 부유 게이트에 터널 전류에 의해 전자가 주입된다. 이에 의해, 상기 메모리 셀의 임계값이 플러스의 상태("0"이 기입된 상태)로 된다.

(2) "1"의 기입

채널 영역을 0V 이상의 소정 전압의 부유 상태로 한 후, "1"을 기입해야 되는 메모리 셀의 워드선을 선택하여 이 워드선의 전압을 "0" 기입의 경우와 마찬가지로 20V로 한다. 이 워드선 이외의 워드선의 전압을, 예를 들면 10V로 한다. 이들에 의해, 채널 영역은 선택된 워드선과의 용량 커플링에 의해 전압이 상승되어, 예를 들면 8V 정도로 된다. 이 경우에는 "0"의 기입인 경우와 달리, 선택된 워드선과 채널 영역과의 사이의 전위차가 작기 때문에, "1"을 기입해야 되는 메모리 셀의 부유 게이트에는 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 상기 메모리 셀의 임계값은 마이너스의 상태("1"이 기입된 상태)로 유지된다.

"1"의 기입 시에, 채널 영역의 전압 상승이 작으면, 터널 전류에 의해 전자가 부유 게이트에 주입됨으로써, "0" 기입으로 된다. 이 기입 불량을 방지하기 위해서, 기입 방식의 다른 예에서는 "1"을 기입해야 되는 메모리 셀의 워드선의 양옆에 위치하는 워드선의 전압을 0V로 함으로써, 채널 영역의 전압 상승을 크게 하고 있다.

그런데, 각 워드선에는 각각에 대응하여 전송 트랜지스터가 설치되어 있다. 이 트랜지스터로부터 워드선에 전압이 공급된다. 상기 기입 방식의 다른 예에 따 르면, 기입 시, 선택된 워드선이 20V, 양옆에 있는 워드선이 0V, 이들 이외의 워드선이 10V가 된다. 따라서, 전송 트랜지스터는 대응하는 워드선에, 20V, 10V 및 0V를 공급하는 경우가 있다.

전송 트랜지스터끼리를 분리하는 소자 분리 절연막의 내압은, 이웃끼리에 있는 트랜지스터 사이의 전위차가 최대로 되는 경우, 구체적으로는 이웃끼리에 있는 전송 트랜지스터의 한쪽이 20V, 다른 쪽이 0V인 경우를 기준으로 정할 필요가 있다. 따라서, 0V를 이용하지 않는 상기 기입 방식의 일례에 비하여, 소자 분리 절연막의 내압을 크게 할 필요가 있다. 이에 의해, 소자 분리 절연막의 치수가 커지기 때문에, 전송 트랜지스터가 배치되는 영역의 면적(즉, 로우 디코더의 면적)이 커진다. 이를 방지하기 위해서, 전송 트랜지스터의 배치를 고안한 기술이 있다(예를 들면, 특허 문헌 1).

[특허 문헌 1]

일본 특개2002-141477호 공보(도 1, 도 2)

본 발명은 전송 트랜지스터가 배치되는 영역의 면적을 작게 하는 것이 가능한 불휘발성 반도체 기억 장치, 이를 탑재한 전자 카드, 이 전자 카드를 이용하는 전자 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 불휘발성 반도체 기억 장치는, 전기적으로 데이터의 재기입이 가능한 불휘발성의 복수의 메모리 셀이 어레이 형상으로 배치되어 있음과 함께 복수의 블록으로 분할되어 있는 메모리 셀 어레이와, 복수의 블록의 각각에 배치되어 있음과 함께 동일 행의 메모리 셀에 각각 공통 접속된 복수의 워드선과, 복수의 워드선에 대응하여 설치되어 있음과 함께 대응하는 워드선에 전압을 공급하는 복수의 구동선과, 복수의 워드선 및 복수의 구동선 중 대응하는 워드선과 구동선을 접속하는 스위치가 되는 복수의 전송 트랜지스터를 구비하고, 복수의 워드선을 임의로 정해진 임의 워드선과, 임의 워드선의 양옆의 워드선의 각각 옆에 위치하는 두 개 옆의 워드선과, 임의 워드선 및 두 개 옆의 워드선 이외의 잔여 워드선으로 나누었을 때에, 복수의 전송 트랜지스터 중, 임의 워드선의 전송 트랜지스터에 인접하여 잔여 워드선의 전송 트랜지스터가 배치되어 있는 것을 특징으로 한다.

본 발명에 따른 불휘발성 반도체 기억 장치에 따르면, 임의 워드선의 전송 트랜지스터의 옆이나 맞은편에, 두 개 옆의 워드선의 전송 트랜지스터가 아니라, 잔여 워드선의 전송 트랜지스터가 배치되도록 하고 있다. 따라서, 인접하는 전송 트랜지스터 사이의 전위차를 낮게 억제할 수 있기 때문에, 전송 트랜지스터를 상호 분리하는 소자 분리 절연막의 치수를 작게 할 수 있다.

본 발명의 실시예를 이하의 항목으로 나누어 설명한다.

〈제1 실시예〉

1. NAND 셀의 구조

2. NAND 셀의 동작

(1) NAND 셀의 일반적인 동작예

(2) 비교예

(3) 제1 실시예에 따른 NAND 셀의 동작예

3. 제1 실시예의 특징

(특징 1)

(특징 2)

(특징 3)

(특징 4)

(특징 5)

〈제2 실시예〉

〈제3 실시예〉

〈전자 카드 및 전자 장치에의 적용〉

또, 각 실시예를 설명하는 도면에서, 이미 설명한 도면의 부호로 나타내는 것과 동일한 것에 대해서는, 동일 부호를 붙임으로써 설명을 생략한다.

〈제1 실시예〉

1. NAND 셀의 구조

도 1은 제1 실시예에 따른 NAND형 EEPROM에 구비되는 NAND 셀의 단면의 모식도이다. 도 2는 도 1의 Ⅱ(a)-Ⅱ(b) 단면의 모식도이다. 도 3은 도 1의 NAND 셀의 등가 회로도이다.

도 1∼도 3에 도시한 바와 같이, NAND 셀(1)은 p^-형의 반도체 기판(3)에 16개의 메모리 셀 MC0∼15가 형성된 구조를 갖는다. 메모리 셀은 데이터의 전기적인 재기입이 가능한 불휘발성의 셀이다. 각 메모리 셀은 동일한 구성을 하고 있으며, 메모리 셀 MC0을 예로 들면, 기판(3)의 표면에 소정의 간격을 두고 형성된 n⁺형의 불순물 영역(5)(소스/드레인)과, 기판(3) 중 불순물 영역(5)끼리의 사이에 위치하는 채널 영역(7)과, 영역(5, 7)의 주위에 형성된 소자 분리 절연막(9)과, 채널 영역(7) 위에 게이트 절연막(11)을 개재하여 형성된 부유 게이트(13)와, 부유 게이트(13) 위에 절연막(15)을 개재하여 형성된 워드선 WL0을 구비한다. 또, 부유 게이트층 FG는 부유 게이트(13)가 형성되어 있는 도전층을 나타내고, 제어 게이트층 CG는 워드선 WL0∼15 중 제어 게이트가 되는 부분이 형성되어 있는 도전층을 나타내고 있다.

NAND 셀(1)은 16개의 메모리 셀을 인접하는 것끼리 소스/드레인이 공용되는 모양으로 직렬 접속하여 구성된다. NAND 셀(1)을 구성하는 메모리 셀의 수가 16개인 경우로 설명하고 있지만, 메모리 셀의 수가 8, 32, 64개 등의 경우라도 된다.

메모리 셀 MC0 측에는 선택 게이트선 SG1을 갖는 선택 트랜지스터 Tr1이 형성되어 있다. 이 트랜지스터 Tr1의 전류 경로의 일단이 불순물 영역(5)을 개재하여 메모리 셀 MC0의 전류 경로의 일단에 접속되어 있다. 선택 트랜지스터 Tr1은 NAND 셀(1)과 소스선 CELSRC와의 접속 및 분리의 제어를 한다.

한편, 메모리 셀 MC15 측에는 선택 게이트선 SG2를 갖는 선택 트랜지스터 Tr2가 형성되어 있다. 선택 트랜지스터 Tr2는 불순물 영역(5)을 개재하여 전류 경로의 일단이 메모리 셀 MC15의 전류 경로의 일단과 접속되어 있다. 트랜지스터 Tr2는 NAND 셀(1)과 비트선 BL과의 접속 및 분리의 제어를 한다. 선택 트랜지스터 Tr1, 메모리 셀 MC0∼15, 선택 트랜지스터 Tr2는 직렬 접속되어 있으며, 이 직렬 접속의 전류 경로의 일단에 비트선 BL이 타단에 소스선 CELSRC가 접속되어 있게 된다. 또, 선택 게이트선 SG1, 2의 위에는 도전막(17)이 있다. 도전막(17)은 선택 게이트선 SG1, 2와 접속되어 있어도, 부유 상태라도 된다.

메모리 셀 MC0∼15 및 선택 트랜지스터 Tr1, 2를 피복하도록 제1 층간 절연막(19)이 형성되어 있다. 제1 층간 절연막(19) 위에는 제1 도전층 M0이 형성되어 있다. 도전층 M0에는 비트선의 중간 접속 배선층, 소스선 CELSRC 및 선택 게이트 SG1, SG2의 분로 배선(18) 등이 포함된다. 소스선 CELSRC는 전송 트랜지스터 Tr1의 전류 경로의 일단과 접속, 즉 반도체 기판(3)에 형성된 n⁺형의 불순물 영역(21)에 접속된다. 이 접속 개소를 셀 소스 컨택트 CSC라고 한다.

제1 도전층 M0을 피복하도록 제2 층간 절연막(22)이 형성되어 있다. 제2 층간 절연막(22) 위에는 제2 도전층 M1이 형성된다. M1에는 워드선 WL0∼15와 교차하는 방향으로 연장되는 비트선 BL이 포함된다. 비트선 BL은 전송 트랜지스터 Tr2의 전류 경로의 일단과 접속, 즉 반도체 기판(3)에 형성된 n⁺형의 불순물 영역(21)에 접속된다. 이 접속 개소를 비트선 컨택트 BLC라고 한다. 또, NAND 셀(1)은 반도체 기판(3) 내의 p형 웰에 형성되어 있어도 된다.

NAND 셀(1)이 매트릭스 형상(어레이 형상의 일례)으로 배치되어 메모리 셀 어레이가 구성된다. 도 4는 메모리 셀 어레이(23)의 일부 및 블록 선택 회로(25) 의 일부의 등가 회로도이다. 메모리 셀 어레이(23)는 복수의 블록 BK로 분할되어 있다. 도 4의 파선으로 둘러싸인 영역이 1개의 블록 BK가 된다. 판독이나 기입 등의 동작은, 통상 복수의 블록 BK 중 1개를 선택하여 실행된다.

워드선 WL0∼15는 각 블록 BK에 배치되어 있으며, 또한 각 블록 BK의 동일 행의 메모리 셀에 각각 공통 접속되어 있다. 선택 게이트선 SG1, 2도, 블록 BK의 동일 행의 선택 트랜지스터에 각각 공통 접속되어 있다. 복수의 비트선 BL은 메모리 셀 어레이(23)의 동일 열의 NAND 셀에 각각 접속 가능하게 되어 있다.

블록 선택 회로(25)는 로우 디코더의 집합이고, 이에 따라 복수의 블록 BK 가운데에서부터 기입 등을 하는 메모리 셀이 배치되어 있는 블록 BK가 선택된다. 블록 선택 회로(25)는 전송 트랜지스터가 배치되는 영역인 전송 트랜지스터 영역 R, 디코더(27) 및 승압 전위 전송부(29)를 포함한다.

전송 트랜지스터 영역 R은 블록 BK마다 형성되어 있다. 영역 R에는 16개의 전송 트랜지스터 Q0∼15가 배치되어 있다. Q0∼15의 한쪽의 소스/드레인(제1 불순물 영역)에는 대응하는 워드선 WL0∼15가 접속되고, 다른 쪽의 소스/드레인(제2 불순물 영역)에는 대응하는 구동선 DL0∼15가 접속되어 있다. DL0∼15는 대응하는 워드선에 전압을 공급한다. 전송 트랜지스터 Q0∼15는 워드선 WL0∼15와 구동선 DL0∼15를 접속하는 스위치가 된다.

또, 블록 BK마다, 선택 게이트 SG1, 2에 전압을 전송하는 트랜지스터(31, 33)가 설치되어 있다. 트랜지스터(31, 33)는, 각각 선택 게이트 SG1, 2와 선택 게이트 구동선 SDL1, 2를 접속하는 스위치가 된다. 전송 트랜지스터 Q0∼15 및 트랜 지스터(31, 33)의 각 게이트는 게이트선(35)에 공통 접속되어 있다.

블록 BK의 선택에는 행 어드레스 신호 중의 일부인 신호 A가 이용된다. 디코더(27)에는 신호 A가 입력된다. 디코더(27)가 신호 A를 디코드함으로써, 블록 BK가 선택된다. 디코더(27)는 선택된 블록 BK에 대응한 블록 선택 신호를 출력한다. 이 블록 선택 신호는 승압 전위 전송 회로(29)에 보내진다. 이 회로(29)에는 VRDEC 전압(예를 들면, 22V)이 공급되어 있다. 이 회로(29)는 블록 선택 신호에 의해, 전송 트랜지스터 Q0∼15나 트랜지스터(31, 33)를 온 상태로 하는 데 필요한 전위를 공급할 것인지를 제어한다.

예를 들면, 선택된 블록 BK가 블록 BK0인 경우, BK0의 디코더(27)로부터 출력된 블록 선택 신호 S0은 승압 전위 전송 회로(29)로 승압된다. 이 승압된 블록 선택 신호 S0H가 영역 R0의 게이트선(35)에 공급된다. 이에 의해, 영역 R0의 전송 트랜지스터 Q0∼15 및 트랜지스터(31, 33)가 온 상태로 된다. 그 결과, 영역 R0에 있어서, 워드선 VVL0∼15와 구동선 DL0∼15가 접속되고, 선택 게이트 SG1, 2와 선택 게이트 구동선 SDL1, 2가 접속된다.

이에 대하여, 선택되어 있지 않은 블록 BK에 대응하는 전송 트랜지스터 영역 R의 게이트선(35)은 접지되어 있기 때문에, 이 영역 R의 전송 트랜지스터 Q0∼15 및 트랜지스터(31, 33)는 오프 상태 그대로이다.

또, 행 어드레스 신호가 프리디코드 처리되는 경우, 디코더(27)에는 신호 A가 프리디코드 처리된 신호가 입력되도록 해도 된다. 행 어드레스 신호를 프리디코드 처리함으로써, H 레벨의 신호가 공급되어 있는 배선의 수가 적어지므로, 소비 전력을 낮게 할 수 있다.

2. NAND 셀의 동작

제1 실시예에 따른 NAND 셀의 동작에 대하여 설명하기 전에, 이 동작의 이해를 위해서, 우선 (1) NAND 셀의 일반적인 동작예, (2) 비교예를 설명한다. 그 후에 (3) 제1 실시예에 따른 NAND 셀의 동작예를 설명한다.

(1) NAND 셀의 일반적인 동작예

기입 동작에 대하여, 도 5∼도 8을 이용하여 설명한다. 도 5는 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도이고, 도 7은 "1" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 등가 회로도이다. 도 5, 7의 NAND 셀(1)은 도 3의 NAND 셀(1)과 동일하다. 도 6은 "0" 기입이 되는 메모리 셀의 모식도이고, 도 8은 "1" 기입이 되는 메모리 셀의 모식도이다.

기입은 NAND 셀(1)이 소거 상태, 즉 NAND 셀(1)의 각 메모리 셀의 임계값이 부전압의 상태로 되고 나서 실행된다. 기입은 비트선 컨택트 BLC로부터 가장 떨어진 위치의 메모리 셀 MC0, 즉 소스선 CELSRC 측의 메모리 셀부터 순서대로 행한다. 메모리 셀 MC3에의 기입을 예로서 설명한다.

우선, "0" 기입을 하는 경우, 도 5 및 도 6에 도시한 바와 같이 선택 게이트선 SG2에 예를 들면 VCC(전원 전압)를 인가하여 선택 트랜지스터 Tr2를 온으로 함과 함께 비트선 BL을 0V(접지 전압)로 한다. 또, 선택 게이트선 SG1은 0V이므로, 선택 트랜지스터 Tr1은 오프를 유지한다.

다음으로, 메모리 셀 MC3의 워드선 WL3을 고전압(20V 정도)으로 하고, 이외 의 워드선을 중간 전압(10V 정도)으로 한다. 비트선 BL의 전압은 0V이므로, 그 전압은 선택된 메모리 셀 MC3의 채널 영역(7)까지 전달된다. 즉, 채널 영역(7)의 전위는 0V가 유지된다.

워드선 WL3과 채널 영역(7)과의 사이의 전위차가 크기 때문에, 메모리 셀 MC3의 부유 게이트(13)에 터널 전류에 의해 전자 e가 주입된다. 이에 의해, 메모리 셀 MC3의 임계값이 플러스의 상태("0"이 기입된 상태)로 된다.

한편, "1" 기입을 하는 경우에 대해서, 상기 "0" 기입과 다른 점을 중심으로 도 7 및 도 8을 이용하여 설명한다. 우선, 비트선 BL을 예를 들면 VCC(전원 전압)로 한다. 선택 게이트선 SG2의 전압이 VCC이므로, 채널 영역(7)의 전압 VCC 마이너스 Vth(VCC-Vth, 또 Vth는 선택 트랜지스터 Tr2의 임계값 전압임)로 되면, 선택 트랜지스터 Tr2가 차단한다. 따라서, 채널 영역(7)은 전압이 VCC-Vth의 부유 상태로 된다.

다음으로, 워드선 WL3에 20V, 그외의 워드선에 10V의 전압을 인가하면, 각 워드선과 채널 영역(7)과의 용량 커플링에 의해, 채널 영역(7)의 전압이 VCC-Vth로부터 상승되어, 예를 들면 8V 정도로 된다.

채널 영역(7)의 전압이 고전압으로 승압되므로, "0"의 기입인 경우와 달리, 워드선 WL3과 채널 영역(7) 사이의 전위차가 작다. 따라서, 메모리 셀 MC3의 부유 게이트(13)에는 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 메모리 셀 MC3의 임계값은 마이너스의 상태("1"이 기입된 상태)로 유지된다.

또, 한 개의 워드선에 공통 접속된 메모리 셀에, 일괄적으로 기입(예를 들 면, 2K바이트나 512바이트분의 데이터의 동시 기입)을 함으로써, 기입의 고속화를 도모하고 있다.

다음으로, NAND 셀의 일반적인 동작예 중, 소거 동작을 설명한다. 소거는 선택된 NAND 셀의 블록 BK(도 4) 내의 모든 메모리 셀에 대하여 동시에 행해진다. 즉, 선택된 블록 BK 내의 모든 워드선을 0V로 하고, 반도체 기판(3)(도 1, 또한 p형 웰에 NAND 셀이 형성되어 있는 경우에는 p형 웰)에 고전압(예를 들면, 22V 정도)을 인가한다. 한편, 비트선, 소스선, 비선택의 블록 중의 워드선 및 모든 선택 게이트선을 부유 상태로 한다. 이에 의해, 선택된 블록 BK의 모든 메모리 셀에서 부유 게이트 내의 전자가 터널 전류에 의해 반도체 기판에 방출된다. 그 결과, 이들 메모리 셀의 임계값 전압이 마이너스 방향으로 시프트한다.

판독 동작은, 판독의 선택이 된 블록의 메모리 셀의 워드선을 예를 들면 0V로 하고, 판독의 선택이 되어 있지 않은 메모리 셀의 워드선 및 선택 게이트선을 VCC(전원 전압) 또는 전원 전압보다 조금 높은 판독용 중간 전압 VREAD로 한다. 이에 의해, 판독의 선택이 된 메모리 셀에 전류가 흐르는지를 검출한다.

(2) 비교예

도 9는 비교예의 기입 동작을 설명하기 위한 타이밍차트이다. 도 10은 비교예에 있어서 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도이다. 도 11은 "1" 기입이 되는 경우이다. 비교예에 대해서는 NAND 셀의 일반적인 동작예와 다른 점을 중심으로 설명한다.

도 9 및 도 10에 도시한 바와 같이 "0" 기입 시에, 워드선 WL3의 양옆에 위 치하는 워드선 WL2, 4의 전압이 0V로 유지되어 있다. 메모리 셀 MC3∼15는 임계값이 마이너스 전압이므로, 비트선 BL과 도통하고 있다. 따라서, 이들 메모리 셀의 채널 영역(7)의 전압은 0V로 된다. 워드선 WL3에 20V의 전압을 인가함으로써, 도 6에 도시하는 일반적인 동작예의 경우와 마찬가지로, 메모리 셀 MC3의 부유 게이트(13)에 터널 전류에 의해 전자 e가 주입된다. 이에 의해, 메모리 셀 MC3의 임계값이 플러스의 상태("0"이 기입된 상태)로 된다.

"1" 기입도 "0" 기입과 마찬가지로, 도 9 및 도 11에 도시한 바와 같이 워드선 WL3의 양옆에 위치하는 워드선 WL2, 4의 전압이 0V로 유지되어 있다. 시각 t1에서, 비트선 BL의 전압을 VCC로 상승시킨다. 이에 의해, 일반적인 동작예에서 설명한 바와 같이, 채널 영역(7)은 전압의 VCC-Vth의 부유 상태로 된다.

시각 t2에서 워드선 WL0, 1, 5∼15의 전압을 10V로 상승시킨다. 이 전압 상승에 수반하여, 메모리 셀 MC0∼15의 채널 영역(7)의 전위가 용량 결합에 의해 상승한다. 상세하게는, 메모리 셀 MC0, 1의 채널 영역(7)의 전위가 Vch1로, 메모리 셀 MC5∼15의 채널 영역(7)의 전위가 Vch3으로 각각 상승한다. 워드선 WL2, 4가 0V로 유지됨과 함께 이 시점에서는 워드선 WL3의 전압도 0V이므로, 메모리 셀 MC3의 채널 영역(7)은 워드선 WL2∼4에 의한 전위 상승은 발생하지 않는다. 그러나, 메모리 셀 MC3의 채널 영역(7)은 양측의 채널 영역의 전위가 Vch1, 3으로 상승함에 따라, 전위가 Vch2로 상승한다. Vch2는 메모리 셀 MC2, 4의 임계값 하락 전압의 크기(VCC-Vth)와 대략 동일하다.

시각 t3에서 워드선 WL3의 전압을 20V로 상승함으로써, 메모리 셀 MC3의 채 널 영역(7)의 전위는 Vch2로부터 더욱 상승한다. 이에 의해, 워드선 WL3과 메모리 셀 MC3의 채널 영역(7)과의 전위차가 작아진다. 따라서, 메모리 셀 MC3의 부유 게이트(13)에는 터널 전류에 의한 전자 주입이 발생하지 않는다. 따라서, 메모리 셀 MC3의 임계값은 마이너스의 상태("1"이 기입된 상태)로 유지된다.

즉, "1"의 기입 시에, 채널 영역의 전압 상승이 작으면, 터널 전류에 의해 전자가 부유 게이트에 주입됨으로써, "0" 기입으로 된다. 이 기입 불량을 방지하기 위해서, 비교예에서는 "1"을 기입해야 되는 메모리 셀의 워드선의 양옆에 위치하는 워드선의 전압을 0V로 함으로써, 채널 영역의 전압 상승을 크게 하고 있다.

(3) 제1 실시예에 따른 NAND 셀의 동작예

제1 실시예의 동작예에 대해서는 도 12∼도 14를 이용하여, 비교예와 다른 점을 중심으로 설명한다. 도 12는 제1 실시예의 동작예 중 기입 동작을 설명하기 위한 타이밍차트로서, 도 9와 대응하고 있다. 도 13은 "0" 기입이 되는 메모리 셀을 포함하는 NAND 셀의 모식도로서, 도 10과 대응하고 있다. 도 14는 "1" 기입이 되는 경우로서, 도 11과 대응하고 있다.

제1 실시예에서는 워드선 WL3(임의 워드선의 일례)의 양옆의 워드선 WL2, 4의 각각 옆에 위치하는 워드선 WL1, 5(두 개 옆의 워드선의 일례)의 전압을 0V로 유지하고 있다. 이외에는 비교예와 동일하다.

제1 실시예의 이점은 다음과 같다. 도 13에 도시하는 "0" 기입에서는 양옆의 워드선 WL2, 4의 전압이 10V로 되므로, 비교예와 달리, 메모리 셀 MC2, 4의 부유 게이트의 전위가 용량 결합에 의해 상승한다. 이 전위의 상승에 수반하여 메모 리 셀 MC2, 4의 사이에 있는 메모리 셀 MC3의 부유 게이트의 전위도 상승한다. 따라서, 메모리 셀 MC3에의 기입이 가속되므로, 워드선 WL3에 인가하는 전압을 낮출 수 있다. 이에 의해, 전송 트랜지스터 영역 R(도 4)의 소자 분리 절연막의 폭을 작게 할 수 있으므로, 영역 R의 면적을 작게 할 수 있다. 그 결과, 로우 디코더의 점유 면적을 작게 할 수 있다.

한편, 도 14에 도시하는 "1" 기입에서는 비교예보다 오기입 방지 효과가 높아진다. 상세하게 설명하면, "1" 기입 시, 메모리 셀 MC3의 채널 영역(7)의 전위는 Vch2로 상승되어 있다. 그러나, 메모리 셀 MC3의 채널 영역(7)으로부터의 누설 전류에 의해, 이 채널 영역(7)의 전위는 낮아진다. 전위가 낮아진 상태에서 기입을 계속하면 오기입되므로, 워드선 WL3에 전압을 인가하는 시간은 누설 전류의 관점에서 제한된다. 제1 실시예에서는 비교예와 달리, 메모리 셀 MC3 외에, 양옆의 메모리 셀 MC2, 4의 채널 영역(7)의 전위가 Vch2이므로, 누설 전류에 의한 전위 강하에 시간을 요하여, 오기입의 발생을 어렵게 할 수 있다.

3. 제1 실시예의 특징

(특징 1)

상기한 바와 같이 제1 실시예의 기입 방식은, 데이터를 기입해야 되는 메모리 셀에 접속된 워드선을 예를 들면 워드선 WL3으로 한 경우, 양옆의 워드선 WL2, 4의 각각 옆에 위치하는 워드선 WL1, 5의 전압을 0V로 유지하여, 메모리 셀에 데이터를 기입하고 있다. 제1 실시예는 이 기입 방식에 있어서, 도 4의 전송 트랜지스터 영역 R의 면적을 작게 하기 위해서, 전송 트랜지스터 Q0∼15의 레이아웃에 고안 한 것을 특징으로 한다. 이하, 상세히 설명한다.

도 15는 제1 실시예에 따른 전송 트랜지스터 영역의 모식도이다. 도 15에서는 전송 트랜지스터 Q0∼15의 레이아웃이나 이들에 접속되는 워드선 WL0∼15가 나타나 있다. 도 4에 도시하는 등가 회로도에서는, 전송 트랜지스터 Q0∼15가 비트선 BL이 연장되는 방향으로 그려져 있다. 그러나, 실제로는 전송 트랜지스터 Q0∼15는 그룹 G1(제1 그룹의 일례) 및 그룹 G2(제2 그룹의 일례)로 나누어져 있다. 각 그룹은 워드선 WL0∼15가 연장되는 방향으로 배치된 8개의 전송 트랜지스터로 구성되어 있다. 그룹 G1, 2는 비트선이 연장되는 방향으로 배치되어 있다. 다시 말하면, 전송 트랜지스터 Q0∼15는 비트선이 연장되는 방향으로 2단 배치되어 있다.

전송 트랜지스터 Q0∼15는 도 1의 반도체 기판(3)에 형성된 NMOS 트랜지스터이다. Q0∼15의 각각의 불순물 영역(41)(제1 불순물 영역의 일례)에는 워드선 WL0∼15 중 대응하는 워드선이 접속되어 있으며, 불순물 영역(43)(제2 불순물 영역의 일례)에는 구동선 DL0∼15 중 대응하는 구동선이 접속되어 있다. 불순물 영역(41, 43)은 소스/드레인으로서 기능한다. 또, 거리 d로 나타내는 그룹 G1과 그룹 G2의 구동선 DL의 컨택트 사이의 거리는, 블록 BK(NAND 셀(1))의 비트선 방향의 치수와 동일하다.

전송 트랜지스터 Q0∼15는 소자 분리 절연막(37)에 의해 상호 전기적으로 분리되어 있다. 이 절연막(37) 중 그룹 G1과 그룹 G2 사이에서 또한 Q0∼15의 게이트선(35)이 연장되는 방향(워드선이 연장되는 방향)으로 형성되어 있는 것을 제1 소자 분리 절연막(39)으로 한다. 그룹 G1의 전송 트랜지스터의 불순물 영역(41)은 제1 소자 분리 절연막(39)을 따라 형성되어 있다. 이 불순물 영역(41)과 제1 소자 분리 절연막(39)을 끼워, 그룹 G2의 전송 트랜지스터의 불순물 영역(41)이 대향하고 있다.

여기서, 워드선 WL0∼15 중, 임의로 정해진 워드선을 임의 워드선으로 명명하고, 임의 워드선의 양옆의 워드선의 각각 옆에 위치하는 워드선을 두 개 옆의 워드선으로 명명하고, 임의 워드선 및 두 개 옆의 워드선 이외의 워드선을 잔여 워드선으로, 각각 명명한다. 예를 들면, 워드선 WL3을 임의 워드선으로 한 경우, 두 개 옆의 워드선은 워드선 WL1, 5이고, 잔여 워드선은 워드선 WL0, 2, 4, 6∼15이다.

제1 실시예에서는 전송 트랜지스터 Q3의 양옆에 전송 트랜지스터 Q0, 6을 배치하고, 맞은편에 전송 트랜지스터 Q10이 배치되어 있다. 즉, 복수의 전송 트랜지스터 중, 임의 워드선의 전송 트랜지스터의 양옆 및 맞은편에, 두 개 옆의 워드선의 전송 트랜지스터가 배치되는 것이 아니라, 잔여 워드선의 전송 트랜지스터가 배치되어 있다. 이는 불순물 영역의 관점에서 보면, 임의 워드선의 전송 트랜지스터의 불순물 영역(41)의 양옆 및 맞은편에 각각 잔여 워드선의 전송 트랜지스터의 불순물 영역(41)이 배치되어 있다.

이러한 배치에 의해, 임의 워드선의 전송 트랜지스터와, 양옆이나 맞은편의 워드선의 전송 트랜지스터와의 사이의 전위차가 커지는 것을 방지하고 있다. 이를 도 16∼도 18을 이용하여 설명한다. 도 16은 도 15의 전송 트랜지스터 영역 R로부 터 워드선 WL0∼15의 배선을 생략한 도면이다. 도 17, 18은 도 16의 비교가 되는 도면으로서, 도 16과 다른 점은 전송 트랜지스터 Q0∼15의 레이아웃이다. 도 17과 도 18은 레이아웃이 동일하지만, 도 17에서는 20V의 전압이 워드선 WL3에 인가되어 있는 경우를 나타내고, 도 18에서는 워드선 WL7에 20V의 전압이 인가되어 있는 경우를 나타낸다.

비교예인 도 17의 레이아웃에서는 전송 트랜지스터 Q3의 옆에 전송 트랜지스터 Q5가 배치되어 있다. 따라서, 워드선 WL3에 접속된 메모리 셀에 기입을 하기 위해서 워드선 WL3의 전압을 20V로 했을 때, 두 개 옆의 워드선인 워드선 WL5의 전압은 0V로 되므로, 전송 트랜지스터 Q3과 Q5와의 사이에서 전위차 20V가 발생한다. 이 전위차에 견디도록 소자 분리 절연막(37)의 치수를 설정해야 한다.

소자 분리 절연막(37)의 치수의 설정에 대하여, 도 18에서 구체적으로 설명한다. 도 18은 도 17과 동일한 레이아웃이지만, 워드선 WL7에 20V가 인가되어 있는 경우를 나타내고 있다. 소자 분리 절연막(37) 중, 전송 트랜지스터 Q5와 Q7의 사이를 소자 분리 절연막(37a)으로 하고, Q7과 Q9 사이를 소자 분리 절연막(37b)으로 한다.

워드선 WL7의 전압이 20V이므로, 두 개 옆의 워드선 WL5, 9의 전압은 0V이다. 전송 트랜지스터 Q7의 옆에는 전송 트랜지스터 Q5, 맞은편에는 전송 트랜지스터 Q9가 배치되어 있다. 따라서, Q5와 Q7과의 사이, Q7과 Q9와의 사이에서 각각 전위차 20V가 발생한다. 이를 고려하여 소자 분리 절연막(37)의 치수를 설정할 필요가 있다.

즉, 소자 분리 절연막(37a) 상의 게이트선(35)을 게이트 전극으로 하고, 전류가 Q5의 불순물 영역(41, 43)과 Q7의 불순물 영역(41, 43) 사이에 흐르는 구조를 갖는 기생 트랜지스터가 형성되어 있다. 이 기생 트랜지스터가 동작하지 않거나 또는 동작해도 흐르는 전류가 소정값 이하로 되도록, 소자 분리 절연막(37a)의 폭 w1을 충분히 크게 할 필요가 있다. 또한, 전송 트랜지스터 Q7과 Q9 사이에서는 소자 분리 절연막(37b)의 절연 파괴가 발생하지 않도록, 소자 분리 절연막(37b)의 폭 w2를 충분히 크게 할 필요가 있다. 또, 게이트선(35)을 전송 트랜지스터마다 분단한 구조인 경우, 소자 분리 절연막(37a) 상에는 게이트선(35)이 없기 때문에, 기생 트랜지스터가 형성되지 않는다. 따라서, 소자 분리 절연막(37a)의 폭 w1의 설정은, 소자 분리 절연막(37b)의 폭 w2의 설정과 마찬가지의 개념이 된다.

폭 w1이 커지면, 전송 트랜지스터 영역 R(즉, 로우 디코더)의 워드선 방향의 치수가 커진다. 폭 w2가 커져도, 도 15에 도시하는 거리 d가 크면 문제는 없다. 그러나, 메모리 셀의 미세화에 의해 거리 d가 작으면, 전송 트랜지스터 Q0∼15를 2단 배치할 수 없어, 워드선 방향으로 일렬로 배치해야 한다. 따라서, 전송 트랜지스터 영역 R의 워드선 방향을 셀의 치수에 포함시키는 것이 곤란하게 된다.

이에 대하여, 도 16에 도시한 바와 같이 제1 실시예에서는 임의 워드선의 전송 트랜지스터의 옆이나 맞은편에 잔여 워드선의 전송 트랜지스터가 배치되도록 하고 있다. 예를 들면, 워드선 WL3의 전송 트랜지스터 Q3의 양옆에 워드선 WL0, 6의 전송 트랜지스터 Q0, 6을 배치하고, 맞은편에 워드선 WL10의 전송 트랜지스터 Q10이 배치되어 있다. 따라서, 제1 실시예에서는 인접하는 전송 트랜지스터 사이의 전압의 최대를 10V로 억제할 수 있기 때문에, 도 17, 18의 비교예에 비하여 소자 분리 절연막(37)의 치수를 작게 할 수 있다. 따라서, 제1 실시예에 따르면, 전송 트랜지스터 영역 R, 즉 로우 디코더의 면적을 작게 할 수 있으므로, NAND형 EEPROM의 소형화가 가능하게 된다. 또, 도 15에 도시하는 전송 트랜지스터 Q0∼15의 배치는 일례이고, 임의 워드선의 전송 트랜지스터에 인접하여, 잔여 워드선의 전송 트랜지스터가 배치되어 있으면 된다.

(특징 2)

도 15에 도시한 바와 같이, 전송 트랜지스터 Q3의 비스듬한 맞은편에 전송 트랜지스터 Q13, 14가 배치되어 있다. 즉, 제1 실시예는 복수의 전송 트랜지스터 중, 임의 워드선의 전송 트랜지스터의 비스듬한 맞은편에, 잔여 워드선의 전송 트랜지스터가 배치되어 있는 것을 하나의 특징으로 하고 있다. 이에 따른 효과를 설명한다.

임의 워드선의 전송 트랜지스터의 비스듬한 맞은편에 있는 전송 트랜지스터는, 옆이나 맞은편에 있는 전송 트랜지스터에 비하여, 임의 워드선의 전송 트랜지스터와의 거리가 커진다. 이 때문에, 임의 워드선의 전송 트랜지스터와, 이것의 비스듬한 맞은편에 있는 전송 트랜지스터와 사이의 소자 분리 절연막의 내압은 비교적 커진다.

그러나, 메모리 셀의 미세화에 따라 상기 거리가 충분히 취해지지 않는 경우, 이들 사이의 소자 분리 절연막의 내압이 20V 이하로 될 가능성이 있다. 제1 실시예에 따르면, 임의 워드선의 전송 트랜지스터와, 이 비스듬한 맞은편에 있는 전송 트랜지스터와의 사이의 전위차가 20V로 되는 것을 방지할 수 있다. 따라서, 전송 트랜지스터 영역 R의 면적을 크게 하지 않고, 임의 워드선의 전송 트랜지스터와 이 비스듬한 맞은편에 있는 전송 트랜지스터와의 분리를 확보할 수 있다.

(특징 3)

제1 실시예에서는 임의 워드선의 양옆의 워드선의 전송 트랜지스터에 대해서도, 두 개 옆의 워드선의 전송 트랜지스터와 마찬가지의 배치를 하고 있다. 예를 들면, 임의 워드선을 워드선 WL3으로 한 경우, 전송 트랜지스터 Q3의 양옆이나 맞은편에 워드선 WL2, 4의 전송 트랜지스터 Q2, 4가 배치되지 않도록 하고 있다. 즉, 임의 워드선의 전송 트랜지스터의 양옆 및 맞은편에, 임의 워드선의 양옆에 위치하는 워드선 이외의 잔여 워드선의 전송 트랜지스터가 배치되어 있다.

따라서, 「2. NAND 셀의 동작」의 「(2) 비교예」인 경우라도, 임의 워드선의 전송 트랜지스터와, 이것의 양옆 및 맞은편에 있는 전송 트랜지스터와의 사이의 전위차가 20V로 되는 것을 방지할 수 있다. 즉, 제1 실시예에 따른 NAND형 EEPROM을 비교예의 기입 방식으로 해도, 전송 트랜지스터의 배치를 바꾸지 않고 상기 전위차가 20V로 되는 것을 방지할 수 있다.

(특징 4)

도 15에 도시한 바와 같이 워드선 WL0∼15는 제어 게이트(45)와 인출 배선(47)으로 구성되어 있다. 제1 실시예에서는 제어 게이트(45)가 배열되는 순서와 인출 배선(47)이 배열되는 순서를 동일하게 한 것을 하나의 특징으로 하고 있다. 이하, 상세히 설명한다.

도 19는 도 15의 전송 트랜지스터 영역 R과 블록 BK와의 경계의 단면의 모식도이다. 도 19에는 워드선 WL8이 나타나 있다. 워드선 WL8의 제어 게이트(45)나 전송 트랜지스터 Q8을 피복하도록 층간 절연막(49)이 형성되어 있다. 제어 게이트(45)는 폴리실리콘막과 실리사이드막(예를 들면, WSi)의 적층 구조를 갖는다. 층간 절연막(49) 위에는 인출 배선(47)이 형성되어 있다. 인출 배선(47)의 재료는, 예를 들면 텅스텐이다. 인출 배선(47)의 일단은 층간 절연막(49)에 매립된 플러그(51)에 의해 제어 게이트(45)와 접속되어 있으며, 타단은 층간 절연막(49)에 매립된 플러그(53)에 의해 불순물 영역(41)과 접속되어 있다. 플러그의 재료는, 예를 들면 텅스텐이다.

인출 배선(47)을 피복하도록, 층간 절연막(55)이 형성되어 있다. 층간 절연막(55) 위에는, 예를 들면 알루미늄으로 이루어지는 배선(57)이 형성되어 있다. 층간 절연막(59)이 배선(57)을 피복하도록 형성되어 있다. 층간 절연막(59) 위에는, 예를 들면 알루미늄으로 이루어지는 배선(61)이 형성되어 있다.

이상과 같이 워드선 WL0∼15는 제어 게이트(45)와, 전송 트랜지스터 Q0∼15의 불순물 영역(41)(제1 불순물 영역의 일례)으로부터 인출되어 제어 게이트(45)의 상층에 배치되어 있는 인출 배선(47)으로 구성된다.

제1 실시예에서는 제어 게이트(45)가 배열되는 순서와 인출 배선(47)이 배열되는 순서가 동일하게 되어 있다. 즉, 제어 게이트(45)는 워드선 WL0의 제어 게이트, 워드선 WL1의 제어 게이트, …, 워드선 WL15의 제어 게이트의 순서대로 배열되어 있다. 마찬가지로, 인출 배선(47)도, 워드선 WL0의 인출 배선, 워드선 WL1의 인출 배선, …, 워드선 WL15의 인출 배선의 순서대로 배열되어 있다. 이에 의해, 워드선 WL0∼15가 배열되는 순서는 블록 BK와 전송 트랜지스터 영역 R로 동일하게 되므로, 인출 배선(47)과, 디자인 룰이 가장 엄격한 제어 게이트(45)와의 접속이 용이해진다. 또한, 인출 배선(47)의 재료는 텅스텐 이외에 구리나 알루미늄 등이어도 된다.

(특징 5)

도 19에 도시한 바와 같이, 제1 실시예는 사이에 절연막(49, 55, 59)이 형성된 복수의 도전층(45, 47, 57, 61)의 다층 구조를 갖고 있다. 제1 실시예에서는 인출 배선(47)은 복수의 도전층 중 제어 게이트(45)보다 1층 위의 도전층이고, 불순물 영역(41)에 직접 접속되어 있는 것을 특징으로 하고 있다. 이에 따른 효과는 다음과 같다.

반도체 기억 장치의 제조 프로세스에 있어서, 도전층(45)을 형성한 후, 컨택트(51, 53)를 형성할 때에, 컨택트의 에칭 공정으로 도전층(45)이 대전하여 정전기가 불가피하게 발생한다. 마찬가지로, 도전층(45, 47)을 형성한 후, 도전층(47, 57)을 접속하는 컨택트를 형성할 때에, 컨택트의 에칭 공정으로 도전층(47)이 대전하여 정전기가 불가피하게 발생한다. 이 정전기가 제조 프로세스 중에 제어 게이트(45)에 흘러 들어오면, 메모리 셀이 정전 파괴되는 경우가 있다. 제어 게이트(45)의 일단이 인출 배선을 통하여 불순물 영역(41)에 접속되면, 정전기는 불순물 영역(41)을 통하여 반도체 기판(3)으로부터 접지에 흐르기 때문에, 메모리 셀의 정전 파괴를 방지할 수 있다.

제어 게이트(45)와 불순물 영역(41)의 접속에, 제어 게이트(45)보다 1층 위의 도전층보다 위의 도전층(배선(57), 61)을 이용할 수도 있지만, 제조 프로세스에 있어서, 제어 게이트(45)가 불순물 영역(41)에 접속되어 있지 않은 상태가 길게 계속되므로, 그만큼 정전 파괴의 가능성이 높아진다. 제1 실시예에서는 제어 게이트(45)와 불순물 영역(41)과의 접속에 제어 게이트(45)보다 1층 위의 도전층(47)만을 이용하여, 도전층(47)을 불순물 영역(41)에 직접 접속함으로써, 메모리 셀의 정전 파괴의 가능성을 낮게 하고 있다.

〈제2 실시예〉

다음으로, 제2 실시예에 대하여, 제1 실시예와의 상위를 중심으로 설명한다. 도 20은 제2 실시예에 따른 전송 트랜지스터 영역 R의 모식도이고, 제1 실시예의 도 15와 대응한다. 도 21은 도 20의 워드선 WL0∼4를 확대한 도면이다.

제2 실시예는 제어 게이트(45)가 배열되는 순서와 인출 배선(47)이 배열되는 순서를 다르게 한 것을 특징으로 한다. 이에 의해, 워드선 WL0∼15가 배열되는 순서를 블록 BK와 전송 트랜지스터 영역 R로 다르게 하고 있다. 이하, 이에 대하여 설명한다.

예를 들면, 워드선 WL2에 주목하면, 도 15에 도시한 제1 실시예에서는 워드선 WL2에 대응하는 전송 트랜지스터 Q2는 워드선 WL0에 대응하는 전송 트랜지스터 Q0이나 워드선 WL1에 대응하는 전송 트랜지스터 Q1보다, 블록 BK로부터 보아 전송 트랜지스터 영역 R의 내에 있다. 따라서, 워드선 WL2는 워드선 WL0, 1과의 접촉을 피하도록, 이들을 우회하여 배치된다.

이에 대하여 제2 실시예에서는 도 20, 21에 도시한 바와 같이 전송 트랜지스터 영역 R에서, 워드선 WL2를 워드선 WL0, 1보다 앞에 배열하고 있다. 이 때문에, 워드선 WL2를 우회시키지 않고 배치할 수 있다. 이는 제1 소자 분리 절연막(39) 상을 통하는 워드선의 수를 적게 할 수 있는 것을 의미한다. 따라서, 전송 트랜지스터 영역 R에서 워드선의 피치에 여유가 생기므로, 워드선의 형성이 용이해진다.

특히, 제1 소자 분리 절연막(39)의 미세화가 진행되면, 이 위에 배치할 수 있는 워드선의 개수도 감소하기 때문에, 제2 실시예와 같이 워드선의 순서를 바꾸는 효과는 크다. 또, 워드선의 순서를 바꾸는 것은 도 21에 도시한 바와 같이 제어 게이트(45)와 인출 배선(47)을 입체 교차시킴으로써 실현할 수 있다.

〈제3 실시예〉

다음으로, 제3 실시예에 대하여, 도 22를 이용하여, 제1 및 제2 실시예와의 상위를 중심으로 설명한다. 도 22는 제3 실시예에 따른 전송 트랜지스터 영역의 모식도로서, 제1 실시예의 도 16과 대응한다.

제3 실시예에서는 그룹 G1(제1 그룹의 일례) 및 그룹 G2(제2 그룹의 일례) 외에, 그룹 G3(제3 그룹의 일례)을 구비하고 있다. 그룹 G3과 그룹 G2 사이에, 제1 소자 분리 절연막(39)의 폭 w2보다 큰 폭 w3을 한 제2 소자 분리 절연막(63)을 구비한 것을 특징으로 하고 있다. 이에 의해, 전송 트랜지스터 영역 R의 면적을 작게 하는 것과 각 전송 트랜지스터의 분리와의 양립을 도모하고 있다. 이하, 제3 실시예의 상기 특징에 대하여 상세히 설명한다.

제1, 2 실시예에서는 NAND 셀(1)(도 3)을 구성하는 메모리 셀이 16개였지만, 제3 실시예에서는 32개이다. 따라서, 전송 트랜지스터 Q의 수도 32개로 된다. 32개의 전송 트랜지스터 Q를 그룹 G1, 2로 나누어 배치하면, 전송 트랜지스터 영역 R의 워드선 방향의 치수가 커진다. 메모리 셀이 32개이므로, NAND 셀의 비트선 방향의 치수가 커지고, 이에 수반하여 영역 R의 비트선 방향의 치수도 커진다. 따라서, 제3 실시예에서는 전송 트랜지스터 Q를 그룹 G1, 2, 3으로 나누어 3단 배치하고 있다.

그룹 G3의 전송 트랜지스터 Q의 불순물 영역(41)(제1 불순물 영역의 일례)은 게이트선(35)이 연장되는 방향을 따라 형성된 제2 소자 분리 절연막(63)을 끼워, 그룹 G2의 전송 트랜지스터 Q의 불순물 영역(43)(제2 불순물 영역의 일례)과 대향하고 있다.

NAND형에서는 메모리 셀에 기억된 데이터의 소거는 블록 BK 단위로 이루어진다. 즉, 선택된 블록 BK의 메모리 셀에 기억된 데이터가 일괄 소거된다. 도 22는 데이터 소거 시에 비선택의 블록 BK의 워드선 WL에 전압을 전송하는 경우의 전송 트랜지스터 Q의 전압을 나타내고 있다.

데이터 소거 시, 구동선 DL의 전압이 0V로 되고, 반도체 기판(3)(도 1)의 전압은 20V로 된다. 비선택의 블록 BK에 대응하는 전송 트랜지스터 Q의 게이트선(35)은 0V이므로, 전송 트랜지스터 Q는 오프 상태로 된다. 따라서, 불순물 영역(41)에는 용량 커플링에 의해 반도체 기판(3)의 전압과 대략 동일한 20V의 부유 상태로 되어, 한편 불순물 영역(43)은 구동선 DL의 전압인 0V로 된다.

이상과 같이 데이터 소거 시, 비선택의 블록 BK에 대응하는 전송 트랜지스터 영역 R에서는 전위차가 20V의 개소가 발생한다. 따라서, 제3 실시예에서는 제2 소자 분리 절연막(63)의 폭 w3을 비교적 크게 하고 있다. 이에 의해, 그룹 G2와 그룹 G3의 전송 트랜지스터의 소자 분리를 도모하고, 또한 그룹 G3의 불순물 영역(41)(20V)으로부터, 그룹 G2의 불순물 영역(43)(0V)에의 누설을 저감하고 있다. 이 누설이 크면 그룹 G3의 불순물 영역은 부유 상태이므로, 메모리 셀의 워드선과 반도체 기판의 전위차가 커져, 오소거된다. 제3 실시예에서는 상기 누설을 저감할 수 있기 때문에, 오소거를 방지할 수 있다. 이상 설명한 바와 같이, 제3 실시예에서는 제2 소자 분리 절연막(63)의 폭 w3이 커지지만, 제1, 2 실시예에서 설명한 바와 같이 제1 소자 분리 절연막(39)의 폭 w2를 작게 할 수 있으므로, 전송 트랜지스터 영역 R의 비트선 방향의 치수가 커지는 것을 방지할 수 있다.

도 22에 도시하는 제3 실시예에서의 워드선이나 구동선의 번호로부터 알 수 있는 바와 같이, 지금까지의 실시예와 마찬가지로 임의 워드선의 전송 트랜지스터의 양옆 및 비스듬한 맞은편에 잔여 워드선의 전송 트랜지스터가 배치되어 있다.

제1∼제3 실시예에서는 NAND 셀형 EEPROM을 예로 들었지만, 본 발명은 이에 한정되는 것이 아니고, 예를 들면 DINOR 셀형 EEPROM, AND 셀형 EEPROM에 있어서도 적용 가능하다.

[전자 카드 및 전자 장치에의 적용]

다음으로, 본 발명의 실시예에 따른 전자 카드 및 그 전자 카드를 이용한 전자 장치에 대하여 설명한다. 도 23은 본 발명의 실시예에 따른 전자 카드 및 전자 장치의 구성을 나타낸다. 여기서 전자 장치는, 휴대 전자 기기의 일례로서의 디지 털 스틸 카메라(101)를 나타낸다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(119)이다. 메모리 카드(119)는 본 발명의 실시예에서 설명한 불휘발성 반도체 기억 장치가 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이싱에는 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(119)는 카드 슬롯(102)에 착탈 가능하게 장착된다. 메모리 카드(119)는 카드 슬롯(102)에 장착되면, 회로 기판 상의 전기 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 또는 근접해 옴으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 24는 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 빛은 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는, 예를 들면 CMOS 이미지 센서로서, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는, 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은 비디오 출력 단자(110)를 통하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외라도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는 마이크로컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼, 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로컴퓨터(111)가 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(119)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(119)에 기록되어 있는 화상을 카드 인터페이스(116)를 통하여 판독하여, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로 표시부(108)나 화상 기기에 투영된다.

또, 이 구성에서는 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단, 카드 슬롯(102)에 대해서는 회로 기판(100) 상에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

회로 기판(100) 상에는, 또한 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원, 또는 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 본 발명의 실시예에 따른 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용할 수 있다. 또한, 이 전자 카드는 휴대 전자 기기뿐만 아니라, 도 25a 내지 25j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 25a에 도시하는 비디오 카메라, 도 25b에 도시하는 텔레비전, 도 25c에 도시하는 오디오 기기, 도 25d에 도시하는 게임 기기, 도 25e에 도시하는 전자 악기, 도 25f에 도시하는 휴대 전화, 도 25g에 도시하는 퍼스널 컴퓨터, 도 25h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 25i에 도시하는 보이스 레코더, 도 25j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명에 따른 불휘발성 반도체 기억 장치에 따르면, 인접하는 전송 트랜지스터 사이의 전위차를 낮게 억제할 수 있어, 전송 트랜지스터를 상호 분리하는 소자 분리 절연막의 치수를 작게 할 수 있다. 따라서, 전송 트랜지스터가 배치되는 영역을 작게 할 수 있다.

Claims

전기적으로 데이터의 재기입이 가능한 불휘발성의 복수의 메모리 셀이 어레이 형상으로 배치되어 있음과 함께 복수의 블록으로 분할되어 있는 메모리 셀 어레이와,

상기 복수의 블록의 각각에 배치되어 있음과 함께 동일 행의 메모리 셀에 각각 공통 접속된 복수의 워드선과,

상기 복수의 워드선에 대응하여 설치되어 있음과 함께 대응하는 워드선에 전압을 공급하는 복수의 구동선과,

상기 복수의 워드선 및 상기 복수의 구동선 중 대응하는 워드선과 구동선을 접속하는 스위치가 되는 복수의 전송 트랜지스터

를 구비하고,

상기 복수의 워드선을, 임의로 정해진 임의 워드선과, 상기 임의 워드선의 양옆의 워드선의 각각 옆에 위치하는 두 개 옆의 워드선과, 상기 임의 워드선 및 상기 두 개 옆의 워드선 이외의 잔여 워드선으로 나누었을 때에,

상기 복수의 전송 트랜지스터 중, 상기 임의 워드선의 전송 트랜지스터에 인접하여 상기 잔여 워드선의 전송 트랜지스터가 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 불휘발성 반도체 기억 장치는, 상기 복수의 전송 트랜지스터의 게이트선이 연장되는 방향을 따라 형성된 제1 소자 분리 절연막을 구비하고,

상기 복수의 전송 트랜지스터의 각각은, 상기 복수의 워드선 중 대응하는 워드선이 접속되는 제1 불순물 영역 및 상기 복수의 구동선 중 대응하는 구동선이 접속되는 제2 불순물 영역을 포함하고,

상기 복수의 전송 트랜지스터는, 상기 제1 불순물 영역이 상기 제1 소자 분리 절연막을 따라 형성된 전송 트랜지스터로 구성되는 제1 그룹, 및 상기 제1 그룹의 상기 제1 불순물 영역과 상기 제1 소자 분리 절연막을 사이에 두고 대향하도록 형성된 상기 제1 불순물 영역을 갖는 전송 트랜지스터로 구성되는 제2 그룹으로 나누어져 있으며,

상기 임의 워드선의 전송 트랜지스터의 상기 제1 불순물 영역에 인접하여 상기 잔여 워드선의 전송 트랜지스터의 상기 제1 불순물 영역이 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 복수의 워드선의 각각은 상기 복수의 메모리 셀 중 대응하는 메모리 셀의 제어 게이트와, 상기 복수의 전송 트랜지스터 중 대응하는 전송 트랜지스터의 상기 제1 불순물 영역으로부터 인출되어 상기 제어 게이트의 상층에 배치되어 있는 인출 배선을 포함하고,

상기 제어 게이트의 배열 순서와 상기 인출 배선의 배열 순서가 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 복수의 워드선의 각각은, 상기 복수의 메모리 셀 중 대응하는 메모리 셀의 제어 게이트와, 상기 복수의 전송 트랜지스터 중 대응하는 전송 트랜지스터의 상기 제1 불순물 영역으로부터 인출되어 상기 제어 게이트의 상층에 배치되어 있는 인출 배선을 포함하고,

상기 제어 게이트의 배열 순서와 상기 인출 배선의 배열 순서가 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항 또는 제4항에 있어서,

상기 불휘발성 반도체 기억 장치는, 사이에 절연막이 형성된 복수의 도전층의 다층 구조를 구비하고,

상기 인출 배선은, 상기 복수의 도전층 중 상기 제어 게이트보다 1층 위의 도전층인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 복수의 전송 트랜지스터 중, 상기 임의 워드선의 전송 트랜지스터의 비스듬한 맞은편에 상기 잔여 워드선의 전송 트랜지스터가 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 복수의 전송 트랜지스터 중, 상기 임의 워드선의 전송 트랜지스터에 인접하여, 상기 임의 워드선의 양옆에 위치하는 워드선 이외의 상기 잔여 워드선의 전송 트랜지스터가 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항, 제6항 및 제7항 중 어느 한 항에 있어서,

상기 불휘발성 반도체 기억 장치는, 상기 복수의 전송 트랜지스터의 상기 게이트선이 연장되는 방향을 따라 형성됨과 함께 상기 제1 소자 분리 절연막보다 폭이 큰 제2 소자 분리 절연막을 구비하고,

상기 복수의 전송 트랜지스터는 상기 제1 및 제2 그룹 외에, 상기 제2 그룹의 상기 제2 불순물 영역과 상기 제2 소자 분리 절연막을 끼워 대향하는 상기 제1 불순물 영역을 갖는 전송 트랜지스터로 구성되는 제3 그룹으로 나뉘어져 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 불휘발성 반도체 기억 장치는 NAND형 EEPROM인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항의 불휘발성 반도체 기억 장치가 탑재된 전자 카드.
카드 인터페이스와,

상기 카드 인터페이스에 접속된 카드 슬롯과,

상기 카드 슬롯에 전기적으로 접속 가능한 제10항의 상기 전자 카드를 구비하는 것을 특징으로 하는 전자 장치.
제11항에 있어서,

상기 전자 장치는 디지털 카메라인 것을 특징으로 하는 전자 장치.