KR20050056114A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR20050056114A
KR20050056114A KR1020040053069A KR20040053069A KR20050056114A KR 20050056114 A KR20050056114 A KR 20050056114A KR 1020040053069 A KR1020040053069 A KR 1020040053069A KR 20040053069 A KR20040053069 A KR 20040053069A KR 20050056114 A KR20050056114 A KR 20050056114A
Authority
KR
South Korea
Prior art keywords
write
memory cell
voltage
writing
data
Prior art date
Application number
KR1020040053069A
Other languages
English (en)
Other versions
KR100633508B1 (ko
Inventor
다나까도모하루
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050056114A publication Critical patent/KR20050056114A/ko
Application granted granted Critical
Publication of KR100633508B1 publication Critical patent/KR100633508B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 메모리 셀(M)과, 메모리 셀에 데이터를 기입하는 기입 회로(2, 3, 4, 5, 6, 7, 8)로서, 메모리 셀에 기입 전압(Vpgm)과 기입 제어 전압(VBL)을 공급하여 메모리 셀에 기입을 행하여 메모리 셀의 기입 상태를 변화시키고, 기입 제어 전압(VBL)의 공급 상태를 변화시켜 기입 상태의 변화 속도를 완화하고, 기입 제어 전압(VBL)의 공급 상태를 다시 변화시켜 완화된 기입 상태의 변화 속도를 제어하고, 기입 상태의 변화 속도가 완화되어 있는 동안에 메모리 셀에 대한 기입을 종료시키는 기입 회로를 구비한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 1개의 메모리 셀에 대하여 2치 이상의 다치 데이터를 기억하는 다치 플래시 메모리에 관한 것이다.
플래시 메모리는, 소거, 기입이 행해짐으로써 메모리 셀 트랜지스터의 부유 게이트의 축적 전하량을 변화시키고, 이에 의해 임계값 전압을 변화시켜 데이터를 기억한다. 예를 들면, 마이너스의 임계값 전압은 "1" 데이터에, 플러스의 임계값 전압은 "0" 데이터에 대응하고 있다.
최근, 비트 단가를 내리기 위해, 혹은 기억 용량을 늘리기 위해, 하나의 메모리 셀에 복수 비트의 데이터를 기억시키는 다치 플래시 메모리가 개발되고 있다. 예를 들면, 2비트의 데이터를 1개의 메모리 셀에 기억시키는 것에서는, 그 메모리 셀은 4개의 임계값대를 데이터에 따라 갖는다.
양호한 정밀도로 임계값 전압을 메모리 셀에 갖게 함으로써 신뢰성이 높은 디바이스가 얻어진다. 임계값 전압의 제어를 양호한 정밀도로 행하기 위해, 기입 전압 Vpgm을 일정한 비율로 높이면서 데이터 기입을 행하는 방법이, 예를 들면 「Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp129-130, Digest of 1995 Symposium on VLSI Technology」에 제안되어 있다.
이 방법에서는, 기입 전압 Vpgm을, 예를 들면, 0.2V/10μsec의 비율로 높이면서 기입함으로써, 원리적으로 1개의 임계값 전압의 분포 폭을 0.2V로 제어할 수 있다. 통상, 기입 전압 Vpgm은 복수의 기입 펄스로 분할되고, 각 펄스의 전압 Vpgm을 일정한 비율로 스텝 업시킨다. 이에 의해 동등한 효과가 얻어진다. 각 펄스의 메모리 셀에의 인가 후에 임계값 전압을 확인하고, 소정의 검증 레벨에 도달하면, 기입을 종료시킨다.
한편, 가공 치수의 미세화도 진행되고 있다. 이 때문에, 메모리 셀간의 거리가 축소되어, 다치 플래시 메모리에서도, 다양한 문제를 야기하고 있다. 즉, 미세화가 진행됨에 따라 부유 게이트간의 거리가 축소되어, 이하와 같은 문제를 야기하고 있다.
2개의 인접하는 메모리 셀 A와 B를 생각한다. 우선, 2개 모두 동시에 소거되며, 각각 -3V의 임계값 전압을 갖는 것으로 한다. 먼저 A의 메모리 셀에 임의의 데이터를 기입한다. 이에 의해 그 임계값 전압이 예를 들면 0.5V∼1V로 된다. 그 후, B의 메모리 셀에 다른 데이터를 기입한다. B의 메모리 셀의 임계값 전압이 예를 들면 1.5V∼2V로 되면, 부유 게이트간 상호의 용량 결합에 의해, A의 메모리 셀의 부유 게이트의 전위가 내려가고, 그 임계값 전압이 상승한다. 예를 들면, 1V∼1.5V로 상승한다.
이 예에서는, 본래, A와 B의 메모리 셀의 임계값 전압의 차(판독 마진)는 최소 0.5V일 것이지만, 부유 게이트간 상호의 용량 결합에 의해 0V로 축소된다. 즉 서로 다른 데이터를 구별하기 위한 임계값 전압의 차가 축소되어, 판독 마진이 소멸된다.
이 문제를 회피하기 위해, 기입 전압 Vpgm의 1스텝당의 증가량(스텝 업량) Dvpgm을 감소시키는 것이 생각된다. 예를 들면, 스텝 업량 Dvpgm을 0.5V로부터 0.1V로 함으로써, 임계값 전압의 분포 폭이 0.5V로부터 0.1V로 좁혀져, 판독 마진은 0.4V 증가한다.
그러나, 스텝 업량이 1/5로 됨으로써, 기입 펄스의 수가 5배 필요로 되어, 기입 시간도 5배로 되는 문제가 새롭게 발생한다.
이와 같이 종래에는, 판독 마진을 확보하여 신뢰성을 높이고자 하면 기입 시간이 증가되는 문제가 있었다.
예를 들면, 일본 특개2003-196988호 공보에는, 기입 전압 Vpgm의 스텝 업량 Dvpgm을 감소시키지 않고, 임계값 전압을 좁히는 기술이 개시되어 있다. 이 기술은, 우선, Dvpgm마다 스텝 업되는 기입 전압과, 비트선에 인가되는 0V의 기입 제어 전압을 메모리 셀에 공급하여 기입을 행한다. 그리고, 메모리 셀이 소정의 기입 상태에 근접하면, 기입 제어 전압을 0V로부터 예를 들면 0.4V로 인상하여 임계값 전압의 변화 속도를 완화하고, 임계값 전압의 변화 속도가 완화되어 있는 동안에 메모리 셀에 대한 기입을 종료시킨다.
상기한 바와 같이, 일본 특개2003-196988호 공보에 기재된 것에서는, 임계값 전압의 변화 속도를 완화하기 위해, 기입 도중에서 기입 제어 전압을 올리고 있다. 그러나, 기입 전압 자체는 스텝 업하기 때문에, 임계값 전압의 변화 속도는 어느 정도는 원래로 되돌아간다. 따라서, 임계값 전압의 변화 속도를 충분히 떨어뜨릴 필요가 있어, 임계값 전압의 변화 속도가 완화되고 나서 기입이 완료되기까지 시간이 걸린다. 또한, 임계값 전압의 제어성도 반드시 양호하다고는 할 수 없다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 기입 시간의 증가를 억제하면서, 임계값 전압의 분포 폭을 축소하여, 신뢰성이 높은 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 메모리 셀과, 상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압과 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하여 상기 메모리 셀의 기입 상태를 변화시키고, 상기 기입 제어 전압의 공급 상태를 변화시켜 상기 기입 상태의 변화 속도를 완화하고, 기입 제어 전압의 공급 상태를 다시 변화시켜 상기 완화된 기입 상태의 변화 속도를 제어하고, 상기 기입 상태의 변화 속도가 완화되어 있는 동안에 상기 메모리 셀에 대한 기입을 종료시키는 기입 회로를 구비하고 있다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과, 상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 제1 검증 전압을 인가하여 상기 메모리 셀의 기입 상태가 제1 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하지 않았으면 상기 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀에 제2 검증 전압을 인가하여 상기 메모리 셀의 기입 상태가 제2 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 상기 제2 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하며, 상기 제2 실효 전압은 시간과 함께 값이 변화된다.
본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과, 상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하지 않았으면 상기 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제2 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하며, 상기 제2 실효 전압의 값은 시간과 함께 변화된다.
<실시예>
이하, 도면을 참조하여 본 발명을 실시 형태에 의해 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 다치 플래시 메모리 전체의 구성을 도시하는 블록도이다.
메모리 셀 어레이(1) 내에는 복수의 플래시 메모리 셀, 복수의 비트선 및 워드선이 설치되어 있다. 복수의 플래시 메모리 셀은 매트릭스 형상으로 배치되어 있다.
컬럼 제어 회로(2) 및 로우 제어 회로(3)가, 메모리 셀 어레이(1)에 인접하여 설치되어 있다. 컬럼 제어 회로(2)는, 메모리 셀 어레이(1) 내의 비트선을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 또는, 메모리 셀로부터의 데이터 판독을 행한다. 로우 제어 회로(3)는, 메모리 셀 어레이(1) 내의 워드선을 선택하여, 소거, 기입, 판독에 필요한 전압을 공급한다.
또한, 메모리 셀 어레이(1)의 소스선을 제어하는 소스선 제어 회로(4)와, 메모리 셀 어레이(1)가 형성되는 p형 웰을 제어하는 P웰 제어 회로(5)가 설치되어 있다.
데이터 입출력 버퍼(6)는, 외부 I/O선을 통해 호스트에 접속되어 있다. 데이터 입출력 버퍼(6)는, 기입 데이터의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(6)에서 수취된 기입 데이터는 컬럼 제어 회로(2)로 보내어진다. 또한, 데이터 입출력 버퍼(6)는, 컬럼 제어 회로(2)로부터 판독된 데이터를 수취한다.
메모리 셀 어레이(1) 내의 메모리 셀의 선택을 행하기 위해, 외부로부터의 어드레스 데이터가 스테이트 머신(8)을 통해 컬럼 제어 회로(2) 및 로우 제어 회로(3)로 보내어진다.
또한, 호스트로부터의 커맨드 데이터가 커맨드 인터페이스(7)로 보내어진다. 커맨드 인터페이스(7)는, 호스트로부터의 제어 신호를 받아, 데이터 입출력 버퍼(6)에 입력된 데이터가 기입 데이터인지 커맨드 데이터인지 어드레스 데이터인지를 판단하고, 커맨드 데이터이면 수취 커맨드 신호로서 스테이트 머신(8)에 전송한다.
스테이트 머신(8)은, 플래시 메모리 전체의 관리를 행하는 것으로, 호스트로부터의 커맨드를 받아, 판독, 기입, 소거의 각 동작 및 데이터의 입출력 관리를 행한다. 또한, 스테이트 머신(8) 내에는 각 메모리 셀에 대한 데이터의 기입 횟수를 카운트하기 위한 기입 카운터 PC가 설치되어 있다.
도 2a는, 도 1에서의 메모리 셀 어레이(1)의 내부 구성을 도시하는 블록도이다. 메모리 셀 어레이(1) 내의 복수의 메모리 셀은 복수의 블록 BLOCK0∼BLOCK1023으로 분할되어 있다. 블록은 소거의 최소 단위이다. 각 블록 BLOCKi(i=0∼1023) 내에는 각각, 도 2b에 도시한 바와 같이 8512개의 NAND형 메모리 유닛이 설치되어 있다.
이 예에서는, 각 NAND형 메모리 유닛에는 직렬로 접속된 4개의 메모리 셀 M이 설치되어 있고, 그 일단은 선택 게이트선 SGDi에 공통으로 접속된 선택 게이트 S1을 통해 비트선 BLe 또는 BLo에 접속되며, 타단은 선택 게이트선 SGSi에 공통으로 접속된 선택 게이트 S2를 통해 공통 소스선 C-source에 접속되어 있다.
각각의 메모리 셀 M은 제어 게이트, 부유 게이트, 소스 및 드레인을 갖고, 각 4개의 메모리 셀 M의 제어 게이트는 워드선 WL0i∼WL3i 중 대응하는 것에 공통으로 접속되어 있다.
0부터 세어 짝수번째의 비트선 BLe와 홀수번째의 비트선 BLo에 대하여, 상호 독립적으로 데이터의 기입과 판독이 행해진다. 1개의 워드선 WL에 제어 게이트가 접속되어 있는 8512개의 메모리 셀 중, 짝수번째의 비트선 BLe에 접속되어 있는 4256개의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다.
각 메모리 셀이 각각 1비트의 데이터를 기억하는 경우, 4256개의 메모리 셀에 기억되는 4256비트의 데이터가 페이지라는 단위를 구성한다. 1개의 메모리 셀이 2비트의 데이터를 기억하는 경우, 4256개의 메모리 셀은 2페이지분의 데이터를 기억한다. 홀수번째의 비트선 BLo에 접속되어 있는 4256개의 메모리 셀로 다른 2페이지가 구성되며, 동일 페이지 내의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다.
도 3은 도 1에서의 메모리 셀 어레이(1)의 컬럼 방향의 소자 구조를 도시하는 단면도이다. p형 기판(10) 상에 n형 웰(11)이 형성되고, n형 웰(11) 내에 p형 웰(12)이 형성되어 있다. 각 메모리 셀 M은, n형 확산층(13)에서 형성된 소스, 드레인과, 소스·드레인 사이의 채널 영역 상에 터널 산화막을 개재하여 설치된 부유 게이트 FG와, 이 부유 게이트 FG 상에 절연막을 개재하여 설치되며, 워드선 WL로 되는 제어 게이트 CG로 구성되어 있다.
각 선택 게이트 S1, S2는, n형 확산층(13)에서 형성된 소스, 드레인과, 적층된 2중 구조의 선택 게이트선 SG로 각각 구성되어 있다. 워드선 WL과 선택 게이트선 SG는, 모두 도 1에서의 로우 제어 회로(3)에 접속되며, 로우 제어 회로(3)로부터의 출력 신호에 의해 제어된다.
4개의 메모리 셀 M과 선택 게이트 S1, S2로 이루어지는 NAND형 메모리 유닛의 일단은, 컨택트홀 CB1을 통해 제1 층의 메탈 배선층 M0에 접속되어 있다. 이 메탈 배선층 M0은, 비아홀 V1을 통해, 비트선 BL로 되는 제2 층의 메탈 배선층 M1에 접속되어 있다. 비트선 BL은 도 2에서의 컬럼 제어 회로(2)에 접속되어 있다.
NAND형 메모리 유닛의 타단은 컨택트홀 CB2를 통해, 공통 소스선 C-source로 되는 제1 층의 메탈 배선층 M2에 접속되어 있다. 공통 소스선 C-source는 도 1에서의 소스선 제어 회로(4)에 접속되어 있다.
n형 웰(11)의 표면에는 n형 확산층(14)이, p형 웰(12)의 표면에는 p형 확산층(15)이 각각 형성되며, n형 확산층(14) 및 p형 확산층(15)은 컨택트홀 CB3, CB4를 통해, 웰선 C-p-well로 되는 제1 층의 메탈 배선층 M3에 함께 접속되어 있다. 웰선 C-p-well은 도 1에서의 P웰 제어 회로(5)에 접속되어 있다.
도 4a, 도 4b는, 메모리 셀 어레이(1)의 로우 방향의 소자 구조를 도시하는 단면도이다. 도 4a, 도 4b에 도시한 바와 같이, 각 메모리 셀은 소자 분리 STI에 의해 상호 분리되어 있다.
도 4a에 도시한 바와 같이, 각 메모리 셀에서는, 터널 산화막(16)을 개재하여 부유 게이트 FG가 채널 영역 상에 적층되어 있다. 부유 게이트 FG 상에는 예를 들면 ONO막으로 이루어지는 절연막(17)을 개재하여 워드선 WL이 적층되어 있다.
도 4b에 도시한 바와 같이, 선택 게이트선 SG는 2중 구조로 되어 있다. 그리고, 메모리 셀 어레이(1)의 단 혹은 일정수의 비트선마다 상하의 선택 게이트선 SG가 접속되어 있다.
도 5는 도 1에서의 컬럼 제어 회로(2)의 주요부의 구성을 추출하여 도시하고 있다.
컬럼 제어 회로(2)에는, 동일 컬럼 번호의 짝수번째의 비트선 BLe와 홀수번째의 비트선 BLo로 이루어지는 2개의 비트선마다 데이터 기억 회로(20)가 각각 설치되어 있다. 또한, 컬럼 제어 회로(2)에는, 상기 각 데이터 기억 회로(20)에 대응하여, 메모리 셀에 데이터를 기입하며 또한 메모리 셀로부터 데이터를 판독하는 감지 증폭기가 설치되어 있다.
상기 데이터 기억 회로(20)와 짝수번째의 비트선 BLe 사이에는 컬럼 선택용의 n채널 MOS 트랜지스터 Qn1이 접속되며, 홀수번째의 비트선 BLo와의 사이에는 컬럼 선택용의 n채널 MOS 트랜지스터 Qn2가 접속되어 있다.
각 데이터 기억 회로(20)에 접속된 짝수번째 및 홀수번째의 비트선 BLe, BLo는, 어느 한쪽이 선택되어 데이터 기억 회로(20)에 접속되며, 데이터 기입 혹은 판독이 제어된다. 즉, 신호 EVENBL이 H 레벨(H level), 신호 ODDBL이 L 레벨(L level)일 때는, MOS 트랜지스터 Qn1이 도통하여 짝수번째의 비트선 BLe가 선택되고, 이 비트선 BLe가 데이터 기억 회로(20)에 접속된다. 신호 EVENBL이 L 레벨, 신호 ODDBL이 H 레벨일 때는, MOS 트랜지스터 Qn2가 도통하여 홀수번째의 비트선 BLo가 선택되고, 이 비트선 BLo가 데이터 기억 회로(20)에 접속된다. 또한, 상기 신호 EVENBL은 짝수번째의 비트선 BLe에 접속되어 있는 모든 컬럼 선택용의 n채널 MOS 트랜지스터에 공통으로 공급되며, 신호 ODDBL은 홀수번째의 비트선 BLo에 접속되어 있는 모든 컬럼 선택용의 n채널 MOS 트랜지스터에 공통으로 공급된다. 비선택의 비트선 BL에 대해서는, 도시하지 않은 다른 회로에 의해 제어된다.
상기 각 데이터 기억 회로(20) 내에는 3개의 2치 데이터 기억부 DS1, DS2, DS3이 설치되어 있다. 데이터 기억부 DS1은 내부의 데이터 입출력선(I/O선)을 통해 데이터 출력 버퍼와 접속되며, 외부로부터 입력된 기입 데이터나 외부로 출력하는 판독 데이터를 기억한다. 데이터 기억부 DS2는, 기입 후에 메모리 셀의 임계값 전압을 확인할(기입 검증) 때의 검출 결과를 기억한다. 데이터 기억부 DS3은, 메모리 셀의 데이터를 기입과 판독 시에 일시적으로 기억한다.
도 6은 도 1에 도시한 다치 플래시 메모리의 다치 데이터와 메모리 셀의 임계값 전압과의 관계를 도시하는 도면이다.
다음으로, 도 6을 참조하여, 상기 구성으로 이루어지는 다치 플래시 메모리의 개략적인 동작을 설명한다. 또한, 본 예에서는, 2비트, 즉 4치의 데이터를 1개의 메모리 셀에 기억하는 경우를 설명한다. 이 2비트의 데이터로서는 "11", "10", "01", "00"이 전부이다. 이 2개의 비트는 서로 다른 로우 어드레스(서로 다른 페이지)에 속한다. 상기 4치의 데이터는 임계값 전압의 차이로서 메모리 셀에 기억된다.
도 6에 도시한 바와 같이, 예를 들면 임계값 전압이 가장 낮은 상태(예를 들면 임계값 전압이 마이너스의 상태)를 데이터 "11"로 하고, 메모리 셀의 임계값 전압이 2번째로 낮은 상태(예를 들면 임계값 전압이 플러스인 상태를) 데이터 "10"으로 하며, 메모리 셀의 임계값 전압이 3번째로 낮은 상태(예를 들면 임계값 전압이 플러스인 상태를) 데이터 "01"로 하고, 메모리 셀의 임계값 전압이 가장 높은 상태(예를 들면 임계값 전압이 플러스인 상태를) 데이터 "00"으로 한다.
소거 후, 메모리 셀의 데이터는 "11"로 되어 있는 것으로 한다. 이 메모리 셀에의 하위 페이지의 기입 데이터가 "0"이면, 기입에 의해 "11"의 상태로부터 "10"으로 이동한다. "1" 데이터 기입의 경우에는 "11" 그대로이다.
다음으로, 상위 페이지의 데이터가 기입된다. 만약 기입 데이터가 "1"이면, "11" 혹은 "10"의 상태가 그대로 유지된다. 만약 기입 데이터가 "0"이면, "11"의 상태는 "01"로, "10"의 상태는 "00"으로 각각 변화된다.
기입 동작 중에, 기입이 행해진 메모리 셀로부터 데이터를 판독하여, 충분히 기입이 행해졌는지의 여부가 검증되는 소위 기입 검증이 행해진다.
감지 증폭기에 의한 판독 데이터는, 임계값 전압이 0V 이하이면 "11"로 간주되고, 임계값 전압이 0V 이상 1V 이하이면 "10"으로 간주된다. 또한, 임계값 전압이 1V 이상 2V 이하이면 "01"로 간주되고, 임계값 전압이 2V 이상이면 "00"으로 간주된다.
표 1은, 도 1의 다치 플래시 메모리의 소거, 기입, 판독, 기입 검증 시에 있어서의 각 부의 전압값을 일례를 나타내고 있다. 또한, 표 1에서는, 기입과 판독 시에 워드선 WL2와 짝수번째의 비트선 BLe가 선택된 경우의 예를 나타내고 있다.
소거 제1단계기입 제2단계기입 기입금지 "10"판독 "01"판독 "00"판독 "10"제1단계기입 "10"제2단계기입 "01"제1단계기입 "01"제2단계기입 "00"제1단계기입 "00"제2단계기입
BLe Floating 0V VBL Vdd H orL H orL H orL H orL H orL H orL H orL H orL H orL
BLo Floating Vdd Vdd Vdd 0V 0V 0V 0V 0V 0V 0V 0V 0V
SGD Floating Vdd Vdd Vdd 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL3 0V 10V 10V 10V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL2 0V Vpgm Vpgm Vpgm 0V 1V 2V 0.2V 0.4V 1.2V 1.4V 2.2V 2.4V
WL1 0V 0V 0V 0V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL0 0V 10V 10V 10V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
SGS Floating 0V 0V 0V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
C-source Floating 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V
C-p-well 20V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V
소거는, p형 웰(12)(웰선 C-p-well)에 20V가, 선택된 블록의 모든 워드선 WL에 0V가 공급된다. 이에 의해, 블록 내의 모든 메모리 셀 M의 부유 게이트 FG로부터 전자가 방출되어 임계값 전압이 마이너스로 되어, "11"의 상태로 된다. 여기서 비선택 블록의 워드선 및 비트선 BL 등은 전위적으로 부유 상태로 되지만, p형 웰(12)과의 용량 결합에 의해 20V 가깝게 되어 있다.
기입은, 제1 단계, 제2 단계 및 기입 금지의 순으로 행해진다. 우선, 선택된 워드선 WL2에 14V∼20V의 값을 갖는 프로그램 전압(기입 전압) Vpgm이 공급된다. 비선택의 워드선 중 선택 메모리 셀보다 비트선측에 배치된 메모리 셀의 각 워드선, 예를 들면 워드선 WL3에는, 이 워드선 WL3이 접속된 메모리 셀이 도통하는 높은 전압, 예를 들면 10V가 공급된다. 한편, 비선택의 워드선 중 선택 메모리 셀보다 웰선 C-p-well측에 배치된 메모리 셀의 각 워드선, 예를 들면 워드선 WL1에는, 이 워드선 WL1이 접속된 메모리 셀이 비도통으로 되는 낮은 전압, 예를 들면 0V가 공급된다. 또한, 선택된 비트선 BLe에는 0V의 전압(기입 제어 전압)이 공급된다. 그렇게 하면, 비트선 BLe에 공급된 0V의 전압이, 선택된 메모리 셀의 드레인까지 전달되고, 또한 제어 게이트 CG와 부유 게이트 FG 사이의 용량 결합에 의해 부유 게이트 FG의 전위가 상승하고, 터널 산화막(도 4a에서의 터널 산화막(16))을 통해, 터널 현상에 의해 전자가 드레인으로부터 부유 게이트 FG에 주입되어, 임계값 전압이 고속으로 상승한다(제1 단계 기입). 기입 시에, 임계값 전압의 상승 속도를 억제하기 위해서는, 비트선 BLe의 전압이 예를 들면 0.3V∼0.4V로 올라간다(제2 단계 기입). 임계값 전압의 상승을 금지하기 위해서는, 비트선 BLe는 충분히 높은 전압, 예를 들면 전원 전압 Vdd(∼3V)로 된다(기입 금지).
판독은, 선택된 워드선 WL2에 다른 값의 판독 전압(0V, 1V, 2V)이 순차적으로 공급됨으로써 행해진다. 비선택의 나머지 워드선에는, 비선택의 메모리 셀이 도통하는 값의 전압, 예를 들면 4.5V가 공급된다. 선택 메모리 셀의 임계값 전압이 판독 전압 이하이면, 비트선 BLe와 공통 소스선 C-source 사이가 도통하여 전류가 흘러, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다. 선택 메모리 셀의 임계값 전압이 판독 전압 이상이면, 비트선 BLe와 공통 소스선 C-source 사이는 비도통으로 되어, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다. 메모리 셀이 "10" 상태의 임계값 전압보다 높은지의 여부를 검출하기 위해서는, 판독 전압이 0V로 되어 판독이 행해진다("10" 판독). 메모리 셀이 "01" 상태의 임계값 전압보다 높은지의 여부를 검출하기 위해서는, 판독 전압이 1V로 되어 판독이 행해진다("01" 판독). 또한, 메모리 셀이 "00" 상태의 임계값 전압보다 높은지의 여부를 검출하기 위해서는, 판독 전압이 2V로 되어 판독이 행해진다("00" 판독).
"10" 상태의 메모리 셀은, 판독 전압 0V에 대하여 0.4V의 판독 마진을 갖게 하기 위해, 임계값 전압이 0.4V 이상으로 되도록 기입된다. 이 때문에, "10"으로 기입하는 경우, 기입 검증에 의해 메모리 셀의 임계값 전압이 0.4V에 도달하였다고 검출되면, 기입이 금지된다.
종래에는, 임계값 전압이 0.4V에 도달하였는지의 여부만 검출하였기 때문에, 도 6에서 파선으로 나타낸 바와 같이, 임계값 전압은 비교적 폭넓은 분포를 갖게 된다.
이 실시 형태에서는, 임계값 전압이 목표의 임계값 전압보다 약간 낮은 레벨에 도달하였는지를 검출하여, 임계값 전압의 상승 속도가 제2 단계 기입에 의해 억제된다. 이 때문에, 임계값 전압의 분포 폭은 도 6에서의 실선으로 나타낸 바와 같이, 종래보다 좁힐 수 있다. 다른 "01", "00" 상태에 관해서도 마찬가지이다.
기입 검증은, 선택된 워드선 WL2에 다른 값의 검증 전압(0.2V, 0.4V, 1.2V, 1.4V, 2.2V, 2.4V)이 순차적으로 공급됨으로써 행해진다. 메모리 셀의 임계값 전압이 검증 전압 이하이면, 비트선 BLe와 공통 소스선 C-source 사이가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L로 된다. 메모리 셀의 임계값 전압이 검증 전압 이상이면, 비트선 BLe와 공통 소스선 C-source 사이는 비도통으로 되어, 비트선 BLe의 전위는 비교적 높은 레벨 H로 된다.
메모리 셀의 목표의 임계값 전압이 0.4V인 경우, 그 목표의 임계값 전압보다 약간 낮은 레벨의 임계값 전압, 본 예에서는 0.2V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 0.2V로 되어 기입 검증이 행해진다("10" 제1 단계 기입 검증). 메모리 셀의 임계값 전압이 목표의 임계값 전압 0.4V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 0.4V로 되어 기입 검증이 행해진다("10" 제2 단계 기입 검증).
메모리 셀의 목표의 임계값 전압이 1.4V인 경우, 그 목표의 임계값 전압보다 약간 낮은 레벨의 임계값 전압, 본 예에서는 1.2V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 1.2V로 되어 기입 검증이 행해진다("01" 제1 단계 기입 검증). 메모리 셀의 임계값 전압이 목표의 임계값 전압 1.4V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 1.4V로 되어 기입 검증이 행해진다("01" 제2 단계 기입 검증).
메모리 셀의 목표의 임계값 전압이 2.4V인 경우, 그 목표의 임계값 전압보다 약간 낮은 레벨의 임계값 전압, 본 예에서는 2.2V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 2.2V로 되어 기입 검증이 행해진다("00" 제1 단계 기입 검증). 메모리 셀의 임계값 전압이 목표의 임계값 전압 2.4V보다 높은지의 여부를 검출하기 위해서는, 검증 전압이 2.4V로 되어 기입 검증이 행해진다("00" 제2 단계 기입 검증).
여기서, 판독 전압과 상기 제2 검증 전압과의 차는 상기 제1 검증 전압과 상기 제2 검증 전압과의 차보다 크게 되어 있다. 예를 들면, "10" 판독, "10" 제1 단계 기입 검증, "10" 제2 단계 기입 검증에 주목하면, 표 1에 나타낸 바와 같이, "10" 판독 시의 선택 워드선(WL2)의 전압은 0V, "10" 제1 단계 기입 검증 시의 선택 워드선의 전압은 0.2V, "10" 제2 단계 기입 검증 시의 선택 워드선의 전압은 0.4V이기 때문에, 판독 전압과 상기 제2 검증 전압과의 차는 0.4V, 제1 검증 전압과 제2 검증 전압과의 차는 0.2V로 되며, 판독 전압과 제2 검증 전압과의 차는 제1 검증 전압과 제2 검증 전압과의 차보다 크다.
도 7은 상술한 일본 특개2003-196988호 공보에 기재된 종래의 기입 방법과, 임계값 전압의 변화 상태를 도시하고 있다. 도면에서, □은 기입하기 쉬운 메모리 셀의 임계값 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고, ■은 기입하기 어려운 메모리 셀의 임계값 전압 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고 있다. 이 2개의 메모리 셀은 동일 페이지의 데이터를 기억한다. 어느 쪽도 초기 상태에서는 소거되어 있으며, 마이너스의 임계값 전압을 갖고 있는 것으로 한다.
기입 전압 Vpgm은 복수의 펄스로 분할되어 있고, 1펄스마다 예를 들면 0.3V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당의 증가분 Dvpgm은 0.3V이다.
제1 단계 기입에서는, 기입 제어 전압인 비트선 BL의 전압 VBL은 0V로 된다. 제1 단계 기입에서는, 기입 전압 Vpgm의 수펄스 후에, 임계값 전압은 기입 전압 Vpgm의 전압 증가분과 동일한 0.3V/펄스의 속도로 올라가고 있다. 각 기입 펄스 인가 후에 제1 단계 기입 검증 및 제2 단계 기입 검증이 행해진다. 제1 단계 기입 검증 전압에 임계값 전압이 도달하였다고 검출된 메모리 셀의 비트선 전압 VBL은 0.4V로 스텝 업되어, 메모리 셀마다 제2 단계 기입이 이루어진다. 또한, 제2 단계 기입 검증 전압에 임계값 전압이 도달하였다고 검출된 메모리 셀의 비트선 전압 VBL은 Vdd로 되어, 메모리 셀마다 기입이 금지된다. 제2 단계 기입으로 되고 나서 수펄스 동안에는, 임계값 전압의 상승율이 예를 들면 거의 0V/펄스로부터 0.1V/펄스로 억제되기 때문에, 임계값 전압은 0.1V의 분포 폭만 갖는다.
도 8은 이 실시 형태에 따른 다치 플래시 메모리에서의 데이터의 기입 방법과, 임계값 전압의 변화 상태를 도시하고 있다. 도 7의 경우와 마찬가지로, □은 기입하기 쉬운 메모리 셀의 임계값 전압 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고, ■은 기입하기 어려운 메모리 셀의 임계값 전압 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고 있다. 이 2개의 메모리 셀은 동일 페이지의 각각의 컬럼의 데이터를 기억한다. 어느 쪽도 초기 상태에서는 소거되어 있으며, 마이너스의 임계값 전압을 갖고 있다.
기입 전압 Vpgm은 복수의 펄스로 분할되어 있고, 1펄스마다 예를 들면 0.3V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당의 증가분 Dvpgm은 0.3V이다.
기입 제어 전압인 비트선 BL의 전압 VBL이 0V로 되어 제1 단계 기입이 행해진다. 그리고, 제1 단계 기입에서, 기입 전압 Vpgm이 수펄스분 공급된 후마다, 임계값 전압은 기입 전압 Vpgm의 전압 증가분과 동일한 0.3V/펄스의 속도로 올라간다. 기입 펄스를 1회 인가한 후마다 제1 단계 기입 검증 혹은 제2 단계 기입 검증이 행해진다.
제1 단계 기입 검증 전압에 임계값 전압이 도달하였다고 검출된 메모리 셀의 비트선 전압 VBL은, 그 후, 0V로부터 0.3V로 되어, 메모리 셀마다 제2 단계 기입으로 이동한다. 제2 단계 기입 중, 비트선 전압 VBL은, 0.3V로부터 예를 들면 0.1V씩 증가된다. 기입 전압 Vpgm의 값의 증가율 0.3V는, 기입 제어 전압인 비트선 BL의 값의 증가율 0.1V보다 크다. 따라서, 제2 단계 기입 중의 실효적인 기입 전압은 여전히 증가하고, 그 증가율은 내려가 0.2V로 된다. 제1 단계 기입으로부터 제2 단계 기입으로 되면, 비트선 전압 VBL이 0.3V로 상승하여, 실질적인 기입 전압이 저하되기 때문에, 메모리 셀의 임계값 전압의 상승율은 억제된다. 또한, 제2 단계 기입의 기간에서는 비트선 전압 VBL이 0.3V로부터 0.1V 스텝으로 순차적으로 스텝 업하기 때문에, 계속적으로 임계값 전압의 상승율이 억제된다. 따라서, 도 7의 경우와 비교하여, 제2 단계 기입 중에서의 메모리 셀의 임계값 전압이 거의 일정하게 되도록 제어할 수 있어, 양호한 정밀도로 임계값 전압의 분포 폭을 축소할 수 있다.
또한, 제2 단계 기입 검증 전압에 임계값 전압이 도달하였다고 검출된 메모리 셀의 비트선 전압 VBL이 Vdd로 되어, 메모리 셀마다 기입이 금지된다. 제2 단계 기입으로 되어, 수펄스 동안에는 임계값 전압의 상승이 예를 들면 거의 0.1V/펄스로 억제되기 때문에, 임계값 전압은 0.1V의 분포 폭만 갖는다.
도 7의 경우, 제2 단계 기입으로 들어 간 직후에는, 임계값 전압의 상승율이 필요 이상으로 억제되기 때문에, 제2 단계 기록에는 시간이 걸렸다. 이에 대하여, 도 8의 경우에는, 제2 단계 기입으로 들어 간 직후의 비트선 전압 VBL의 증가를, 도 7의 경우의 0.4V보다 작은 0.3V로 하고, 제2 단계 기입으로 들어간 후에는 0.3V로 상승한 비트선 전압 VBL의 값을 다시 0.1V씩 스텝 업시키도록 하고 있다. 이 때문에, 도 7과 같이 제2 단계 기입으로 들어 간 직후에, 임계값 전압의 상승율이 필요 이상으로 억제되지 않아, 도 7의 경우와 비교하여 기입 시간을 짧게 할 수 있다.
여기서, 제1 단계 기입 검증 전압을 "10" 제1 단계 기입 검증 전압으로 하고, 제2 단계 기입 검증 전압을 "10" 제2 단계 기입 검증 전압으로 함으로써, "10" 기입이 행해진다.
또한, 제2 단계 기입에 들어가고 나서 비트선 전압 VBL이 예를 들면 3회 스텝 업한 후, 즉 제2 단계 기입에 들어가고 나서 일정 시간이 경과하면, 기입이 금지된다.
또한, 도 8에 도시한 바와 같이, 제1, 제2 단계 기입 시에, 기입 전압 Vpgm의 값은 0.3V씩 증가하도록 변화시켜 기입이 행해진다. 이 기입 전압 Vpgm의 증가율 0.3V는, 제1 단계 기입 검증 전압과 제2 단계 기입 검증 전압과의 차의 전압인 0.2V보다 크게 되어 있다.
도 9는 이 실시 형태의 다치 플래시 메모리에서의 메모리 셀에의 상위 페이지 데이터의 기입 방법과, 임계값 전압의 변화 상태를 도시하고 있다. 도 7, 도 8의 경우와 마찬가지로, □은 기입하기 쉬운 메모리 셀의 임계값 전압 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고, ■은 기입하기 어려운 메모리 셀의 임계값 전압 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압 VBL)을 나타내고 있다. 이 2개의 메모리 셀은 동일 페이지의 각각의 컬럼의 데이터를 기억한다.
□으로 나타내는 기입하기 쉬운 메모리 셀은, 초기 상태에서는 소거되어 있으며 마이너스의 임계값 전압을 갖고 있어, 이 메모리 셀은 "01" 상태로 기입되는 것으로 한다. ■로 나타내는 메모리 셀은, 초기 상태에서는 "10"의 상태로 이미 기입되어 있어, 이 메모리 셀은 "00" 상태로 기입되는 것으로 한다.
기입 전압 Vpgm은 복수의 펄스로 분할되어 있고, 1펄스마다 예를 들면 0.3V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당의 증가분 Dvpgm은 0.3V이다. 기입 제어 전압인 비트선 BL의 전압 VBL이 0V로 되어 제1 단계 기입이 행해진다. 그리고, 수펄스 후에는, 임계값 전압은 기입 전압 Vpgm의 전압 증가분과 동일한 0.3V/펄스의 속도로 올라간다. 기입 펄스가 인가된 후마다 "01" 제1 단계 기입 검증과 "01" 제2 단계 기입 검증이 행해지고, 그 후, "00" 제1 단계 기입 검증과 "00" 제2 단계 기입 검증이 행해진다.
□로 나타내는 기입하기 쉬운 메모리 셀의 임계값 전압이 "01" 제1 단계 기입 검증에 도달하였다고 검출되면, 그 후, 비트선 전압 VBL이 0.3V로 되어, 제2 단계 기입으로 이동한다. 제2 단계 기입 중, 비트선 전압 VBL은 0.3V로부터 예를 들면 0.1V씩 스텝 업된다. ■로 나타내는 메모리 셀의 임계값 전압이 "00" 제1 단계 기입 검증 전압에 도달하였다고 검출되면, 그 후, 비트선 전압 VBL은 0.3V로 되어, 제2 단계 기입으로 이동한다. 제2 단계 기입 중, 비트선 전압 VBL은 0.3V로부터 예를 들면 0.1V씩 스텝 업된다.
□로 나타내는 메모리 셀의 임계값 전압이 "01" 제2 단계 기입 검증 전압에 도달하였다고 검출되면, 그 후, 비트선 전압 VBL이 Vdd로 되어, 기입이 금지된다. 또한, ■로 나타내는 메모리 셀의 임계값 전압이 "00" 제2 단계 기입 검증 전압에 도달하였다고 검출되면, 그 후, 비트선 전압 VBL이 Vdd로 되어, 기입이 금지된다.
데이터 "01" 및 "00"의 양방에 관한 것으로, 제2 단계 기입으로 되고 나서, 기입 전압의 수펄스 동안(본 예에서는 2펄스 동안)에는, 임계값 전압의 증가분이 예를 들면 거의 0.1V/펄스로 억제되기 때문에, 임계값 전압은 0.1V의 분포 폭만 갖는다. 즉, 양호한 정밀도로 임계값 전압의 분포 폭을 축소할 수 있다.
도 10은 이 실시 형태의 다치 플래시 메모리에서, 1개의 메모리 셀에 대한 하위 페이지의 데이터 기입 시의 제어 알고리즘을 도시하고 있다.
우선, 호스트로부터의 데이터 입력 커맨드를 수취하여, 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(단계 S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 기입 페이지를 선택하기 위한 어드레스를 설정한다(단계 S2). 다음으로, 1페이지분의 기입 데이터를 수취하여, 각각의 대응하는 데이터 기억부 DS1에 기입 데이터를 설정한다(단계 S3). 호스트가 발행한 기입 커맨드를 수취하여, 스테이트 머신(8)에 기입 커맨드를 설정한다(단계 S4). 기입 커맨드가 설정되어, S5로부터 S16의 단계가 자동적으로 내부에서 스테이트 머신(8)에 의해 기동된다.
각 데이터 기억부 DS1의 데이터는 대응하는 데이터 기억부 DS2에 복사된다(단계 S5). 그 후, 기입 전압 Vpgm의 초기 값을 12V로 설정하고, 또한, 기입 카운터 PC를 0으로 설정한다(단계 S6). 데이터 기억부 DS1의 데이터가 0이고 또한 데이터 기억부 DS2의 데이터가 0이면 제1 단계 기입이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 0V로 한다. 데이터 기억부 DS1의 데이터가 0이고 또한 데이터 기억부 DS2의 데이터가 1이면 제2 단계 기입이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 0.3V+0.1V*DS2로 한다. 또한, 데이터 기억부 DS1의 데이터가 1이면 기입 금지이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 Vdd로 한다(단계 S7).
설정된 기입 전압 Vpgm과 기입 제어 전압 VBL을 이용하여 1페이지분의 메모리 셀에 대하여 기입 펄스를 공급하는 기입 단계를 실행한다(단계 S8). 모든 데이터 기억부 DS2의 데이터가 1 이상인지의 여부를 검출하고, 모두 1 이상이면 제1 단계 스테이터스를 패스로 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(단계 S9). 후술하지만, 모든 데이터 기억부 DS2의 데이터가 1 이상이면, 전단의 기입 단계(단계 S8)에서 제1 단계 기입된 메모리 셀은 없다.
제1 단계 스테이터스가 패스가 아니면, "10" 제1 단계 기입 검증이 기동되어(단계 S10), 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하는 데이터 기억부 DS2의 데이터를 0으로부터 1로 변화시킨다. 데이터 기억부 DS2의 데이터가 1 이상(DS2>0)인 것은, DS2의 값에 1을 더한다. 예를 들면, DS2의 값이 1이면, 그 1에 1을 더하여 2로 한다.
제1 단계 스테이터스가 패스인 경우, 혹은 "10" 제1 단계 기입 검증이 종료되면, "10" 제2 단계 기입 검증이 기동된다(단계 S11). 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하는 데이터 기억부 DS1의 데이터를 0으로부터 1로 변화시킨다. 데이터 기억부 DS1의 데이터가 1인 것은, 그 1 상태를 유지한다. 여기서, 데이터 기억부 DS1의 데이터가 2이면, 데이터 기억부 DS1의 데이터를 강제적으로 1로 해도 된다. 이 경우, 제2 단계 기입은 항상 2회 행해져 종료되게 된다. 도 8의 예에서, 제2 단계 기입 중에, 메모리 셀의 임계값 전압이 0.1V씩 상승하면, 2회째에 제2 단계 기입 검증을 패스할 가망이 있기 때문이다. 이것은, 제2 단계 기입 검증 전압에 아주 약간 도달하지 못한 경우, 재차, 제2 단계 기입되어 기입 시간이 연장되는 것을 방지하기 위해서이다.
"10" 제2 단계 기입 검증 후, 모든 데이터 기억부 DS1의 데이터가 1인지의 여부를 검출하고, 모두 1이면 제2 단계 스테이터스를 패스로 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(단계 S12). 제2 단계 스테이터스가 패스이면, 정상적으로 기입이 종료된 것으로 하여, 기입 스테이터스를 패스로 설정하고 기입 종료로 된다(단계 S13).
제2 단계 스테이터스가 패스가 아니면 기입 카운터 PC를 조사하여(단계 S14), 그 값이 20 이상이면 정상적으로 기입하지 않은 것으로 하여, 기입 스테이터스를 페일로 설정하고 기입 종료로 된다(단계 S15). 기입 카운더 PC의 값이 20보다 적으면, 기입 카운터 PC의 값을 1만큼 증가시키고, 또한, 기입 전압 Vpgm의 설정치를 0.3V 증가시키고(단계 S16), 재차 단계 S7을 거쳐 기입 단계 S8로 된다. 또한, 상기 기입 횟수는 20회에 한정되는 것이 아니라, 적절하게 변경해도 된다.
도 11은, 이 실시 형태의 다치 플래시 메모리에서, 메모리 셀에 대한 상위 페이지의 데이터 기입 시의 제어 알고리즘을 도시하고 있다.
우선, 호스트로부터의 데이터 입력 커맨드를 수취하여 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(단계 S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 기입 페이지를 선택하기 위한 어드레스를 설정한다(단계 S2). 다음으로, 1페이지분의 기입 데이터를 수취하여, 각각의 데이터 기억부 DS1에 대응하는 기입 데이터를 설정한다(단계 S3). 호스트가 발행한 기입 커맨드를 수취하여, 스테이트 머신(8)에 기입 커맨드를 설정한다(단계 S4). 기입 커맨드가 설정되어, S5∼S20의 단계가 자동적으로 내부에서 스테이트 머신(8)에 의해 기동된다.
우선, "10" 판독이 기동되어(단계 S5), 패스(메모리 셀의 데이터가 "10")인 경우에는, 대응하는 데이터 기억부 DS3에 0을 설정한다. 패스가 아니면 대응하는 데이터 기억부 DS3에 1을 설정한다. 다음으로, 각 데이터 기억부 DS1의 데이터를 대응하는 데이터 기억부 DS2에 복사한다(단계 S6). 그 후, 기입 전압 Vpgm의 초기 값을 14V로 설정하고, 기입 카운터 PC를 0으로 설정한다(단계 S7). 데이터 기억부 DS1의 데이터가 0이고 또한 데이터 기억부 DS2의 데이터가 0이면 제1 단계 기입이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 0V로 하고, 데이터 기억부 DS1의 데이터가 0이고 또한 데이터 기억부 DS2의 데이터가 1 이상이면 제2 단계 기입이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 0.3V+0.1Vt×DS2로 하고, 또한, 데이터 기억부 DS1의 데이터가 1이며 또한 데이터 기억부 DS2의 데이터가 1이면 기입 금지이기 때문에, 기입 제어 전압인 비트선 BL의 전압 VBL을 Vdd로 설정한다(단계 S8). 이 후에는, 설정된 기입 전압 Vpgm과 기입 제어 전압 VBL을 이용하여 1페이지분의 메모리 셀에 대하여 기입 펄스를 공급하는 기입 단계로 된다(단계 S9).
데이터 기억부 DS3에 0이 기억되어 있는 데이터 기억 회로(20)에서, 그 모든 데이터 기억부 DS2의 데이터가 1 이상인지의 여부를 검출하여, 모두 1 이상이면 "00" 제1 단계 스테이터스를 패스로 판단하고, 그렇지 않으면 패스가 아닌 것으로 판단한다(단계 S10). 후에 설명하지만, 모든 데이터 기억부 DS2의 데이터가 1 이상이면, 전단의 기입 단계(단계 S9)에서 "00" 제1 단계 기입된 메모리 셀은 없다.
"00" 제1 단계 스테이터스가 패스가 아니면, "00" 제1 단계 기입 검증이 기동되어(단계 S11), 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하고 또한 데이터 기억부 DS3의 데이터가 0인 데이터 기억 회로(20) 내의 데이터 기억부 DS2의 데이터를 0으로부터 1로 변화시킨다. 데이터 기억부 DS2의 데이터가 1 이상인 것은, DS2의 값에 1을 더한다. 예를 들면, DS2가 1이면, 그 1에 1을 더하여 2로 한다.
"00" 제1 단계 스테이터스가 패스인 경우, 혹은 "00" 제1 단계 기입 검증이 종료되면, "00" 제2 단계 기입 검증이 기동된다(단계 S12). 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하며 또한 데이터 기억부 DS3의 데이터가 0인 데이터 기억 회로(20) 중의 데이터 기억부 DS1의 데이터를 0으로부터 1로 변화시킨다. 이미 데이터 기억부 DS1의 데이터가 1인 것은, 그 1 상태를 유지한다. 여기서, 데이터 기억부 DS3의 값이 0이고 또한 데이터 기억부 DS2의 값이 2이면, 데이터 기억부 DS1의 데이터를 강제적으로 1로 해도 된다. 이 경우, 제2 단계 기입은 항상 2회 행해져 종료되게 된다. 즉, 제2 단계 기입은 일정 시간 후에 종료된다. 도 9의 경우, 제2 단계 기입 중에 메모리 셀의 임계값 전압이 0.1V씩 상승하면, 2회째의 기입 후에 제2 단계 기입 검증을 패스할 가망이 있기 때문이다. 이에 의해, 제2 단계 기입 검증 전압에 아주 약간 도달하지 못한 경우, 재차, 제2 단계 기입되어, 기입 시간이 연장되는 것을 방지할 수 있다.
다음으로, 데이터 기억부 DS3에 1을 기억하고 있는 모든 데이터 기억 회로(20)에서, 그 모든 데이터 기억부 DS2의 데이터가 1 이상인지의 여부를 검출하고, 모두 1 이상이면 "01" 제1 단계 스테이터스를 패스로 판단하고, 그렇지 않으면 패스가 아닌 것으로 판단한다(단계 S13). 후에 설명하지만, 그 모든 데이터 기억부 DS2의 데이터가 1이면, 전단의 기입 단계(단계 S9)에서 "01" 제1 단계 기입된 메모리 셀은 없다.
"01" 제1 단계 스테이터스가 패스가 아니면, "01" 제1 단계 기입 검증이 기동되어(단계 S14), 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하며 또한 데이터 기억부 DS3의 데이터가 1인 데이터 기억 회로(20) 내의 데이터 기억부 DS2의 데이터를 0으로부터 1로 변화시킨다. 데이터 기억부 DS3의 데이터가 1이고 또한 데이터 기억부 DS2의 데이터가 1 이상(DS2>1)인 것은, DS2의 값에 1을 더한다(DS2-DS2+1). 예를 들면, DS2가 1이면, 그 1에 1을 더하여 2로 한다.
"01" 제1 단계 스테이터스가 패스인 경우, 혹은 "01" 제1 단계 기입 검증이 종료되면, "01" 제2 단계 기입 검증이 기동된다(단계 S15). 1페이지분의 메모리 셀 중 검출 결과가 패스로 된 메모리 셀에 대응하며 또한 데이터 기억부 DS3의 데이터가 1인 데이터 기억 회로(20) 내의 데이터 기억부 DS1의 데이터를 0으로부터 1로 변화시킨다. 이미 데이터 기억부 DS1의 데이터가 1인 것은, 그 1 상태를 유지한다. 여기서, 데이터 기억부 DS3의 값이 1이고 또한 데이터 기억부 DS2의 값이 2이면, 데이터 기억부 DS1의 값을 강제적으로 1로 해도 된다. 이 경우에도, 제2 단계 기입은 항상 2회 행해져 종료되게 된다. 즉, 제2 단계 기입은 일정 시간 후에 종료된다. 도 9의 경우, 제2 단계 기입 중에 메모리 셀의 임계값 전압이 0.1V씩 상승하면, 2회째의 기입 후에 제2 단계 기입 검증을 패스할 가망이 있기 때문이다. 이에 의해, 제2 단계 기입 검증 전압에 아주 약간 도달하지 못한 경우, 재차, 제2 단계 기입되어, 기입 시간이 연장되는 것을 방지할 수 있다.
"01" 제2 단계 기입 검증 후, 모든 데이터 기억부 DS1의 데이터가 1인지의 여부를 검출하여, 모두 1이면 제2 단계 스테이터스를 패스로 판단하고, 그렇지 않으면 패스가 아닌 것으로 판단한다(단계 S16). 제2 단계 스테이터스가 패스이면, 정상적으로 기입이 종료된 것으로 하여, 기입 스테이터스를 패스로 설정하고 기입 종료로 된다(단계 S 17). 제2 단계 스테이터스가 패스가 아니면 기입 카운터 PC를 조사하여(단계 S18), 그 값이 20 이상이면 정상적으로 기입하지 않은 것으로 하여, 기입 스테이터스를 페일로 설정하고 기입 종료로 된다(단계 S19). 기입 카운터 PC의 값이 20보다 적으면, 기입 카운터 PC의 값을 1만큼 증가시키고, 또한, 기입 전압 Vpgm의 설정값을 0.3V 증가하고(단계 S20), 재차 단계 S8을 거쳐 기입 단계 S9로 된다. 이 경우에도, 상기 기입 횟수는 20회에 한정되는 것이 아니라, 적절하게 변경해도 된다.
도 12는, 이 실시 형태에서, 메모리 셀의 하위 페이지의 데이터의 판독을 행할 때의 제어 알고리즘을 도시하고 있다.
우선, 호스트로부터의 판독 커맨드를 수취하여, 스테이트머신(8)에 판독 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 판독 페이지를 선택하기 위한 어드레스를 설정한다(S2). 어드레스가 설정되어, S3∼S5의 단계가 자동적으로 내부에서 스테이트 머신(8)에 의해 기동된다.
우선 먼저 "01" 판독이 기동된다(S3). 예를 들면, 메모리 셀의 임계값 전압이 "01" 데이터보다 낮으면, 감지 증폭기에 의한 판독 결과는 1로 되고, "01" 데이터보다 높으면 판독 결과는 0으로 된다. 판독한 결과는 대응하는 데이터 기억부 DS3에 기억된다. 다음으로 "10" 판독이 기동된다(S4). 예를 들면, 메모리 셀의 임계값 전압이 "10" 데이터보다 낮으면, 감지 증폭기에 의한 판독 결과는 1로 되고, "10" 데이터보다 높으면 판독 결과는 0으로 된다. 판독한 결과는 대응하는 데이터 기억부 DS2에 기억된다. 마지막으로 "00" 판독이 기동된다(S5). 예를 들면, 메모리 셀의 임계값 전압이 "00" 데이터보다 낮으면, 감지 증폭기에 의한 판독 결과는 1로 되고, "00" 데이터보다 높으면 판독 결과는 0으로 된다. "00" 판독으로 얻어진 결과와, 대응하는 데이터 기억부 DS2와 DS3의 데이터로부터 하위 페이지의 데이터가 논리 연산되며, 그것이 대응하는 데이터 기억부 DS1에 기억된다. 그리고, 데이터 기억부 DS1에 기억된 데이터가 하위 페이지 데이터로서 외부로 출력된다.
도 13은, 이 실시 형태에서, 메모리 셀의 상위 페이지의 데이터의 판독을 행할 때의 제어 알고리즘을 도시하고 있다.
우선, 호스트로부터의 판독 커맨드를 수취하여, 스테이트 머신(8)에 판독 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 판독 페이지를 선택하기 위한 어드레스를 설정한다(S2). 어드레스가 설정되어, S3의 단계가 자동적으로 내부에서 스테이트 머신(8)에 의해 기동된다.
단계 S3에서는 "01" 판독이 기동된다. 판독한 결과는 상위 페이지의 데이터이며, 대응하는 데이터 기억부 DS1에 기억된다. 즉, "01" 판독의 결과가 그대로 상위 페이지의 데이터로 된다. 그리고, 데이터 기억부 DS1의 데이터가 외부로 출력된다.
이상과 같이, 이 실시 형태의 다치 플래시 메모리에 따르면, 기입 시간의 증가를 억제하면서, 임계값 전압 분포 폭을 축소할 수 있어 신뢰성의 향상을 도모할 수 있다.
다음으로 본 발명의 제2 실시 형태에 대하여 설명한다.
도 14는 도 10 및 도 11에 도시한 제1 실시 형태의 기입 단계에 의한 기입 시에서의 도 2b에서의 각 부의 신호 파형을 도시하고 있다. 또한, 여기서는, 기입 직후에 비트선 BLe의 전압은 0.3V로 되어, 제2 단계 기입의 경우가 도시되어 있다. 제1 실시 형태에서는, 기입 단계 시, 워드선 WL(WL2)에 소정의 기입 전압(도면에서는 예를 들면 18.0V)이 인가되어 있는 동안, 기입 제어 전압인 비트선 BLe의 전압은 0.3V로부터 0.1V 스텝으로 스텝 업시켜 기입을 행하고 있다.
이에 대하여, 제2 실시 형태에서는, 기입 제어 전압인 비트선 BLe의 전압(VBL)을 제2 단계 기입 시의 개시로부터 바로 0.3V로 하는 것이 아니라, 도 15에 도시한 바와 같이, 선택된 워드선 WL2에 기입 전압 Vpgm이 인가되어 있는 기간 중의 일정 기간 중(도면에서의 Twr)에는 기입 제어 전압인 비트선 BLe의 전압을 0V로 하고, 그 후, 기입을 금지하도록 Vdd로 한다. 이에 의해, 실효적인 기입 펄스 폭이 짧아져, 임계값 전압의 상승이 억제되며, 기입 제어 전압인 비트선 전압 VBL(본 예에서는 비트선 BLe의 전압)을 0.3V로 하는 것과 마찬가지의 효과가 얻어진다. 이 실효적인 비트선 전압의 값(실효 전압)은, 선택된 워드선 WL2에 기입 전압 Vpgm이 인가되어 있는 동안에, 비트선이 어느 정도의 기간에 걸쳐 0V로 되어 있는지로 결정된다. 이 기간을 길게 하면, 실효적인 비트선 전압을 0.3V로 할 수 있다.
즉, 제1 발명의 불휘발성 반도체 기억 장치는, 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 메모리 셀과, 메모리 셀에 데이터를 기입하는 기입 회로로서, 메모리 셀에 기입 전압과 기입 제어 전압을 공급하여 메모리 셀에 기입을 행하여 메모리 셀의 기입 상태를 변화시키고, 기입 제어 전압의 공급 상태를 변화시켜 기입 상태의 변화 속도를 완화하고, 기입 제어 전압의 공급 상태를 다시 변화시켜 완화된 기입 상태의 변화 속도를 제어하며, 기입 상태의 변화 속도가 완화되어 있는 동안에 메모리 셀에 대한 기입을 종료시키는 기입 회로를 구비하고 있다.
또한, 제1 발명의 바람직한 실시 형태로서는 다음과 같은 것을 들 수 있다.
(1) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행한다.
(2) 기입 회로는, 기입 제어 전압의 값을 순차적으로 증가시켜 상기 완화된 기입 상태의 변화 속도를 제어한다.
(3) 기입 전압의 값의 증가율은, 기입 제어 전압의 값의 증가율보다 크다.
(4) 기입 회로는, 메모리 셀의 기입 상태가 제1 레벨에 도달하였는지를 검출하고, 메모리 셀의 기입 상태가 제1 레벨에 도달하였다고 검출하면 기입 제어 전압의 공급 상태를 변화시켜 기입 상태의 변화 속도를 완화한다.
(5) 기입 회로는, 메모리 셀의 기입 상태가 제2 레벨에 도달하였는지를 검출하고, 메모리 셀의 기입 상태가 제2 레벨에 도달하였다고 검출하면 메모리 셀에 대한 기입을 종료시킨다.
(6) 또한, 메모리 셀의 게이트에 접속된 워드선과, 메모리 셀의 드레인에 접속된 비트선을 구비하고, 기입 회로는, 기입 전압을 상기 워드선에 공급하며, 기입 제어 전압을 비트선에 공급한다.
(7) 기입 회로는, 메모리 셀에 1비트보다 많은 데이터를 기억시킨다.
(8) 기입 회로는, 기입 제어 전압의 공급 상태를 변화시켜 기입 상태의 변화 속도를 완화한 후의 일정 시간 후에, 메모리 셀에 대한 기입을 종료시킨다.
또한, 제2 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과, 메모리 셀에 데이터를 기입하는 기입 회로로서, 메모리 셀에 제1 검증 전압을 인가하여 메모리 셀의 기입 상태가 제1 레벨에 도달하였는지를 검출하고, 메모리 셀의 기입 상태가 제1 레벨에 도달해 있지 않으면 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 메모리 셀의 기입 상태가 제1 레벨에 도달하였으면 메모리 셀에 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 메모리 셀에 제2 검증 전압을 인가하여 메모리 셀의 기입 상태가 제2 레벨에 도달하였는지를 검출하고, 메모리 셀의 기입 상태가 제2 레벨에 도달하였으면 메모리 셀에 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하며, 제2 실효 전압은 시간과 함께 값이 변화되도록 하고 있다.
또한, 제2 발명의 바람직한 실시 형태로서는 다음과 같은 것을 들 수 있다.
(1) 메모리 셀에 판독 전압을 인가하여 메모리 셀에 기억되어 있는 데이터를 판독하는 판독 회로를 구비하고, 판독 전압과 제2 검증 전압과의 차는 제1 검증 전압과 제2 검증 전압과의 차보다 크다.
(2) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행한다.
(3) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 제2 실효 전압을 순차적으로 증가시켜 기입을 행한다.
(4) 기입 전압의 값의 증가율이 제2 실효 전압의 증가율보다 크다.
(5) 기입 회로는, 메모리 셀에 제2 실효 전압을 인가한 후의 일정 시간 후에, 메모리 셀에 대한 기입을 금지한다.
(6) 기입 회로는, 메모리 셀에 1비트보다 많은 데이터를 기억시킨다.
(7) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 기입 전압의 값을 계단 형상으로 일정한 값씩 증가하도록 변화시켜 기입을 행하고, 앞의 일정한 값은 제1 검증 전압과 제2 검증 전압과의 차보다 크다.
또한, 제3 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과, 메모리 셀에 데이터를 기입하는 기입 회로로서, 메모리 셀의 기입 상태가 제1 레벨에 도달해 있지 않으면 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 메모리 셀의 기입 상태가 제1 레벨에 도달하였으면 메모리 셀에 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하며, 메모리 셀의 기입 상태가 제2 레벨에 도달하였으면 메모리 셀에 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하며, 제2 실효 전압의 값은 시간과 함께 변화하도록 하고 있다.
또한, 제3 발명의 바람직한 실시 형태로서는 다음과 같은 것을 들 수 있다.
(1) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행한다.
(2) 기입 회로는, 메모리 셀에 대하여 기입을 행할 때에 제2 실효 전압의 값을 순차적으로 증가시켜 기입을 행한다.
(3) 기입 전압의 값의 증가율은, 제2 실효 전압의 증가율보다 크다.
(4) 기입 회로는, 메모리 셀에 제2 실효 전압을 인가한 후의 일정 시간 후에, 메모리 셀에 대한 기입을 금지한다.
(5) 기입 회로는, 메모리 셀에 1비트보다 많은 데이터를 기억시킨다.
또한, 상기 각 실시 형태에서는, 1개의 메모리 셀에 대하여 2비트의 데이터, 즉 각각 4치의 데이터를 기억시키는 경우에 대해 설명하였지만, 이것은 1개의 메모리 셀에 대하여 4치를 초과하는 데이터를 기억시키는 경우에도 용이하게 실시를 행할 수 있는 것은 물론이다.
도 16은 상술한 플래시 메모리를 이용한 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성의 일례를 도시한다.
여기서는, 전자 장치의 일례로서, 휴대 전자 기기, 예를 들면 디지털 스틸 카메라(71)를 도시한다. 이 디지털 스틸 카메라(71)의 기록 미디어로서 이용되고 있는 전자 카드(예를 들면 메모리 카드)(70)는, 제1 실시예에서 상술한 바와 같은 NAND 플래시 메모리가 집적화되어 밀봉된 IC 패키지를 내부에 갖고 있다.
디지털 스틸 카메라(71)의 케이스에는, 카드 슬롯(72)과 그것에 접속된 회로 기판이 수납되어 있고, 메모리 카드(70)는, 카드 슬롯(72)에 착탈 가능한 상태로 장착되며, 장착된 상태로 회로 기판 상의 전자 회로에 전기적으로 접속된다. 또한, 메모리 카드(70)가 예를 들면 비접촉형의 IC 카드인 경우에는, 카드 슬롯(72)에 수납하거나, 혹은 가깝게 함으로써, 회로 기판 상의 전자 회로에 무선 신호에 의해 전기적으로 접속된다.
또한, 도 16에서, 참조 부호 73은 렌즈, 참조 부호 78은 예를 들면 액정 모니터로 이루어지는 표시부, 참조 부호 82는 예를 들면 셔터 버튼 등의 조작 버튼, 참조 부호 88은 스트로보 램프이다.
도 17은 도 16에 도시한 디지털 스틸 카메라의 기본적인 구성을 도시한다.
피사체로부터의 광은 렌즈(73)에 의해 집광되어 이미지 픽업 장치(74)에 입력된다. 예를 들면 CMOS 이미지 센서로 이루어지는 이미지 픽업 장치(74)는, 입력된 광을 광전 변환하여, 예를 들면 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP.)에서 증폭된 후, 아날로그 디지털 컨버터(ADC)에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(75)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB) 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.
화상을 모니터하는 경우, 카메라 신호 처리 회로(75)로부터 출력된 신호가 비디오 신호 처리 회로(76)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면, NTSC(National Television System Committee)를 예로 들 수 있다. 상기한 이미지 픽업 장치(74), AMP., ADC, 카메라 신호 처리 회로(75)는, 마이크로 컴퓨터(81)에 의해 제어된다.
비디오 신호는, 디스플레이 신호 처리 회로(77)를 통해, 디지털 스틸 카메라(71)에 부착된 디스플레이(78)에 출력된다. 또한, 비디오 신호는, 비디오 드라이버(79)를 통해 비디오 출력 단자에 공급된다.
이와 같이 디지털 스틸 카메라(71)에 의해 촬상된 화상은, 비디오 출력 단자를 통해 비디오 출력으로서 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 디스플레이(78) 이외에도 표시할 수 있다.
화상을 캡쳐하는 경우, 조작 버튼(82)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(81)는 메모리 컨트롤러(83)를 제어하여, 카메라 신호 처리 회로(75)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(84)에 기입된다. 이와 같이 기입된 프레임 화상은, 압축/신장 처리 회로(85)에 의해, 소정의 압축 포맷에 기초하여 압축되며, 카드 인터페이스(86)를 통해 카드 슬롯(72)에 장착되어 있는 메모리 카드(70)에 기록된다.
기록한 화상을 재생하는 경우, 메모리 카드(70)에 기록되어 있는 화상을 카드 인터페이스(86)를 통해 판독하고, 압축/신장 처리 회로(85)에 의해 신장한 후, 비디오 메모리(84)에 기입한다. 기입된 화상은, 비디오 신호 처리 회로(76)에 입력되며, 화상을 모니터하는 경우와 마찬가지로 표시부(78)나 화상 기기에 투영된다.
또한, 상기 구성에서는, 회로 기판(89) 상에, 카드 슬롯(72), 촬상 장치(74), AMP., ADC, 카메라 신호 처리 회로(75), 비디오 신호 처리 회로(76), 디스플레이 신호 처리 회로(77), 비디오 드라이버(79), 마이크로 컴퓨터(81), 메모리 컨트롤러(83), 비디오 메모리(84), 압축/신장 처리 회로(85) 및 카드 인터페이스(86)가 실장된다. 여기서, 카드 슬롯(72)에 대해서는, 회로 기판(89) 상에 실장될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(89)에 접속되어도 된다.
또한, 회로 기판(89) 상에는 또한, 예를 들면 DC/DC 컨버터 등으로 이루어지는 전원 회로(87)가 실장된다. 전원 회로(87)는, 외부 전원 혹은 전지로부터 전원의 공급을 받아, 디지털 스틸 카메라(71)의 내부에서 사용하는 내부 전원 전압을 발생한다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에, 스트로보 램프(88), 표시부(78)에도 공급된다.
본 실시예에 따른 전자 카드는, 상술한 디지털 스틸 카메라 등의 휴대 전자 기기뿐만 아니라, 예를 들면 도 18∼도 29에 개략적으로 도시된 각종 기기에도 적용 가능하다. 즉, 도 18은 디지털 스틸 카메라/비디오 카메라, 도 19는 텔레비전 세트, 도 20은 오디오/비주얼 기기, 도 21은 오디오 기기, 도 22는 게임 기기, 도 23은 전자 악기, 도 24는 휴대 전화, 도 25는 퍼스널 컴퓨터, 도 26은 퍼스널 디지털 어시스턴트, 도 27은 음성 레코더, 도 28은 PC 카드, 도 29는 전자 서적 단말기를 도시하고 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 기입 시간의 증가를 억제하면서, 임계값 전압의 분포 폭을 축소할 수 있어, 신뢰성이 높은 불휘발성 반도체 기억 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 플래시 메모리의 전체 구성을 도시하는 블록도.
도 2a는 도 1에서의 메모리 셀 어레이의 내부 구성을 도시하는 블록도, 도 2b는 동 메모리 셀 어레이 내에 설치되는 NAND형 메모리 유닛의 회로도.
도 3은 도 1에서의 메모리 셀 어레이의 컬럼 방향의 소자 구조를 도시하는 단면도.
도 4a, 도 4b는 도 1에서의 메모리 셀 어레이의 로우 방향의 소자 구조를 도시하는 단면도.
도 5는 도 1에서의 컬럼 제어 회로의 주요부의 구성을 추출하여 도시하는 블록도.
도 6은 제1 실시 형태의 다치 플래시 메모리의 다치 데이터와 메모리 셀의 임계값 전압의 관계를 도시하는 도면.
도 7은 종래의 기입 방법과 임계값 전압의 변화 상태를 도시하는 도면.
도 8은 제1 실시 형태의 다치 플래시 메모리에서의 데이터의 기입 방법과 임계값 전압의 변화 상태를 도시하는 도면.
도 9는 제1 실시 형태의 다치 플래시 메모리에서의 메모리 셀에의 상위 페이지 데이터의 기입 방법과 임계값 전압의 변화 상태를 도시하는 도면.
도 10은 제1 실시 형태의 다치 플래시 메모리에서의 하위 페이지의 데이터 기입 시의 제어 알고리즘을 도시하는 도면.
도 11은 제1 실시 형태의 다치 플래시 메모리에서의 상위 페이지의 데이터 기입 시의 제어 알고리즘을 도시하는 도면.
도 12는 제1 실시 형태의 다치 플래시 메모리에서의 하위 페이지의 데이터의 판독을 행할 때의 제어 알고리즘을 도시하는 도면.
도 13은 제1 실시 형태의 다치 플래시 메모리에서의 상위 페이지의 데이터의 판독을 행할 때의 제어 알고리즘을 도시하는 도면.
도 14는 제1 실시 형태에 따른 기입 단계의 신호 파형도.
도 15는 제2 실시 형태에 따른 기입 단계의 신호 파형도.
도 16은 도 1의 플래시 메모리를 이용한 전자 카드 및 전자 카드를 이용한 전자 장치의 일례인 디지털 스틸 카메라를 도시하는 사시도.
도 17은 도 16에 도시한 디지털 스틸 카메라의 기본적인 회로 구성예를 도시하는 블록도.
도 18은 도 16에 도시한 전자 카드를 이용한 디지털 스틸 카메라/비디오 카메라의 일례를 도시하는 도면.
도 19는 도 16에 도시한 전자 카드를 이용한 텔레비전 세트의 일례를 도시하는 도면.
도 20은 도 16에 도시한 전자 카드를 이용한 오디오/비주얼 기기의 일례를 도시하는 도면.
도 21은 도 16에 도시한 전자 카드를 이용한 오디오 기기의 일례를 도시하는도면.
도 22는 도 16에 도시한 전자 카드를 이용한 게임 기기의 일례를 도시하는 도면.
도 23은 도 16에 도시한 전자 카드를 이용한 전자 악기의 일례를 도시하는 도면.
도 24는 도 16에 도시한 전자 카드를 이용하여 휴대 전화의 일례를 도시하는 도면.
도 25는 도 16에 도시한 전자 카드를 이용한 퍼스널 컴퓨터의 일례를 도시하는 도면.
도 26은 도 16에 도시한 전자 카드를 이용한 퍼스널 디지털 어시스턴트의 일례를 도시하는 도면.
도 27은 도 16에 도시한 전자 카드를 이용한 음성 레코더의 예를 도시하는 도면.
도 28은 도 16에 도시한 전자 카드를 이용한 PC 카드의 일례를 도시하는 도면.
도 29는 도 16에 도시한 전자 카드를 이용한 전자 서적 단말기의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 컬럼 제어 회로
3 : 로우 제어 회로
4 : 소스선 제어 회로
5 : P웰 제어 회로
6 : 데이터 입출력 버퍼
7 : 커맨드 인터페이스
8 : 스테이트 머신

Claims (23)

  1. 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압과 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하여 상기 메모리 셀의 기입 상태를 변화시키고, 상기 기입 제어 전압의 공급 상태를 변화시켜 상기 기입 상태의 변화 속도를 완화하고, 상기 기입 제어 전압의 공급 상태를 다시 변화시켜 상기 완화된 기입 상태의 변화 속도를 제어하고, 상기 기입 상태의 변화 속도가 제어되어 있는 동안에 상기 메모리 셀에 대한 기입을 종료시키는 기입 회로
    를 구비한 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 기입 회로는, 상기 기입 제어 전압의 값을 순차적으로 증가시켜 상기 완화된 기입 상태의 변화 속도를 제어하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 기입 전압의 값의 증가율은, 상기 기입 제어 전압의 값의 증가율보다 큰 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 기입 회로는, 상기 메모리 셀의 기입 상태가 제1 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 제1 레벨에 도달하였다고 검출하면 상기 기입 제어 전압의 공급 상태를 변화시켜 상기 기입 상태의 변화 속도를 완화하는 불휘발성 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 기입 회로는, 상기 메모리 셀의 기입 상태가 제2 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 제2 레벨에 도달하였다고 검출하면 상기 메모리 셀에 대한 기입을 종료시키는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 메모리 셀의 게이트에 접속된 워드선과,
    상기 메모리 셀의 드레인에 접속된 비트선을 구비하고,
    상기 기입 회로는, 상기 기입 전압을 상기 워드선에 공급하고, 상기 기입 제어 전압을 상기 비트선에 공급하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 1비트보다 많은 데이터를 기억시키는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 기입 회로는, 상기 기입 제어 전압의 공급 상태를 변화시켜 상기 기입 상태의 변화 속도를 완화한 후의 일정 시간 후에, 상기 메모리 셀에 대한 기입을 종료시키는 불휘발성 반도체 기억 장치.
  10. 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 제1 검증 전압을 인가하여 상기 메모리 셀의 기입 상태가 제1 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달해 있지 않으면 상기 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀에 제2 검증 전압을 인가하여 상기 메모리 셀의 기입 상태가 제2 레벨에 도달하였는지를 검출하고, 상기 메모리 셀의 기입 상태가 상기 제2 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하고,
    상기 제2 실효 전압은 시간과 함께 값이 변화되는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 메모리 셀에 판독 전압을 인가하여 상기 메모리 셀에 기억되어 있는 데이터를 판독하는 판독 회로를 구비하고,
    상기 판독 전압과 상기 제2 검증 전압과의 차는, 상기 제1 검증 전압과 상기 제2 검증 전압과의 차보다 큰 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 제2 실효 전압을 순차적으로 증가시켜 기입을 행하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 기입 전압의 값의 증가율이 상기 제2 실효 전압의 증가율보다 큰 불휘발성 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 상기 제2 실효 전압을 인가한 후의 일정 시간 후에, 상기 메모리 셀에 대한 기입을 금지하는 불휘발성 반도체 기억 장치.
  16. 제10항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 1비트보다 많은 데이터를 기억시키는 불휘발성 반도체 기억 장치.
  17. 제10항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 기입 전압의 값을 계단 형상으로 일정한 값씩 증가하도록 변화시켜 기입을 행하고, 상기 일정한 값은 상기 제1 검증 전압과 상기 제2 검증 전압과의 차보다 큰 불휘발성 반도체 기억 장치.
  18. 전기적으로 재기입이 가능한 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀의 기입 상태가 제1 레벨에 도달해 있지 않으면 상기 메모리 셀에 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제1 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제2 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 행하고, 상기 메모리 셀의 기입 상태가 상기 제2 레벨에 도달하였으면 상기 메모리 셀에 상기 기입 전압과 제3 실효 전압을 갖는 기입 제어 전압을 인가하여 기입을 금지하는 기입 회로를 구비하고,
    상기 제2 실효 전압의 값은 시간과 함께 변화되는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행하는 불휘발성 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 대하여 기입을 행할 때에 상기 제2 실효 전압의 값을 순차적으로 증가시켜 기입을 행하는 불휘발성 반도체 기억 장치.
  21. 제20항에 있어서,
    상기 기입 전압의 값의 증가율은, 상기 제2 실효 전압의 증가율보다 큰 불휘발성 반도체 기억 장치.
  22. 제18항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 상기 제2 실효 전압을 인가한 후의 일정 시간 후에, 상기 메모리 셀에 대한 기입을 금지하는 불휘발성 반도체 기억 장치.
  23. 제18항에 있어서,
    상기 기입 회로는, 상기 메모리 셀에 1비트보다 많은 데이터를 기억시키는 불휘발성 반도체 기억 장치.
KR1020040053069A 2003-12-09 2004-07-08 불휘발성 반도체 기억 장치 KR100633508B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003410237A JP3977799B2 (ja) 2003-12-09 2003-12-09 不揮発性半導体記憶装置
JPJP-P-2003-00410237 2003-12-09

Publications (2)

Publication Number Publication Date
KR20050056114A true KR20050056114A (ko) 2005-06-14
KR100633508B1 KR100633508B1 (ko) 2006-10-16

Family

ID=34731373

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040053069A KR100633508B1 (ko) 2003-12-09 2004-07-08 불휘발성 반도체 기억 장치

Country Status (5)

Country Link
US (2) US7224615B2 (ko)
JP (1) JP3977799B2 (ko)
KR (1) KR100633508B1 (ko)
CN (1) CN1627447A (ko)
TW (1) TWI245289B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809333B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 상변화 메모리 장치의 기입 검증 방법 및 그 방법을사용하는 상변화 메모리 장치
KR100817648B1 (ko) * 2006-02-22 2008-03-27 가부시끼가이샤 도시바 반도체 메모리 및 반도체 메모리의 제조 방법
US7924624B2 (en) 2008-05-28 2011-04-12 Samsung Electronics Co., Ltd. Memory device and memory programming method

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
US7949845B2 (en) 2005-08-03 2011-05-24 Sandisk Corporation Indexing of file data in reprogrammable non-volatile memories that directly store data files
JPWO2007043133A1 (ja) * 2005-10-04 2009-04-16 スパンション エルエルシー 半導体装置およびその制御方法
KR101317625B1 (ko) * 2005-12-29 2013-10-10 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리에서 향상된 프로그램-검증 작동을 위한방법 및 장치
KR101448851B1 (ko) 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
ITRM20080114A1 (it) * 2008-02-29 2009-09-01 Micron Technology Inc Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria.
JP5365028B2 (ja) 2008-03-03 2013-12-11 富士通セミコンダクター株式会社 半導体記憶装置
JP2010218623A (ja) 2009-03-17 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
US8391068B2 (en) * 2010-12-20 2013-03-05 Texas Instruments Incorporated Adaptive programming for flash memories
JP5153895B2 (ja) * 2011-01-12 2013-02-27 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の書込方法
JP5755909B2 (ja) * 2011-03-09 2015-07-29 ラピスセミコンダクタ株式会社 半導体不揮発性メモリ及びデータ書き込み方法
JP2011204356A (ja) * 2011-07-19 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
KR101775660B1 (ko) 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
US8830760B2 (en) 2012-08-16 2014-09-09 Kabushiki Kaisha Toshiba Semiconductor storage device
KR102118979B1 (ko) * 2013-09-13 2020-06-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR102504295B1 (ko) 2017-11-24 2023-02-27 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
JP2020047330A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2922116B2 (ja) * 1993-09-02 1999-07-19 株式会社東芝 半導体記憶装置
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3199989B2 (ja) * 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
US5694356A (en) * 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
US6134148A (en) * 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
JPH10228786A (ja) 1997-02-17 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその閾値制御方法
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
JP3776307B2 (ja) * 2000-04-26 2006-05-17 沖電気工業株式会社 不揮発性メモリアナログ電圧書き込み回路
JP3922516B2 (ja) * 2000-09-28 2007-05-30 株式会社ルネサステクノロジ 不揮発性メモリと不揮発性メモリの書き込み方法
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP4282248B2 (ja) * 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
US7301806B2 (en) * 2001-12-27 2007-11-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued in a single memory cell
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP2003242787A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
JP4287222B2 (ja) * 2003-09-03 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
JP4322686B2 (ja) * 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817648B1 (ko) * 2006-02-22 2008-03-27 가부시끼가이샤 도시바 반도체 메모리 및 반도체 메모리의 제조 방법
KR100809333B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 상변화 메모리 장치의 기입 검증 방법 및 그 방법을사용하는 상변화 메모리 장치
US7535747B2 (en) 2006-09-04 2009-05-19 Samsung Electronics Co., Ltd. Phase change random access memory and related methods of operation
US7924624B2 (en) 2008-05-28 2011-04-12 Samsung Electronics Co., Ltd. Memory device and memory programming method

Also Published As

Publication number Publication date
US7224615B2 (en) 2007-05-29
US7468908B2 (en) 2008-12-23
JP3977799B2 (ja) 2007-09-19
KR100633508B1 (ko) 2006-10-16
US20080068893A1 (en) 2008-03-20
US20060120158A1 (en) 2006-06-08
TW200519947A (en) 2005-06-16
JP2005174414A (ja) 2005-06-30
TWI245289B (en) 2005-12-11
CN1627447A (zh) 2005-06-15

Similar Documents

Publication Publication Date Title
KR100633508B1 (ko) 불휘발성 반도체 기억 장치
KR100632330B1 (ko) 불휘발성 반도체 기억 장치
US7869280B2 (en) Semiconductor memory device realizing a channel voltage control scheme adopting dummy cells with threshold voltage higher than threshold voltage of erased memory cells and method thereof
KR100642187B1 (ko) 불휘발성 반도체 기억 장치, 전자 카드 및 전자 장치
US7764542B2 (en) Method for programming a semiconductor memory device
US7791948B2 (en) Channel carrier discharging in a NAND flash memory on an insulating substrate or layer
KR100632329B1 (ko) 불휘발성 반도체 기억 장치
US7349249B2 (en) Semiconductor memory device
US7630251B2 (en) Semiconductor memory device and method for erasing the same
KR100597914B1 (ko) 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치
US8023327B2 (en) Non-volatile semiconductor memory device
US7259992B2 (en) Semiconductor memory device with a memory cell array formed on a semiconductor substrate
US7420843B2 (en) Non-volatile semiconductor memory device
KR20090028483A (ko) 불휘발성 반도체 기억 장치의 제어 방법
KR100624590B1 (ko) 불휘발성 반도체 기억 장치
US7974135B2 (en) Non-volatile semiconductor memory device and erasing method thereof
US7301806B2 (en) Non-volatile semiconductor memory device adapted to store a multi-valued in a single memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160901

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 13