JP2922116B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体装置に関
する。特に、書き込み動作及び読み出し動作に用いるセ
ンスアンプに関する。
する。特に、書き込み動作及び読み出し動作に用いるセ
ンスアンプに関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は電源を切って
もデータが消えない等の利点があるため、近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリは、２トランジス
タ型のバイト型不揮発性半導体記憶装置と異なり、１ト
ランジスタでメモリセルを構成することができる。この
結果、メモリセルを小さくすることが可能となり、大容
量の磁気ディスクの代替用途等が期待されている。
もデータが消えない等の利点があるため、近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリは、２トランジス
タ型のバイト型不揮発性半導体記憶装置と異なり、１ト
ランジスタでメモリセルを構成することができる。この
結果、メモリセルを小さくすることが可能となり、大容
量の磁気ディスクの代替用途等が期待されている。
【０００３】これらの不揮発性半導体記憶装置は、浮遊
ゲートを有するＭＯＳトランジスタからなるメモリセル
をマトリクス状に配列してメモリセルアレイを構成し、
この浮遊ゲートに電荷を蓄積することによりこのＭＯＳ
トランジスタのしきい値を変化させ、このしきい値の値
によって情報を記憶する。情報の書き込み及び消去は絶
縁膜に電流を流すことによって行うため、プロセスや使
用条件等の変動によって書き込み時間が大きく変化す
る。これは、ＤＲＡＭやＳＲＡＭと大きく異なるところ
である。この結果、同一チップの中にも書き込みの速い
セルと書き込みの遅いセルとが共存する。
ゲートを有するＭＯＳトランジスタからなるメモリセル
をマトリクス状に配列してメモリセルアレイを構成し、
この浮遊ゲートに電荷を蓄積することによりこのＭＯＳ
トランジスタのしきい値を変化させ、このしきい値の値
によって情報を記憶する。情報の書き込み及び消去は絶
縁膜に電流を流すことによって行うため、プロセスや使
用条件等の変動によって書き込み時間が大きく変化す
る。これは、ＤＲＡＭやＳＲＡＭと大きく異なるところ
である。この結果、同一チップの中にも書き込みの速い
セルと書き込みの遅いセルとが共存する。
【０００４】以下、これらの問題点を詳説するため、Ｎ
ＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性
半導体記憶装置を説明する。図１０（ａ）はＮＡＮＤ型
フラッシュメモリのセル構造を示す回路図である。浮遊
ゲートを有するＭＯＳトランジスタからなる不揮発性の
メモリセルＭ1 〜Ｍ16が直列に接続され、一端が選択ト
ランジスタＱ11を介してビット線ＢＬに、多端が選択ト
ランジスタＱ12を介して共通ソース線Ｓに接続されてい
る。それぞれのトランジスタは同一のウェル基板（ウェ
ル領域）Ｗ上に形成されている。各々のメモリセルＭ1
〜Ｍ16の制御電極はワード線ＷＬ1 〜ＷＬ16に接続され
ており、選択トランジスタＱ11の制御電極は選択線ＳＬ
1 に、選択トランジスタＱ12の制御電極は選択線ＳＬ2
に接続されている。
ＡＮＤ型フラッシュメモリを例にとり、従来の不揮発性
半導体記憶装置を説明する。図１０（ａ）はＮＡＮＤ型
フラッシュメモリのセル構造を示す回路図である。浮遊
ゲートを有するＭＯＳトランジスタからなる不揮発性の
メモリセルＭ1 〜Ｍ16が直列に接続され、一端が選択ト
ランジスタＱ11を介してビット線ＢＬに、多端が選択ト
ランジスタＱ12を介して共通ソース線Ｓに接続されてい
る。それぞれのトランジスタは同一のウェル基板（ウェ
ル領域）Ｗ上に形成されている。各々のメモリセルＭ1
〜Ｍ16の制御電極はワード線ＷＬ1 〜ＷＬ16に接続され
ており、選択トランジスタＱ11の制御電極は選択線ＳＬ
1 に、選択トランジスタＱ12の制御電極は選択線ＳＬ2
に接続されている。
【０００５】各々のメモリセルＭ1 〜Ｍ16はそれ自体が
保持するデータに応じたしきい値を持っており、このし
きい値は“０”データを保持しているときには０Ｖより
大きく５Ｖより小さい範囲に設定され、“１”データを
保持しているときには０Ｖより小さく設定されている
（より適切には、ある程度のマージンをもたせるため所
定範囲のマイナスのしきい値に設定されている）。
保持するデータに応じたしきい値を持っており、このし
きい値は“０”データを保持しているときには０Ｖより
大きく５Ｖより小さい範囲に設定され、“１”データを
保持しているときには０Ｖより小さく設定されている
（より適切には、ある程度のマージンをもたせるため所
定範囲のマイナスのしきい値に設定されている）。
【０００６】図１０（ｂ）は上記したメモリセルのしき
い値の個数分布を示すしきい値分布図である。ＮＡＮＤ
型フラッシュメモリの場合は通常、“１”データが保持
されている状態を「消去状態」と呼び、“０”データが
保持されている状態を「書き込み状態」と呼ぶ。また、
“１”データが保持されているメモリセルのしきい値
（Ｖth）を正方向にシフトさせ、“０”データを保持す
るようにすることを「書き込み動作」と呼び、“０”デ
ータが保持されているメモリセルのしきい値を負方向に
シフトさせ“１”データを保持するようにすることを消
去動作と呼ぶ。これは、ＮＯＲ型のメモリセルでは定義
が異なる場合がある。
い値の個数分布を示すしきい値分布図である。ＮＡＮＤ
型フラッシュメモリの場合は通常、“１”データが保持
されている状態を「消去状態」と呼び、“０”データが
保持されている状態を「書き込み状態」と呼ぶ。また、
“１”データが保持されているメモリセルのしきい値
（Ｖth）を正方向にシフトさせ、“０”データを保持す
るようにすることを「書き込み動作」と呼び、“０”デ
ータが保持されているメモリセルのしきい値を負方向に
シフトさせ“１”データを保持するようにすることを消
去動作と呼ぶ。これは、ＮＯＲ型のメモリセルでは定義
が異なる場合がある。
【０００７】図１１は図１０の構成のメモリセルの読み
出し、消去及び書き込み動作時にメモリセルに印加する
電圧を表にして示したものである。読み出し動作時に
は、ビット線ＢＬを始めに５Ｖにプリチャージし、浮遊
状態にしておき、これに引き続いて、選択線ＳＬ1 に５
Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非選択メモ
リセルのワード線ＷＬに５Ｖ、選択線ＳＬ2 に５Ｖ、ウ
ェル領域に０Ｖ、共通ソース線Ｓに０Ｖを印加する。す
ると、選択メモリセル以外のすべてのトランジスタ（非
選択メモリセルを含む）がオンする。選択メモリセルに
“０”データが保持されているときにはこのメモリセル
は非導通となりビット線の電位は５Ｖのままで変化がな
いが、“１”データが保持されているときには導通とな
るためビット線は放電され電位が低下する。データのセ
ンスは読み出し時のビット線電位を検出することにより
行う。
出し、消去及び書き込み動作時にメモリセルに印加する
電圧を表にして示したものである。読み出し動作時に
は、ビット線ＢＬを始めに５Ｖにプリチャージし、浮遊
状態にしておき、これに引き続いて、選択線ＳＬ1 に５
Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非選択メモ
リセルのワード線ＷＬに５Ｖ、選択線ＳＬ2 に５Ｖ、ウ
ェル領域に０Ｖ、共通ソース線Ｓに０Ｖを印加する。す
ると、選択メモリセル以外のすべてのトランジスタ（非
選択メモリセルを含む）がオンする。選択メモリセルに
“０”データが保持されているときにはこのメモリセル
は非導通となりビット線の電位は５Ｖのままで変化がな
いが、“１”データが保持されているときには導通とな
るためビット線は放電され電位が低下する。データのセ
ンスは読み出し時のビット線電位を検出することにより
行う。
【０００８】図１２は図１０の構成のメモリセルにおけ
る消去及び書き込み動作時のしきい値の分布図である。
まず、消去動作時には、ビット線ＢＬは開放、選択線Ｓ
Ｌ1に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、選択線
ＳＬ2 に０Ｖ、ウェル領域Ｗに１８Ｖ、そして共通ソー
ス線Ｓに１８Ｖを印加する。すると、浮遊ゲートとウェ
ル領域間にゲート絶縁膜を介してトンネル電流が流れ、
しきい値は０Ｖより小さくなる。このしきい値の分布の
シフトを示したのが図１２（ａ）である。
る消去及び書き込み動作時のしきい値の分布図である。
まず、消去動作時には、ビット線ＢＬは開放、選択線Ｓ
Ｌ1に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、選択線
ＳＬ2 に０Ｖ、ウェル領域Ｗに１８Ｖ、そして共通ソー
ス線Ｓに１８Ｖを印加する。すると、浮遊ゲートとウェ
ル領域間にゲート絶縁膜を介してトンネル電流が流れ、
しきい値は０Ｖより小さくなる。このしきい値の分布の
シフトを示したのが図１２（ａ）である。
【０００９】書き込み動作時には、書き込みデータによ
って異なった電圧を印加する。すなわち、“０”書き込
み（しきい値をシフトさせる場合）ではビット線ＢＬに
０Ｖを印加し、“１”書き込み（しきい値をシフトさせ
ない場合）ではビット線ＢＬに９Ｖを印加する。選択線
ＳＬ1 には１１Ｖ、選択メモリセルのワード線ＷＬには
１８Ｖ、非選択メモリセルのワード線ＷＬには９Ｖ、選
択線ＳＬ2 には０Ｖ、ウェル領域Ｗには０Ｖ、共通ソー
ス線Ｓには０Ｖを印加する。この結果、選択トランジス
タＱ11からメモリセルＭ16までの全てのトランジスタは
導通し、ビット線と同電位となる（トランジスタのしき
い値落ちは考慮しない）。
って異なった電圧を印加する。すなわち、“０”書き込
み（しきい値をシフトさせる場合）ではビット線ＢＬに
０Ｖを印加し、“１”書き込み（しきい値をシフトさせ
ない場合）ではビット線ＢＬに９Ｖを印加する。選択線
ＳＬ1 には１１Ｖ、選択メモリセルのワード線ＷＬには
１８Ｖ、非選択メモリセルのワード線ＷＬには９Ｖ、選
択線ＳＬ2 には０Ｖ、ウェル領域Ｗには０Ｖ、共通ソー
ス線Ｓには０Ｖを印加する。この結果、選択トランジス
タＱ11からメモリセルＭ16までの全てのトランジスタは
導通し、ビット線と同電位となる（トランジスタのしき
い値落ちは考慮しない）。
【００１０】従って、ビット線ＢＬに０Ｖが印加された
メモリセルはチャネルと制御電極との間に１８Ｖの高電
圧がかかり、トンネル電流が流れ、しきい値は正方向に
シフトする（図１２（ｂ））。また、ビット線ＢＬに９
Ｖが印加されたメモリセルはチャネルと制御電極との間
に９Ｖしかかからないため、しきい値の正方向のシフト
は抑圧される（図１２（ｃ））。この９Ｖを書き込み禁
止電圧と呼ぶ。
メモリセルはチャネルと制御電極との間に１８Ｖの高電
圧がかかり、トンネル電流が流れ、しきい値は正方向に
シフトする（図１２（ｂ））。また、ビット線ＢＬに９
Ｖが印加されたメモリセルはチャネルと制御電極との間
に９Ｖしかかからないため、しきい値の正方向のシフト
は抑圧される（図１２（ｃ））。この９Ｖを書き込み禁
止電圧と呼ぶ。
【００１１】しかし、冒頭でも述べたように、不揮発性
半導体記憶装置はトンネル電流という純物理的な手段を
用いて書き込みを行うため、書き込み速度は各メモリセ
ルによってばらつきがある。
半導体記憶装置はトンネル電流という純物理的な手段を
用いて書き込みを行うため、書き込み速度は各メモリセ
ルによってばらつきがある。
【００１２】すなわち、書き込みの遅いセルはある時刻
で“０”に書き込まれたが、書き込みの速いセルはその
時すでに“０”セルのしきい値の上限である５Ｖを越え
てしまう場合がある。このようになると、そのＮＡＮＤ
セル全体のデータが読めずに不良になる。すなわち、セ
ルのしきい値制御が動作のポイントとなる。
で“０”に書き込まれたが、書き込みの速いセルはその
時すでに“０”セルのしきい値の上限である５Ｖを越え
てしまう場合がある。このようになると、そのＮＡＮＤ
セル全体のデータが読めずに不良になる。すなわち、セ
ルのしきい値制御が動作のポイントとなる。
【００１３】図１３は図１０のメモリセルへの読み出
し、書き込みの動作を説明する従来の回路図である。こ
の図は簡略化のためビット線１本分、複数のＮＡＮＤ型
メモリセルの各ユニット分が示されている。実際にはビ
ット線数千本併設され、ＮＡＮＤ型メモリセルがアレイ
状に配置される。
し、書き込みの動作を説明する従来の回路図である。こ
の図は簡略化のためビット線１本分、複数のＮＡＮＤ型
メモリセルの各ユニット分が示されている。実際にはビ
ット線数千本併設され、ＮＡＮＤ型メモリセルがアレイ
状に配置される。
【００１４】フリップフロップ回路（F.F ）はCK，BCK
（CKの反転）のクロック信号でアクティブ制御されるク
ロックトＣＭＯＳインバータ回路1 ，2 で構成され、書
き込みデータを一時的に保持する。ビット線ＢＬにはFI
G.１で説明したのと同様のＮＡＮＤ型メモリセル（Ｍ
Ｃ）それぞれが接続されている。さらにビット線ＢＬを
充電するＰチャネルトランジスタＱ21と、ビット線ＢＬ
とF.F 回路とを接続するトランジスタＱ22が接続されて
いる。F.F 回路の両端子はトランスファゲートを介し
て、Ｉ／Ｏ線13，14に接続される。
（CKの反転）のクロック信号でアクティブ制御されるク
ロックトＣＭＯＳインバータ回路1 ，2 で構成され、書
き込みデータを一時的に保持する。ビット線ＢＬにはFI
G.１で説明したのと同様のＮＡＮＤ型メモリセル（Ｍ
Ｃ）それぞれが接続されている。さらにビット線ＢＬを
充電するＰチャネルトランジスタＱ21と、ビット線ＢＬ
とF.F 回路とを接続するトランジスタＱ22が接続されて
いる。F.F 回路の両端子はトランスファゲートを介し
て、Ｉ／Ｏ線13，14に接続される。
【００１５】書き込みは次のようである。F.F 回路をア
クティブ（CKを“Ｈ”レベル）にセットし、Ｉ／Ｏ線1
3，14からデータを書き込む。“０”書きするセルに対
応するビット線ＢＬに接続されているF.F には、ビット
線に接続されている端子15が“Ｌ”となるようにセット
してトランジスタＱ22をオンさせる。ビット線には０Ｖ
が印加され、セルには“０”が書き込まれる。一方、
“１”のまま保持すべきセルに対応するビット線ＢＬに
は、端子15が“Ｈ”になるように設定する。この時点で
PMOSトランジスタのソース16の電圧値を９Ｖにセットし
てトランジスタＱ22をオンさせる。ビット線ＢＬに９Ｖ
が印加され前記図１１に示した書き込みのバイアス条件
を得る。
クティブ（CKを“Ｈ”レベル）にセットし、Ｉ／Ｏ線1
3，14からデータを書き込む。“０”書きするセルに対
応するビット線ＢＬに接続されているF.F には、ビット
線に接続されている端子15が“Ｌ”となるようにセット
してトランジスタＱ22をオンさせる。ビット線には０Ｖ
が印加され、セルには“０”が書き込まれる。一方、
“１”のまま保持すべきセルに対応するビット線ＢＬに
は、端子15が“Ｈ”になるように設定する。この時点で
PMOSトランジスタのソース16の電圧値を９Ｖにセットし
てトランジスタＱ22をオンさせる。ビット線ＢＬに９Ｖ
が印加され前記図１１に示した書き込みのバイアス条件
を得る。
【００１６】一方、読み出しは次のようである。図１４
の波形図を参照すると、まず、F.F回路をディセーブル
（CKを“Ｌ”レベル）として、ビット線ＢＬを５Ｖまで
プリチャージする。次にトランジスタＱ22をオンさせ
て、選択セルの制御ゲートを０Ｖ、非選択セルの制御ゲ
ートを５Ｖとする。すると、しきい値が０Ｖを越えたセ
ルが接続されたビット線電位は変化せず、しきい値が０
Ｖ以下のセルの接続されたビット線については曲線18の
ように、セルの電流に伴い時間と共に低下していく。こ
こで適当なインターバルをおいた後、例えば時刻ｔ1 の
時点でF.F 回路をアクティブとすることによりビット線
ＢＬの電位はF.F 回路内に取り込まれる。すなわち、端
子15の電圧は“０”データならば“Ｈ”、“１”データ
ならば“Ｌ”となるようにラッチされる。
の波形図を参照すると、まず、F.F回路をディセーブル
（CKを“Ｌ”レベル）として、ビット線ＢＬを５Ｖまで
プリチャージする。次にトランジスタＱ22をオンさせ
て、選択セルの制御ゲートを０Ｖ、非選択セルの制御ゲ
ートを５Ｖとする。すると、しきい値が０Ｖを越えたセ
ルが接続されたビット線電位は変化せず、しきい値が０
Ｖ以下のセルの接続されたビット線については曲線18の
ように、セルの電流に伴い時間と共に低下していく。こ
こで適当なインターバルをおいた後、例えば時刻ｔ1 の
時点でF.F 回路をアクティブとすることによりビット線
ＢＬの電位はF.F 回路内に取り込まれる。すなわち、端
子15の電圧は“０”データならば“Ｈ”、“１”データ
ならば“Ｌ”となるようにラッチされる。
【００１７】図１５は上記メモリセルアレイとセンス系
回路のレイアウトを示す平面図である。上記F.F 回路か
らなるセンスアンプ31は、メモリセルアレイ32に対して
一方の辺に複数個例えば４ｋ個配置され、あるロウ33方
向のセルのデータが一括してセンスアンプ31に取り込ま
れる。また、逆にセンスアンプを形成するF.F 回路に外
部からデータを書き込み、ロウ33のセルに一括して書き
込むことができる。
回路のレイアウトを示す平面図である。上記F.F 回路か
らなるセンスアンプ31は、メモリセルアレイ32に対して
一方の辺に複数個例えば４ｋ個配置され、あるロウ33方
向のセルのデータが一括してセンスアンプ31に取り込ま
れる。また、逆にセンスアンプを形成するF.F 回路に外
部からデータを書き込み、ロウ33のセルに一括して書き
込むことができる。
【００１８】ところが、あるアプリケーションによって
はロウ33のデータをすべて、全く別のロウ34に一括して
コピーしたい場合が生じる。これをコピーバックと称す
る。この機能を従来回路のセンスアンプ31を用いて実現
することを考える。まず、ロウ33のデータをセンスアン
プ31に取り込む。このとき、図１３に示すように“０”
の書かれたメモリセルを読出すビット線端子15は“Ｈ”
レベル、“１”の書き込まれたメモリセルの端子15は
“Ｌ”レベルと検知される。この状態でロウ34に書き込
みを行うと、端子15が“Ｈ”のビット線は中間電位であ
るのでここに接続されているセルに書き込みは起こら
ず、端子15が“Ｌ”のビット線に接続されているセルは
“０”が書き込まれることになる。この結果、もし、34
のロウのセルが消去された状態にあったとしても、ロウ
34には反転のデータが書き込まれてしまう。すなわち、
従来回路でコピーバックを正確に実現しようとすると、
まず、セルのデータを一括してセンスアンプ31に取り込
んだ後、外部にこれを読み出し、データを反転させて再
びセンスアンプ31に書き込み、その後一括してセルにデ
ータを書き込む必要があった。この方式は外部にデータ
の制御器が必要となる上に、データをメモリコアから読
み出し、また書き込むといった膨大な時間のロスが生じ
るという問題がある。
はロウ33のデータをすべて、全く別のロウ34に一括して
コピーしたい場合が生じる。これをコピーバックと称す
る。この機能を従来回路のセンスアンプ31を用いて実現
することを考える。まず、ロウ33のデータをセンスアン
プ31に取り込む。このとき、図１３に示すように“０”
の書かれたメモリセルを読出すビット線端子15は“Ｈ”
レベル、“１”の書き込まれたメモリセルの端子15は
“Ｌ”レベルと検知される。この状態でロウ34に書き込
みを行うと、端子15が“Ｈ”のビット線は中間電位であ
るのでここに接続されているセルに書き込みは起こら
ず、端子15が“Ｌ”のビット線に接続されているセルは
“０”が書き込まれることになる。この結果、もし、34
のロウのセルが消去された状態にあったとしても、ロウ
34には反転のデータが書き込まれてしまう。すなわち、
従来回路でコピーバックを正確に実現しようとすると、
まず、セルのデータを一括してセンスアンプ31に取り込
んだ後、外部にこれを読み出し、データを反転させて再
びセンスアンプ31に書き込み、その後一括してセルにデ
ータを書き込む必要があった。この方式は外部にデータ
の制御器が必要となる上に、データをメモリコアから読
み出し、また書き込むといった膨大な時間のロスが生じ
るという問題がある。
【００１９】
【発明が解決しようとする課題】このように、従来では
ロウ単位のメモリデータを一括して他のロウにコピーす
る場合、外部の制御器を用いる必要があり、かつ時間が
かかり過ぎるという欠点がある。
ロウ単位のメモリデータを一括して他のロウにコピーす
る場合、外部の制御器を用いる必要があり、かつ時間が
かかり過ぎるという欠点がある。
【００２０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリデータを一括し
て他のロウにコピーするコピーバック等を、外部のＣＰ
Ｕパワーを使わずに行い、コピーバック動作時間のロス
の大幅低減化を実現する不揮発制半導体記憶装置を提供
することにある。
されたものであり、その目的は、メモリデータを一括し
て他のロウにコピーするコピーバック等を、外部のＣＰ
Ｕパワーを使わずに行い、コピーバック動作時間のロス
の大幅低減化を実現する不揮発制半導体記憶装置を提供
することにある。
【００２１】
【課題を解決するための手段】この発明の半導体記憶装
置は、電荷蓄積層を有するトランジスタからなり、書き
込み時にはドレインとゲートとに印加される電位の差の
絶対値に応じ、その絶対値が大きいほどしきい値が大き
く変動し、そのしきい値に応じたデータを記憶するメモ
リセルと、複数のメモリセルのドレインが共通接続され
たビット線と、前記ビット線に接続され、読み出し時に
前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、相補的な電位関係となる第１、第２のノード
を有し、第１のノードが前記ビット線に接続されること
により前記メモリセルから読み出したデータを一時的に
保持するデータ保持回路と、前記データ保持回路の第２
のノードが前記ビット線に接続されるデータ伝達回路と
を具備したことを特徴とする。
置は、電荷蓄積層を有するトランジスタからなり、書き
込み時にはドレインとゲートとに印加される電位の差の
絶対値に応じ、その絶対値が大きいほどしきい値が大き
く変動し、そのしきい値に応じたデータを記憶するメモ
リセルと、複数のメモリセルのドレインが共通接続され
たビット線と、前記ビット線に接続され、読み出し時に
前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、相補的な電位関係となる第１、第２のノード
を有し、第１のノードが前記ビット線に接続されること
により前記メモリセルから読み出したデータを一時的に
保持するデータ保持回路と、前記データ保持回路の第２
のノードが前記ビット線に接続されるデータ伝達回路と
を具備したことを特徴とする。
【００２２】
【作用】この発明では、ＮＡＮＤ型メモリセル構造にお
いて、あるセルデータを他のセルへコピーする場合、外
部へ読み出しデータを持ち出さず、反転データ出力手段
によりデータ保持手段のデータをビット線に伝達する。
いて、あるセルデータを他のセルへコピーする場合、外
部へ読み出しデータを持ち出さず、反転データ出力手段
によりデータ保持手段のデータをビット線に伝達する。
【００２３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の第１実施例に係る不揮発
性半導体記憶装置の要部であり、データ書き込み、読み
出しに関係するセンス系回路の構成を示す回路図であ
る。この図は簡略化のため、ビット線に共通にドレイン
が接続される複数のＮＡＮＤ型メモリセルの各ユニット
分が示されている。実際には一点鎖線で囲んだ回路ARY
が並列接続されており、ビット線数千本が併設され、Ｎ
ＡＮＤ型メモリセルがアレイ状に設置される。
り説明する。図１はこの発明の第１実施例に係る不揮発
性半導体記憶装置の要部であり、データ書き込み、読み
出しに関係するセンス系回路の構成を示す回路図であ
る。この図は簡略化のため、ビット線に共通にドレイン
が接続される複数のＮＡＮＤ型メモリセルの各ユニット
分が示されている。実際には一点鎖線で囲んだ回路ARY
が並列接続されており、ビット線数千本が併設され、Ｎ
ＡＮＤ型メモリセルがアレイ状に設置される。
【００２４】すなわち、書き込みデータを一時的に保持
するフリップフロップ回路1 と、ビット線ＢＬと、ビッ
ト線ＢＬに接続される図１０において説明したＮＡＮＤ
型メモリセル2 各々と、ビット線ＢＬを所定電位にプリ
チャージするＰチャネルトランジスタＱ1 と、ビット線
ＢＬとフリップフロップ回路1 とを接続するＮチャネル
トランジスタＱ2 と、フリップフロップ回路1 における
ビット線ＢＬと反対側のノードとトランジスタＱ2 のビ
ット線側の一端との間に両端が接続されたＮチャネルト
ランジスタＱ3 とからなる。このトランジスタＱ3 が読
み出しデータ保持後、その反転データに応じた電位をビ
ット線ＢＬに出力するように設けられている。フリップ
フロップ回路1 における各端子はカラムゲート3 を介し
てI/O 線、 BI/O 線（I/O の反転信号線）に接続されて
いる。
するフリップフロップ回路1 と、ビット線ＢＬと、ビッ
ト線ＢＬに接続される図１０において説明したＮＡＮＤ
型メモリセル2 各々と、ビット線ＢＬを所定電位にプリ
チャージするＰチャネルトランジスタＱ1 と、ビット線
ＢＬとフリップフロップ回路1 とを接続するＮチャネル
トランジスタＱ2 と、フリップフロップ回路1 における
ビット線ＢＬと反対側のノードとトランジスタＱ2 のビ
ット線側の一端との間に両端が接続されたＮチャネルト
ランジスタＱ3 とからなる。このトランジスタＱ3 が読
み出しデータ保持後、その反転データに応じた電位をビ
ット線ＢＬに出力するように設けられている。フリップ
フロップ回路1 における各端子はカラムゲート3 を介し
てI/O 線、 BI/O 線（I/O の反転信号線）に接続されて
いる。
【００２５】トランジスタＱ1 のゲートにはφ1 信号線
が接続されプリチャージを制御する。また、トランジス
タＱ2 のゲートにはφ2 信号線が、Ｑ3 のゲートにはφ
3 信号線が接続され、所定のタイミングで制御される。
トランジスタＱ1 のソースは書き込み動作時９Ｖ、それ
以外の時は５Ｖとなる電源に接続されている。また、フ
リップフロップ回路1 の電源も書き込み動作時は９Ｖ、
それ以外の時は５Ｖとなるように構成される。フリップ
フロップ回路1 は例えば図２のようなクロックトインバ
ータで構成される。
が接続されプリチャージを制御する。また、トランジス
タＱ2 のゲートにはφ2 信号線が、Ｑ3 のゲートにはφ
3 信号線が接続され、所定のタイミングで制御される。
トランジスタＱ1 のソースは書き込み動作時９Ｖ、それ
以外の時は５Ｖとなる電源に接続されている。また、フ
リップフロップ回路1 の電源も書き込み動作時は９Ｖ、
それ以外の時は５Ｖとなるように構成される。フリップ
フロップ回路1 は例えば図２のようなクロックトインバ
ータで構成される。
【００２６】上記図１の構成において、メモリセル2-x
のデータをメモリセル2-1 にコピーする動作を説明す
る。コピー先のセル2-1 はあらかじめ消去された状態、
すなわち、オン状態にあるとする。まず、セル2-x の情
報を読み出す。このとき、フリップフロップ回路1 は図
２に示されるクロックCK，BCK （CKの反転）を入力する
トランジスタがカットオフされ、ディセーブル状態にあ
る。ビット線ＢＬと接続されているトランジスタＱ2 は
オン、トランジスタＱ3 はオフに設定されている。い
ま、トランジスタＱ2 をオンさせ、ビット線ＢＬをプリ
チャージして“Ｈ”レベルにおき、フリーランニング状
態とする。
のデータをメモリセル2-1 にコピーする動作を説明す
る。コピー先のセル2-1 はあらかじめ消去された状態、
すなわち、オン状態にあるとする。まず、セル2-x の情
報を読み出す。このとき、フリップフロップ回路1 は図
２に示されるクロックCK，BCK （CKの反転）を入力する
トランジスタがカットオフされ、ディセーブル状態にあ
る。ビット線ＢＬと接続されているトランジスタＱ2 は
オン、トランジスタＱ3 はオフに設定されている。い
ま、トランジスタＱ2 をオンさせ、ビット線ＢＬをプリ
チャージして“Ｈ”レベルにおき、フリーランニング状
態とする。
【００２７】ある適当な時間経過後、フリップフロップ
回路1 をイネーブル状態にする。その時のビット線ＢＬ
の電位がフリップフロップ回路1 のしきい値電圧より高
い、すなわち、セル2-x にデータが書き込まれていてし
きい値が高ければ、ビット線ＢＬとフリップフロップ回
路1 の接続ノード4 は“Ｈ”レベルに設定される。ま
た、セル2-x が消去状態すなわちでオン状態のままであ
れば、ビット線ＢＬは放電するため、ノード4 は“Ｌ”
レベルに設定される。これにより、読み出し動作は完了
する。すなわち、読み出したセル2-x のデータはフリッ
プフロップ回路1にラッチされたことになる。
回路1 をイネーブル状態にする。その時のビット線ＢＬ
の電位がフリップフロップ回路1 のしきい値電圧より高
い、すなわち、セル2-x にデータが書き込まれていてし
きい値が高ければ、ビット線ＢＬとフリップフロップ回
路1 の接続ノード4 は“Ｈ”レベルに設定される。ま
た、セル2-x が消去状態すなわちでオン状態のままであ
れば、ビット線ＢＬは放電するため、ノード4 は“Ｌ”
レベルに設定される。これにより、読み出し動作は完了
する。すなわち、読み出したセル2-x のデータはフリッ
プフロップ回路1にラッチされたことになる。
【００２８】このフリップフロップ回路1 のデータをセ
ル2-1 にコピーする場合は、フリップフロップ回路1 の
電源電位を上げ（９Ｖ）、そしてトランジスタＱ2 をオ
フ、トランジスタＱ3 をオンにする。すると、ノード4
と相補な信号、つまりノード5 の信号がビット線ＢＬ先
に現れることになる。すなわち、読み出したセル2-Xが
オン状態（“１”データ）によりノード4 が“Ｌ”に設
定されていれば、反対側のノード5 は“Ｈ”である。こ
の結果、ビット線ＢＬは中間電位にプリチャージされ、
セル2-1 の選択ゲート（図１０で示すところの選択トラ
ンジスタＱ11）をオンさせて書き込み動作に入ってもセ
ル2-1 には十分な電位差が与えられないためデータが書
き込まれず、オン状態（“１”データ）のままである。
一方、セル2-x がオフ状態（“０”データ）によりノー
ド4 の“Ｈ”が設定されていれば、反対側のノード5 は
“Ｌ”である。すなわち、書き込み動作に入ったときビ
ット線ＢＬは“Ｌ”にプリチャージされ、セル2-1 には
十分な電位差が与えられることにより“０”データが書
き込まれることになる。
ル2-1 にコピーする場合は、フリップフロップ回路1 の
電源電位を上げ（９Ｖ）、そしてトランジスタＱ2 をオ
フ、トランジスタＱ3 をオンにする。すると、ノード4
と相補な信号、つまりノード5 の信号がビット線ＢＬ先
に現れることになる。すなわち、読み出したセル2-Xが
オン状態（“１”データ）によりノード4 が“Ｌ”に設
定されていれば、反対側のノード5 は“Ｈ”である。こ
の結果、ビット線ＢＬは中間電位にプリチャージされ、
セル2-1 の選択ゲート（図１０で示すところの選択トラ
ンジスタＱ11）をオンさせて書き込み動作に入ってもセ
ル2-1 には十分な電位差が与えられないためデータが書
き込まれず、オン状態（“１”データ）のままである。
一方、セル2-x がオフ状態（“０”データ）によりノー
ド4 の“Ｈ”が設定されていれば、反対側のノード5 は
“Ｌ”である。すなわち、書き込み動作に入ったときビ
ット線ＢＬは“Ｌ”にプリチャージされ、セル2-1 には
十分な電位差が与えられることにより“０”データが書
き込まれることになる。
【００２９】上記実施例によればフリップフロップ1 に
取り込んだメモリセル2-x の内容が外部に読み出される
ことなしに、他のメモリセル2-1 にコピーされる。この
コピーバック動作は並列接続されたフリップフロップ1
を含むこの発明のセンス系回路で一括に行われるわけ
で、短時間でのページ単位のコピーが可能となる。
取り込んだメモリセル2-x の内容が外部に読み出される
ことなしに、他のメモリセル2-1 にコピーされる。この
コピーバック動作は並列接続されたフリップフロップ1
を含むこの発明のセンス系回路で一括に行われるわけ
で、短時間でのページ単位のコピーが可能となる。
【００３０】図３は第２の実施例を示す回路図であり、
図２の構成のフリップフロップ回路1 を複数のビット線
で共有した応用例である。ビット線の切り換えは、信号
Ｓ1‥‥Ｓ4 によって制御されるトランジスタＱ71‥‥
Ｑ74によって行う。この結果、パターン面積の削減とい
う効果が得られ、カラム方向でのデータの移動、共有し
たビット線に一括してデータを出力する場合に有効であ
る。
図２の構成のフリップフロップ回路1 を複数のビット線
で共有した応用例である。ビット線の切り換えは、信号
Ｓ1‥‥Ｓ4 によって制御されるトランジスタＱ71‥‥
Ｑ74によって行う。この結果、パターン面積の削減とい
う効果が得られ、カラム方向でのデータの移動、共有し
たビット線に一括してデータを出力する場合に有効であ
る。
【００３１】図４は第３の実施例を示す回路図であり、
ベリファイ機能を付加してある。この回路は、通常の書
き込み動作と本願に関わるコピーバック用の書き込み動
作の両方に対しベリファイ機能を有している。電源とビ
ット線ＢＬとの間において、トランジスタＱ21とＱ22を
直列に接続し、また、トランジスタＱ31とＱ32を直列に
接続している。トランジスタＱ21，Ｑ31はそれぞれベリ
ファイ動作制御用の信号φ6 ，φ7 でゲート制御され
る。トランジスタＱ22，Ｑ32はそれぞれフリップフロッ
プ回路1 のノード4 ，5 でゲート制御される。
ベリファイ機能を付加してある。この回路は、通常の書
き込み動作と本願に関わるコピーバック用の書き込み動
作の両方に対しベリファイ機能を有している。電源とビ
ット線ＢＬとの間において、トランジスタＱ21とＱ22を
直列に接続し、また、トランジスタＱ31とＱ32を直列に
接続している。トランジスタＱ21，Ｑ31はそれぞれベリ
ファイ動作制御用の信号φ6 ，φ7 でゲート制御され
る。トランジスタＱ22，Ｑ32はそれぞれフリップフロッ
プ回路1 のノード4 ，5 でゲート制御される。
【００３２】まず、通常の書き込みのベリファイ動作は
図のＮチャネルトランジスタＱ21，Ｑ22を利用する。以
下(i) ，(ii)により簡単に説明する。 (i) 例えばノード4 が“Ｌ”にセットされ選択したセル
に“０”データを書き込む動作をさせた場合、次のベリ
ファイ時の読み出し動作において、トランジスタＱ2 オ
フ、トランジスタＱ1 オンによるビット線のプリチャー
ジから一定時間（フリーランニング期間）を経ると次の
ようなセルの状態が考えられる。
図のＮチャネルトランジスタＱ21，Ｑ22を利用する。以
下(i) ，(ii)により簡単に説明する。 (i) 例えばノード4 が“Ｌ”にセットされ選択したセル
に“０”データを書き込む動作をさせた場合、次のベリ
ファイ時の読み出し動作において、トランジスタＱ2 オ
フ、トランジスタＱ1 オンによるビット線のプリチャー
ジから一定時間（フリーランニング期間）を経ると次の
ようなセルの状態が考えられる。
【００３３】(1) 確実に“０”データとしてのしきい値
を得たセルはビット線のプリチャージ電位を保つ。 (2) まだ、しきい値の設定が十分でない、つまり電子が
必要量注入されていないセルはオン状態に近く、ビット
線のプリチャージ電位を放電させてしまう。 上記フリーランニング期間後、信号φ6 によりトランジ
スタＱ21をオンさせる。ノード4 は“Ｌ”であるからト
ランジスタＱ22はオフ、よって“０”データを書き込も
うとするビット線には何の影響も与えない。次に、トラ
ンジスタＱ21をオフ、トランジスタＱ2 をオンさせてビ
ット線ＢＬとフリップフロップ回路1 とを接続した場
合、(1) の状態ならば、フリップフロップ回路1 のノー
ド4 は“Ｌ”から“Ｈ”に変化するのでフリップフロッ
プ回路1 のラッチデータが反転し、このビット線につな
がる選択セルは次の再書き込み動作から除外される。
(2) の状態ならば、フリップフロップ回路1 のノード4
は“Ｌ”のままであり、次の再書き込み動作が行われ
る。すなわち、信号φ2 によりＱ2 をオフさせビット線
ＢＬとフリップフロップ1 を電気的に切断して、信号φ
1 によりＱ1 をオンさせビット線ＢＬをプリチャージす
る。次に信号φ2 によりＱ2 をオンさせてフリップフロ
ップ回路1 のノード4 の“Ｌ”をビット線電位に設定
し、再び書き込み動作が行われる。この再書き込み動作
はベリファイ時において、上記(1) の状態を得るまで繰
り返される。
を得たセルはビット線のプリチャージ電位を保つ。 (2) まだ、しきい値の設定が十分でない、つまり電子が
必要量注入されていないセルはオン状態に近く、ビット
線のプリチャージ電位を放電させてしまう。 上記フリーランニング期間後、信号φ6 によりトランジ
スタＱ21をオンさせる。ノード4 は“Ｌ”であるからト
ランジスタＱ22はオフ、よって“０”データを書き込も
うとするビット線には何の影響も与えない。次に、トラ
ンジスタＱ21をオフ、トランジスタＱ2 をオンさせてビ
ット線ＢＬとフリップフロップ回路1 とを接続した場
合、(1) の状態ならば、フリップフロップ回路1 のノー
ド4 は“Ｌ”から“Ｈ”に変化するのでフリップフロッ
プ回路1 のラッチデータが反転し、このビット線につな
がる選択セルは次の再書き込み動作から除外される。
(2) の状態ならば、フリップフロップ回路1 のノード4
は“Ｌ”のままであり、次の再書き込み動作が行われ
る。すなわち、信号φ2 によりＱ2 をオフさせビット線
ＢＬとフリップフロップ1 を電気的に切断して、信号φ
1 によりＱ1 をオンさせビット線ＢＬをプリチャージす
る。次に信号φ2 によりＱ2 をオンさせてフリップフロ
ップ回路1 のノード4 の“Ｌ”をビット線電位に設定
し、再び書き込み動作が行われる。この再書き込み動作
はベリファイ時において、上記(1) の状態を得るまで繰
り返される。
【００３４】(ii)一方、例えばノード4 が“Ｈ”にセッ
トされメモリセルに“１”データを書き込む動作、つま
り消去状態のままに保つ動作をさせると、次のベリファ
イ時の読み出し動作において、トランジスタＱ2 オフ、
トランジスタＱ1 オンによるビット線のプリチャージか
らフリーランニング期間を経ると必然的にビット線のプ
リチャージ電位は放電する。このフリーランニング期間
後、信号φ6 によりトランジスタＱ21をオンさせる。ノ
ード4 は“Ｈ”であるからトランジスタＱ22はオン、よ
ってこのビット線にノード4 の“Ｈ”レベルが伝達され
る。次に、トランジスタＱ21をオフ、トランジスタＱ2
をオンさせてビット線ＢＬとフリップフロップ回路1 と
を接続した場合、ビット線ＢＬはノード4 の“Ｈ”と同
じ電位を有しているのでフリップフロップ回路1 のラッ
チデータは変わらない。フリップフロップ回路1 のノー
ド4 の“Ｈ”は書き込み動作の期間に入ると書き込み禁
止電圧として昇圧されビット線の電位を書き込み禁止電
圧に保つ。すなわち、フリップフロップ回路1 のノード
4 が“Ｈ”に接続されたビット線は書き込みは起こらな
い。
トされメモリセルに“１”データを書き込む動作、つま
り消去状態のままに保つ動作をさせると、次のベリファ
イ時の読み出し動作において、トランジスタＱ2 オフ、
トランジスタＱ1 オンによるビット線のプリチャージか
らフリーランニング期間を経ると必然的にビット線のプ
リチャージ電位は放電する。このフリーランニング期間
後、信号φ6 によりトランジスタＱ21をオンさせる。ノ
ード4 は“Ｈ”であるからトランジスタＱ22はオン、よ
ってこのビット線にノード4 の“Ｈ”レベルが伝達され
る。次に、トランジスタＱ21をオフ、トランジスタＱ2
をオンさせてビット線ＢＬとフリップフロップ回路1 と
を接続した場合、ビット線ＢＬはノード4 の“Ｈ”と同
じ電位を有しているのでフリップフロップ回路1 のラッ
チデータは変わらない。フリップフロップ回路1 のノー
ド4 の“Ｈ”は書き込み動作の期間に入ると書き込み禁
止電圧として昇圧されビット線の電位を書き込み禁止電
圧に保つ。すなわち、フリップフロップ回路1 のノード
4 が“Ｈ”に接続されたビット線は書き込みは起こらな
い。
【００３５】上記説明したように、通常の書き込みのベ
リファイ動作と同様にコピーバック用の書き込みのベリ
ファイ動作を行うのが、図において信号φ7 により制御
されるＮチャネルトランジスタＱ31とノード5 により制
御されるＮチャネルトランジスタＱ32である。すなわ
ち、FIG.９の構成で説明したようにデータをコピーバッ
クする。その後、トランジスタＱ21，Ｑ22の代わりにト
ランジスタＱ31，Ｑ32を利用して、コピーバックしたデ
ータが確実に書き込まれているか、上記通常の書き込み
のベリファイ動作と同じシーケンスでベリファイ動作、
必要に応じて再書き込み動作を行う。コピーバックのベ
リファイ動作終了時にはノード5 が“Ｈ”にセットされ
る。
リファイ動作と同様にコピーバック用の書き込みのベリ
ファイ動作を行うのが、図において信号φ7 により制御
されるＮチャネルトランジスタＱ31とノード5 により制
御されるＮチャネルトランジスタＱ32である。すなわ
ち、FIG.９の構成で説明したようにデータをコピーバッ
クする。その後、トランジスタＱ21，Ｑ22の代わりにト
ランジスタＱ31，Ｑ32を利用して、コピーバックしたデ
ータが確実に書き込まれているか、上記通常の書き込み
のベリファイ動作と同じシーケンスでベリファイ動作、
必要に応じて再書き込み動作を行う。コピーバックのベ
リファイ動作終了時にはノード5 が“Ｈ”にセットされ
る。
【００３６】図５は第４の実施例を示す回路図であり、
トランジスタＱ21，Ｑ22の直列接続配置、トランジスタ
Ｑ31，Ｑ32の直列接続配置がそれぞれ図４と逆になって
いる。動作は図４と同様である。
トランジスタＱ21，Ｑ22の直列接続配置、トランジスタ
Ｑ31，Ｑ32の直列接続配置がそれぞれ図４と逆になって
いる。動作は図４と同様である。
【００３７】図６は第５の実施例を示す回路図であり、
強制反転型と呼ばれるセンス回路に適用した回路図であ
る。詳細は特願平５−７４７９７に開示されている。な
お、図１と同一の回路素子については同一符号を付して
ある。ここでのフリップフロップ回路1 はクロックトイ
ンバータを用いていない。ビット線電位を受けるトラン
ジスタのオンでフリップフロップ回路1 のデータノード
が強制的に接地電位にされ、フリップフロップ回路のデ
ータが反転するタイプなので、フリップフロップ回路1
を必ずしもクロックトインバータで構成しなくてもよ
い。ラッチ型センスアンプ回路としてのフリップフロッ
プ回路1 において、素子数削減、占有面積縮小に効果が
あるといえる。
強制反転型と呼ばれるセンス回路に適用した回路図であ
る。詳細は特願平５−７４７９７に開示されている。な
お、図１と同一の回路素子については同一符号を付して
ある。ここでのフリップフロップ回路1 はクロックトイ
ンバータを用いていない。ビット線電位を受けるトラン
ジスタのオンでフリップフロップ回路1 のデータノード
が強制的に接地電位にされ、フリップフロップ回路のデ
ータが反転するタイプなので、フリップフロップ回路1
を必ずしもクロックトインバータで構成しなくてもよ
い。ラッチ型センスアンプ回路としてのフリップフロッ
プ回路1 において、素子数削減、占有面積縮小に効果が
あるといえる。
【００３８】図６の回路は図１の構成にさらに、フリッ
プフロップ回路1 のノード5 と０Ｖの接地電位との間に
直列に接続されたトランジスタＱ4 、Ｑ5 、ノード4 と
接地電位との間に接続されたトランジスタＱ6 からな
る。トランジスタＱ4 のゲートはビット線ＢＬに接続さ
れており、トランジスタＱ5 のゲートは信号φ4 で制御
され、これらトランジスタＱ4 、Ｑ5 とで強制反転手段
を構成している。また、トランジスタＱ6 のゲートには
信号φR の信号線が接続され、トランジスタＱ6はリセ
ット手段を構成する。
プフロップ回路1 のノード5 と０Ｖの接地電位との間に
直列に接続されたトランジスタＱ4 、Ｑ5 、ノード4 と
接地電位との間に接続されたトランジスタＱ6 からな
る。トランジスタＱ4 のゲートはビット線ＢＬに接続さ
れており、トランジスタＱ5 のゲートは信号φ4 で制御
され、これらトランジスタＱ4 、Ｑ5 とで強制反転手段
を構成している。また、トランジスタＱ6 のゲートには
信号φR の信号線が接続され、トランジスタＱ6はリセ
ット手段を構成する。
【００３９】上記構成のセンス系回路の動作は、ビット
線電位を読み込む前に信号φR によりトランジスタＱ6
をオンさせてフリップフロップ回路1 を初期化してお
き、その後、ビット線ＢＬをプリチャージしてトランジ
スタＱ2 をオンさせ、ビット線をフリーランニング状態
におき、ある時間経過後、トランジスタＱ5 をオン状態
にする。このとき、ビット線電位が“Ｌ”レベルになっ
ていればフリップフロップ回路1 の状態は初期値と同一
であるが、“Ｈ”レベルになっていればフリップフロッ
プ回路1 の状態が反転し、ノード5 を“Ｈ”から“Ｌ”
に設定しなおす。
線電位を読み込む前に信号φR によりトランジスタＱ6
をオンさせてフリップフロップ回路1 を初期化してお
き、その後、ビット線ＢＬをプリチャージしてトランジ
スタＱ2 をオンさせ、ビット線をフリーランニング状態
におき、ある時間経過後、トランジスタＱ5 をオン状態
にする。このとき、ビット線電位が“Ｌ”レベルになっ
ていればフリップフロップ回路1 の状態は初期値と同一
であるが、“Ｈ”レベルになっていればフリップフロッ
プ回路1 の状態が反転し、ノード5 を“Ｈ”から“Ｌ”
に設定しなおす。
【００４０】すなわち、図６の構成の回路に上記(i) ，
(ii)の各書き込みの条件を与えた場合、次のようにベリ
ファイ動作する。まず、(i) の書き込み条件では、やは
り、(1) ，(2) の状態が考えられる。その後、トランジ
スタＱ5 をオン状態にする。ここで、(1) の状態になっ
ていればフリップフロップ回路1 のラッチデータは反転
し、このビット線につながる選択セルは次の再書き込み
動作から除外される。なぜなら、次の再書き込み動作時
にはノード4 は“Ｈ”であり、ビット線に書き込み禁止
電圧が印加されることになるからである。また、(2) の
状態になっていれば、トランジスタＱ4 はオンせず、ノ
ード4 は“Ｌ”のままであるから次の再書き込み動作が
行われる。この再書き込み動作は、ベリファイ時におい
て、上記(1) の状態を得るまで繰り返される。一方、(i
i)の書き込み条件ではビット線は必然的に放電状態にな
るから、トランジスタＱ4 はオンせず、ノード4 は
“Ｈ”のままであり、次の再書き込み時には書き込み当
初と同様にビット線に書き込み禁止電圧が印加される。
すなわち、フリップフロップ回路1 のノード4 が“Ｈ”
に接続されたビット線は書き込みは起こらない。
(ii)の各書き込みの条件を与えた場合、次のようにベリ
ファイ動作する。まず、(i) の書き込み条件では、やは
り、(1) ，(2) の状態が考えられる。その後、トランジ
スタＱ5 をオン状態にする。ここで、(1) の状態になっ
ていればフリップフロップ回路1 のラッチデータは反転
し、このビット線につながる選択セルは次の再書き込み
動作から除外される。なぜなら、次の再書き込み動作時
にはノード4 は“Ｈ”であり、ビット線に書き込み禁止
電圧が印加されることになるからである。また、(2) の
状態になっていれば、トランジスタＱ4 はオンせず、ノ
ード4 は“Ｌ”のままであるから次の再書き込み動作が
行われる。この再書き込み動作は、ベリファイ時におい
て、上記(1) の状態を得るまで繰り返される。一方、(i
i)の書き込み条件ではビット線は必然的に放電状態にな
るから、トランジスタＱ4 はオンせず、ノード4 は
“Ｈ”のままであり、次の再書き込み時には書き込み当
初と同様にビット線に書き込み禁止電圧が印加される。
すなわち、フリップフロップ回路1 のノード4 が“Ｈ”
に接続されたビット線は書き込みは起こらない。
【００４１】このような構成の回路においてコピーバッ
ク動作させる場合、図１と同様にトランジスタＱ2 をオ
フし、トランジスタＱ3 をオンさせ、フリップフロップ
回路1 のノード5 の電位をビット線に出力させればよ
い。
ク動作させる場合、図１と同様にトランジスタＱ2 をオ
フし、トランジスタＱ3 をオンさせ、フリップフロップ
回路1 のノード5 の電位をビット線に出力させればよ
い。
【００４２】図７は第６実施例の回路図であり、図６の
構成にさらに本願に関わるコピーバック用の書き込み動
作に対するベリファイ機能をも付加したものである。フ
リップフロップ回路1 のノード5 ，ノード4 はそれぞれ
トランジスタＱ5 ，Ｑ7 の電流通路を介してビット線電
位でゲート制御されるトランジスタＱ4 の電流通路の一
端に接続される。トランジスタＱ4 の電流通路の他端は
接地電位に繋がる。ノード4 と接地電位との間には図６
と同様にリセット用のトランジスタＱ6 が設けられてい
る。
構成にさらに本願に関わるコピーバック用の書き込み動
作に対するベリファイ機能をも付加したものである。フ
リップフロップ回路1 のノード5 ，ノード4 はそれぞれ
トランジスタＱ5 ，Ｑ7 の電流通路を介してビット線電
位でゲート制御されるトランジスタＱ4 の電流通路の一
端に接続される。トランジスタＱ4 の電流通路の他端は
接地電位に繋がる。ノード4 と接地電位との間には図６
と同様にリセット用のトランジスタＱ6 が設けられてい
る。
【００４３】すなわち、フリップフロップ回路1 のノー
ド5 の電位をビット線に出力させコピーバックを行った
後、コピーバック動作時の書き込みデータをベリファイ
するために、トランジスタＱ5 に代ってトランジスタＱ
7 が動作する。動作シーケンスは図６に準ずる。コピー
バックの書き込みデータが確実に書き込まれたベリイフ
ァイ終了時では、ノード4 は“Ｌ”に設定される。
ド5 の電位をビット線に出力させコピーバックを行った
後、コピーバック動作時の書き込みデータをベリファイ
するために、トランジスタＱ5 に代ってトランジスタＱ
7 が動作する。動作シーケンスは図６に準ずる。コピー
バックの書き込みデータが確実に書き込まれたベリイフ
ァイ終了時では、ノード4 は“Ｌ”に設定される。
【００４４】なお、上記構成におけるリセット用のトラ
ンジスタＱ6 は、リセットパスができるようになれば必
要ない。例えばコピーバックのベリファイ動作とは別に
トランジスタＱ1 のプリチャージ後、ビット線ＢＬに繋
がる選択ゲート（図１０で示すところの選択トランジス
タＱ11）のすべてを閉じ、トランジスタＱ7 をオン状態
にすることでリセット動作が可能である。
ンジスタＱ6 は、リセットパスができるようになれば必
要ない。例えばコピーバックのベリファイ動作とは別に
トランジスタＱ1 のプリチャージ後、ビット線ＢＬに繋
がる選択ゲート（図１０で示すところの選択トランジス
タＱ11）のすべてを閉じ、トランジスタＱ7 をオン状態
にすることでリセット動作が可能である。
【００４５】図８は第７実施例の回路図であり、図７の
構成におけるベリファイ動作制御用の信号φ4 ，φ5 で
ゲート制御されるトランジスタＱ5 ，Ｑ7 の配置をグラ
ンド線に接続されるようにしている。よって、図７でト
ランジスタＱ7 ，Ｑ5 に対して共有していた、ビット線
電位でゲート制御されるトランジスタＱ4 は、トランジ
スタＱ7 ，Ｑ5 に対してそれぞれ必要になり、トランジ
スタＱ41，Ｑ42を設けている。ここでは、リセット用の
トランジスタＱ6 を省いた構成を示した。リセット動作
はビット線のプリチャージ時に行う。すなわち、信号φ
1 が“Ｌ”によりトランジスタＱ1 が導通すると、ビッ
ト線ＢＬがＶccにプリチャージされ、トランジスタＱ4
1，Ｑ42共に導通する。この状態で信号φ5 を“Ｈ”と
してトランジスタＱ7 を導通させるとフリップフロップ
回路1 のノード4 がＶssに接地される。このようにして
リセット動作が完了する。このような図８の構成は設計
ルールによってはパターンが容易である場合がある。
構成におけるベリファイ動作制御用の信号φ4 ，φ5 で
ゲート制御されるトランジスタＱ5 ，Ｑ7 の配置をグラ
ンド線に接続されるようにしている。よって、図７でト
ランジスタＱ7 ，Ｑ5 に対して共有していた、ビット線
電位でゲート制御されるトランジスタＱ4 は、トランジ
スタＱ7 ，Ｑ5 に対してそれぞれ必要になり、トランジ
スタＱ41，Ｑ42を設けている。ここでは、リセット用の
トランジスタＱ6 を省いた構成を示した。リセット動作
はビット線のプリチャージ時に行う。すなわち、信号φ
1 が“Ｌ”によりトランジスタＱ1 が導通すると、ビッ
ト線ＢＬがＶccにプリチャージされ、トランジスタＱ4
1，Ｑ42共に導通する。この状態で信号φ5 を“Ｈ”と
してトランジスタＱ7 を導通させるとフリップフロップ
回路1 のノード4 がＶssに接地される。このようにして
リセット動作が完了する。このような図８の構成は設計
ルールによってはパターンが容易である場合がある。
【００４６】この発明を適用した応用例を以下に説明す
る。フローティングゲートに蓄積された電荷は酸化膜の
欠陥などにより抜けてしまい信頼性上問題となる。これ
に対する有効な方法としてリフレッシュ動作がある。そ
こで上記コピーバック機能をリフレッシュ動作に用いる
ことが考えられる。すなわち、図９に示されるように外
部に特にメモリを必要とせずに簡単にリフレッシュ動作
が行える。まず、図９（ａ）に示すようにメモリセルア
レイ21のｎ番目のロウのデータを例えば図１に示すトラ
ンジスタＱ2 を介して図１に示したようなセンス系回路
22に読み出す。次にトランジスタＱ3 をオンさせ、図９
（ｂ）のようにセンス系回路の情報を使って、ｎ番目の
ロウに同一データを書き込む（コピーバック）。次も同
様にして図９（ｃ）のようにｎ＋１番目のロウを読み出
し、図９（ｄ）のようにｎ＋１番目にコピーバックす
る。これを順次繰り返すことによって所定の電荷が保持
されたすべてのメモリセルに同一データを書き増す（リ
フレッシュ動作を施す）ことが可能である。さらに、セ
ルのより正確なしきい値設定のために、例えば図７や図
８に示すような構成を用いてベリファイ動作も行えば、
信頼性は一層向上する。
る。フローティングゲートに蓄積された電荷は酸化膜の
欠陥などにより抜けてしまい信頼性上問題となる。これ
に対する有効な方法としてリフレッシュ動作がある。そ
こで上記コピーバック機能をリフレッシュ動作に用いる
ことが考えられる。すなわち、図９に示されるように外
部に特にメモリを必要とせずに簡単にリフレッシュ動作
が行える。まず、図９（ａ）に示すようにメモリセルア
レイ21のｎ番目のロウのデータを例えば図１に示すトラ
ンジスタＱ2 を介して図１に示したようなセンス系回路
22に読み出す。次にトランジスタＱ3 をオンさせ、図９
（ｂ）のようにセンス系回路の情報を使って、ｎ番目の
ロウに同一データを書き込む（コピーバック）。次も同
様にして図９（ｃ）のようにｎ＋１番目のロウを読み出
し、図９（ｄ）のようにｎ＋１番目にコピーバックす
る。これを順次繰り返すことによって所定の電荷が保持
されたすべてのメモリセルに同一データを書き増す（リ
フレッシュ動作を施す）ことが可能である。さらに、セ
ルのより正確なしきい値設定のために、例えば図７や図
８に示すような構成を用いてベリファイ動作も行えば、
信頼性は一層向上する。
【００４７】
【発明の効果】以上説明したようにこの発明によれば、
反転データ出力手段を用いることによって、外部へ読み
出しデータを持ち出さずにデータ保持手段のデータをビ
ット線に伝達できるので、メモリデータを一括して他の
ロウにコピーするコピーバックや、メモリのリフレッシ
ュ動作を簡単にかつ短時間に行い、動作時間ロスの大幅
低減化が達成される不揮発制半導体記憶装置を提供する
ことができる。
反転データ出力手段を用いることによって、外部へ読み
出しデータを持ち出さずにデータ保持手段のデータをビ
ット線に伝達できるので、メモリデータを一括して他の
ロウにコピーするコピーバックや、メモリのリフレッシ
ュ動作を簡単にかつ短時間に行い、動作時間ロスの大幅
低減化が達成される不揮発制半導体記憶装置を提供する
ことができる。
【図１】この発明の第１実施例に係る不揮発性半導体記
憶装置の要部の構成を示す回路図。
憶装置の要部の構成を示す回路図。
【図２】図１の一部のより具体的な構成を示す回路図。
【図３】図１を応用した第２の実施例の構成を示す回路
図。
図。
【図４】この発明の第３の実施例の構成を示す回路図。
【図５】この発明の第４の実施例の構成を示す回路図。
【図６】この発明の第５の実施例の構成を示す回路図。
【図７】この発明の第６の実施例の構成を示す回路図。
【図８】この発明の第７の実施例の構成を示す回路図。
【図９】この発明を用いてメモリのリフレッシュ動作を
説明するメモリセルアレイを示すパターン平面図。
説明するメモリセルアレイを示すパターン平面図。
【図１０】（ａ）はＮＡＮＤ型フラッシュメモリのセル
構造を示す回路図、（ｂ）は（ａ）のメモリセルのしき
い値の個数分布を示すしきい値分布図。
構造を示す回路図、（ｂ）は（ａ）のメモリセルのしき
い値の個数分布を示すしきい値分布図。
【図１１】図１０の構成のメモリセルにおける読み出
し、消去及び書き込み動作時にメモリセルに印加する電
圧を表にして示した図。
し、消去及び書き込み動作時にメモリセルに印加する電
圧を表にして示した図。
【図１２】図１０の構成のメモリセルにおける消去動作
時、書き込み動作時のしきい値の分布図。
時、書き込み動作時のしきい値の分布図。
【図１３】図１０の構成のメモリセルへの読み出し、書
き込みの動作を説明する従来の回路図。
き込みの動作を説明する従来の回路図。
【図１４】読み出し時のビット線の変化を示す波形図。
【図１５】メモリセルアレイとセンス系回路のレイアウ
トを示す平面図。
トを示す平面図。
1…フリップフロップ回路、 2…ＮＡＮＤ型メモリセ
ル、Ｑ1 …Ｐチャネルトランジスタ、Ｑ2 ，Ｑ3 …Ｐチ
ャネルトランジスタ。
ル、Ｑ1 …Ｐチャネルトランジスタ、Ｑ2 ，Ｑ3 …Ｐチ
ャネルトランジスタ。
Claims (27)
- 【請求項１】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
値が大きく変動し、そのしきい値に応じたデータを記憶
するメモリセルと、 複数のメモリセルのドレインが共通接続されたビット線
と、 前記ビット線に接続され、読み出し時に前記ビット線を
所定電位にプリチャージするプリチャージ手段と、 相補的な電位関係となる第１、第２のノードを有し、第
１のノードが前記ビット線に接続されることにより前記
メモリセルから読み出したデータを一時的に保持するデ
ータ保持回路と、 前記データ保持回路の第２のノードが前記ビット線に接
続されるデータ伝達回路とを具備したことを特徴とする
半導体記憶装置。 - 【請求項２】 前記データ伝達回路によるメモリセルへ
の書き込み動作にベリファイ手段をさらに具備し、この
ベリファイ手段は前記ビット線と前記データ保持回路と
を結合制御するトランスファ制御手段を含み、ベリファ
イ動作時には前記ビット線と前記データ保持回路とを電
気的に遮断する期間を有することを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記ベリファイ手段はベリファイ動作時
において導通する第１のベリファイ用トランジスタ及び
この第１のベリファイ用トランジスタに直列され前記第
２のノードの電位に応じてゲート制御される第２のベリ
ファイ用トランジスタを含み、ベリファイ動作時におい
てこれら第１、第２のベリファイ用トランジスタが前記
第２のノードの電位に応じて前記ビット線の電位を制御
する電流経路を構成することを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項４】 前記ベリファイ手段はベリファイ動作時
において導通する第１のベリファイ用トランジスタ及び
この第１のベリファイ用トランジスタに直列され前記ビ
ット線の信号によりゲート制御される第２のベリファイ
用トランジスタを含み、ベリファイ終了時にこれら第
１、第２のベリファイ用トランジスタが前記データ保持
回路の有する保持データを反転させる電流経路を構成す
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項５】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
値が大きく変動し、そのしきい値に応じたデータを記憶
するメモリセルと、 複数のメモリセルのドレインが共通接続されたビット線
と、 前記ビット線に接続され、読み出し時に前記ビット線を
所定電位にプリチャージするプリチャージ手段と、 前記メモリセルからの読み出しもしくはメモリセルへの
書き込みのデータを一時的に保持する双安定のデータ保
持手段と、 前記ビット線と前記双安定のデータ保持手段の一方端子
を接続する第１のトランスファー制御手段と、 前記ビット線と前記双安定のデータ保持手段の他方端子
を接続する第２のトランスファー制御手段とを具備した
ことを特徴とする半導体記憶装置。 - 【請求項６】 前記双安定のデータ保持手段は読み出し
時において、予めディセーブル状態にされ、前記プリチ
ャージ手段これに続く前記ビット線のフリーランニング
状態を経た後イネーブル状態にされ、その時のビット線
の電位に応じたデータを保持することを特徴とする請求
項５記載の半導体記憶装置。 - 【請求項７】 ベリファイ動作時に導通させるための第
１のベリファイ用トランジスタ及びこの第１のベリファ
イ用トランジスタに直列され前記データ保持手段の一方
端子、他方端子いずれかの信号によりゲート制御される
第２のベリファイ用トランジスタをさらに具備し、前記
ベリファイ動作時においてこれら第１、第２のベリファ
イ用トランジスタが前記データ保持手段の保持データの
信号に応じて前記ビット線の電位を制御する電流経路を
構成することを特徴とする請求項６記載の半導体記憶装
置。 - 【請求項８】 第１のベリファイ動作時に導通させるた
めの第１のベリファイ用トランジスタ及びこの第１のベ
リファイ用トランジスタに直列され前記データ保持手段
の一方端子の信号に応じてゲート制御される第２のベリ
ファイ用トランジスタ、第２のベリファイ動作時に導通
させるための第３のベリファイ用トランジスタ及びこの
第３のベリファイ用トランジスタに直列され前記データ
保持手段の他方端子の信号に応じてゲート制御される第
４のベリファイ用トランジスタをさらに具備し、前記第
１のベリファイ動作時においてこれら第１、第２のベリ
ファイ用トランジスタが前記データ保持手段の一方端子
の信号に応じて前記ビット線の電位を制御する第１の電
流経路を構成し、前記第２のベリファイ動作時において
これら第３、第４のベリファイ用トランジスタが前記デ
ータ保持手段の他方端子の信号に応じて前記ビット線の
電位を制御する第２の電流経路を構成することを特徴と
する請求項６記載の半導体記憶装置。 - 【請求項９】 前記双安定のデータ保持手段は読み出し
時において予めイネーブル状態にされ、前記プリチャー
ジ手段、前記ビット線のフリーランニング状態を経た前
記ビット線の電位に応じて、保持データが反転／非反転
することを特徴とする請求項５記載の半導体記憶装置。 - 【請求項１０】 前記双安定のデータ保持手段はリセッ
ト手段を有することを特徴とする請求項９記載の半導体
記憶装置。 - 【請求項１１】 ベリファイ動作時に導通させるための
第１のベリファイ用トランジスタ、及びこの第１のベリ
ファイ用トランジスタに直列され前記ビット線の信号に
よりゲート制御される第２のベリファイ用トランジスタ
をさらに具備し、前記ベリファイ終了時にこれら第１、
第２のベリファイ用トランジスタが前記データ保持手段
のデータを反転させる電流経路を構成することを特徴と
する請求項９記載の半導体記憶装置。 - 【請求項１２】 第１のベリファイ動作時に導通させる
ための第１のベリファイ用トランジスタ、第２のベリフ
ァイ動作時に導通させるための第２のベリファイ用トラ
ンジスタ、及びこれら第１、第２のベリファイ用トラン
ジスタの共通ノードに直列し前記ビット線の信号により
ゲート制御される第３のベリファイ用トランジスタをさ
らに具備し、前記第１のベリファイ終了時にこれら第
１、第３のベリファイ用トランジスタが前記データ保持
手段のデータを反転させる第１の電流経路を構成し、前
記第２のベリファイ終了時にこれら第２、第３のベリフ
ァイ用トランジスタが前記データ保持手段のデータを反
転させる第２の電流経路を構成することを特徴とする請
求項９記載の半導体記憶装置。 - 【請求項１３】 前記メモリセルがマトリクス状に設け
られ、前記双安定のデータ保持手段及び前記第１、第２
のトランスファー制御手段の構成単位はそれぞれ複数の
ビット線に共通に接続されていることを特徴とする請求
項５記載の半導体記憶装置。 - 【請求項１４】 前記メモリセルがマトリクス状に設け
られ、前記双安定のデータ保持手段及び前記第１、第２
のトランスファー制御手段の構成単位は複数設けられて
いる。この構成単位はそれぞれ読み出し時、第１のトラ
ンスファー制御手段を導通状態に、第２のトランスファ
ー制御手段を非導通状態にして複数のビット線電位を一
括して検知し、その後これら双安定のデータ保持手段の
データを全く変えないか、あるいは一部のみ外部から変
化させた後、書き込み時において前記第１のトランスフ
ァー制御手段を非導通状態、第２のトランスファー制御
手段を導通状態にし、前記データ保持手段の内容を各ビ
ット線に伝達することを特徴とする請求項５または１３
記載の半導体記憶装置。 - 【請求項１５】 読み出し時は前記マトリクス状のメモ
リセルにおける第１のロウを選択し、書き込み時には前
記マトリクス状のメモリセルにおける第２のロウを選択
することを特徴とする請求項１４記載の半導体記憶装
置。 - 【請求項１６】 前記第２のロウを選択する前に予めこ
の第２のロウに接続されているメモリセルの内容を消去
状態にしておく手段を含むことを特徴とする請求項１５
記載の半導体記憶装置。 - 【請求項１７】 トランジスタとして導通／非導通の区
別がなされる自己のしきい値を有し、そのしきい値に対
応したデータを記憶するメモリセルと、 相補な信号をラッチする第１、第２のラッチノードを有
し、前記メモリセルのデータを第１のラッチノードでラ
ッチして読み出しデータとするラッチ型センスアンプ
と、 前記読み出しデータを前記メモリセルへの書き込みデー
タとして用いる第１のデータ制御手段と、 前記読み出しデータと逆のデータである第２のラッチノ
ードのデータを前記メモリセルへの書き込みデータとし
て用いる第２のデータ制御手段とを具備したことを特徴
とする半導体記憶装置。 - 【請求項１８】 前記第１のデータ制御手段は前記書き
込みデータに対応したしきい値の範囲に収めるための第
１のベリファイ手段を含むことを特徴とする請求項１７
記載の半導体記憶装置。 - 【請求項１９】 前記第２のデータ制御手段は前記書き
込みデータに対応したしきい値の範囲に収めるための第
２のベリファイ手段を含むことを特徴とする請求項１７
記載の半導体記憶装置。 - 【請求項２０】 複数のメモリセルと、 前記複数のメモリセルが接続されるビット線と、前記ビット線の電位に対応する データを蓄える第１、第
２のノードを有するラッチ回路と、電流通路の一端 が接地電位に接続され、導通状態が前記
ビット線の電位に従って制御される第１トランジスタ
と、電流通路の一端 が前記ラッチ回路の第２のノードに接続
され、電流通路の他端が前記第１トランジスタの電流通
路の他端に接続され、導通状態が第１のタイミング信号
により制御される第２トランジスタと、電流通路の一端 が前記ラッチ回路の第１のノードに接続
され、電流通路の他端が前記第１トランジスタの電流通
路の他端に接続され、導通状態が第２のタイミング信号
により制御される第３トランジスタとを具備したことを
特徴とする半導体記憶装置。 - 【請求項２１】 選択された前記メモリセルに前記ラッ
チ回路のデータが書き込まれた後、前記ラッチ回路の第
１のノードはハイレベルに、第２のノードはローレベル
にセットされることを特徴とする請求項２０記載の半導
体記憶装置。 - 【請求項２２】 前記ラッチ回路は第１、第２のインバ
ータ回路を含み、前記第１のインバータ回路の入力端は
前記第２のインバータ回路の出力端に接続され、前記第
１のインバータ回路の出力端は前記第２のインバータ回
路の入力端に接続されるフリップフロップ回路の構成を
有することを特徴とする請求項２０記載の半導体記憶装
置。 - 【請求項２３】 複数のメモリセルと、 前記複数のメモリセルが接続されるビット線と、前記ビット線の電位に対応する データを蓄える第１、第
２のノードを有するラッチ回路と、 前記ビット線と前記ラッチ回路の第１のノードとの間に
電流通路が接続され、前記ラッチ回路に蓄えられたデー
タを、ゲートに供給される第１のタイミング信号に従っ
て、選択された前記メモリセルに供給する第１トランジ
スタと、電流通路の一端が 接地電位に接続され、導通状態が前記
ビット線の電位に従って制御される第２トランジスタ
と、電流通路の一端 が前記ラッチ回路の第２のノードに接続
され、電流通路の他端が前記第２トランジスタの電流通
路の他端に接続され、導通状態が第２のタイミング信号
により制御される第３トランジスタと、電流通路の一端 が前記ラッチ回路の第１のノードに接続
され、電流通路の他端が前記第２トランジスタの電流通
路の他端に接続され、導通状態が第３のタイミング信号
により制御される第４トランジスタとを具備したことを
特徴とする半導体記憶装置。 - 【請求項２４】 前記ラッチ回路は第１、第２のインバ
ータ回路を含み、前記第１のインバータ回路の入力端は
前記第２のインバータ回路の出力端に接続され、前記第
１のインバータ回路の出力端は前記第２のインバータ回
路の入力端に接続されるフリップフロップ回路の構成を
有することを特徴とする請求項２３記載の半導体記憶装
置。 - 【請求項２５】 複数のメモリセルと、 前記複数のメモリセルがそれぞれ接続される複数のビッ
ト線と、 それぞれ前記ビット線の一つに結合され、それぞれデー
タを蓄える第１、第２のノードを有する複数のラッチ回
路と、それぞれの電流通路の一端 は接地電位に接続され、導通
状態が各々対応する一つの前記ビット線の電位に従って
制御される複数の第１トランジスタと、それぞれ電流通路の一端 が各々対応する一つの前記ラッ
チ回路の第２のノードに接続され、それぞれの電流通路
の他端が各々対応する一つの前記第１トランジスタの電
流通路の他端に接続され、導通状態が第１のタイミング
信号により制御される複数の第２トランジスタと、それぞれ電流通路の一端 が各々対応する一つの前記ラッ
チ回路の第１のノードに接続され、それぞれの電流通路
の他端が各々対応する一つの前記第１トランジスタの電
流通路の他端に接続され、導通状態が第２のタイミング
信号により制御される複数の第３トランジスタとを具備
したことを特徴とする半導体記憶装置。 - 【請求項２６】 複数のメモリセルと、 前記複数のメモリセルが接続されるビット線と、 前記ビット線に接続され、データを蓄えるための第１、
第２のインバータ回路を含み、前記第１のインバータ回
路の入力端は前記第２のインバータ回路の出力端に接続
され、前記第１のインバータ回路の出力端は前記第２の
インバータ回路の入力端に接続されたフリップフロップ
回路と、電流通路の一端 は接地電位に接続され、導通状態が前記
ビット線の電位に従って制御される第１トランジスタ
と、それぞれの電流通路の一端 が前記第１のトランジスタの
電流通路の他端に共通に接続され、それぞれの電流通路
の他端が前記第１のインバータ回路の出力端、前記第２
のインバータ回路の出力端に接続され、各々導通状態が
第１のタイミング信号、第２のタイミング信号により制
御される第２、第３トランジスタとを具備したことを特
徴とする半導体記憶装置。 - 【請求項２７】 前記複数のメモリセルは所定数直列接
続されて構成されたメモリセルユニットを複数配列され
る形態を含むことを特徴とする請求項２０，２３，２
５，２６いずれか一つに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17819494A JP2922116B2 (ja) | 1993-09-02 | 1994-07-29 | 半導体記憶装置 |
| US08/297,753 US5465235A (en) | 1993-09-02 | 1994-08-30 | Non-volatile memory device with a sense amplifier capable of copying back |
| EP94113683A EP0642133A3 (en) | 1993-09-02 | 1994-09-01 | Non-volatile memory device with a sense amplifier that can copy back. |
| US08/965,426 USRE36732E (en) | 1993-09-02 | 1997-11-06 | Non-volatile memory device with a sense amplifier capable of copying back |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21849993 | 1993-09-02 | ||
| JP5-218499 | 1993-09-02 | ||
| JP17819494A JP2922116B2 (ja) | 1993-09-02 | 1994-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122092A JPH07122092A (ja) | 1995-05-12 |
| JP2922116B2 true JP2922116B2 (ja) | 1999-07-19 |
Family
ID=26498451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17819494A Expired - Fee Related JP2922116B2 (ja) | 1993-09-02 | 1994-07-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5465235A (ja) |
| EP (1) | EP0642133A3 (ja) |
| JP (1) | JP2922116B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8750023B2 (en) | 2010-09-13 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240018B1 (en) | 1993-03-31 | 2001-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having verify function |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3737525B2 (ja) * | 1994-03-11 | 2006-01-18 | 株式会社東芝 | 半導体記憶装置 |
| JP3199989B2 (ja) * | 1994-09-30 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置とその過書込み救済方法 |
| US6728851B1 (en) | 1995-07-31 | 2004-04-27 | Lexar Media, Inc. | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices |
| US5845313A (en) | 1995-07-31 | 1998-12-01 | Lexar | Direct logical block addressing flash memory mass storage architecture |
| US8171203B2 (en) | 1995-07-31 | 2012-05-01 | Micron Technology, Inc. | Faster write operations to nonvolatile memory using FSInfo sector manipulation |
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