JP3789977B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、複数のメモリセルへ、複数のデータの書込を、同時に行なうページモードを備えた不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
図5は、従来の不揮発性半導体記憶装置としてのDINOR(divided bit line NOR)型フラッシュメモリ(以下、「ダイノア型フラッシュメモリ」という)の消去方法(動作)を説明するための図である。図6は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの書込方法(動作)を説明するための図である。図5および図6を参照して、ダイノア型フラッシュメモリのメモリセルは、P型ウェル39と、P型ウェル39の表面に形成されたドレインとしてのN+ 層27と、P型ウェル39の表面に形成されたソースとしてN+ 層29と、P型ウェル39上に、ゲート酸化膜(図示せず)を介して形成されたフローティングゲート35と、フローティングゲート35上に、絶縁膜(図示せず)を介して形成されたコントロールゲート33とを備える。このような構成のメモリセルは一般にスタックゲート型と呼ばれる。なお、メモリセルを「メモリセルトランジスタ」と呼ぶこともある。
【0003】
選択トランジスタは、P型ウェル39と、P型ウェル39上に形成されたN+ 層27,31と、P型ウェル39上に、ゲート酸化膜(図示せず)を介して形成されるセレクトゲート37とを備える。P型ウェル39は、P型半導体基板43の主表面側に形成されるN型ウェル41の表面に形成される。なお、ブロックBLK0およびブロックBLK1の各々は、2つのメモリセルと、1つの選択トランジスタと、主ビット線MBLと、副ビット線SBLとを備えている。ここで、図5、図6では、説明の便宜上、ブロックを2つにし、各ブロックBLK0,BLK1に含まれるメモリセルを2つにしている。しかし、実際は、ブロックは、2つより多い複数設けられており、各ブロックに含まれるメモリセルも2つより多い複数設けられている。
【0004】
メモリセルは、上述したように2層ゲート構造をなしている。そして、1層目のフローティングゲート35下のゲート酸化膜は、100Å程度の薄い膜となっている。フローティングゲート35に電子を注入することにより消去を行なう。また、フローティングゲート35から電子を引抜くことにより書込を行なう。ここで、フローティングゲート35に電子が注入された状態では、メモリセルトランジスタのしきい値が高く、メモリセルトランジスタは電流を流さない。一方、フローティングゲート35から電子が引抜かれた状態ではメモリセルトランジスタのしきい値が低くメモリセルトランジスタは電流を流す。この電流の差をセンスアンプ(図示せず)により1/0の情報として読取る。
【0005】
ビット線は、主ビット線MBLと副ビット線SBLとに分割されている。すなわち、主ビット線MBLと副ビット線SBLとは、選択トランジスタによって分離されている。また、選択トランジスタによって、ブロックの分離が行なわれる。
【0006】
図5を参照して、消去方法を説明する。消去はブロックごとに行なわれ、ブロックBLK0は選択ブロックとなっており、ブロックBLK1は非選択ブロックとなっている。選択ブロックBLK0のすべてのメモリセルのコントロールゲート33に、12V程度の高電圧を印加する。すなわち、選択ブロックBLK0のすべてのメモリセルのコントロールゲート33に接続されるワード線(図示せず)に12V程度の高電圧を印加する。選択ブロックBLK0のすべてのメモリセルのソースとしてのN+ 層29に−11V程度の負電圧を印加する。P型ウェル39に−11V程度の負電圧を印加する。このように電圧を印加することによって、選択ブロックBLK0内のメモリセルにおいては、ワード線(コントロールゲート33)と、P型ウェル39との間に、20V以上の高電圧が印加される。このため、トンネル現象により電子が、選択ブロックBLK0のメモリセルのフローティングゲート35に注入される。
【0007】
一方、非選択ブロックBLK1のすべてのメモリセルのコントロールゲート33の電位は0Vとなっている。すなわち、非選択ブロックBLK1のすべてのメモリセルのコントロールゲート33に接続されたワード線(図示せず)の電位は0Vとなっている。また、非選択ブロックBLK1のすべてのメモリセルのソースとしてのN+ 層29の電位は0Vである。このため、非選択ブロックBLK1では、トンネル現象は起きない。なお、選択ブロックBLK0のセレクトゲート37は、−11Vの電圧が印加され、非選択ブロックBLK1のセレクトゲート37、N型ウェル41およびP型半導体基板の電位は0Vである。また、主ビット線MBLは、フローティングとなっている。
【0008】
図6を参照して、選択ブロックBLK0において、主ビット線MBLに12Vの電圧を印加し、選択トランジスタのセレクトゲート37に12Vの電圧を印加する。また、選択ブロックBLK0において、選択されたワード線に−11Vの電圧を印加する。すなわち、選択されたワード線に接続されるコントロールゲート33に−11Vの電圧を印加する。このように電圧を印加することによって、選択ブロックBLK0において、選択されたメモリセルのフローティングゲート35から電子がトンネルする。電子の引抜きを生じさせないためには、主ビット線MBLの電位を0Vにすればよい。このようにすることで、1/0の情報を記憶させることができる。
【0009】
図7は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。なお、図5と同様の部分については同一の参照符号を付しその説明を適宜省略する。図7を参照して、従来のダイノア型フラッシュメモリは、書込/消去制御回路47、ソースデコーダ49,51、セレクトゲートデコーダ群53、データ入出力バッファ55、センスアンプ57、データドライバ59、Yゲート60、ブロックBLK0,BLK1、カラムラッチ回路群63、ウェル電位発生回路65、Yデコーダ75、Xデコーダ群77、高電圧発生回路79、負電圧発生回路81、スイッチング回路67,69,71,73、アドレスバッファ83およびベリファイ電圧発生回路85を備える。
【0010】
Yゲート60は、PMOSトランジスタ91、NMOSトランジスタ93およびインバータ87を備える。ここで、PMOSトランジスタ91とNMOSトランジスタ93とは、トランスファゲートを構成している。このような構成のトランスファゲートは一般に相補型(CMOS型)と呼ばれる。
【0011】
ブロックBLK0,BLK1は、同一のP型ウェル39上に形成される。ブロックBLK0,BLK1は、メモリセルMC、選択トランジスタSG、ワード線WL、副ビット線SBLおよび主ビット線MBLを備える。ここで、メモリセルMCおよび選択トランジスタSGは、それぞれ図5で説明したスタックゲート型のメモリセルおよび選択トランジスタと同様のものである。
【0012】
ソースデコーダ49は、ブロックBLK0に対応して設けられている。ソースデコーダ51は、ブロックBLK1に対応して設けられている。セレクトゲートデコーダ群53は、2つのセレクトゲートデコーダ(図示せず)を備えており、2つのセレクトゲートデコーダは、2つのブロックBLK0,BLK1に対応するものである。Xデコーダ群77は、2つのXデコーダ(図示せず)を備え、2つのXデコーダは2つのブロックBLK0,BLK1に対応するものである。カラムラッチ回路群63は、2つのラッチ回路(図示せず)を備えており、2つのラッチ回路は2つの主ビット線MBLに対応するものである。
【0013】
メモリセルMCのコントロールゲートは、ワード線WLに接続される。ブロックBLK0のメモリセルMCのソースはソースデコーダ49に接続される。ブロックBLK1のメモリセルMCのソースはソースデコーダ51に接続される。メモリセルMCのドレインは副ビット線SBLに接続される。選択トランジスタSGのセレクトゲートはセレクトゲートデコーダ群53と接続される。選択トランジスタSGの一方ソース/ドレインは副ビット線SBLに接続され、他方ソース/ドレインは主ビット線MBLに接続される。カラムラッチ回路群63は、メモリセルMCへの書込データを一時保管するためのものである。このカラムラッチ回路群63へのデータの入力は、カラム側に設けられたデータドライバ59によって行なわれる。ウェル電位発生回路65は、P型ウェル39の電位を制御する。センスアンプ57は、メモリセルMCからのデータの読出を行なう。Yデコーダ75は、主ビット線MBLを選択する。ベリファイ電圧発生回路85は、メモリセルMCへのデータの書込時に、所定のしきい値まで電子が引抜かれたか否かをチェックするために、通常の読出電圧とは異なる電圧(ベリファイ電圧)をワード線に供給する。
【0014】
高電圧発生回路79は、スイッチング手段67がオンしているときには、セレクトゲートデコーダ群53およびカラムラッチ回路群63に高電圧を供給する。たとえば、高電圧発生回路79は、メモリセルMCへのデータの書込のときに、セレクトゲートデコーダ群53に高電圧を供給する。また、高電圧発生回路79は、スイッチング回路69がオンしたときにXデコーダ群77に高電圧を供給する。高電圧発生回路79は、たとえば、消去動作時にXデコーダ群77に高電圧を供給する。負電圧発生回路81は、スイッチング回路71がオンしたときにウェル電位発生回路65、ソースデコーダ49,51およびセレクトゲートデコーダ群53に負電圧を供給する。負電圧発生回路81は、たとえば、消去時に、ウェル電位発生回路65、セレクトゲートデコーダ群53およびソースデコーダ49,51に負電圧を供給する。また、負電圧発生回路81は、スイッチング回路73がオンしたときにXデコーダ群77に負電圧を供給する。負電圧発生回路81は、たとえば、メモリセルMCへのデータの書込時にXデコーダ群77に負電圧を供給する。
【0015】
書込/消去制御回路47は、メモリセルMCへのデータの書込およびメモリセルMCのデータの消去動作を制御する。Xデコーダ群77は、ワード線WLを選択する。ソースデコーダ49は、ブロックBLK0が選択され、ブロックBLK0のメモリセルMCのデータを消去するときに、メモリセルトランジスタMCのソースに負電圧を供給する。ソースデコーダ51もソースデコーダ49と同様の動作をする。セレクトゲートデコーダ群53は、選択されたブロックの選択トランジスタSGのセレクトゲートに、消去時は負電圧を供給し、書込時には高電圧を供給する。
【0016】
ここで、図7では、説明の便宜上、ブロックを2つにし、各ブロックに含まれるメモリセルを4つにしている。しかし、実際は、ブロックは、2つより多い複数設けられており、各ブロックに含まれるメモリセルも4つより多い複数である。また、メモリセルの数に応じて、主ビット線、副ビット線、ワード線の数も多くなる。
【0017】
一部のフラッシュメモリでは、ビット線ごとにラッチ回路を設けて、それらの回路に多数の書込データを一旦ラッチした後に、多数の書込データを多数のメモリセルに一気に並列書込することが行なわれている。
【0018】
図8は、従来のダイノア型フラッシュメモリにおいて、ビット線ごとに設けられたラッチ回路へのデータロードを説明するための図である。図8を参照して、従来のダイノア型フラッシュメモリは、メモリセルアレイMA0〜MA7、YゲートY0〜Y7、バッファBF0〜BF7および入力データバスB0〜B7を含むものである。また、各メモリセルアレイMA0〜MA7は、ビット線BL0〜BLnを含んでいる。また、各メモリセルアレイMA0〜MA7は、ブロックBLK0〜BLKmに分割されている。さらに、従来のダイノア型フラッシュメモリは、ビット線BL0〜BLnに対応して設けられるトランスファゲートTG0〜TGnおよびラッチ回路L0〜Lnを含んでいる。なお、各ブロックBLK0〜BLKmは、図7のブロックBLK0と同様のものである。また、各ビット線BL0〜BLnは、図7の主ビット線MBLと同様のものである。各YゲートY0〜Y7は、図7のYゲート60と同様のものである。各バッファBF0〜BF7は、図7のデータドライバ59と同様のものである。
【0019】
データロードについて説明する。メモリセルアレイMA0〜MA7に設けられたビット線BL0〜BLnに接続されるトランスファゲートTG0〜TGnが、すべて、ロード信号DLoad,/DLoadに従ってオンになる。そして、入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL0が選択される。メモリセルアレイMA0に含まれる、選択されたビット線BL0には、対応する入力データバスB0から、入力データDin0が、対応するバッファBF0およびYゲートY0を介して与えられる。選択されたメモリセルアレイMA0に含まれる、選択されたビット線BL0に与えられた入力データDin0は、対応するラッチ回路L0にラッチされる。このように、選択されたビット線BL0によって、ロードすべきデータDin0をラッチ回路L0に供給し、ラッチ回路L0に書込むことによって、データロードを行なう。メモリセルアレイMA1〜MA7に含まれる、選択されたビット線BL0に接続されるラッチ回路L0へのデータロードも、メモリセルアレイMA0に含まれる、選択されたビット線BL0に接続されるラッチ回路L0へのデータロードと同様である。以上をまとめると、選択された8つのビット線BL0に接続される8つのラッチ回路L0へのデータロードは同時に行なわれる。
【0020】
次に、メモリセルアレイに入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL1が選択される。選択されたビット線BL1に接続されるラッチ回路L1へのデータロードは、上述したラッチ回路L0へのデータロードと同様である。次に、入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL2が選択される。選択されたビット線BL2に接続されるラッチ回路L2へのデータロードは、上述したラッチ回路L0へのデータロードと同様である。このように、メモリセルアレイMA0〜MA7のビット線BL0〜BLnが、ビット線BL0からビット線BLnまで順番に選択されることによって、すべてのラッチ回路L0〜Lnへのデータロードが行なわれる。
【0021】
図9は、図8のラッチ回路L0の詳細およびトランスファゲートTG0を示す回路図である。なお、図8と同様の部分については同一の参照符号を付しその説明を適宜省略する。図9を参照して、ラッチ回路L0は、クロックドインバータ95、インバータ19,21を含んでいる。インバータ19およびインバータ21は、ラッチ部を構成し、電源1から高電圧Vppが与えられる。クロックドインバータ95は、ビット線BL0とノードNとの間に設けられ、ライト信号Write,/Writeが与えられる。トランスファゲートTG0は、ビット線BL0とノードNとの間に設けられ、ロード信号DLoad,/DLoadが入力される。このトランスファゲートTG0は、図7で説明した、PMOSトランジスタ91と、NMOSトランジスタ93とからなるトランスファゲートと同様のものである。トランスファゲートTG0を構成するPMOSトランジスタ(図示せず)のゲートには、ロード信号/DLoadが入力され、トランスファゲートTG0を構成するNMOSトランジスタ(図示せず)のゲートにはロード信号DLoad が入力される。なお、ラッチ回路L1〜LnおよびトランスファゲートTG1〜TGnの構成も、ラッチ回路L0およびトランスファゲートTG0と同様である。
【0022】
図10は、図9のクロックドインバータ95の詳細を示す回路図である。なお、図9と同様の部分については同一の参照符号を付しその説明を適宜省略する。図10を参照して、クロックドインバータは、PMOSトランジスタ97,99およびNMOSトランジスタ101,103からなる。図9および図10を参照して、メモリセルアレイMA0(図8)のラッチ回路L0へデータロードを行なうときには、トランスファゲートTG0がオンになり、ビット線BL0とノードNとが接続される。そして、ビット線BL0に与えられているデータDin0をインバータ19,21からなるラッチ部がラッチする。データロードの際には、ライト信号/Writeが「H」レベルであり、ライト信号Write が「L」レベルとなっている。一方、ラッチ回路L0にロードされたデータを、メモリセル(図示せず)に書込むときは、トランスファゲートTG0はオフになる。そして、クロックドインバータ95には、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Write が入力される。これによって、ビット線BL0には、ラッチ回路L0にロードされたデータが与えられることになる。
【0023】
【発明が解決しようとする課題】
以上のように、従来のダイノア型フラッシュメモリでは、選択されたアドレスに相当するビット線に接続されるラッチ回路へ、選択されたアドレスに相当するビット線からデータを供給することによって、データロードを行なっている。すなわち、ビット線自体にアドレス情報とデータとをマージし(併合させ)、ラッチ回路に対応して設けられたトランスファゲートを介してラッチ回路へロードすべきデータをラッチする。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnのすべてに、データロードを行なうと、多数のビット線に電荷が充電された状態となる。フラッシュメモリの機能の1つに、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードが存在する。このようなモードのときに、多数のビット線に充電された電荷のために読出スピードがおくれるという問題点がある。なお、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるトランスファゲートTG0〜TGnのすべてはデータロードの際、オンになっている。このため、データロードが終了したラッチ回路に接続されるビット線には、他のラッチ回路へのデータロードが終了するまで、電荷を充電しておく必要がある。
【0024】
また、フラッシュメモリの機能の1つに、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイからのデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードを行なうモードが存在する。ここで、一部のラッチ回路にのみデータロードを行なう場合でも、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されたトランスファゲートTG0〜TGnのすべてがオンになる。このため、後にデータロードを行なう際に、既にデータロードが終了しているラッチ回路がビット線と接続されてしまう。これによって、既にデータロードが終了しているラッチ回路のデータが、ビット線の浮遊容量で破壊されるおそれがあるという問題点がある。
【0025】
さらに、従来のダイノア型フラッシュメモリでは、ラッチ回路を強制的に反転させることによって、ラッチ回路へのデータロードを行なうため、ビット線には十分駆動力のある電位を供給する必要がある。このため、YゲートY0〜Y7には、相補型(CMOS型)のトランスファゲートを用いる必要がある。したがって、回路面積の増大を引起こすという問題点がある。
【0026】
この発明は、以上のような問題点を解決するためになされたもので、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードにおいても、高速にデータの読出が可能な不揮発性半導体記憶装置を提供することを目的とする。
【0027】
この発明の他の目的は、一部のラッチ回路にのみデータロードを行ない、一旦データロードを中止した後、再び残りのラッチ回路にデータロードするモードにおいても、既にロードが終了しているラッチ回路のデータが破壊されない不揮発性半導体記憶装置を提供することである。
【0028】
この発明のさらに他の目的は、回路面積を縮小できる不揮発性半導体記憶装置を提供することである。
【0029】
【課題を解決するための手段】
本発明の請求項1の不揮発性半導体記憶装置は、メモリセルアレイを備えている。このメモリセルアレイは、複数のビット線と、ビット線に対応して設けられるスタックゲート型のメモリセルとを含んでいる。また、この不揮発性半導体記憶装置は、複数のラッチ手段と、データ線とをさらに備えている。複数のラッチ手段は、複数のビット線に対応して設けられている。各ラッチ手段は、ロードすべきデータを書込むためのものである。データ線は、メモリセルアレイに対応して設けられている。また、このデータ線は、複数のラッチ手段に、ロードすべきデータを供給する。この不揮発性半導体記憶装置は、選択されたアドレスに相当するビット線の電位を所定レベルにし、その所定レベルにされたビット線に対応するラッチ手段に、データ線からロードすべきデータを供給する。
【0030】
本発明の請求項2の不揮発性半導体記憶装置は、請求項1に記載のものであって、リセット手段をさらに備える。リセット手段は、メモリセルアレイに対応して設けられている。また、リセット手段は、選択されたアドレスに相当するビット線に対応するラッチ手段への、ロードすべきデータの書込が、終了するごとに、複数のビット線をリセットする。
【0031】
本発明の請求項3の不揮発性半導体記憶装置は、請求項1または2に記載のものであって、ラッチ手段は、ラッチ部とスイッチング手段とを含んでいる。ラッチ部は、データを保持する。スイッチング手段は、ラッチ部とデータ線との間に設けられる。スイッチング手段は、対応するビット線の電位が所定レベルにされたことに応じてオンになり、ラッチ部へデータ線からロードすべきデータを供給する。
【0032】
【発明の実施の形態】
以下、本発明による不揮発性半導体記憶装置としてのダイノア型フラッシュメモリについて図面を参照しながら説明する。
【0033】
図1は、本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。図1を参照して、実施の形態によるダイノア型フラッシュメモリは、メモリセルアレイMA0〜MA7、書込/消去制御回路47、データ線D0,/D0〜D7,/D7、YゲートY0〜Y7、バッファBB0〜BB7、インバータI0〜I7および入力データバスB0〜B7を備えている。そして、メモリセルアレイMA0〜MA7は、ビット線BL0〜BLnを備えている。メモリセルアレイMA0〜MA7は、ブロックBLK0〜BLKmに分割されている。また、実施の形態によるダイノア型フラッシュメモリは、ビット線BL0〜BLnに対応して設けられるラッチ回路L0〜LnおよびNMOSトランジスタTr0〜Trnを備えている。ここで、NMOSトランジスタTr0〜Trnは、リセット回路を構成する。
【0034】
実施の形態によるダイノア型フラッシュメモリは、図示しないが、図7に示したデータ入出力バッファ55、センスアンプ57、Yデコーダ75、ソースデコーダ49,51、セレクトゲートデコーダ群53、ウェル電位発生回路65、Xデコーダ群77、ベリファイ電圧発生回路85、アドレスバッファ83、スイッチング手段67〜73、高電圧発生回路79および負電圧発生回路81と同様の機能を有する回路を備えている。また、メモリセルアレイMA0〜MA7は、図5〜図7に示したようなスタックゲート型のメモリセルMCを複数備えている。各ブロックBLK0〜BLKmは、図7のブロックBLK0と同様のものである。各ビット線BL0〜BLnは、図7の主ビット線MBLと同様のものである。ラッチ回路L0〜Lnは、図7のカラムラッチ回路群63に相当するが、その回路構成は異なっている。各YゲートY0〜Y7は、図7のYゲート60に相当するが、その回路構成は異なっている。バッファBB0およびインバータI0は、図7のデータドライバ59に相当するものであるが、回路構成は異なっている。バッファBB1〜BB7およびインバータI0〜I7についても同様である。書込/消去制御回路47は、図7の書込/消去制御回路47に相当するものである。
【0035】
図1のダイノア型フラッシュメモリの動作について簡単に説明する。ビット線BL0〜BLnに対応して設けられたラッチ回路L0〜Lnにロードすべきデータを書込むときに、選択されたアドレスに相当するビット線の電位のみを「H」レベルにし、ビット線と別個に設けられたデータ線D0,/D0〜D7,/D7からデータを、選択されたアドレスに相当するビット線に接続されるラッチ回路へ供給する。すなわち、ビット線BL0〜BLnには、アドレス情報だけを持たせている。これに対し、図8に示した従来のダイノア型フラッシュメモリでは、ビット線BL0〜BLnにアドレス情報およびデータをマージしている。
【0036】
図2は、実施の形態によるダイノア型フラッシュメモリの動作を詳細に説明するための図である。図1および図2を参照して、時刻t0にライトイネーブル信号/WEが「L」レベルになったときに、選択されたアドレスAddに相当するビット線が、ビット線BL0であるとする。ここで、ライトイネーブル信号/WEは、外部から入力されるものであり、メモリセルアレイMA0〜MA7へのデータの書込を制御するものである。リセット信号RSは、NMOSトランジスタTr0〜Trnのゲートに入力され、ライトイネーブル信号/WEに同期している。したがって、時刻t0において、ライトイネーブル信号/WEが、「L」レベルになったときは、リセット信号RSも、「L」レベルになる。そして、NMOSトランジスタTr0〜Trnがすべてオフになる。時刻t0において、選択されたアドレスAddに相当するビット線は、ビット線BL0であるため、各メモリセルアレイMA0〜MA7のビット線BL0の電位だけが、「H」レベルにされる。選択されたアドレスAddに相当するビット線BL0の電位を「H」レベルにするために、YゲートY0〜Y7を介して、電位が供給される。ここで、各YゲートY0〜Y7は、ビット線BL0〜BLnに接続されるMOSトランジスタMT0〜MTn(図示せず)によって構成されている。
【0037】
時刻t0においては、各メモリセルアレイMA0〜MA7のビット線BL0の電位のみが「H」レベルになっているため、「H」レベルになっているビット線BL0に接続されるラッチ回路L0へ、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータが供給される。
【0038】
メモリセルアレイMA0に注目して、時刻t0におけるデータロードについて説明する。入力データバスB0に与えられる入力データDin0は、バッファBB0を介して、データDとして、データ線D0に与えられる。また、入力データDin0は、インバータI0によって反転されて、データ/Dとしてデータ線/D0に与えられる。このようにデータ/Dは、データDを反転したものであり、データD、/Dを、相補データD、/Dと呼ぶことにする。以上のように、ラッチ回路L0にロードすべきデータDin0は、相補データD,/Dとして、データ線D0,/D0を介して、ラッチ回路L0へ供給される。なお、メモリセルアレイMA1〜MA7のビット線BL0に接続されるラッチ回路L0へのデータロードは、メモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0へのデータロードと同様である。
【0039】
次に、時刻t1において、ライトイネーブル信号/WEが「H」レベルになったときには、リセット信号RSも、「H」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnのすべてがオンになる。したがって、すべてのビット線BL0〜BLnに、接地電圧Vssが供給され、すべてのビット線BL0〜BLnは「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされるのである。
【0040】
時刻t2において、再びライトイネーブル信号/WEが「L」レベルになると、リセット信号RSも「L」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはすべてオフになる。ここで、時刻t2において、選択されたアドレスAddに相当するビット線が、ビット線BL1とする。このとき、メモリセルアレイMA0〜MA7のビット線BL1の電位だけが「H」レベルにされる。このため、ラッチ回路L0へのデータロードと同様に、「H」レベルにされたビット線BL1に接続されているラッチ回路L1に、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータDin0〜Din7が供給されることになる。
【0041】
時刻t3において、ライトイネーブル信号/WEが「H」レベルになったときには、リセット信号RSも「H」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはオンになる。したがって、すべてのビット線BL0〜BLnには、接地電圧Vssが供給され、ビット線BL0〜BLnは、「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされる。
【0042】
次に、時刻t4において、ライトイネーブル信号/WEが「L」レベルになったときは、リセット信号RSも「L」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはすべてオフになる。ここで、時刻t4において、選択されたアドレスAddに相当するビット線が、ビット線BL2であるとする。このときは、メモリセルアレイMA0〜MA7のビット線BL2の電位のみが「H」レベルにされる。このため、ビット線BL2に接続されているラッチ回路L2に、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータDin0〜Din7が供給される。
【0043】
時刻t5において、ライトイネーブル信号/WEが「H」レベルになったときは、リセット信号RSも「H」レベルとなる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されたNMOSトランジスタTr0〜Trnのすべてがオンになる。したがって、すべてのビット線BL0〜BLnに、接地電圧Vssが供給され、すべてのビット線BL0〜BLnは、「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされる。
【0044】
以上は、メモリセルアレイMA0〜MA7のビット線BL0〜BL2に接続されるラッチ回路L0〜L2へのデータロードまでを説明したが、メモリセルアレイMA0〜MA7のビット線BL3〜BLnに接続されるラッチ回路L3〜Lnへのデータロードについても、同様に、時刻t5以降に、ライトイネーブル信号/WEに従って行なわれることになる。
【0045】
図3は、図1のメモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0の詳細を示す回路図である。なお、図1と同様の部分については同一の参照符号を付しその説明を適宜省略する。図3を参照して、ラッチ回路L0は、PMOSトランジスタ3,5、NMOSトランジスタ7,9,11,13,15,17およびインバータ19,21からなる。PMOSトランジスタ3,5およびNMOSトランジスタ7,9は、電源1から供給される高電圧Vppを有するノードと接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ3のゲートには、ライト信号/Writeが入力される。NMOSトランジスタ9のゲートにはライト信号Writeが入力される。PMOSトランジスタ5およびNMOSトランジスタ7のゲートは、ノードN1に接続される。NMOSトランジスタ11,13は、ノードN1と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ11のゲートは、ビット線BL0に接続される。NMOSトランジスタ13のゲートは、データ線/D1に接続される。NMOSトランジスタ15,17は、ノードN2と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ15のゲートは、ビット線BL0に接続される。NMOSトランジスタ17のゲートは、データ線D1に接続される。インバータ21の出力ノードはノードN1に接続され、入力ノードはノードN2に接続される。インバータ19の出力ノードは、ノードN2に接続され、入力ノードはノードN1に接続される。そして、インバータ19,21は、ラッチ部を構成する。また、インバータ19,21には、電源1から、高電圧Vppが与えられる。NMOSトランジスタ7の一方ソース/ドレインおよびPMOSトランジスタ5の一方ソース/ドレインは、ビット線BL0に接続される。
【0046】
このラッチ回路L0へデータロードを行なう場合について説明する。書込/消去制御回路47(図1)から、「H」レベルのライト信号/Writeおよび「L」レベルのライト信号Writeが、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力される。そして、このラッチ回路L0にデータロードするときには、ビット線BL0が「H」レベルになっている。このため、NMOSトランジスタ11,15がオンする。そして、データ線/D1が、NMOSトランジスタ13のゲートに入力されているため、データ線/D1に与えられた相補データ/Dのレベルに応じて、NMOSトランジスタ13はオン/オフする。一方、NMOSトランジスタ17のゲートには、データ線D1が入力されているため、データ線D1に与えられた相補データDのレベルに応じて、NMOSトランジスタ17はオン/オフする。たとえば、入力データDin0が「H」レベルを示しているときは、データ線D1の電位は「H」レベルであり、データ線/D1の電位は「L」レベルである。このため、NMOSトランジスタ17がオンし、ノードN2に接地電圧が与えられ、ノードN2は、「L」レベルになる。したがって、ノードN1は、「H」レベルとなる。そして、ビット線BL0が「L」レベルにされ、NMOSトランジスタ11,15はオフになる。このようにして、ロードすべきデータDin0がラッチ回路L0へ書込まれる。入力データDin0が「L」レベルを示しているときも同様である。
【0047】
このラッチ回路L0にラッチされているデータを、メモリセルアレイMA0のメモリセル(図示せず)へ書込む場合には、書込/消去制御回路47は、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。そして、ノードN1の電位レベルに応じた電位が、ビット線BL0に与えられることになる。ラッチ回路のデータをメモリセルへ書込む場合には、データ線D1,/D1の電位レベルは、「L」レベルとなっている。なお、メモリセルアレイMA0のビット線BL1〜BLnに接続されるラッチ回路L1〜LnおよびメモリセルアレイMA1〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnの回路構成は、図3のラッチ回路L0と同じものである。
【0048】
図4は、図1のメモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0の他の例の詳細を示す回路図である。なお、図3と同様の部分については同一の符号を付しその説明を適宜省略する。図4を参照して、ラッチ回路L0は、PMOSトランジスタ3,5、NMOSトランジスタ7,9,11,23,15,25およびインバータ19,21を含む。NMOSトランジスタ11,23は、ノードN1と、データ線D1との間に直列に接続される。NMOSトランジスタ15,25は、ノードN2とデータ線/D1との間に直列に接続される。NMOSトランジスタ23,25のゲートには、ロード信号Loadが入力される。
【0049】
このラッチ回路L0へのデータロードについて説明する。書込/消去制御回路47は、「H」レベルのライト信号/Writeおよび「L」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。ビット線BL0は、「H」レベルとなっているため、NMOSトランジスタ11,15はオンしている。そして、書込/消去制御回路47は、「H」レベルのロード信号LoadをNMOSトランジスタ23,25のゲートに入力する。これによって、データ線D1の電位がノードN1に伝えられ、データ線/D1の電位がノードN2に伝えられる。たとえば、入力データDin0が、「H」レベルを示しているときには、データ線D1は、「H」レベルとなっており、データ線/D1は、「L」レベルとなっている。このため、ノードN1は、「H」レベルになり、ノードN2は「L」レベルとなる。そして、ビット線BL0が「L」レベルにされ、NMOSトランジスタ11,15はオフになる。このようにして、ロードすべきデータDin0がラッチ回路L0へ書込まれる。入力データDin0が「L」レベルを示しているときも同様である。
【0050】
このラッチ回路L0のデータを、メモリセルへ書込むときには、書込/消去制御回路47は、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。そして、ノードN1の電位レベルに応じた電位が、ビット線BL0に供給されることになる。また、ロード信号Loadは、「L」レベルとなっている。なお、メモリセルアレイMA0のビット線BL1〜BLnに接続されるラッチ回路L1〜LnおよびメモリセルアレイMA1〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnの回路構成は、図4に示したラッチ回路L0と同じものである。
【0051】
以上のように、実施の形態によるダイノア型フラッシュメモリでは、データをロードするラッチ回路に接続されるビット線の電位のみを「H」レベルとするため、各メモリセルアレイMA0〜MA7の1本のビット線しか充電されていない。すなわち、全体で、8本のビット線しか充電されていないことになる。つまり、データのバス幅分のビット線しか充電されていないのである。さらに、1バイトごとのデータロードが終了するとメモリセルアレイMA0〜MA7のビット線BL0〜BLnをすべてリセットする。その結果、実施の形態によるダイノア型フラッシュメモリでは、メモリセルアレイMA0〜MA7のビット線BL0〜BLnのすべての電荷が放電されており、データロード後即座にメモリセルアレイMA0〜MA7からデータの読出を行なうモードにおいて、高速にデータの読出ができる。
【0052】
また、実施の形態によるダイノア型フラッシュメモリでは、従来のダイノア型フラッシュメモリのように、ビット線からトランスファゲートを介して直接ラッチ回路にデータを供給するのではなく、ビット線にはアドレス情報だけを持たせて、ロードすべきデータはデータ線D0,/D0〜D7,/D7によってラッチ回路に供給する。その結果、実施の形態によるダイノア型フラッシュメモリでは、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイMA0〜MA7からデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードするモードにおいて、既にデータロードが終了しているラッチ回路のデータが破壊されることはない。
【0053】
さらに、実施の形態によるダイノア型フラッシュメモリでは、ラッチ回路へのデータロードを、NMOSトランジスタ11,15(図3、図4)のゲートを制御する方法で行なっている。このため、従来のダイノア型フラッシュメモリのように、ビット線に電圧を供給する際に、高い電流供給能力を必要とせず、しかも、選択されたアドレスに相当するビット線には、NMOSトランジスタ11,15のしきい値電圧より高い電圧を供給すれば十分である。その結果、実施の形態によるダイノア型フラッシュメモリでは、YゲートY0〜Y7を、従来のダイノア型フラッシュメモリのように、相補型(CMOS型)のトランスファゲートで構成する必要がなく、1本のビット線に対して、1つのMOSトランジスタを設けることによって構成すれば十分である。このため、回路面積の縮小化を図ることができる。
【0054】
【発明の効果】
この発明に係る不揮発性半導体記憶装置では、データロードするとき、選択されたアドレスに相当するビット線の電位を所定レベルにし、ビット線とは別個に設けられたデータ線から、ロードすべきデータを、所定レベルの電位にされたビット線に接続されるラッチ回路へ供給する。すなわち、ビット線には、アドレス情報だけを持たせている。このため、一部のラッチ手段にのみデータロードを行ない、その後再び残りのラッチ手段にデータロードするモードにおいて、既にラッチ手段にロードされたデータが破壊されることはない。
【0055】
また、この発明に係る不揮発性半導体記憶装置では、ビット線にアドレス情報だけを持たせ、ロードすべきデータはデータ線からラッチ手段へ供給しているため、ビット線の電位によってラッチ手段を強制的に反転させる必要がなく、ビット線には十分駆動力のある電位を供給する必要がない。このため、回路面積の縮小を図ることができる。
【0056】
この発明に係る不揮発性半導体記憶装置では、好ましくは、選択されたアドレスに相当するビット線に対応するラッチ手段へのデータロードが終了するごとにすべてのビット線をリセットする。このため、すべてのラッチ手段へのデータロードを終了した後、即座にメモリセルアレイからデータの読出を行なう場合において、高速に読出を行なうことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図2】 図1のダイノア型フラッシュメモリの動作を説明するためのタイシング図である。
【図3】 図1のラッチ回路L0の詳細を示す回路図である。
【図4】 図1のラッチ回路L0の他の例の詳細を示す回路図である。
【図5】 従来のダイノア型フラッシュメモリにおいて、消去動作を説明するための図である。
【図6】 従来のダイノア型フラッシュメモリにおいて、書込動作を説明するための図である。
【図7】 従来のダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図8】 従来のダイノア型フラッシュメモリにおいて、ラッチ回路へのデータロードを説明するための図である。
【図9】 図8のラッチ回路L0の詳細およびトランスファゲートTG0を示す回路図である。
【図10】 図9のクロックドインバータの詳細を示す回路図である。
【符号の説明】
1 電源、3,5,91,97,99 PMOSトランジスタ、7〜17,23,25,93,101,103 NMOSトランジスタ、19,21,87インバータ、27〜31 N+ 層、33 コントロールゲート、35 フローティングゲート、37 セレクトゲート、39 P型ウェル、41 N型ウェル、43 P型半導体基板、47 書込/消去制御回路、49,51 ソースデコーダ、53 セレクトゲートデコーダ群、55 データ入出力バッファ、57 センスアンプ、59 データドライバ、60 Yゲート、63 カラムラッチ回路群、65 ウェル電位発生回路、67〜73 スイッチング回路、75 Yデコーダ、77 Xデコーダ群、79 高電圧発生回路、81 負電圧発生回路、83 アドレスバッファ、85 ベリファイ電圧発生回路、L0〜Ln ラッチ回路、MA,MA0〜MA7 メモリセルアレイ、BL0〜BLn ビット線、BLK0〜BLKm ブロック、RS リセット信号、Din0〜Din7 入力データ、Y0〜Y7 Yゲート、B0〜B7 入力データバス、BB0〜BB7バッファ、I0〜I7 インバータ、D0,/D0〜D7,/D7 データ線、Tr0〜Trn NMOSトランジスタ、/WE ライトイネーブル信号、Write,/Write ライト信号、Load,DLoad,/DLoadロード信号、Add アドレス、D,/D 相補データ、Vpp 高電圧、MBL 主ビット線、SBL 副ビット線、MC スタックゲート型のメモリセル、SG 選択トランジスタ、WL ワード線、TG0〜TGn トランスファゲート、BF0〜BF7 バッファ。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、複数のメモリセルへ、複数のデータの書込を、同時に行なうページモードを備えた不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
図5は、従来の不揮発性半導体記憶装置としてのDINOR(divided bit line NOR)型フラッシュメモリ(以下、「ダイノア型フラッシュメモリ」という)の消去方法(動作)を説明するための図である。図6は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの書込方法(動作)を説明するための図である。図5および図6を参照して、ダイノア型フラッシュメモリのメモリセルは、P型ウェル39と、P型ウェル39の表面に形成されたドレインとしてのN+ 層27と、P型ウェル39の表面に形成されたソースとしてN+ 層29と、P型ウェル39上に、ゲート酸化膜(図示せず)を介して形成されたフローティングゲート35と、フローティングゲート35上に、絶縁膜(図示せず)を介して形成されたコントロールゲート33とを備える。このような構成のメモリセルは一般にスタックゲート型と呼ばれる。なお、メモリセルを「メモリセルトランジスタ」と呼ぶこともある。
【0003】
選択トランジスタは、P型ウェル39と、P型ウェル39上に形成されたN+ 層27,31と、P型ウェル39上に、ゲート酸化膜(図示せず)を介して形成されるセレクトゲート37とを備える。P型ウェル39は、P型半導体基板43の主表面側に形成されるN型ウェル41の表面に形成される。なお、ブロックBLK0およびブロックBLK1の各々は、2つのメモリセルと、1つの選択トランジスタと、主ビット線MBLと、副ビット線SBLとを備えている。ここで、図5、図6では、説明の便宜上、ブロックを2つにし、各ブロックBLK0,BLK1に含まれるメモリセルを2つにしている。しかし、実際は、ブロックは、2つより多い複数設けられており、各ブロックに含まれるメモリセルも2つより多い複数設けられている。
【0004】
メモリセルは、上述したように2層ゲート構造をなしている。そして、1層目のフローティングゲート35下のゲート酸化膜は、100Å程度の薄い膜となっている。フローティングゲート35に電子を注入することにより消去を行なう。また、フローティングゲート35から電子を引抜くことにより書込を行なう。ここで、フローティングゲート35に電子が注入された状態では、メモリセルトランジスタのしきい値が高く、メモリセルトランジスタは電流を流さない。一方、フローティングゲート35から電子が引抜かれた状態ではメモリセルトランジスタのしきい値が低くメモリセルトランジスタは電流を流す。この電流の差をセンスアンプ(図示せず)により1/0の情報として読取る。
【0005】
ビット線は、主ビット線MBLと副ビット線SBLとに分割されている。すなわち、主ビット線MBLと副ビット線SBLとは、選択トランジスタによって分離されている。また、選択トランジスタによって、ブロックの分離が行なわれる。
【0006】
図5を参照して、消去方法を説明する。消去はブロックごとに行なわれ、ブロックBLK0は選択ブロックとなっており、ブロックBLK1は非選択ブロックとなっている。選択ブロックBLK0のすべてのメモリセルのコントロールゲート33に、12V程度の高電圧を印加する。すなわち、選択ブロックBLK0のすべてのメモリセルのコントロールゲート33に接続されるワード線(図示せず)に12V程度の高電圧を印加する。選択ブロックBLK0のすべてのメモリセルのソースとしてのN+ 層29に−11V程度の負電圧を印加する。P型ウェル39に−11V程度の負電圧を印加する。このように電圧を印加することによって、選択ブロックBLK0内のメモリセルにおいては、ワード線(コントロールゲート33)と、P型ウェル39との間に、20V以上の高電圧が印加される。このため、トンネル現象により電子が、選択ブロックBLK0のメモリセルのフローティングゲート35に注入される。
【0007】
一方、非選択ブロックBLK1のすべてのメモリセルのコントロールゲート33の電位は0Vとなっている。すなわち、非選択ブロックBLK1のすべてのメモリセルのコントロールゲート33に接続されたワード線(図示せず)の電位は0Vとなっている。また、非選択ブロックBLK1のすべてのメモリセルのソースとしてのN+ 層29の電位は0Vである。このため、非選択ブロックBLK1では、トンネル現象は起きない。なお、選択ブロックBLK0のセレクトゲート37は、−11Vの電圧が印加され、非選択ブロックBLK1のセレクトゲート37、N型ウェル41およびP型半導体基板の電位は0Vである。また、主ビット線MBLは、フローティングとなっている。
【0008】
図6を参照して、選択ブロックBLK0において、主ビット線MBLに12Vの電圧を印加し、選択トランジスタのセレクトゲート37に12Vの電圧を印加する。また、選択ブロックBLK0において、選択されたワード線に−11Vの電圧を印加する。すなわち、選択されたワード線に接続されるコントロールゲート33に−11Vの電圧を印加する。このように電圧を印加することによって、選択ブロックBLK0において、選択されたメモリセルのフローティングゲート35から電子がトンネルする。電子の引抜きを生じさせないためには、主ビット線MBLの電位を0Vにすればよい。このようにすることで、1/0の情報を記憶させることができる。
【0009】
図7は、従来の不揮発性半導体記憶装置としてのダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。なお、図5と同様の部分については同一の参照符号を付しその説明を適宜省略する。図7を参照して、従来のダイノア型フラッシュメモリは、書込/消去制御回路47、ソースデコーダ49,51、セレクトゲートデコーダ群53、データ入出力バッファ55、センスアンプ57、データドライバ59、Yゲート60、ブロックBLK0,BLK1、カラムラッチ回路群63、ウェル電位発生回路65、Yデコーダ75、Xデコーダ群77、高電圧発生回路79、負電圧発生回路81、スイッチング回路67,69,71,73、アドレスバッファ83およびベリファイ電圧発生回路85を備える。
【0010】
Yゲート60は、PMOSトランジスタ91、NMOSトランジスタ93およびインバータ87を備える。ここで、PMOSトランジスタ91とNMOSトランジスタ93とは、トランスファゲートを構成している。このような構成のトランスファゲートは一般に相補型(CMOS型)と呼ばれる。
【0011】
ブロックBLK0,BLK1は、同一のP型ウェル39上に形成される。ブロックBLK0,BLK1は、メモリセルMC、選択トランジスタSG、ワード線WL、副ビット線SBLおよび主ビット線MBLを備える。ここで、メモリセルMCおよび選択トランジスタSGは、それぞれ図5で説明したスタックゲート型のメモリセルおよび選択トランジスタと同様のものである。
【0012】
ソースデコーダ49は、ブロックBLK0に対応して設けられている。ソースデコーダ51は、ブロックBLK1に対応して設けられている。セレクトゲートデコーダ群53は、2つのセレクトゲートデコーダ(図示せず)を備えており、2つのセレクトゲートデコーダは、2つのブロックBLK0,BLK1に対応するものである。Xデコーダ群77は、2つのXデコーダ(図示せず)を備え、2つのXデコーダは2つのブロックBLK0,BLK1に対応するものである。カラムラッチ回路群63は、2つのラッチ回路(図示せず)を備えており、2つのラッチ回路は2つの主ビット線MBLに対応するものである。
【0013】
メモリセルMCのコントロールゲートは、ワード線WLに接続される。ブロックBLK0のメモリセルMCのソースはソースデコーダ49に接続される。ブロックBLK1のメモリセルMCのソースはソースデコーダ51に接続される。メモリセルMCのドレインは副ビット線SBLに接続される。選択トランジスタSGのセレクトゲートはセレクトゲートデコーダ群53と接続される。選択トランジスタSGの一方ソース/ドレインは副ビット線SBLに接続され、他方ソース/ドレインは主ビット線MBLに接続される。カラムラッチ回路群63は、メモリセルMCへの書込データを一時保管するためのものである。このカラムラッチ回路群63へのデータの入力は、カラム側に設けられたデータドライバ59によって行なわれる。ウェル電位発生回路65は、P型ウェル39の電位を制御する。センスアンプ57は、メモリセルMCからのデータの読出を行なう。Yデコーダ75は、主ビット線MBLを選択する。ベリファイ電圧発生回路85は、メモリセルMCへのデータの書込時に、所定のしきい値まで電子が引抜かれたか否かをチェックするために、通常の読出電圧とは異なる電圧(ベリファイ電圧)をワード線に供給する。
【0014】
高電圧発生回路79は、スイッチング手段67がオンしているときには、セレクトゲートデコーダ群53およびカラムラッチ回路群63に高電圧を供給する。たとえば、高電圧発生回路79は、メモリセルMCへのデータの書込のときに、セレクトゲートデコーダ群53に高電圧を供給する。また、高電圧発生回路79は、スイッチング回路69がオンしたときにXデコーダ群77に高電圧を供給する。高電圧発生回路79は、たとえば、消去動作時にXデコーダ群77に高電圧を供給する。負電圧発生回路81は、スイッチング回路71がオンしたときにウェル電位発生回路65、ソースデコーダ49,51およびセレクトゲートデコーダ群53に負電圧を供給する。負電圧発生回路81は、たとえば、消去時に、ウェル電位発生回路65、セレクトゲートデコーダ群53およびソースデコーダ49,51に負電圧を供給する。また、負電圧発生回路81は、スイッチング回路73がオンしたときにXデコーダ群77に負電圧を供給する。負電圧発生回路81は、たとえば、メモリセルMCへのデータの書込時にXデコーダ群77に負電圧を供給する。
【0015】
書込/消去制御回路47は、メモリセルMCへのデータの書込およびメモリセルMCのデータの消去動作を制御する。Xデコーダ群77は、ワード線WLを選択する。ソースデコーダ49は、ブロックBLK0が選択され、ブロックBLK0のメモリセルMCのデータを消去するときに、メモリセルトランジスタMCのソースに負電圧を供給する。ソースデコーダ51もソースデコーダ49と同様の動作をする。セレクトゲートデコーダ群53は、選択されたブロックの選択トランジスタSGのセレクトゲートに、消去時は負電圧を供給し、書込時には高電圧を供給する。
【0016】
ここで、図7では、説明の便宜上、ブロックを2つにし、各ブロックに含まれるメモリセルを4つにしている。しかし、実際は、ブロックは、2つより多い複数設けられており、各ブロックに含まれるメモリセルも4つより多い複数である。また、メモリセルの数に応じて、主ビット線、副ビット線、ワード線の数も多くなる。
【0017】
一部のフラッシュメモリでは、ビット線ごとにラッチ回路を設けて、それらの回路に多数の書込データを一旦ラッチした後に、多数の書込データを多数のメモリセルに一気に並列書込することが行なわれている。
【0018】
図8は、従来のダイノア型フラッシュメモリにおいて、ビット線ごとに設けられたラッチ回路へのデータロードを説明するための図である。図8を参照して、従来のダイノア型フラッシュメモリは、メモリセルアレイMA0〜MA7、YゲートY0〜Y7、バッファBF0〜BF7および入力データバスB0〜B7を含むものである。また、各メモリセルアレイMA0〜MA7は、ビット線BL0〜BLnを含んでいる。また、各メモリセルアレイMA0〜MA7は、ブロックBLK0〜BLKmに分割されている。さらに、従来のダイノア型フラッシュメモリは、ビット線BL0〜BLnに対応して設けられるトランスファゲートTG0〜TGnおよびラッチ回路L0〜Lnを含んでいる。なお、各ブロックBLK0〜BLKmは、図7のブロックBLK0と同様のものである。また、各ビット線BL0〜BLnは、図7の主ビット線MBLと同様のものである。各YゲートY0〜Y7は、図7のYゲート60と同様のものである。各バッファBF0〜BF7は、図7のデータドライバ59と同様のものである。
【0019】
データロードについて説明する。メモリセルアレイMA0〜MA7に設けられたビット線BL0〜BLnに接続されるトランスファゲートTG0〜TGnが、すべて、ロード信号DLoad,/DLoadに従ってオンになる。そして、入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL0が選択される。メモリセルアレイMA0に含まれる、選択されたビット線BL0には、対応する入力データバスB0から、入力データDin0が、対応するバッファBF0およびYゲートY0を介して与えられる。選択されたメモリセルアレイMA0に含まれる、選択されたビット線BL0に与えられた入力データDin0は、対応するラッチ回路L0にラッチされる。このように、選択されたビット線BL0によって、ロードすべきデータDin0をラッチ回路L0に供給し、ラッチ回路L0に書込むことによって、データロードを行なう。メモリセルアレイMA1〜MA7に含まれる、選択されたビット線BL0に接続されるラッチ回路L0へのデータロードも、メモリセルアレイMA0に含まれる、選択されたビット線BL0に接続されるラッチ回路L0へのデータロードと同様である。以上をまとめると、選択された8つのビット線BL0に接続される8つのラッチ回路L0へのデータロードは同時に行なわれる。
【0020】
次に、メモリセルアレイに入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL1が選択される。選択されたビット線BL1に接続されるラッチ回路L1へのデータロードは、上述したラッチ回路L0へのデータロードと同様である。次に、入力されたアドレス信号に従って、メモリセルアレイMA0〜MA7のビット線BL2が選択される。選択されたビット線BL2に接続されるラッチ回路L2へのデータロードは、上述したラッチ回路L0へのデータロードと同様である。このように、メモリセルアレイMA0〜MA7のビット線BL0〜BLnが、ビット線BL0からビット線BLnまで順番に選択されることによって、すべてのラッチ回路L0〜Lnへのデータロードが行なわれる。
【0021】
図9は、図8のラッチ回路L0の詳細およびトランスファゲートTG0を示す回路図である。なお、図8と同様の部分については同一の参照符号を付しその説明を適宜省略する。図9を参照して、ラッチ回路L0は、クロックドインバータ95、インバータ19,21を含んでいる。インバータ19およびインバータ21は、ラッチ部を構成し、電源1から高電圧Vppが与えられる。クロックドインバータ95は、ビット線BL0とノードNとの間に設けられ、ライト信号Write,/Writeが与えられる。トランスファゲートTG0は、ビット線BL0とノードNとの間に設けられ、ロード信号DLoad,/DLoadが入力される。このトランスファゲートTG0は、図7で説明した、PMOSトランジスタ91と、NMOSトランジスタ93とからなるトランスファゲートと同様のものである。トランスファゲートTG0を構成するPMOSトランジスタ(図示せず)のゲートには、ロード信号/DLoadが入力され、トランスファゲートTG0を構成するNMOSトランジスタ(図示せず)のゲートにはロード信号DLoad が入力される。なお、ラッチ回路L1〜LnおよびトランスファゲートTG1〜TGnの構成も、ラッチ回路L0およびトランスファゲートTG0と同様である。
【0022】
図10は、図9のクロックドインバータ95の詳細を示す回路図である。なお、図9と同様の部分については同一の参照符号を付しその説明を適宜省略する。図10を参照して、クロックドインバータは、PMOSトランジスタ97,99およびNMOSトランジスタ101,103からなる。図9および図10を参照して、メモリセルアレイMA0(図8)のラッチ回路L0へデータロードを行なうときには、トランスファゲートTG0がオンになり、ビット線BL0とノードNとが接続される。そして、ビット線BL0に与えられているデータDin0をインバータ19,21からなるラッチ部がラッチする。データロードの際には、ライト信号/Writeが「H」レベルであり、ライト信号Write が「L」レベルとなっている。一方、ラッチ回路L0にロードされたデータを、メモリセル(図示せず)に書込むときは、トランスファゲートTG0はオフになる。そして、クロックドインバータ95には、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Write が入力される。これによって、ビット線BL0には、ラッチ回路L0にロードされたデータが与えられることになる。
【0023】
【発明が解決しようとする課題】
以上のように、従来のダイノア型フラッシュメモリでは、選択されたアドレスに相当するビット線に接続されるラッチ回路へ、選択されたアドレスに相当するビット線からデータを供給することによって、データロードを行なっている。すなわち、ビット線自体にアドレス情報とデータとをマージし(併合させ)、ラッチ回路に対応して設けられたトランスファゲートを介してラッチ回路へロードすべきデータをラッチする。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnのすべてに、データロードを行なうと、多数のビット線に電荷が充電された状態となる。フラッシュメモリの機能の1つに、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードが存在する。このようなモードのときに、多数のビット線に充電された電荷のために読出スピードがおくれるという問題点がある。なお、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるトランスファゲートTG0〜TGnのすべてはデータロードの際、オンになっている。このため、データロードが終了したラッチ回路に接続されるビット線には、他のラッチ回路へのデータロードが終了するまで、電荷を充電しておく必要がある。
【0024】
また、フラッシュメモリの機能の1つに、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイからのデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードを行なうモードが存在する。ここで、一部のラッチ回路にのみデータロードを行なう場合でも、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されたトランスファゲートTG0〜TGnのすべてがオンになる。このため、後にデータロードを行なう際に、既にデータロードが終了しているラッチ回路がビット線と接続されてしまう。これによって、既にデータロードが終了しているラッチ回路のデータが、ビット線の浮遊容量で破壊されるおそれがあるという問題点がある。
【0025】
さらに、従来のダイノア型フラッシュメモリでは、ラッチ回路を強制的に反転させることによって、ラッチ回路へのデータロードを行なうため、ビット線には十分駆動力のある電位を供給する必要がある。このため、YゲートY0〜Y7には、相補型(CMOS型)のトランスファゲートを用いる必要がある。したがって、回路面積の増大を引起こすという問題点がある。
【0026】
この発明は、以上のような問題点を解決するためになされたもので、データロード後、即座に、メモリセルアレイからデータの読出を行なうモードにおいても、高速にデータの読出が可能な不揮発性半導体記憶装置を提供することを目的とする。
【0027】
この発明の他の目的は、一部のラッチ回路にのみデータロードを行ない、一旦データロードを中止した後、再び残りのラッチ回路にデータロードするモードにおいても、既にロードが終了しているラッチ回路のデータが破壊されない不揮発性半導体記憶装置を提供することである。
【0028】
この発明のさらに他の目的は、回路面積を縮小できる不揮発性半導体記憶装置を提供することである。
【0029】
【課題を解決するための手段】
本発明の請求項1の不揮発性半導体記憶装置は、メモリセルアレイを備えている。このメモリセルアレイは、複数のビット線と、ビット線に対応して設けられるスタックゲート型のメモリセルとを含んでいる。また、この不揮発性半導体記憶装置は、複数のラッチ手段と、データ線とをさらに備えている。複数のラッチ手段は、複数のビット線に対応して設けられている。各ラッチ手段は、ロードすべきデータを書込むためのものである。データ線は、メモリセルアレイに対応して設けられている。また、このデータ線は、複数のラッチ手段に、ロードすべきデータを供給する。この不揮発性半導体記憶装置は、選択されたアドレスに相当するビット線の電位を所定レベルにし、その所定レベルにされたビット線に対応するラッチ手段に、データ線からロードすべきデータを供給する。
【0030】
本発明の請求項2の不揮発性半導体記憶装置は、請求項1に記載のものであって、リセット手段をさらに備える。リセット手段は、メモリセルアレイに対応して設けられている。また、リセット手段は、選択されたアドレスに相当するビット線に対応するラッチ手段への、ロードすべきデータの書込が、終了するごとに、複数のビット線をリセットする。
【0031】
本発明の請求項3の不揮発性半導体記憶装置は、請求項1または2に記載のものであって、ラッチ手段は、ラッチ部とスイッチング手段とを含んでいる。ラッチ部は、データを保持する。スイッチング手段は、ラッチ部とデータ線との間に設けられる。スイッチング手段は、対応するビット線の電位が所定レベルにされたことに応じてオンになり、ラッチ部へデータ線からロードすべきデータを供給する。
【0032】
【発明の実施の形態】
以下、本発明による不揮発性半導体記憶装置としてのダイノア型フラッシュメモリについて図面を参照しながら説明する。
【0033】
図1は、本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。図1を参照して、実施の形態によるダイノア型フラッシュメモリは、メモリセルアレイMA0〜MA7、書込/消去制御回路47、データ線D0,/D0〜D7,/D7、YゲートY0〜Y7、バッファBB0〜BB7、インバータI0〜I7および入力データバスB0〜B7を備えている。そして、メモリセルアレイMA0〜MA7は、ビット線BL0〜BLnを備えている。メモリセルアレイMA0〜MA7は、ブロックBLK0〜BLKmに分割されている。また、実施の形態によるダイノア型フラッシュメモリは、ビット線BL0〜BLnに対応して設けられるラッチ回路L0〜LnおよびNMOSトランジスタTr0〜Trnを備えている。ここで、NMOSトランジスタTr0〜Trnは、リセット回路を構成する。
【0034】
実施の形態によるダイノア型フラッシュメモリは、図示しないが、図7に示したデータ入出力バッファ55、センスアンプ57、Yデコーダ75、ソースデコーダ49,51、セレクトゲートデコーダ群53、ウェル電位発生回路65、Xデコーダ群77、ベリファイ電圧発生回路85、アドレスバッファ83、スイッチング手段67〜73、高電圧発生回路79および負電圧発生回路81と同様の機能を有する回路を備えている。また、メモリセルアレイMA0〜MA7は、図5〜図7に示したようなスタックゲート型のメモリセルMCを複数備えている。各ブロックBLK0〜BLKmは、図7のブロックBLK0と同様のものである。各ビット線BL0〜BLnは、図7の主ビット線MBLと同様のものである。ラッチ回路L0〜Lnは、図7のカラムラッチ回路群63に相当するが、その回路構成は異なっている。各YゲートY0〜Y7は、図7のYゲート60に相当するが、その回路構成は異なっている。バッファBB0およびインバータI0は、図7のデータドライバ59に相当するものであるが、回路構成は異なっている。バッファBB1〜BB7およびインバータI0〜I7についても同様である。書込/消去制御回路47は、図7の書込/消去制御回路47に相当するものである。
【0035】
図1のダイノア型フラッシュメモリの動作について簡単に説明する。ビット線BL0〜BLnに対応して設けられたラッチ回路L0〜Lnにロードすべきデータを書込むときに、選択されたアドレスに相当するビット線の電位のみを「H」レベルにし、ビット線と別個に設けられたデータ線D0,/D0〜D7,/D7からデータを、選択されたアドレスに相当するビット線に接続されるラッチ回路へ供給する。すなわち、ビット線BL0〜BLnには、アドレス情報だけを持たせている。これに対し、図8に示した従来のダイノア型フラッシュメモリでは、ビット線BL0〜BLnにアドレス情報およびデータをマージしている。
【0036】
図2は、実施の形態によるダイノア型フラッシュメモリの動作を詳細に説明するための図である。図1および図2を参照して、時刻t0にライトイネーブル信号/WEが「L」レベルになったときに、選択されたアドレスAddに相当するビット線が、ビット線BL0であるとする。ここで、ライトイネーブル信号/WEは、外部から入力されるものであり、メモリセルアレイMA0〜MA7へのデータの書込を制御するものである。リセット信号RSは、NMOSトランジスタTr0〜Trnのゲートに入力され、ライトイネーブル信号/WEに同期している。したがって、時刻t0において、ライトイネーブル信号/WEが、「L」レベルになったときは、リセット信号RSも、「L」レベルになる。そして、NMOSトランジスタTr0〜Trnがすべてオフになる。時刻t0において、選択されたアドレスAddに相当するビット線は、ビット線BL0であるため、各メモリセルアレイMA0〜MA7のビット線BL0の電位だけが、「H」レベルにされる。選択されたアドレスAddに相当するビット線BL0の電位を「H」レベルにするために、YゲートY0〜Y7を介して、電位が供給される。ここで、各YゲートY0〜Y7は、ビット線BL0〜BLnに接続されるMOSトランジスタMT0〜MTn(図示せず)によって構成されている。
【0037】
時刻t0においては、各メモリセルアレイMA0〜MA7のビット線BL0の電位のみが「H」レベルになっているため、「H」レベルになっているビット線BL0に接続されるラッチ回路L0へ、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータが供給される。
【0038】
メモリセルアレイMA0に注目して、時刻t0におけるデータロードについて説明する。入力データバスB0に与えられる入力データDin0は、バッファBB0を介して、データDとして、データ線D0に与えられる。また、入力データDin0は、インバータI0によって反転されて、データ/Dとしてデータ線/D0に与えられる。このようにデータ/Dは、データDを反転したものであり、データD、/Dを、相補データD、/Dと呼ぶことにする。以上のように、ラッチ回路L0にロードすべきデータDin0は、相補データD,/Dとして、データ線D0,/D0を介して、ラッチ回路L0へ供給される。なお、メモリセルアレイMA1〜MA7のビット線BL0に接続されるラッチ回路L0へのデータロードは、メモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0へのデータロードと同様である。
【0039】
次に、時刻t1において、ライトイネーブル信号/WEが「H」レベルになったときには、リセット信号RSも、「H」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnのすべてがオンになる。したがって、すべてのビット線BL0〜BLnに、接地電圧Vssが供給され、すべてのビット線BL0〜BLnは「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされるのである。
【0040】
時刻t2において、再びライトイネーブル信号/WEが「L」レベルになると、リセット信号RSも「L」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはすべてオフになる。ここで、時刻t2において、選択されたアドレスAddに相当するビット線が、ビット線BL1とする。このとき、メモリセルアレイMA0〜MA7のビット線BL1の電位だけが「H」レベルにされる。このため、ラッチ回路L0へのデータロードと同様に、「H」レベルにされたビット線BL1に接続されているラッチ回路L1に、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータDin0〜Din7が供給されることになる。
【0041】
時刻t3において、ライトイネーブル信号/WEが「H」レベルになったときには、リセット信号RSも「H」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはオンになる。したがって、すべてのビット線BL0〜BLnには、接地電圧Vssが供給され、ビット線BL0〜BLnは、「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされる。
【0042】
次に、時刻t4において、ライトイネーブル信号/WEが「L」レベルになったときは、リセット信号RSも「L」レベルになる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されるNMOSトランジスタTr0〜Trnはすべてオフになる。ここで、時刻t4において、選択されたアドレスAddに相当するビット線が、ビット線BL2であるとする。このときは、メモリセルアレイMA0〜MA7のビット線BL2の電位のみが「H」レベルにされる。このため、ビット線BL2に接続されているラッチ回路L2に、データ線D0,/D0〜D7,/D7を介して、ロードすべきデータDin0〜Din7が供給される。
【0043】
時刻t5において、ライトイネーブル信号/WEが「H」レベルになったときは、リセット信号RSも「H」レベルとなる。このため、メモリセルアレイMA0〜MA7のビット線BL0〜BLnに接続されたNMOSトランジスタTr0〜Trnのすべてがオンになる。したがって、すべてのビット線BL0〜BLnに、接地電圧Vssが供給され、すべてのビット線BL0〜BLnは、「L」レベルとなる。すなわち、すべてのビット線BL0〜BLnがリセットされる。
【0044】
以上は、メモリセルアレイMA0〜MA7のビット線BL0〜BL2に接続されるラッチ回路L0〜L2へのデータロードまでを説明したが、メモリセルアレイMA0〜MA7のビット線BL3〜BLnに接続されるラッチ回路L3〜Lnへのデータロードについても、同様に、時刻t5以降に、ライトイネーブル信号/WEに従って行なわれることになる。
【0045】
図3は、図1のメモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0の詳細を示す回路図である。なお、図1と同様の部分については同一の参照符号を付しその説明を適宜省略する。図3を参照して、ラッチ回路L0は、PMOSトランジスタ3,5、NMOSトランジスタ7,9,11,13,15,17およびインバータ19,21からなる。PMOSトランジスタ3,5およびNMOSトランジスタ7,9は、電源1から供給される高電圧Vppを有するノードと接地電圧を有するノードとの間に直列に接続される。PMOSトランジスタ3のゲートには、ライト信号/Writeが入力される。NMOSトランジスタ9のゲートにはライト信号Writeが入力される。PMOSトランジスタ5およびNMOSトランジスタ7のゲートは、ノードN1に接続される。NMOSトランジスタ11,13は、ノードN1と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ11のゲートは、ビット線BL0に接続される。NMOSトランジスタ13のゲートは、データ線/D1に接続される。NMOSトランジスタ15,17は、ノードN2と接地電圧を有するノードとの間に直列に接続される。NMOSトランジスタ15のゲートは、ビット線BL0に接続される。NMOSトランジスタ17のゲートは、データ線D1に接続される。インバータ21の出力ノードはノードN1に接続され、入力ノードはノードN2に接続される。インバータ19の出力ノードは、ノードN2に接続され、入力ノードはノードN1に接続される。そして、インバータ19,21は、ラッチ部を構成する。また、インバータ19,21には、電源1から、高電圧Vppが与えられる。NMOSトランジスタ7の一方ソース/ドレインおよびPMOSトランジスタ5の一方ソース/ドレインは、ビット線BL0に接続される。
【0046】
このラッチ回路L0へデータロードを行なう場合について説明する。書込/消去制御回路47(図1)から、「H」レベルのライト信号/Writeおよび「L」レベルのライト信号Writeが、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力される。そして、このラッチ回路L0にデータロードするときには、ビット線BL0が「H」レベルになっている。このため、NMOSトランジスタ11,15がオンする。そして、データ線/D1が、NMOSトランジスタ13のゲートに入力されているため、データ線/D1に与えられた相補データ/Dのレベルに応じて、NMOSトランジスタ13はオン/オフする。一方、NMOSトランジスタ17のゲートには、データ線D1が入力されているため、データ線D1に与えられた相補データDのレベルに応じて、NMOSトランジスタ17はオン/オフする。たとえば、入力データDin0が「H」レベルを示しているときは、データ線D1の電位は「H」レベルであり、データ線/D1の電位は「L」レベルである。このため、NMOSトランジスタ17がオンし、ノードN2に接地電圧が与えられ、ノードN2は、「L」レベルになる。したがって、ノードN1は、「H」レベルとなる。そして、ビット線BL0が「L」レベルにされ、NMOSトランジスタ11,15はオフになる。このようにして、ロードすべきデータDin0がラッチ回路L0へ書込まれる。入力データDin0が「L」レベルを示しているときも同様である。
【0047】
このラッチ回路L0にラッチされているデータを、メモリセルアレイMA0のメモリセル(図示せず)へ書込む場合には、書込/消去制御回路47は、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。そして、ノードN1の電位レベルに応じた電位が、ビット線BL0に与えられることになる。ラッチ回路のデータをメモリセルへ書込む場合には、データ線D1,/D1の電位レベルは、「L」レベルとなっている。なお、メモリセルアレイMA0のビット線BL1〜BLnに接続されるラッチ回路L1〜LnおよびメモリセルアレイMA1〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnの回路構成は、図3のラッチ回路L0と同じものである。
【0048】
図4は、図1のメモリセルアレイMA0のビット線BL0に接続されるラッチ回路L0の他の例の詳細を示す回路図である。なお、図3と同様の部分については同一の符号を付しその説明を適宜省略する。図4を参照して、ラッチ回路L0は、PMOSトランジスタ3,5、NMOSトランジスタ7,9,11,23,15,25およびインバータ19,21を含む。NMOSトランジスタ11,23は、ノードN1と、データ線D1との間に直列に接続される。NMOSトランジスタ15,25は、ノードN2とデータ線/D1との間に直列に接続される。NMOSトランジスタ23,25のゲートには、ロード信号Loadが入力される。
【0049】
このラッチ回路L0へのデータロードについて説明する。書込/消去制御回路47は、「H」レベルのライト信号/Writeおよび「L」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。ビット線BL0は、「H」レベルとなっているため、NMOSトランジスタ11,15はオンしている。そして、書込/消去制御回路47は、「H」レベルのロード信号LoadをNMOSトランジスタ23,25のゲートに入力する。これによって、データ線D1の電位がノードN1に伝えられ、データ線/D1の電位がノードN2に伝えられる。たとえば、入力データDin0が、「H」レベルを示しているときには、データ線D1は、「H」レベルとなっており、データ線/D1は、「L」レベルとなっている。このため、ノードN1は、「H」レベルになり、ノードN2は「L」レベルとなる。そして、ビット線BL0が「L」レベルにされ、NMOSトランジスタ11,15はオフになる。このようにして、ロードすべきデータDin0がラッチ回路L0へ書込まれる。入力データDin0が「L」レベルを示しているときも同様である。
【0050】
このラッチ回路L0のデータを、メモリセルへ書込むときには、書込/消去制御回路47は、「L」レベルのライト信号/Writeおよび「H」レベルのライト信号Writeを、それぞれ、PMOSトランジスタ3およびNMOSトランジスタ9のゲートに入力する。そして、ノードN1の電位レベルに応じた電位が、ビット線BL0に供給されることになる。また、ロード信号Loadは、「L」レベルとなっている。なお、メモリセルアレイMA0のビット線BL1〜BLnに接続されるラッチ回路L1〜LnおよびメモリセルアレイMA1〜MA7のビット線BL0〜BLnに接続されるラッチ回路L0〜Lnの回路構成は、図4に示したラッチ回路L0と同じものである。
【0051】
以上のように、実施の形態によるダイノア型フラッシュメモリでは、データをロードするラッチ回路に接続されるビット線の電位のみを「H」レベルとするため、各メモリセルアレイMA0〜MA7の1本のビット線しか充電されていない。すなわち、全体で、8本のビット線しか充電されていないことになる。つまり、データのバス幅分のビット線しか充電されていないのである。さらに、1バイトごとのデータロードが終了するとメモリセルアレイMA0〜MA7のビット線BL0〜BLnをすべてリセットする。その結果、実施の形態によるダイノア型フラッシュメモリでは、メモリセルアレイMA0〜MA7のビット線BL0〜BLnのすべての電荷が放電されており、データロード後即座にメモリセルアレイMA0〜MA7からデータの読出を行なうモードにおいて、高速にデータの読出ができる。
【0052】
また、実施の形態によるダイノア型フラッシュメモリでは、従来のダイノア型フラッシュメモリのように、ビット線からトランスファゲートを介して直接ラッチ回路にデータを供給するのではなく、ビット線にはアドレス情報だけを持たせて、ロードすべきデータはデータ線D0,/D0〜D7,/D7によってラッチ回路に供給する。その結果、実施の形態によるダイノア型フラッシュメモリでは、一部のラッチ回路にのみデータロードを行ない、メモリセルアレイMA0〜MA7からデータの読出等の処理を行なった後、再び残りのラッチ回路にデータロードするモードにおいて、既にデータロードが終了しているラッチ回路のデータが破壊されることはない。
【0053】
さらに、実施の形態によるダイノア型フラッシュメモリでは、ラッチ回路へのデータロードを、NMOSトランジスタ11,15(図3、図4)のゲートを制御する方法で行なっている。このため、従来のダイノア型フラッシュメモリのように、ビット線に電圧を供給する際に、高い電流供給能力を必要とせず、しかも、選択されたアドレスに相当するビット線には、NMOSトランジスタ11,15のしきい値電圧より高い電圧を供給すれば十分である。その結果、実施の形態によるダイノア型フラッシュメモリでは、YゲートY0〜Y7を、従来のダイノア型フラッシュメモリのように、相補型(CMOS型)のトランスファゲートで構成する必要がなく、1本のビット線に対して、1つのMOSトランジスタを設けることによって構成すれば十分である。このため、回路面積の縮小化を図ることができる。
【0054】
【発明の効果】
この発明に係る不揮発性半導体記憶装置では、データロードするとき、選択されたアドレスに相当するビット線の電位を所定レベルにし、ビット線とは別個に設けられたデータ線から、ロードすべきデータを、所定レベルの電位にされたビット線に接続されるラッチ回路へ供給する。すなわち、ビット線には、アドレス情報だけを持たせている。このため、一部のラッチ手段にのみデータロードを行ない、その後再び残りのラッチ手段にデータロードするモードにおいて、既にラッチ手段にロードされたデータが破壊されることはない。
【0055】
また、この発明に係る不揮発性半導体記憶装置では、ビット線にアドレス情報だけを持たせ、ロードすべきデータはデータ線からラッチ手段へ供給しているため、ビット線の電位によってラッチ手段を強制的に反転させる必要がなく、ビット線には十分駆動力のある電位を供給する必要がない。このため、回路面積の縮小を図ることができる。
【0056】
この発明に係る不揮発性半導体記憶装置では、好ましくは、選択されたアドレスに相当するビット線に対応するラッチ手段へのデータロードが終了するごとにすべてのビット線をリセットする。このため、すべてのラッチ手段へのデータロードを終了した後、即座にメモリセルアレイからデータの読出を行なう場合において、高速に読出を行なうことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態によるダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図2】 図1のダイノア型フラッシュメモリの動作を説明するためのタイシング図である。
【図3】 図1のラッチ回路L0の詳細を示す回路図である。
【図4】 図1のラッチ回路L0の他の例の詳細を示す回路図である。
【図5】 従来のダイノア型フラッシュメモリにおいて、消去動作を説明するための図である。
【図6】 従来のダイノア型フラッシュメモリにおいて、書込動作を説明するための図である。
【図7】 従来のダイノア型フラッシュメモリの全体構成を示す概略ブロック図である。
【図8】 従来のダイノア型フラッシュメモリにおいて、ラッチ回路へのデータロードを説明するための図である。
【図9】 図8のラッチ回路L0の詳細およびトランスファゲートTG0を示す回路図である。
【図10】 図9のクロックドインバータの詳細を示す回路図である。
【符号の説明】
1 電源、3,5,91,97,99 PMOSトランジスタ、7〜17,23,25,93,101,103 NMOSトランジスタ、19,21,87インバータ、27〜31 N+ 層、33 コントロールゲート、35 フローティングゲート、37 セレクトゲート、39 P型ウェル、41 N型ウェル、43 P型半導体基板、47 書込/消去制御回路、49,51 ソースデコーダ、53 セレクトゲートデコーダ群、55 データ入出力バッファ、57 センスアンプ、59 データドライバ、60 Yゲート、63 カラムラッチ回路群、65 ウェル電位発生回路、67〜73 スイッチング回路、75 Yデコーダ、77 Xデコーダ群、79 高電圧発生回路、81 負電圧発生回路、83 アドレスバッファ、85 ベリファイ電圧発生回路、L0〜Ln ラッチ回路、MA,MA0〜MA7 メモリセルアレイ、BL0〜BLn ビット線、BLK0〜BLKm ブロック、RS リセット信号、Din0〜Din7 入力データ、Y0〜Y7 Yゲート、B0〜B7 入力データバス、BB0〜BB7バッファ、I0〜I7 インバータ、D0,/D0〜D7,/D7 データ線、Tr0〜Trn NMOSトランジスタ、/WE ライトイネーブル信号、Write,/Write ライト信号、Load,DLoad,/DLoadロード信号、Add アドレス、D,/D 相補データ、Vpp 高電圧、MBL 主ビット線、SBL 副ビット線、MC スタックゲート型のメモリセル、SG 選択トランジスタ、WL ワード線、TG0〜TGn トランスファゲート、BF0〜BF7 バッファ。
Claims (3)
- 不揮発性半導体記憶装置であって、
メモリセルアレイを備え、
前記メモリセルアレイは、
複数のビット線と、
前記ビット線に対応して設けられるスタックゲート型のメモリセルとを含み、
前記不揮発性半導体記憶装置は、
前記複数のビット線に対応して設けられ、各々が、ロードすべきデータを書込むための複数のラッチ手段と、
前記メモリセルアレイに対応して設けられ、前記複数のラッチ手段に、ロードすべき前記データを供給するデータ線とをさらに備え、
選択されたアドレスに相当する前記ビット線の電位を所定レベルにし、その所定レベルにされた前記ビット線に対応する前記ラッチ手段に、前記データ線からロードすべき前記データを供給する、不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、
前記メモリセルアレイに対応して設けられ、選択されたアドレスに相当する前記ビット線に対応する前記ラッチ手段への、ロードすべき前記データの書込が、終了するごとに、前記複数のビット線をリセットするリセット手段をさらに備える、請求項1に記載の不揮発性半導体記憶装置。 - 前記ラッチ手段は、前記データを保持するラッチ部と、
前記ラッチ部と前記データ線との間に設けられるスイッチング手段とを含み、
前記スイッチング手段は、対応する前記ビット線の電位が前記所定レベルにされたことに応じてオンになり、前記ラッチ部へ前記データ線から、ロードすべき前記データを供給する、請求項1または2に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP11648296A JP3789977B2 (ja) | 1996-05-10 | 1996-05-10 | 不揮発性半導体記憶装置 |
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