JPH09306190A

JPH09306190A - 不揮発性半導体記憶装置

Info

Publication number: JPH09306190A
Application number: JP11648296A
Authority: JP
Inventors: Motoharu Ishii; 元治石井; Shinichi Kobayashi; 真一小林; Akinori Matsuo; 章則松尾; Masashi Wada; 正志和田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Mitsubishi Electric Corp
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Mitsubishi Electric Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28
Anticipated expiration: 2016-05-10
Also published as: JP3789977B2; US5896317A

Abstract

(57)【要約】【課題】ラッチ回路へのデータロード後、即座にメモ
リセルアレイからデータの読出を行なう場合にも、高速
読出ができること、ラッチ回路に既にロードされたデー
タの破壊を防止すること、回路面積の縮小化を図ること
である。【解決手段】選択されたアドレスに相当するビット線
が、ＢＬ０であるとする。このとき、ビット線ＢＬ０の
電位のみが「Ｈ」レベルになる。そして、ビット線ＢＬ
０〜ＢＬｎと別個の設けられたデータ線Ｄ０，／Ｄ０〜
Ｄ７，／Ｄ７を介して、ロードすべきデータＤｉｎ０〜
Ｄｉｎ７が、ラッチ回路Ｌ０に供給される。さらに、１
バイトごとのデータロードが終了するとすべてのビット
線ＢＬ０〜ＢＬｎがリセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、複数のメモリセルへ、複数のデー
タの書込を、同時に行なうページモードを備えた不揮発
性半導体記憶装置に関する。

【０００２】

【従来の技術】図５は、従来の不揮発性半導体記憶装置
としてのＤＩＮＯＲ（divided bit line NOR）型フラッ
シュメモリ（以下、「ダイノア型フラッシュメモリ」と
いう）の消去方法（動作）を説明するための図である。
図６は、従来の不揮発性半導体記憶装置としてのダイノ
ア型フラッシュメモリの書込方法（動作）を説明するた
めの図である。図５および図６を参照して、ダイノア型
フラッシュメモリのメモリセルは、Ｐ型ウェル３９と、
Ｐ型ウェル３９の表面に形成されたドレインとしてのＮ
⁺層２７と、Ｐ型ウェル３９の表面に形成されたソース
としてＮ⁺層２９と、Ｐ型ウェル３９上に、ゲート酸化
膜（図示せず）を介して形成されたフローティングゲー
ト３５と、フローティングゲート３５上に、絶縁膜（図
示せず）を介して形成されたコントロールゲート３３と
を備える。このような構成のメモリセルは一般にスタッ
クゲート型と呼ばれる。なお、メモリセルを「メモリセ
ルトランジスタ」と呼ぶこともある。

【０００３】選択トランジスタは、Ｐ型ウェル３９と、
Ｐ型ウェル３９上に形成されたＮ⁺層２７，３１と、Ｐ
型ウェル３９上に、ゲート酸化膜（図示せず）を介して
形成されるセレクトゲート３７とを備える。Ｐ型ウェル
３９は、Ｐ型半導体基板４３の主表面側に形成されるＮ
型ウェル４１の表面に形成される。なお、ブロックＢＬ
Ｋ０およびブロックＢＬＫ１の各々は、２つのメモリセ
ルと、１つの選択トランジスタと、主ビット線ＭＢＬ
と、副ビット線ＳＢＬとを備えている。ここで、図５、
図６では、説明の便宜上、ブロックを２つにし、各ブロ
ックＢＬＫ０，ＢＬＫ１に含まれるメモリセルを２つに
している。しかし、実際は、ブロックは、２つより多い
複数設けられており、各ブロックに含まれるメモリセル
も２つより多い複数設けられている。

【０００４】メモリセルは、上述したように２層ゲート
構造をなしている。そして、１層目のフローティングゲ
ート３５下のゲート酸化膜は、１００Å程度の薄い膜と
なっている。フローティングゲート３５に電子を注入す
ることにより消去を行なう。また、フローティングゲー
ト３５から電子を引抜くことにより書込を行なう。ここ
で、フローティングゲート３５に電子が注入された状態
では、メモリセルトランジスタのしきい値が高く、メモ
リセルトランジスタは電流を流さない。一方、フローテ
ィングゲート３５から電子が引抜かれた状態ではメモリ
セルトランジスタのしきい値が低くメモリセルトランジ
スタは電流を流す。この電流の差をセンスアンプ（図示
せず）により１／０の情報として読取る。

【０００５】ビット線は、主ビット線ＭＢＬと副ビット
線ＳＢＬとに分割されている。すなわち、主ビット線Ｍ
ＢＬと副ビット線ＳＢＬとは、選択トランジスタによっ
て分離されている。また、選択トランジスタによって、
ブロックの分離が行なわれる。

【０００６】図５を参照して、消去方法を説明する。消
去はブロックごとに行なわれ、ブロックＢＬＫ０は選択
ブロックとなっており、ブロックＢＬＫ１は非選択ブロ
ックとなっている。選択ブロックＢＬＫ０のすべてのメ
モリセルのコントロールゲート３３に、１２Ｖ程度の高
電圧を印加する。すなわち、選択ブロックＢＬＫ０のす
べてのメモリセルのコントロールゲート３３に接続され
るワード線（図示せず）に１２Ｖ程度の高電圧を印加す
る。選択ブロックＢＬＫ０のすべてのメモリセルのソー
スとしてのＮ⁺層２９に−１１Ｖ程度の負電圧を印加す
る。Ｐ型ウェル３９に−１１Ｖ程度の負電圧を印加す
る。このように電圧を印加することによって、選択ブロ
ックＢＬＫ０内のメモリセルにおいては、ワード線（コ
ントロールゲート３３）と、Ｐ型ウェル３９との間に、
２０Ｖ以上の高電圧が印加される。このため、トンネル
現象により電子が、選択ブロックＢＬＫ０のメモリセル
のフローティングゲート３５に注入される。

【０００７】一方、非選択ブロックＢＬＫ１のすべての
メモリセルのコントロールゲート３３の電位は０Ｖとな
っている。すなわち、非選択ブロックＢＬＫ１のすべて
のメモリセルのコントロールゲート３３に接続されたワ
ード線（図示せず）の電位は０Ｖとなっている。また、
非選択ブロックＢＬＫ１のすべてのメモリセルのソース
としてのＮ⁺層２９の電位は０Ｖである。このため、非
選択ブロックＢＬＫ１では、トンネル現象は起きない。
なお、選択ブロックＢＬＫ０のセレクトゲート３７は、
−１１Ｖの電圧が印加され、非選択ブロックＢＬＫ１の
セレクトゲート３７、Ｎ型ウェル４１およびＰ型半導体
基板の電位は０Ｖである。また、主ビット線ＭＢＬは、
フローティングとなっている。

【０００８】図６を参照して、選択ブロックＢＬＫ０に
おいて、主ビット線ＭＢＬに１２Ｖの電圧を印加し、選
択トランジスタのセレクトゲート３７に１２Ｖの電圧を
印加する。また、選択ブロックＢＬＫ０において、選択
されたワード線に−１１Ｖの電圧を印加する。すなわ
ち、選択されたワード線に接続されるコントロールゲー
ト３３に−１１Ｖの電圧を印加する。このように電圧を
印加することによって、選択ブロックＢＬＫ０におい
て、選択されたメモリセルのフローティングゲート３５
から電子がトンネルする。電子の引抜きを生じさせない
ためには、主ビット線ＭＢＬの電位を０Ｖにすればよ
い。このようにすることで、１／０の情報を記憶させる
ことができる。

【０００９】図７は、従来の不揮発性半導体記憶装置と
してのダイノア型フラッシュメモリの全体構成を示す概
略ブロック図である。なお、図５と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。図７
を参照して、従来のダイノア型フラッシュメモリは、書
込／消去制御回路４７、ソースデコーダ４９，５１、セ
レクトゲートデコーダ群５３、データ入出力バッファ５
５、センスアンプ５７、データドライバ５９、Ｙゲート
６０、ブロックＢＬＫ０，ＢＬＫ１、カラムラッチ回路
群６３、ウェル電位発生回路６５、Ｙデコーダ７５、Ｘ
デコーダ群７７、高電圧発生回路７９、負電圧発生回路
８１、スイッチング回路６７，６９，７１，７３、アド
レスバッファ８３およびベリファイ電圧発生回路８５を
備える。

【００１０】Ｙゲート６０は、ＰＭＯＳトランジスタ９
１、ＮＭＯＳトランジスタ９３およびインバータ８７を
備える。ここで、ＰＭＯＳトランジスタ９１とＮＭＯＳ
トランジスタ９３とは、トランスファゲートを構成して
いる。このような構成のトランスファゲートは一般に相
補型（ＣＭＯＳ型）と呼ばれる。

【００１１】ブロックＢＬＫ０，ＢＬＫ１は、同一のＰ
型ウェル３９上に形成される。ブロックＢＬＫ０，ＢＬ
Ｋ１は、メモリセルＭＣ、選択トランジスタＳＧ、ワー
ド線ＷＬ、副ビット線ＳＢＬおよび主ビット線ＭＢＬを
備える。ここで、メモリセルＭＣおよび選択トランジス
タＳＧは、それぞれ図５で説明したスタックゲート型の
メモリセルおよび選択トランジスタと同様のものであ
る。

【００１２】ソースデコーダ４９は、ブロックＢＬＫ０
に対応して設けられている。ソースデコーダ５１は、ブ
ロックＢＬＫ１に対応して設けられている。セレクトゲ
ートデコーダ群５３は、２つのセレクトゲートデコーダ
（図示せず）を備えており、２つのセレクトゲートデコ
ーダは、２つのブロックＢＬＫ０，ＢＬＫ１に対応する
ものである。Ｘデコーダ群７７は、２つのＸデコーダ
（図示せず）を備え、２つのＸデコーダは２つのブロッ
クＢＬＫ０，ＢＬＫ１に対応するものである。カラムラ
ッチ回路群６３は、２つのラッチ回路（図示せず）を備
えており、２つのラッチ回路は２つの主ビット線ＭＢＬ
に対応するものである。

【００１３】メモリセルＭＣのコントロールゲートは、
ワード線ＷＬに接続される。ブロックＢＬＫ０のメモリ
セルＭＣのソースはソースデコーダ４９に接続される。
ブロックＢＬＫ１のメモリセルＭＣのソースはソースデ
コーダ５１に接続される。メモリセルＭＣのドレインは
副ビット線ＳＢＬに接続される。選択トランジスタＳＧ
のセレクトゲートはセレクトゲートデコーダ群５３と接
続される。選択トランジスタＳＧの一方ソース／ドレイ
ンは副ビット線ＳＢＬに接続され、他方ソース／ドレイ
ンは主ビット線ＭＢＬに接続される。カラムラッチ回路
群６３は、メモリセルＭＣへの書込データを一時保管す
るためのものである。このカラムラッチ回路群６３への
データの入力は、カラム側に設けられたデータドライバ
５９によって行なわれる。ウェル電位発生回路６５は、
Ｐ型ウェル３９の電位を制御する。センスアンプ５７
は、メモリセルＭＣからのデータの読出を行なう。Ｙデ
コーダ７５は、主ビット線ＭＢＬを選択する。ベリファ
イ電圧発生回路８５は、メモリセルＭＣへのデータの書
込時に、所定のしきい値まで電子が引抜かれたか否かを
チェックするために、通常の読出電圧とは異なる電圧
（ベリファイ電圧）をワード線に供給する。

【００１４】高電圧発生回路７９は、スイッチング手段
６７がオンしているときには、セレクトゲートデコーダ
群５３およびカラムラッチ回路群６３に高電圧を供給す
る。たとえば、高電圧発生回路７９は、メモリセルＭＣ
へのデータの書込のときに、セレクトゲートデコーダ群
５３に高電圧を供給する。また、高電圧発生回路７９
は、スイッチング回路６９がオンしたときにＸデコーダ
群７７に高電圧を供給する。高電圧発生回路７９は、た
とえば、消去動作時にＸデコーダ群７７に高電圧を供給
する。負電圧発生回路８１は、スイッチング回路７１が
オンしたときにウェル電位発生回路６５、ソースデコー
ダ４９，５１およびセレクトゲートデコーダ群５３に負
電圧を供給する。負電圧発生回路８１は、たとえば、消
去時に、ウェル電位発生回路６５、セレクトゲートデコ
ーダ群５３およびソースデコーダ４９，５１に負電圧を
供給する。また、負電圧発生回路８１は、スイッチング
回路７３がオンしたときにＸデコーダ群７７に負電圧を
供給する。負電圧発生回路８１は、たとえば、メモリセ
ルＭＣへのデータの書込時にＸデコーダ群７７に負電圧
を供給する。

【００１５】書込／消去制御回路４７は、メモリセルＭ
Ｃへのデータの書込およびメモリセルＭＣのデータの消
去動作を制御する。Ｘデコーダ群７７は、ワード線ＷＬ
を選択する。ソースデコーダ４９は、ブロックＢＬＫ０
が選択され、ブロックＢＬＫ０のメモリセルＭＣのデー
タを消去するときに、メモリセルトランジスタＭＣのソ
ースに負電圧を供給する。ソースデコーダ５１もソース
デコーダ４９と同様の動作をする。セレクトゲートデコ
ーダ群５３は、選択されたブロックの選択トランジスタ
ＳＧのセレクトゲートに、消去時は負電圧を供給し、書
込時には高電圧を供給する。

【００１６】ここで、図７では、説明の便宜上、ブロッ
クを２つにし、各ブロックに含まれるメモリセルを４つ
にしている。しかし、実際は、ブロックは、２つより多
い複数設けられており、各ブロックに含まれるメモリセ
ルも４つより多い複数である。また、メモリセルの数に
応じて、主ビット線、副ビット線、ワード線の数も多く
なる。

【００１７】一部のフラッシュメモリでは、ビット線ご
とにラッチ回路を設けて、それらの回路に多数の書込デ
ータを一旦ラッチした後に、多数の書込データを多数の
メモリセルに一気に並列書込することが行なわれてい
る。

【００１８】図８は、従来のダイノア型フラッシュメモ
リにおいて、ビット線ごとに設けられたラッチ回路への
データロードを説明するための図である。図８を参照し
て、従来のダイノア型フラッシュメモリは、メモリセル
アレイＭＡ０〜ＭＡ７、ＹゲートＹ０〜Ｙ７、バッファ
ＢＦ０〜ＢＦ７および入力データバスＢ０〜Ｂ７を含む
ものである。また、各メモリセルアレイＭＡ０〜ＭＡ７
は、ビット線ＢＬ０〜ＢＬｎを含んでいる。また、各メ
モリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０〜
ＢＬＫｍに分割されている。さらに、従来のダイノア型
フラッシュメモリは、ビット線ＢＬ０〜ＢＬｎに対応し
て設けられるトランスファゲートＴＧ０〜ＴＧｎおよび
ラッチ回路Ｌ０〜Ｌｎを含んでいる。なお、各ブロック
ＢＬＫ０〜ＢＬＫｍは、図７のブロックＢＬＫ０と同様
のものである。また、各ビット線ＢＬ０〜ＢＬｎは、図
７の主ビット線ＭＢＬと同様のものである。各Ｙゲート
Ｙ０〜Ｙ７は、図７のＹゲート６０と同様のものであ
る。各バッファＢＦ０〜ＢＦ７は、図７のデータドライ
バ５９と同様のものである。

【００１９】データロードについて説明する。メモリセ
ルアレイＭＡ０〜ＭＡ７に設けられたビット線ＢＬ０〜
ＢＬｎに接続されるトランスファゲートＴＧ０〜ＴＧｎ
が、すべて、ロード信号DLoad,/DLoadに従ってオンにな
る。そして、入力されたアドレス信号に従って、メモリ
セルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０が選択され
る。メモリセルアレイＭＡ０に含まれる、選択されたビ
ット線ＢＬ０には、対応する入力データバスＢ０から、
入力データＤｉｎ０が、対応するバッファＢＦ０および
ＹゲートＹ０を介して与えられる。選択されたメモリセ
ルアレイＭＡ０に含まれる、選択されたビット線ＢＬ０
に与えられた入力データＤｉｎ０は、対応するラッチ回
路Ｌ０にラッチされる。このように、選択されたビット
線ＢＬ０によって、ロードすべきデータＤｉｎ０をラッ
チ回路Ｌ０に供給し、ラッチ回路Ｌ０に書込むことによ
って、データロードを行なう。メモリセルアレイＭＡ１
〜ＭＡ７に含まれる、選択されたビット線ＢＬ０に接続
されるラッチ回路Ｌ０へのデータロードも、メモリセル
アレイＭＡ０に含まれる、選択されたビット線ＢＬ０に
接続されるラッチ回路Ｌ０へのデータロードと同様であ
る。以上をまとめると、選択された８つのビット線ＢＬ
０に接続される８つのラッチ回路Ｌ０へのデータロード
は同時に行なわれる。

【００２０】次に、メモリセルアレイに入力されたアド
レス信号に従って、メモリセルアレイＭＡ０〜ＭＡ７の
ビット線ＢＬ１が選択される。選択されたビット線ＢＬ
１に接続されるラッチ回路Ｌ１へのデータロードは、上
述したラッチ回路Ｌ０へのデータロードと同様である。
次に、入力されたアドレス信号に従って、メモリセルア
レイＭＡ０〜ＭＡ７のビット線ＢＬ２が選択される。選
択されたビット線ＢＬ２に接続されるラッチ回路Ｌ２へ
のデータロードは、上述したラッチ回路Ｌ０へのデータ
ロードと同様である。このように、メモリセルアレイＭ
Ａ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎが、ビット線Ｂ
Ｌ０からビット線ＢＬｎまで順番に選択されることによ
って、すべてのラッチ回路Ｌ０〜Ｌｎへのデータロード
が行なわれる。

【００２１】図９は、図８のラッチ回路Ｌ０の詳細およ
びトランスファゲートＴＧ０を示す回路図である。な
お、図８と同様の部分については同一の参照符号を付し
その説明を適宜省略する。図９を参照して、ラッチ回路
Ｌ０は、クロックドインバータ９５、インバータ１９，
２１を含んでいる。インバータ１９およびインバータ２
１は、ラッチ部を構成し、電源１から高電圧Ｖｐｐが与
えられる。クロックドインバータ９５は、ビット線ＢＬ
０とノードＮとの間に設けられ、ライト信号Write,/Wri
teが与えられる。トランスファゲートＴＧ０は、ビット
線ＢＬ０とノードＮとの間に設けられ、ロード信号DLoa
d,/DLoadが入力される。このトランスファゲートＴＧ０
は、図７で説明した、ＰＭＯＳトランジスタ９１と、Ｎ
ＭＯＳトランジスタ９３とからなるトランスファゲート
と同様のものである。トランスファゲートＴＧ０を構成
するＰＭＯＳトランジスタ（図示せず）のゲートには、
ロード信号/DLoadが入力され、トランスファゲートＴＧ
０を構成するＮＭＯＳトランジスタ（図示せず）のゲー
トにはロード信号DLoad が入力される。なお、ラッチ回
路Ｌ１〜ＬｎおよびトランスファゲートＴＧ１〜ＴＧｎ
の構成も、ラッチ回路Ｌ０およびトランスファゲートＴ
Ｇ０と同様である。

【００２２】図１０は、図９のクロックドインバータ９
５の詳細を示す回路図である。なお、図９と同様の部分
については同一の参照符号を付しその説明を適宜省略す
る。図１０を参照して、クロックドインバータは、ＰＭ
ＯＳトランジスタ９７，９９およびＮＭＯＳトランジス
タ１０１，１０３からなる。図９および図１０を参照し
て、メモリセルアレイＭＡ０（図８）のラッチ回路Ｌ０
へデータロードを行なうときには、トランスファゲート
ＴＧ０がオンになり、ビット線ＢＬ０とノードＮとが接
続される。そして、ビット線ＢＬ０に与えられているデ
ータＤｉｎ０をインバータ１９，２１からなるラッチ部
がラッチする。データロードの際には、ライト信号/Wri
teが「Ｈ」レベルであり、ライト信号Write が「Ｌ」レ
ベルとなっている。一方、ラッチ回路Ｌ０にロードされ
たデータを、メモリセル（図示せず）に書込むときは、
トランスファゲートＴＧ０はオフになる。そして、クロ
ックドインバータ９５には、「Ｌ」レベルのライト信号
/Writeおよび「Ｈ」レベルのライト信号Write が入力さ
れる。これによって、ビット線ＢＬ０には、ラッチ回路
Ｌ０にロードされたデータが与えられることになる。

【００２３】

【発明が解決しようとする課題】以上のように、従来の
ダイノア型フラッシュメモリでは、選択されたアドレス
に相当するビット線に接続されるラッチ回路へ、選択さ
れたアドレスに相当するビット線からデータを供給する
ことによって、データロードを行なっている。すなわ
ち、ビット線自体にアドレス情報とデータとをマージし
（併合させ）、ラッチ回路に対応して設けられたトラン
スファゲートを介してラッチ回路へロードすべきデータ
をラッチする。このため、メモリセルアレイＭＡ０〜Ｍ
Ａ７のビット線ＢＬ０〜ＢＬｎに接続されるラッチ回路
Ｌ０〜Ｌｎのすべてに、データロードを行なうと、多数
のビット線に電荷が充電された状態となる。フラッシュ
メモリの機能の１つに、データロード後、即座に、メモ
リセルアレイからデータの読出を行なうモードが存在す
る。このようなモードのときに、多数のビット線に充電
された電荷のために読出スピードがおくれるという問題
点がある。なお、メモリセルアレイＭＡ０〜ＭＡ７のビ
ット線ＢＬ０〜ＢＬｎに接続されるトランスファゲート
ＴＧ０〜ＴＧｎのすべてはデータロードの際、オンにな
っている。このため、データロードが終了したラッチ回
路に接続されるビット線には、他のラッチ回路へのデー
タロードが終了するまで、電荷を充電しておく必要があ
る。

【００２４】また、フラッシュメモリの機能の１つに、
一部のラッチ回路にのみデータロードを行ない、メモリ
セルアレイからのデータの読出等の処理を行なった後、
再び残りのラッチ回路にデータロードを行なうモードが
存在する。ここで、一部のラッチ回路にのみデータロー
ドを行なう場合でも、メモリセルアレイＭＡ０〜ＭＡ７
のビット線ＢＬ０〜ＢＬｎに接続されたトランスファゲ
ートＴＧ０〜ＴＧｎのすべてがオンになる。このため、
後にデータロードを行なう際に、既にデータロードが終
了しているラッチ回路がビット線と接続されてしまう。
これによって、既にデータロードが終了しているラッチ
回路のデータが、ビット線の浮遊容量で破壊されるおそ
れがあるという問題点がある。

【００２５】さらに、従来のダイノア型フラッシュメモ
リでは、ラッチ回路を強制的に反転させることによっ
て、ラッチ回路へのデータロードを行なうため、ビット
線には十分駆動力のある電位を供給する必要がある。こ
のため、ＹゲートＹ０〜Ｙ７には、相補型（ＣＭＯＳ
型）のトランスファゲートを用いる必要がある。したが
って、回路面積の増大を引起こすという問題点がある。

【００２６】この発明は、以上のような問題点を解決す
るためになされたもので、データロード後、即座に、メ
モリセルアレイからデータの読出を行なうモードにおい
ても、高速にデータの読出が可能な不揮発性半導体記憶
装置を提供することを目的とする。

【００２７】この発明の他の目的は、一部のラッチ回路
にのみデータロードを行ない、一旦データロードを中止
した後、再び残りのラッチ回路にデータロードするモー
ドにおいても、既にロードが終了しているラッチ回路の
データが破壊されない不揮発性半導体記憶装置を提供す
ることである。

【００２８】この発明のさらに他の目的は、回路面積を
縮小できる不揮発性半導体記憶装置を提供することであ
る。

【００２９】

【課題を解決するための手段】本発明の請求項１の不揮
発性半導体記憶装置は、メモリセルアレイを備えてい
る。このメモリセルアレイは、複数のビット線と、ビッ
ト線に対応して設けられるスタックゲート型のメモリセ
ルとを含んでいる。また、この不揮発性半導体記憶装置
は、複数のラッチ手段と、データ線とをさらに備えてい
る。複数のラッチ手段は、複数のビット線に対応して設
けられている。各ラッチ手段は、ロードすべきデータを
書込むためのものである。データ線は、メモリセルアレ
イに対応して設けられている。また、このデータ線は、
複数のラッチ手段に、ロードすべきデータを供給する。
この不揮発性半導体記憶装置は、選択されたアドレスに
相当するビット線の電位だけを所定レベルにし、その所
定レベルにされたビット線に対応するラッチ手段に、デ
ータ線からロードすべきデータを供給する。

【００３０】本発明の請求項２の不揮発性半導体記憶装
置は、請求項１に記載のものであって、リセット手段を
さらに備える。リセット手段は、メモリセルアレイに対
応して設けられている。また、リセット手段は、選択さ
れたアドレスに相当するビット線に対応するラッチ手段
への、ロードすべきデータの書込が、終了するごとに、
複数のビット線をリセットする。

【００３１】本発明の請求項３の不揮発性半導体記憶装
置は、請求項１または２に記載のものであって、ラッチ
手段は、ラッチ部とスイッチング手段とを含んでいる。
ラッチ部は、データを保持する。スイッチング手段は、
ラッチ部とデータ線との間に設けられる。スイッチング
手段は、対応するビット線の電位が所定レベルにされた
ことに応じてオンになり、ラッチ部へデータ線からロー
ドすべきデータを供給する。

【００３２】

【発明の実施の形態】以下、本発明による不揮発性半導
体記憶装置としてのダイノア型フラッシュメモリについ
て図面を参照しながら説明する。

【００３３】図１は、本発明の実施の形態によるダイノ
ア型フラッシュメモリの全体構成を示す概略ブロック図
である。図１を参照して、実施の形態によるダイノア型
フラッシュメモリは、メモリセルアレイＭＡ０〜ＭＡ
７、書込／消去制御回路４７、データ線Ｄ０，／Ｄ０〜
Ｄ７，／Ｄ７、ＹゲートＹ０〜Ｙ７、バッファＢＢ０〜
ＢＢ７、インバータＩ０〜Ｉ７および入力データバスＢ
０〜Ｂ７を備えている。そして、メモリセルアレイＭＡ
０〜ＭＡ７は、ビット線ＢＬ０〜ＢＬｎを備えている。
メモリセルアレイＭＡ０〜ＭＡ７は、ブロックＢＬＫ０
〜ＢＬＫｍに分割されている。また、実施の形態による
ダイノア型フラッシュメモリは、ビット線ＢＬ０〜ＢＬ
ｎに対応して設けられるラッチ回路Ｌ０〜ＬｎおよびＮ
ＭＯＳトランジスタＴｒ０〜Ｔｒｎを備えている。ここ
で、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎは、リセット
回路を構成する。

【００３４】実施の形態によるダイノア型フラッシュメ
モリは、図示しないが、図７に示したデータ入出力バッ
ファ５５、センスアンプ５７、Ｙデコーダ７５、ソース
デコーダ４９，５１、セレクトゲートデコーダ群５３、
ウェル電位発生回路６５、Ｘデコーダ群７７、ベリファ
イ電圧発生回路８５、アドレスバッファ８３、スイッチ
ング手段６７〜７３、高電圧発生回路７９および負電圧
発生回路８１と同様の機能を有する回路を備えている。
また、メモリセルアレイＭＡ０〜ＭＡ７は、図５〜図７
に示したようなスタックゲート型のメモリセルＭＣを複
数備えている。各ブロックＢＬＫ０〜ＢＬＫｍは、図７
のブロックＢＬＫ０と同様のものである。各ビット線Ｂ
Ｌ０〜ＢＬｎは、図７の主ビット線ＭＢＬと同様のもの
である。ラッチ回路Ｌ０〜Ｌｎは、図７のカラムラッチ
回路群６３に相当するが、その回路構成は異なってい
る。各ＹゲートＹ０〜Ｙ７は、図７のＹゲート６０に相
当するが、その回路構成は異なっている。バッファＢＢ
０およびインバータＩ０は、図７のデータドライバ５９
に相当するものであるが、回路構成は異なっている。バ
ッファＢＢ１〜ＢＢ７およびインバータＩ０〜Ｉ７につ
いても同様である。書込／消去制御回路４７は、図７の
書込／消去制御回路４７に相当するものである。

【００３５】図１のダイノア型フラッシュメモリの動作
について簡単に説明する。ビット線ＢＬ０〜ＢＬｎに対
応して設けられたラッチ回路Ｌ０〜Ｌｎにロードすべき
データを書込むときに、選択されたアドレスに相当する
ビット線の電位のみを「Ｈ」レベルにし、ビット線と別
個に設けられたデータ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７か
らデータを、選択されたアドレスに相当するビット線に
接続されるラッチ回路へ供給する。すなわち、ビット線
ＢＬ０〜ＢＬｎには、アドレス情報だけを持たせてい
る。これに対し、図８に示した従来のダイノア型フラッ
シュメモリでは、ビット線ＢＬ０〜ＢＬｎにアドレス情
報およびデータをマージしている。

【００３６】図２は、実施の形態によるダイノア型フラ
ッシュメモリの動作を詳細に説明するための図である。
図１および図２を参照して、時刻ｔ０にライトイネーブ
ル信号／ＷＥが「Ｌ」レベルになったときに、選択され
たアドレスＡｄｄに相当するビット線が、ビット線ＢＬ
０であるとする。ここで、ライトイネーブル信号／ＷＥ
は、外部から入力されるものであり、メモリセルアレイ
ＭＡ０〜ＭＡ７へのデータの書込を制御するものであ
る。リセット信号ＲＳは、ＮＭＯＳトランジスタＴｒ０
〜Ｔｒｎのゲートに入力され、ライトイネーブル信号／
ＷＥに同期している。したがって、時刻ｔ０において、
ライトイネーブル信号／ＷＥが、「Ｌ」レベルになった
ときは、リセット信号ＲＳも、「Ｌ」レベルになる。そ
して、ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎがすべてオ
フになる。時刻ｔ０において、選択されたアドレスＡｄ
ｄに相当するビット線は、ビット線ＢＬ０であるため、
各メモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０の
電位だけが、「Ｈ」レベルにされる。選択されたアドレ
スＡｄｄに相当するビット線ＢＬ０の電位を「Ｈ」レベ
ルにするために、ＹゲートＹ０〜Ｙ７を介して、電位が
供給される。ここで、各ＹゲートＹ０〜Ｙ７は、ビット
線ＢＬ０〜ＢＬｎに接続されるＭＯＳトランジスタＭＴ
０〜ＭＴｎ（図示せず）によって構成されている。

【００３７】時刻ｔ０においては、各メモリセルアレイ
ＭＡ０〜ＭＡ７のビット線ＢＬ０の電位のみが「Ｈ」レ
ベルになっているため、「Ｈ」レベルになっているビッ
ト線ＢＬ０に接続されるラッチ回路Ｌ０へ、データ線Ｄ
０，／Ｄ０〜Ｄ７，／Ｄ７を介して、ロードすべきデー
タが供給される。

【００３８】メモリセルアレイＭＡ０に注目して、時刻
ｔ０におけるデータロードについて説明する。入力デー
タバスＢ０に与えられる入力データＤｉｎ０は、バッフ
ァＢＢ０を介して、データＤとして、データ線Ｄ０に与
えられる。また、入力データＤｉｎ０は、インバータＩ
０によって反転されて、データ／Ｄとしてデータ線／Ｄ
０に与えられる。このようにデータ／Ｄは、データＤを
反転したものであり、データＤ、／Ｄを、相補データ
Ｄ、／Ｄと呼ぶことにする。以上のように、ラッチ回路
Ｌ０にロードすべきデータＤｉｎ０は、相補データＤ，
／Ｄとして、データ線Ｄ０，／Ｄ０を介して、ラッチ回
路Ｌ０へ供給される。なお、メモリセルアレイＭＡ１〜
ＭＡ７のビット線ＢＬ０に接続されるラッチ回路Ｌ０へ
のデータロードは、メモリセルアレイＭＡ０のビット線
ＢＬ０に接続されるラッチ回路Ｌ０へのデータロードと
同様である。

【００３９】次に、時刻ｔ１において、ライトイネーブ
ル信号／ＷＥが「Ｈ」レベルになったときには、リセッ
ト信号ＲＳも、「Ｈ」レベルになる。このため、メモリ
セルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに
接続されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべ
てがオンになる。したがって、すべてのビット線ＢＬ０
〜ＢＬｎに、接地電圧Ｖｓｓが供給され、すべてのビッ
ト線ＢＬ０〜ＢＬｎは「Ｌ」レベルとなる。すなわち、
すべてのビット線ＢＬ０〜ＢＬｎがリセットされるので
ある。

【００４０】時刻ｔ２において、再びライトイネーブル
信号／ＷＥが「Ｌ」レベルになると、リセット信号ＲＳ
も「Ｌ」レベルになる。このため、メモリセルアレイＭ
Ａ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続されるＮ
ＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオフにな
る。ここで、時刻ｔ２において、選択されたアドレスＡ
ｄｄに相当するビット線が、ビット線ＢＬ１とする。こ
のとき、メモリセルアレイＭＡ０〜ＭＡ７のビット線Ｂ
Ｌ１の電位だけが「Ｈ」レベルにされる。このため、ラ
ッチ回路Ｌ０へのデータロードと同様に、「Ｈ」レベル
にされたビット線ＢＬ１に接続されているラッチ回路Ｌ
１に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介して、
ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給されるこ
とになる。

【００４１】時刻ｔ３において、ライトイネーブル信号
／ＷＥが「Ｈ」レベルになったときには、リセット信号
ＲＳも「Ｈ」レベルになる。このため、メモリセルアレ
イＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続され
るＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはオンになる。
したがって、すべてのビット線ＢＬ０〜ＢＬｎには、接
地電圧Ｖｓｓが供給され、ビット線ＢＬ０〜ＢＬｎは、
「Ｌ」レベルとなる。すなわち、すべてのビット線ＢＬ
０〜ＢＬｎがリセットされる。

【００４２】次に、時刻ｔ４において、ライトイネーブ
ル信号／ＷＥが「Ｌ」レベルになったときは、リセット
信号ＲＳも「Ｌ」レベルになる。このため、メモリセル
アレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続
されるＮＭＯＳトランジスタＴｒ０〜Ｔｒｎはすべてオ
フになる。ここで、時刻ｔ４において、選択されたアド
レスＡｄｄに相当するビット線が、ビット線ＢＬ２であ
るとする。このときは、メモリセルアレイＭＡ０〜ＭＡ
７のビット線ＢＬ２の電位のみが「Ｈ」レベルにされ
る。このため、ビット線ＢＬ２に接続されているラッチ
回路Ｌ２に、データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７を介
して、ロードすべきデータＤｉｎ０〜Ｄｉｎ７が供給さ
れる。

【００４３】時刻ｔ５において、ライトイネーブル信号
／ＷＥが「Ｈ」レベルになったときは、リセット信号Ｒ
Ｓも「Ｈ」レベルとなる。このため、メモリセルアレイ
ＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続された
ＮＭＯＳトランジスタＴｒ０〜Ｔｒｎのすべてがオンに
なる。したがって、すべてのビット線ＢＬ０〜ＢＬｎ
に、接地電圧Ｖｓｓが供給され、すべてのビット線ＢＬ
０〜ＢＬｎは、「Ｌ」レベルとなる。すなわち、すべて
のビット線ＢＬ０〜ＢＬｎがリセットされる。

【００４４】以上は、メモリセルアレイＭＡ０〜ＭＡ７
のビット線ＢＬ０〜ＢＬ２に接続されるラッチ回路Ｌ０
〜Ｌ２へのデータロードまでを説明したが、メモリセル
アレイＭＡ０〜ＭＡ７のビット線ＢＬ３〜ＢＬｎに接続
されるラッチ回路Ｌ３〜Ｌｎへのデータロードについて
も、同様に、時刻ｔ５以降に、ライトイネーブル信号／
ＷＥに従って行なわれることになる。

【００４５】図３は、図１のメモリセルアレイＭＡ０の
ビット線ＢＬ０に接続されるラッチ回路Ｌ０の詳細を示
す回路図である。なお、図１と同様の部分については同
一の参照符号を付しその説明を適宜省略する。図３を参
照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ３，
５、ＮＭＯＳトランジスタ７，９，１１，１３，１５，
１７およびインバータ１９，２１からなる。ＰＭＯＳト
ランジスタ３，５およびＮＭＯＳトランジスタ７，９
は、電源１から供給される高電圧Ｖｐｐを有するノード
と接地電圧を有するノードとの間に直列に接続される。
ＰＭＯＳトランジスタ３のゲートには、ライト信号／Ｗ
ｒｉｔｅが入力される。ＮＭＯＳトランジスタ９のゲー
トにはライト信号Ｗｒｉｔｅが入力される。ＰＭＯＳト
ランジスタ５およびＮＭＯＳトランジスタ７のゲート
は、ノードＮ１に接続される。ＮＭＯＳトランジスタ１
１，１３は、ノードＮ１と接地電圧を有するノードとの
間に直列に接続される。ＮＭＯＳトランジスタ１１のゲ
ートは、ビット線ＢＬ０に接続される。ＮＭＯＳトラン
ジスタ１３のゲートは、データ線／Ｄ１に接続される。
ＮＭＯＳトランジスタ１５，１７は、ノードＮ２と接地
電圧を有するノードとの間に直列に接続される。ＮＭＯ
Ｓトランジスタ１５のゲートは、ビット線ＢＬ０に接続
される。ＮＭＯＳトランジスタ１７のゲートは、データ
線Ｄ１に接続される。インバータ２１の出力ノードはノ
ードＮ１に接続され、入力ノードはノードＮ２に接続さ
れる。インバータ１９の出力ノードは、ノードＮ２に接
続され、入力ノードはノードＮ１に接続される。そし
て、インバータ１９，２１は、ラッチ部を構成する。ま
た、インバータ１９，２１には、電源１から、高電圧Ｖ
ｐｐが与えられる。ＮＭＯＳトランジスタ７の一方ソー
ス／ドレインおよびＰＭＯＳトランジスタ５の一方ソー
ス／ドレインは、ビット線ＢＬ０に接続される。

【００４６】このラッチ回路Ｌ０へデータロードを行な
う場合について説明する。書込／消去制御回路４７（図
１）から、「Ｈ」レベルのライト信号／Ｗｒｉｔｅおよ
び「Ｌ」レベルのライト信号Ｗｒｉｔｅが、それぞれ、
ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ９
のゲートに入力される。そして、このラッチ回路Ｌ０に
データロードするときには、ビット線ＢＬ０が「Ｈ」レ
ベルになっている。このため、ＮＭＯＳトランジスタ１
１，１５がオンする。そして、データ線／Ｄ１が、ＮＭ
ＯＳトランジスタ１３のゲートに入力されているため、
データ線／Ｄ１に与えられた相補データ／Ｄのレベルに
応じて、ＮＭＯＳトランジスタ１３はオン／オフする。
一方、ＮＭＯＳトランジスタ１７のゲートには、データ
線Ｄ１が入力されているため、データ線Ｄ１に与えられ
た相補データＤのレベルに応じて、ＮＭＯＳトランジス
タ１７はオン／オフする。たとえば、入力データＤｉｎ
０が「Ｈ」レベルを示しているときは、データ線Ｄ１の
電位は「Ｈ」レベルであり、データ線／Ｄ１の電位は
「Ｌ」レベルである。このため、ＮＭＯＳトランジスタ
１７がオンし、ノードＮ２に接地電圧が与えられ、ノー
ドＮ２は、「Ｌ」レベルになる。したがって、ノードＮ
１は、「Ｈ」レベルとなる。そして、ビット線ＢＬ０が
「Ｌ」レベルにされ、ＮＭＯＳトランジスタ１１，１５
はオフになる。このようにして、ロードすべきデータＤ
ｉｎ０がラッチ回路Ｌ０へ書込まれる。入力データＤｉ
ｎ０が「Ｌ」レベルを示しているときも同様である。

【００４７】このラッチ回路Ｌ０にラッチされているデ
ータを、メモリセルアレイＭＡ０のメモリセル（図示せ
ず）へ書込む場合には、書込／消去制御回路４７は、
「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レ
ベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ９のゲートに
入力する。そして、ノードＮ１の電位レベルに応じた電
位が、ビット線ＢＬ０に与えられることになる。ラッチ
回路のデータをメモリセルへ書込む場合には、データ線
Ｄ１，／Ｄ１の電位レベルは、「Ｌ」レベルとなってい
る。なお、メモリセルアレイＭＡ０のビット線ＢＬ１〜
ＢＬｎに接続されるラッチ回路Ｌ１〜Ｌｎおよびメモリ
セルアレイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに
接続されるラッチ回路Ｌ０〜Ｌｎの回路構成は、図３の
ラッチ回路Ｌ０と同じものである。

【００４８】図４は、図１のメモリセルアレイＭＡ０の
ビット線ＢＬ０に接続されるラッチ回路Ｌ０の他の例の
詳細を示す回路図である。なお、図３と同様の部分につ
いては同一の符号を付しその説明を適宜省略する。図４
を参照して、ラッチ回路Ｌ０は、ＰＭＯＳトランジスタ
３，５、ＮＭＯＳトランジスタ７，９，１１，２３，１
５，２５およびインバータ１９，２１を含む。ＮＭＯＳ
トランジスタ１１，２３は、ノードＮ１と、データ線Ｄ
１との間に直列に接続される。ＮＭＯＳトランジスタ１
５，２５は、ノードＮ２とデータ線／Ｄ１との間に直列
に接続される。ＮＭＯＳトランジスタ２３，２５のゲー
トには、ロード信号Ｌｏａｄが入力される。

【００４９】このラッチ回路Ｌ０へのデータロードにつ
いて説明する。書込／消去制御回路４７は、「Ｈ」レベ
ルのライト信号／Ｗｒｉｔｅおよび「Ｌ」レベルのライ
ト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳトランジスタ
３およびＮＭＯＳトランジスタ９のゲートに入力する。
ビット線ＢＬ０は、「Ｈ」レベルとなっているため、Ｎ
ＭＯＳトランジスタ１１，１５はオンしている。そし
て、書込／消去制御回路４７は、「Ｈ」レベルのロード
信号ＬｏａｄをＮＭＯＳトランジスタ２３，２５のゲー
トに入力する。これによって、データ線Ｄ１の電位がノ
ードＮ１に伝えられ、データ線／Ｄ１の電位がノードＮ
２に伝えられる。たとえば、入力データＤｉｎ０が、
「Ｈ」レベルを示しているときには、データ線Ｄ１は、
「Ｈ」レベルとなっており、データ線／Ｄ１は、「Ｌ」
レベルとなっている。このため、ノードＮ１は、「Ｈ」
レベルになり、ノードＮ２は「Ｌ」レベルとなる。そし
て、ビット線ＢＬ０が「Ｌ」レベルにされ、ＮＭＯＳト
ランジスタ１１，１５はオフになる。このようにして、
ロードすべきデータＤｉｎ０がラッチ回路Ｌ０へ書込ま
れる。入力データＤｉｎ０が「Ｌ」レベルを示している
ときも同様である。

【００５０】このラッチ回路Ｌ０のデータを、メモリセ
ルへ書込むときには、書込／消去制御回路４７は、
「Ｌ」レベルのライト信号／Ｗｒｉｔｅおよび「Ｈ」レ
ベルのライト信号Ｗｒｉｔｅを、それぞれ、ＰＭＯＳト
ランジスタ３およびＮＭＯＳトランジスタ９のゲートに
入力する。そして、ノードＮ１の電位レベルに応じた電
位が、ビット線ＢＬ０に供給されることになる。また、
ロード信号Ｌｏａｄは、「Ｌ」レベルとなっている。な
お、メモリセルアレイＭＡ０のビット線ＢＬ１〜ＢＬｎ
に接続されるラッチ回路Ｌ１〜Ｌｎおよびメモリセルア
レイＭＡ１〜ＭＡ７のビット線ＢＬ０〜ＢＬｎに接続さ
れるラッチ回路Ｌ０〜Ｌｎの回路構成は、図４に示した
ラッチ回路Ｌ０と同じものである。

【００５１】以上のように、実施の形態によるダイノア
型フラッシュメモリでは、データをロードするラッチ回
路に接続されるビット線の電位のみを「Ｈ」レベルとす
るため、各メモリセルアレイＭＡ０〜ＭＡ７の１本のビ
ット線しか充電されていない。すなわち、全体で、８本
のビット線しか充電されていないことになる。つまり、
データのバス幅分のビット線しか充電されていないので
ある。さらに、１バイトごとのデータロードが終了する
とメモリセルアレイＭＡ０〜ＭＡ７のビット線ＢＬ０〜
ＢＬｎをすべてリセットする。その結果、実施の形態に
よるダイノア型フラッシュメモリでは、メモリセルアレ
イＭＡ０〜ＭＡ７のビット線ＢＬ０〜ＢＬｎのすべての
電荷が放電されており、データロード後即座にメモリセ
ルアレイＭＡ０〜ＭＡ７からデータの読出を行なうモー
ドにおいて、高速にデータの読出ができる。

【００５２】また、実施の形態によるダイノア型フラッ
シュメモリでは、従来のダイノア型フラッシュメモリの
ように、ビット線からトランスファゲートを介して直接
ラッチ回路にデータを供給するのではなく、ビット線に
はアドレス情報だけを持たせて、ロードすべきデータは
データ線Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７によってラッチ回
路に供給する。その結果、実施の形態によるダイノア型
フラッシュメモリでは、一部のラッチ回路にのみデータ
ロードを行ない、メモリセルアレイＭＡ０〜ＭＡ７から
データの読出等の処理を行なった後、再び残りのラッチ
回路にデータロードするモードにおいて、既にデータロ
ードが終了しているラッチ回路のデータが破壊されるこ
とはない。

【００５３】さらに、実施の形態によるダイノア型フラ
ッシュメモリでは、ラッチ回路へのデータロードを、Ｎ
ＭＯＳトランジスタ１１，１５（図３、図４）のゲート
を制御する方法で行なっている。このため、従来のダイ
ノア型フラッシュメモリのように、ビット線に電圧を供
給する際に、高い電流供給能力を必要とせず、しかも、
選択されたアドレスに相当するビット線には、ＮＭＯＳ
トランジスタ１１，１５のしきい値電圧より高い電圧を
供給すれば十分である。その結果、実施の形態によるダ
イノア型フラッシュメモリでは、ＹゲートＹ０〜Ｙ７
を、従来のダイノア型フラッシュメモリのように、相補
型（ＣＭＯＳ型）のトランスファゲートで構成する必要
がなく、１本のビット線に対して、１つのＭＯＳトラン
ジスタを設けることによって構成すれば十分である。こ
のため、回路面積の縮小化を図ることができる。

【００５４】

【発明の効果】この発明に係る不揮発性半導体記憶装置
では、データロードするとき、選択されたアドレスに相
当するビット線の電位のみを所定レベルにし、ビット線
とは別個に設けられたデータ線から、ロードすべきデー
タを、所定レベルの電位にされたビット線に接続される
ラッチ回路へ供給する。すなわち、ビット線には、アド
レス情報だけを持たせている。このため、一部のラッチ
手段にのみデータロードを行ない、その後再び残りのラ
ッチ手段にデータロードするモードにおいて、既にラッ
チ手段にロードされたデータが破壊されることはない。

【００５５】また、この発明に係る不揮発性半導体記憶
装置では、ビット線にアドレス情報だけを持たせ、ロー
ドすべきデータはデータ線からラッチ手段へ供給してい
るため、ビット線の電位によってラッチ手段を強制的に
反転させる必要がなく、ビット線には十分駆動力のある
電位を供給する必要がない。このため、回路面積の縮小
を図ることができる。

【００５６】この発明に係る不揮発性半導体記憶装置で
は、好ましくは、選択されたアドレスに相当するビット
線に対応するラッチ手段へのデータロードが終了するご
とにすべてのビット線をリセットする。このため、すべ
てのラッチ手段へのデータロードを終了した後、即座に
メモリセルアレイからデータの読出を行なう場合におい
て、高速に読出を行なうことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるダイノア型フラッ
シュメモリの全体構成を示す概略ブロック図である。

【図２】図１のダイノア型フラッシュメモリの動作を
説明するためのタイシング図である。

【図３】図１のラッチ回路Ｌ０の詳細を示す回路図で
ある。

【図４】図１のラッチ回路Ｌ０の他の例の詳細を示す
回路図である。

【図５】従来のダイノア型フラッシュメモリにおい
て、消去動作を説明するための図である。

【図６】従来のダイノア型フラッシュメモリにおい
て、書込動作を説明するための図である。

【図７】従来のダイノア型フラッシュメモリの全体構
成を示す概略ブロック図である。

【図８】従来のダイノア型フラッシュメモリにおい
て、ラッチ回路へのデータロードを説明するための図で
ある。

【図９】図８のラッチ回路Ｌ０の詳細およびトランス
ファゲートＴＧ０を示す回路図である。

【図１０】図９のクロックドインバータの詳細を示す
回路図である。

【符号の説明】

１電源、３，５，９１，９７，９９ＰＭＯＳトラン
ジスタ、７〜１７，２３，２５，９３，１０１，１０３
ＮＭＯＳトランジスタ、１９，２１，８７インバー
タ、２７〜３１Ｎ⁺層、３３コントロールゲート、
３５フローティングゲート、３７セレクトゲート、
３９Ｐ型ウェル、４１Ｎ型ウェル、４３Ｐ型半導
体基板、４７書込／消去制御回路、４９，５１ソー
スデコーダ、５３セレクトゲートデコーダ群、５５
データ入出力バッファ、５７センスアンプ、５９デ
ータドライバ、６０Ｙゲート、６３カラムラッチ回
路群、６５ウェル電位発生回路、６７〜７３スイッ
チング回路、７５Ｙデコーダ、７７Ｘデコーダ群、
７９高電圧発生回路、８１負電圧発生回路、８３
アドレスバッファ、８５ベリファイ電圧発生回路、Ｌ
０〜Ｌｎラッチ回路、ＭＡ，ＭＡ０〜ＭＡ７メモリ
セルアレイ、ＢＬ０〜ＢＬｎビット線、ＢＬＫ０〜Ｂ
ＬＫｍブロック、ＲＳリセット信号、Ｄｉｎ０〜Ｄ
ｉｎ７入力データ、Ｙ０〜Ｙ７Ｙゲート、Ｂ０〜Ｂ
７入力データバス、ＢＢ０〜ＢＢ７バッファ、Ｉ０〜
Ｉ７インバータ、Ｄ０，／Ｄ０〜Ｄ７，／Ｄ７デー
タ線、Ｔｒ０〜ＴｒｎＮＭＯＳトランジスタ、／ＷＥ
ライトイネーブル信号、Ｗｒｉｔｅ，／Ｗｒｉｔｅ
ライト信号、Ｌｏａｄ，ＤＬｏａｄ，／ＤＬｏａｄロー
ド信号、Ａｄｄアドレス、Ｄ，／Ｄ相補データ、Ｖ
ｐｐ高電圧、ＭＢＬ主ビット線、ＳＢＬ副ビット
線、ＭＣスタックゲート型のメモリセル、ＳＧ選択
トランジスタ、ＷＬワード線、ＴＧ０〜ＴＧｎトラ
ンスファゲート、ＢＦ０〜ＢＦ７バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者石井元治東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者小林真一東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者松尾章則東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者和田正志東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】不揮発性半導体記憶装置であって、メモリセルアレイを備え、前記メモリセルアレイは、複数のビット線と、前記ビット線に対応して設けられるスタックゲート型の
メモリセルとを含み、前記不揮発性半導体記憶装置は、前記複数のビット線に対応して設けられ、各々が、ロー
ドすべきデータを書込むための複数のラッチ手段と、前記メモリセルアレイに対応して設けられ、前記複数の
ラッチ手段に、ロードすべき前記データを供給するデー
タ線とをさらに備え、選択されたアドレスに相当する前記ビット線の電位だけ
を所定レベルにし、その所定レベルにされた前記ビット
線に対応する前記ラッチ手段に、前記データ線からロー
ドすべき前記データを供給する、不揮発性半導体記憶装
置。
【請求項２】前記不揮発性半導体記憶装置は、前記メモリセルアレイに対応して設けられ、選択された
アドレスに相当する前記ビット線に対応する前記ラッチ
手段への、ロードすべき前記データの書込が、終了する
ごとに、前記複数のビット線をリセットするリセット手
段をさらに備える、請求項１に記載の不揮発性半導体記
憶装置。
【請求項３】前記ラッチ手段は、前記データを保持す
るラッチ部と、前記ラッチ部と前記データ線との間に設けられるスイッ
チング手段とを含み、前記スイッチング手段は、対応する前記ビット線の電位
が前記所定レベルにされたことに応じてオンになり、前
記ラッチ部へ前記データ線から、ロードすべき前記デー
タを供給する、請求項１または２に記載の不揮発性半導
体記憶装置。