KR100597788B1 - 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 - Google Patents

프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 Download PDF

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Abstract

프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리 장치의 페이지 버퍼와 이에 대한 구동방법이 게시된다. 본 발명의 페이지 버퍼에는 일방향 드라이버가 내장된다. 상기 일방향 드라이버에 의하여, 데이터 프로그램시에, 비트라인의 전압레벨이 래치단자로 유입되는 현상이 차단될 수 있으며, 또한, 상기 래치단자의 데이터에 대응하는 데이터가 궁극적으로 상기 비트라인에 드라이빙된다. 따라서, 본 발명의 페이지 버퍼의 프로그램 동작에서는, 비트라인 덤핑 동작전에 비트라인을 프리차아지하는 비트라인 프리차아지 동작이 불필요하게 된다. 따라서, 본 발명의 페이지 버퍼 및 이의 구동방법에 의하면, 데이터 프로그램에 소요되는 시간이 현저히 단축될 수 있다. 결과적으로 불휘발성 반도체 메모리 장치의 전체적인 동작속도가 현저히 개선된다. 또한, 비트라인을 프리차아지하기 위한 소모전류도 현저히 감소된다.
페이지버퍼, 불휘발성, 반도체, 메모리, 래치, 일방향, 드라이버

Description

프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리 장치의 페이지 버퍼와 이에 대한 구동방법{PAGE BUFFER FOR IMPROVING PROGRAM SPEED IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD USING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 페이지 버퍼를 나타내는 도면이다.
도 2는 도 1의 페이지 버퍼를 이용한 데이터 프로그램 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼를 나타내는 도면이다.
도 4는 도 3의 페이지 버퍼를 이용한 데이터 프로그램 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼를 나타내는 도면이다.
도 6은 본 발명의 또 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
210: 로딩래치부 220: 일방향 드라이버
230: 센싱감지부 240: 출력구동부
280: 버퍼선택부 290: 비트라인 차단부
NSEN: 센싱단자 NLAT: 래치단자
BL: 비트라인
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 불휘발성 반도체 메모리 장치의 페이지 버퍼에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치의 메모리셀들에 대한 프로그램은, 소오스/드레인 영역과 벌크영역(bulk)을 접지전압(VSS)으로 하고, 워드라인을 통하여 제어게이트에 양(+)의 고전압인 프로그램전압(예를 들어, 20V)을 인가한다. 그러면, 플로팅 게이트와 벌크영역 사이에 파울러 노드하임 터널링(Fowler-Nordheim tunneling)이 발생하여, 상기 메모리셀에 대한 프로그램(program)이 수행된다. 이때, 프로그램되는 메모리셀과 연결되는 비트라인은 접지전압(VSS)으로 되고, 프로그램이 차단되는 메모리셀과 연결되는 비트라인은 전원전압(VCC)으로 된다.
한편, 불휘발성 반도체 메모리 장치는 메모리셀에 기입되는 데이터를 로딩하여 저장하는 페이지 버퍼를 내장한다. 상기 페이지 버퍼에 저장되는 데이터에 따라, 상기 비트라인은 접지전압(VSS) 또는 전원전압(VCC)로 제어된다. 도 1에 도시되는 종래의 페이지 버퍼(100)에서는, 메모리셀에 기입되는 데이터에 대응하는 데이터가 로딩래치수단(110)의 래치단자(NLAT)에 로딩되어 래치된다. 그리고, 버퍼선택신호(PBSLT)와 비트라인 차단신호(BLSHF)에 게이팅되는 모스 트랜지스터들(180, 190)이 모두 "턴온"될 때, 상기 래치단자(NLAT)의 데이터는 비트라인(BL)으로 덤핑(dumping)된다.
그런데, 종래의 페이지 버퍼(100)에 의하면, 상기 로딩래치수단(110)의 래치단자(NLAT)가, 상기 모스 트랜지스터들(180, 190)을 통하여, 비트라인(BL)과 직접적으로 연결된다. 이때, 상기 비트라인(BL)의 기생 캐패시턴스(parasitic capacitance)는, 상기 래치단자(NLAT)의 기생 캐패시턴스에 비하여, 매우 큰 값이다. 이 경우, 상기 래치단자(NLAT)의 데이터가 비트라인(BL)에 덤핑되지 못하고, 도리어 상기 상기 비트라인(BL)의 이전의 데이터에 의하여, 래치단자(NLAT)의 데이터가 플립될 수도 있게 된다. 특히, 이전 상태의 비트라인(BL)의 전압이 접지전압(VSS)일 때, 상기 래치단자(NLAT)의 데이터가 "하이"에서 "로우"로 플립될 가능성이 더욱 높다.
이와 같은, 상기 래치단자(NLAT)의 데이터의 플립현상을 방지하기 위하여, 종래의 페이지 버퍼(100)의 데이터 프로그램 동작에는, 도 2에 도시되는 바와 같이, 비트라인 프리차아지 단계(PSBP)가 포함된다. 즉, 상기 비트라인(BL)이 전원전 압(VCC)으로 프리차아지된 상태에서, 상기 래치단자(NLAT)의 데이터가 덤핑된다. 이와 같은, 상기 비트라인 프리차아지 단계(PSBP)의 수행으로 인하여, 상기 래치단자(NLAT)의 데이터의 "하이"에서 "로우"로의 플립현상이 방지될 수 있다.
그러나, 종래의 페이지 버퍼(100)에서는, 데이터 프로그램 동작시에, 전술한 바와 같은, 비트라인 프리차아지 단계(PSBP)의 수행으로 인한 소요시간이 증가하고, 결과적으로 불휘발성 반도체 메모리 장치의 전체적인 동작속도가 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 데이 로딩단계와 비트라인 덤핑단계 사이의 비트라인 프리차아지 단계를 배제하여 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리 장치의 페이지 버퍼와 이에 대한 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 비트라인의 데이터에 대응하는 데이터를 프로그램하여 저장하는 다수개의 메모리셀들 가지는 불휘발성 반도체 메모리 장치의 페이지 버퍼에 관한 것이다. 본 발명의 일면에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼는 로딩래치부 및 일방향 드라이버를 구비한다. 상기 로딩래치부는 상기 비트라인으로 전송되는 기입 데이터에 대응하는 데이터를 로딩하여, 소정의 래치단자에 저장한다. 상기 일방향 드라이버는 상기 래치단자의 데이터에 대응하는 데이터를 일방향으로 드라이빙한다. 그리고, 상기 일방향 드라이버는 상기 기입 데이터를 궁극적으로 상기 비트라인에 드라이빙한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 불휘발성 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 다른 일면에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구동방법은 데이터 로딩단계와 비트라인 덤핑단계를 구비한다. 상기 데이터 로딩단계에서는, 상기 로딩래치부의 래치단자에 상기 비트라인으로 전송되는 기입 데이터에 대응하는 데이터가 로딩된다. 상기 비트라인 덤핑 단계에서는, 상기 일방향 드라이버에 의해, 상기 로딩되는 상기 래치단자의 데이터에 대응하는 데이터가 상기 비트라인으로 드라이빙된다. 그리고, 상기 데이터 로딩 단계와 상기 비트라인 덤핑단계 사이에는, 상기 비트라인을 특정으로 전압으로 프리차아지하는 동작이 배제된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼(200)를 나타내는 도면이다. 상기 페이지 버퍼(200)는 메모리셀 어레이 및 비트라인 제어블락(1)에 포함되는 메모리셀(미도시)에 기입되는 데이터에 대응하는 데이터를 소정의 래치단자(NLAT)에 로딩하여 저장한다. 그리고, 상기 래치단자(NLAT)에 저장된 데이터는 비트라인(BL)에 덤핑되어, 상기 메모리셀에 특정의 데이터를 프로그램하여 저장한다.
메모리셀 어레이 및 비트라인 제어블락(1)에는 다수개의 메모리셀들(미도시)과, 상기 메모리셀들에 데이터를 프로그램 및 독출하기 위한 비트라인과, 상기 비트라인의 전압을 제어하기 위한 제어회로들이 포함된다. 이와 같이, 상기 메모리셀 어레이 및 비트라인 제어블락(1)에 포함되는 메모리셀, 비트라인, 제어회로들의 구성 및 동작은 현재 다양한 형태로 구현될 수 있으나, 본 발명의 기술적 사상은 상기 메모리셀 어레이 및 비트라인 제어블락(1)의 구성에 제한되지 않는다. 그러므로, 본 명세서에서는, 상기 메모리셀 어레이 및 비트라인 제어블락(1)의 구성 및 동작에 대한 기술은 생략된다. 다만, 본 명세서에서는, 상기 비트라인(BL)이 전원전압(VCC) 쪽의 전압레벨일 때, 프로그램 금지 상태가 되며, 프로그램 가능상태로 하는 경우('0'의 데이터를 프로그램하는 경우)에는, 상기 비트라인(BL)은 접지전압(VSS) 쪽의 전압레벨으로 제어되는 것으로 가정한다.
도 3을 참조하면, 상기 페이지 버퍼(200)는 로딩래치부(210) 및 일방향 드라이버(220)를 구비한다. 상기 로딩래치부(210)는 소정의 래치단자(NLAT)를 포함한다. 그리고, 상기 로딩래치부(210)는, 소정의 센싱단자(NSEN)를 거쳐 비트라인(BL)으로 전송되는 기입 데이터에 대응하는 데이터를, 상기 래치단자(NLAT)에 래치하여 저장한다. 상기 메모리셀(미도시)이 '0'으로 프로그램되는 경우에는, 제1 데이터 로딩경로(RD1)을 통하여, "H"의 데이터가 상기 래치단자(NLAT)에 로딩되어 저장된다. 그리고, 상기 메모리셀을 프로그램 금지상태로 하는 경우에는, 제2 데이터 로딩경로(RD2)을 통하여, "L"의 데이터가 상기 래치단자(NLAT)에 로딩되어 저장된다.
한편, 상기 센싱단자(NSEN)는 상기 비트라인(BL)과 전기적으로 연결될 수 있는 단자로서, 상기 일방향 드라이버(220)의 출력을 상기 비트라인(BL) 쪽으로 안내한다.
상기 일방향 드라이버(220)는 상기 래치단자(NLAT)의 데이터에 대응하는 데이터를 궁극적으로 상기 비트라인(BL)에 드라이빙한다. 상기 메모리셀이 '0'으로 프로그램되는 경우에, 상기 일방향 드라이버(220)는 궁극적으로 상기 비트라인(BL)을 접지전압(VSS)쪽으로 드라이빙한다. 그리고, 상기 메모리셀을 프로그램 금지상태로 하는 경우에, 상기 일방향 드라이버(220)는 상기 비트라인(BL)을 전원전압(VCC)쪽으로 드라이빙한다.
이때, 상기 일방향 드라이버(220)에 의한 드라이빙은 일방향으로 즉, 상기 래치단자(NLAT) 쪽에서 상기 비트라인(BL) 쪽으로 수행된다. 그러므로, 상기 비트라인(BL)의 이전상태의 데이터에 의한 상기 래치단자(NLAT)의 플립은 차단된다.
바람직한 실시예에 의하면, 상기 일방향 드라이버(220)는 상기 래치단자(NLAT)의 데이터를 입력으로 하고, 출력을 상기 비트라인(BL) 쪽으로 제공하는 인버터(220a)를 포함한다.
바람직하기로는, 상기 페이지 버퍼(200)는 센싱감지부(230) 및 출력구동부 (240)를 더 구비한다. 상기 센싱감지부(230)는 데이터 독출시에 상기 센싱단자(NSEN), 궁극적으로 상기 비트라인(BL)의 데이터에 대응하여, 상기 래치단자(NLAT)의 데이터를 플립시킨다. 본 실시예에서는, 상기 비트라인(BL)의 데이터가 논리 "H"이고, 독출래치신호(LCHT)가 "H"로 될 때, 소정의 플립래치경로(RFLAT)가 형성되어, 상기 래치단자(LAT)의 "L"의 데이터는 "H"로 플립된다. 도 3에서, 피모스 트랜지스터(250)는 소정의 센싱 프리차아지 신호(/PLOAD)에 응답하여, 상기 센싱단자(NSEN)를 전원전압(VCC)로 프리차아지한다.
상기 출력구동부(240)는 데이터 독출시에 상기 래치단자(NLAT)의 데이터에 대응하는 데이터를 소정의 데이터 출력선(DOUT)으로 제공한다. 바람직한 실시예에서는, 상기 출력구동부(240)는 상기 일방향 드라이버(220)에서 출력되는 데이터를 소정의 칼럼 어드레스(YADD)에 응답하여, 상기 데이터 출력선(DOUT)으로 제공한다. 이와 같은, 상기 데이터 출력선(DOUT)으로 인출되는 데이터를 통하여, 상기 래치단자(NLAT)에 데이터, 궁극적으로는 선택되는 메모리셀의 데이터의 논리상태가 확인될 수 있다.
도 3의 바람직한 실시예에 의하면, 상기 래치단자(NLAT)는 상기 데이터 출력선(DOUT)과 전기적으로 분리된다. 그러므로, 상기 데이터 출력선(DOUT)에 의한 상기 래치단자(NLAT)의 플립현상은 차단될 수 있다.
바람직한 실시예에 따른 상기 페이지 버퍼(200)는 버퍼선택부(280)를 더 구비한다. 상기 버퍼선택부(280)는 소정의 버퍼선택신호(PBSLT)에 응답하여, 상기 일방향 드라이버(220)에서 출력되는 데이터를 상기 센싱단자(NSEN)을 거쳐 궁극적으 로 상기 비트라인(BL) 쪽으로 제공한다.
그리고, 비트라인 차단부(290)는 상기 비트라인(BL)과 상기 센싱단자(NSEN)의 연결을 제어한다. 상기 비트라인 차단부(290)에 의하여, 상기 센싱단자(NSEN)가 이웃하는 페이지 버퍼(미도시)의 센싱단자들 사이에 발생될 수 있는 커플링 노이즈가 저감될 있다.
정리하면, 본 발명의 페이지 버퍼(200)에 포함되는 상기 일방향 드라이버(220)에 의하여, 데이터 프로그램시에, 상기 비트라인(BL)의 전압레벨이 상기 래치단자(NLAT)로 유입되는 현상이 차단될 수 있다. 또한, 상기 일방향 드라이버(220)에 의하여, 상기 래치단자(NLAT)의 데이터에 대응하는 데이터가 궁극적으로 상기 비트라인(BL)에 드라이빙된다.
그러므로, 본 발명의 페이지 버퍼(200)의 프로그램 동작에서는, 비트라인 덤핑 동작이 수행되기 전에 비트라인(BL)을 전원전압(VCC)으로 프리차아지하는 비트라인 프리차아지 동작이 불필요하게 된다. 즉, 본 발명의 페이지 버퍼(200)의 프로그램 동작에서는, 도 4에 도시되는 바와 같이, 상기 로딩래치부(210)의 래치단자(NLAT)에 상기 비트라인(BL)으로 전송되는 기입 데이터에 대응하는 데이터를 로딩하는 데이터 로딩 단계(NSDL)와 상기 로딩되는 상기 래치단자(NLAT)의 데이터에 대응하는 데이터를 상기 비트라인(BL)으로 드라이빙하는 비트라인 덤핑 단계(NSBD) 사이에는, 상기 비트라인(BL)을 특정으로 전압으로 프리차아지하는 동작이 배제된다.
따라서, 본 발명의 페이지 버퍼(200) 및 이의 구동방법에 의하면, 래치단자 (NLAT)의 데이터를 상기 비트라인(BL)에 덤핑하기 전에 상기 비트라인(BL)을 특정으로 전원전압(VCC)로 프리차아지하는 종래기술에 비하여, 데이터 프로그램에 소요되는 시간이 현저히 단축될 수 있다. 결과적으로 불휘발성 반도체 메모리 장치의 전체적인 동작속도가 현저히 개선된다.
도 5는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 페이지 버퍼(300)를 나타내는 도면으로서, 도 3의 페이지 버퍼(200)의 변형예를 나타낸다. 도 5의 페이지 버퍼(300)는 도 3의 페이지 버퍼(200)와 거의 동일하며, 다만, 일방향 드라이버(320) 및 출력구동부(340)의 구성 측면에서, 차이점이 있을 뿐이다. 즉, 도 3의 일방향 드라이버(220)는 인버터로 구현되는 반면에, 도 5의 일방향 드라이버(320)는 래치단자(NLAT)에 의하여 게이팅되는 피모스 트랜지스터(320a)와 전원전압(VCC)에 의하여 게이팅되는 앤모스 트랜지스터(320b)로 구현된다. 그리고, 도 3의 출력구동부(240)가 상기 일방향 드라이버(220)에서 출력되는 데이터를 데이터 출력선(DOUT)로 제공하는 구조인 반면에, 도 5의 일방향 드라이버(320)는 상기 래치단자(NLAT)에 의하여 게이팅되는 앤모스 트랜지스터(340a)와 소정의 칼럼 어드레스(YADD)에 의하여 게이팅되는 앤모스 트랜지스터(340b)로 구현된다. 이때, 상기 앤모스 트랜지스터(340b)는 매우 작은 전도성(conductivity)을 가질 것이다.
그리고, 도 5의 일방향 드라이버(320) 및 출력구동부(340)의 작용효과는, 도 3의 일방향 드라이버(320) 및 출력구동부(340)와 거의 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다. 또한, 도 5의 나머지 구성요소들의 구성 및 동작도 도 3의 경우와 거의 동일하므로, 이에 대한 구체적인 기술도 생략된다.
한편, 본 발명의 기술적 사상은 도 6에 도시되는 구조를 가지는 페이지 버퍼(100')에 의해서도 구현될 수 있다. 즉, 도 1에 도시되는 종래의 페이지 버퍼(100)에 대하여, 래치단자(NLAT)와 버퍼선택신호(PBSLT)에 의하여 게이팅되는 앤모스 트랜지스터(280') 사이에 일방향 드라이버(420)를 추가하는 도 6의 페이지 버퍼(100')에 의해서도 구현될 수 있다. 그리고, 상기 일방향 드라이버(420)가 인버터로 구현되는 경우에, 상기 래치단자(NLAT)에 로딩되는 데이터의 논리상태는 도 1의 경우와 반대로 된다는 것은 당업자에게는 자명하다.
도 6의 페이지(100')의 동작은 종래기술 및 도 3의 페이지 버퍼와 관련되는 기술을 참조하면, 당업자에게는 용이하게 파악될 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는, 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같이, 본 발명의 페이지 버퍼에는 일방향 드라이버가 내장된다. 상기 일방향 드라이버에 의하여, 데이터 프로그램시에, 상기 비트라인의 전압레벨이 상기 래치단자로 유입되는 현상이 차단될 수 있으며, 또한, 상기 래치단자의 데이터 에 대응하는 데이터가 궁극적으로 상기 비트라인에 드라이빙된다. 따라서, 본 발명의 페이지 버퍼의 프로그램 동작에서는, 비트라인 덤핑 동작전에 비트라인을 프리차아지하는 비트라인 프리차아지 동작이 불필요하게 된다. 따라서, 본 발명의 페이지 버퍼 및 이의 구동방법에 의하면, 데이터 프로그램에 소요되는 시간이 현저히 단축될 수 있다. 결과적으로 불휘발성 반도체 메모리 장치의 전체적인 동작속도가 현저히 개선된다. 또한, 비트라인을 프리차아지하기 위한 소모전류도 현저히 감소된다.

Claims (8)

  1. 소정의 비트라인의 데이터에 대응하는 데이터를 프로그램하여 저장하는 다수개의 메모리셀들 가지는 불휘발성 반도체 메모리 장치의 페이지 버퍼에 있어서,
    상기 비트라인으로 전송되는 기입 데이터에 대응하는 데이터를 로딩하여, 소정의 래치단자에 저장하는 로딩래치부; 및
    상기 래치단자의 데이터에 대응하는 데이터를 일방향으로 드라이빙하는 일방향 드라이버로서, 상기 기입 데이터를 궁극적으로 상기 비트라인에 드라이빙하는 일방향 드라이버를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  2. 제1 항에 있어서, 상기 일방향 드라이버는
    상기 래치단자의 데이터를 입력으로 하고, 출력을 상기 비트라인 쪽으로 제공하는 인버터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  3. 제2 항에 있어서,
    궁극적으로 상기 비트라인의 데이터에 대응하여, 상기 래치단자의 데이터를 플립시키는 센싱감지부; 및
    상기 래치단자의 데이터에 대응하는 데이터를 소정의 데이터 출력선으로 제공하는 출력구동부로서, 상기 일방향 드라이버에서 출력되는 데이터를 상기 데이터 출력선으로 제공하는 상기 출력구동부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  4. 제1 항에 있어서,
    소정의 버퍼선택신호에 응답하여, 상기 일방향 드라이버에서 출력되는 데이터를 궁극적으로 상기 비트라인 쪽으로 제공하는 버퍼선택부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  5. 소정의 비트라인의 데이터에 대응하는 데이터를 프로그램하여 저장하는 다수개의 메모리셀들 가지는 불휘발성 반도체 메모리 장치의 페이지 버퍼에 있어서,
    소정의 센싱단자로서, 상기 비트라인과 전기적으로 연결될 수 있는 상기 센싱단자;
    상기 비트라인으로 전송되는 기입 데이터에 대응하는 데이터를 로딩하여, 소정의 래치단자에 저장하는 로딩래치부;
    상기 래치단자의 데이터에 대응하는 데이터를 일방향으로 드라이빙하는 일방 향 드라이버로서, 상기 기입 데이터를 상기 센싱단자를 거쳐, 궁극적으로 상기 비트라인에 드라이빙하는 일방향 드라이버;
    상기 센싱단자의 데이터에 대응하여, 상기 래치단자의 데이터를 플립시키는 센싱감지부;
    소정의 버퍼선택신호에 응답하여, 상기 일방향 드라이버에서 출력되는 데이터를 상기 센싱단자를 거쳐, 궁극적으로 상기 비트라인에 제공하는 버퍼선택부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  6. 제5 항에 있어서, 상기 일방향 드라이버는
    상기 래치단자의 데이터를 입력으로 하고, 출력을 상기 버퍼선택부에 제공하는 인버터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  7. 제6 항에 있어서,
    상기 래치단자의 데이터에 대응하는 데이터를 소정의 데이터 출력선으로 제공하는 출력구동부로서, 상기 일방향 드라이버에서 출력되는 데이터를 상기 데이터 출력선으로 제공하는 상기 출력구동부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼.
  8. 소정의 비트라인의 데이터에 대응하는 데이터를 프로그램하여 저장하는 다수개의 메모리셀들 가지는 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구동방법으로서, 소정의 래치단자를 포함하는 로딩래치부 및 일방향으로 데이터를 드라이빙하는 일방향 드라이버를 구비하는 상기 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구동방법에 있어서.
    상기 로딩래치부의 래치단자에 상기 비트라인으로 전송되는 기입 데이터에 대응하는 데이터를 로딩하는 데이터 로딩 단계; 및
    상기 일방향 드라이버에 의해, 상기 로딩되는 상기 래치단자의 데이터에 대응하는 데이터를 상기 비트라인으로 드라이빙하는 비트라인 덤핑 단계를 구비하되,
    상기 데이터 로딩 단계와 상기 비트라인 덤핑단계 사이에는,
    상기 비트라인을 특정으로 전압으로 프리차아지하는 동작이 배제되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 페이지 버퍼의 구동방법
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