JP2004087002A - Ａｃセンス方式のメモリ回路 - Google Patents
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Abstract
【課題】大容量化及び低電圧化に伴って、セル電流が小さくなり、ビット線やワード線のＣＲ値が高くなっても、ページバッファからみてメモリセルの閾値電圧の分布が実質的に狭くなり、信頼性が高いメモリ回路を提供する。
【解決手段】メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイＭＣＡと、ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファ１００とを有し、更に、選択されたメモリセルのメモリセルアレイ内の位置に応じて、センスタイミングが異ならせ、最適化することができる。
【選択図】図６
【解決手段】メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイＭＣＡと、ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファ１００とを有し、更に、選択されたメモリセルのメモリセルアレイ内の位置に応じて、センスタイミングが異ならせ、最適化することができる。
【選択図】図６
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＣセンス方式のメモリ回路に関し、特に、大容量化されてもメモリセルのデータを適切に検出することができるメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ回路の一つである不揮発性半導体メモリは、大容量化と低電圧化の要求が大きくなっている。低電圧化は、より低い電圧で動作可能にして、省電力化を図ることが目的である。低電圧化に伴い、メモリセルが流すことができるセル電流が小さくなる傾向にある。一方、大容量化に伴い、セルアレイ内のワード線やビット線はより長くなってそれらに接続されるセル数が増大し、容量が大きくなる。更に、ワード線やビット線がより細くなり、それに伴いそれらの抵抗が大きくなる。このようなＣＲ値の増大は、ワードドライバによるワード線駆動や選択線駆動の際の遅延や、セル電流によるビット線電位の放電の遅延を大きくする。
【０００３】
特に、ビット線のＣＲ値の増大によって、ビット線に電流を流しながらセル電流の有無によってそのビット線電流の変化を電圧変換してセルデータを検出するＤＣセンス方式は、もはや使えないセンス方式になりつつある。
【０００４】
ＤＣセンス方式に代わって、ＡＣセンス方式が提案されている。このＡＣセンス方式によれば、ビット線をある電位までプリチャージしておき、ビット線をフローティング状態にしてから、所定の期間セル電流によりビット線をディスチャージし、ビット線電位が所定の電位までディスチャージされるか否かでセルデータを検出する。センス時にビット線に常時電流を供給していないので、セル電流が小さくなっても読み出しの感度を高く維持することができる。
【０００５】
図１は、従来の不揮発性メモリの一つであるＮＡＮＤ型のフラッシュメモリの回路図である。メモリセルアレイＭＣＡには、複数のローカルビット線ＬＢＬ０−０〜ＬＢＬ１−１とワード線ＷＬ０−０〜ＷＬｎ−１が設けられ、それらが交差する位置にフローティングゲートまたはトラップゲートを有するメモリセルトランジスタＭＣが配置される。図１の例では、１対のローカルビット線対がそれぞれ、グローバルビット線ＧＢＬ０，ＧＢＬ１に、グローバル選択信号ＧＳＧ１，２で選択されるトランジスタを介して接続される。また、メモリセルＭＣはｎ＋１個で一つのセルストリングＣＳＴＧを構成し、各セルストリングが、選択信号ＳＧ１−０、ＳＧ１−１で選択されるトランジスタを介してローカルビット線に接続され、更に、選択信号ＳＧ２−０、ＳＧ２−１で選択されるトランジスタを介して、メモリセルアレイ内グランド電位ＡＲＶＳＳに接続される。また、各ローカルビット線ＬＢＬは、電源回路１０１に接続され、プログラム時、消去時、それ以外で異なる電位または状態にされる。
【０００６】
グローバルビット線ＧＢＬ０，１は、それぞれページバッファ１００に接続され、ページバッファ１００は、グローバルビット線とローカルビット線を介して、選択されたメモリセルのセルストリングに接続される。ページバッファ１００は、プログラム時に外部から供給される書き込みデータをバッファリングし、メモリセルに出力する。また、ページバッファ１００は、読み出し時やベリファイ時に、メモリセルのセル電流の有無に応じて変化するビット線電位を検出し、セルデータを読み出す。
【０００７】
図２は、ページバッファの回路図である。図示しない入出力端子Ｉ／Ｏに接続されるラッチ回路１０と、トランジスタＰ１、Ｎ１〜Ｎ５を有する。また、図３は、電源回路の回路図である。電源回路１０１は、ＮＯＲゲート１２と、トランジスタＰ６，Ｐ７，Ｎ８を有し、ビット線バイアス電位ＢＬＢＩＡＳを生成する。即ち、プログラム時は、プログラム制御信号ＰＧＭがＨレベル、消去制御信号ＥＲＳがＬレベルになり、トランジスタＰ６，Ｐ７が共に導通して、ビット線バイアス電位ＢＬＢＩＡＳは電源Ｖｃｃレベルになる。一方、消去時は、制御信号が逆になり、トランジスタＰ６，Ｎ８が共に非導通になり、ビット線バイアス電位ＢＬＢＩＡＳはフローティング状態になり、それ以外は、グランド電位になる。
【０００８】
次に、ページバッファ回路による従来のＡＣセンス方式について説明する。図４は、従来のリード時のＡＣセンス動作のタイミングチャート図である。リード動作は、ページバッファ内のラッチ回路をリセットするプリセット期間Ｔ０と、ビット線をプリチャージするプリチャージ期間Ｔ１と、セル電流の有無によりビット線をディスチャージしてビット線電位の変化からセルデータを検出するセンス期間Ｔ２とを有する。
【０００９】
プリセット期間Ｔ０では、各制御信号が、ＢＩＡＳ＝Ｖｃｃ（Ｈレベル）、ＢＬＣＮＴＬ＝Ｖｃｃ、ＰＧＭＯＮ＝Ｖｃｃ、ＤＩＳ＝Ｖｃｃ、ＧＳＧ１＝Ｖｃｃ＋α、ＧＳＧ２＝０ｖ、ＳＧ１−０＝０ｖ、ＳＧ２−０＝０ｖ、選択ワード線ＷＬ０−０＝０ｖ、非選択ワード線ＷＬＳ−０＝Ｖｃｃ＋α、ＢＬＢＩＡＳ＝０ｖになっている。これにより、信号ＤＩＳによりディスチャージ用トランジスタＮ２が導通して、ページバッファ１００内のラッチ回路１０のノードＡ及びＢをそれぞれＬレベル及びＨレベルにプリセットする。またグローバルビット線ＧＢＬ０、ＧＢＬ１、ローカルビット線ＬＢＬ０−０、ＬＢＬ１−０、ＬＢＬ０−１、ＬＢＬ１−１は、０ｖとなる。そして、非選択セルストリングでは、ＳＧ１−１＝０ｖ、ＳＧ２−１＝０ｖ、ＷＬ０−１＝ＷＬｎ−１＝フローティングである。
【００１０】
次に、プリチャージ期間Ｔ１では、各制御信号が、ＢＩＡＳ＝Ｖｓｓ（Ｌレベル）となりトランジスタＰ１が導通し、信号ＢＬＣＮＴＬはグローバルビット線及びローカルビット線をプリチャージレベルにできる程度の高い電圧にされ、また、ＧＳＧ１＝ＶＣＣ＋α、ＧＳＧ２＝０ｖ、ＳＧ１−０＝ＶＣＣ＋α、ＳＧ２−０＝０ｖ、選択ワード線ＷＬ０−０＝０ｖ、非選択ワード線ＷＬＳ−０＝ＶＣＣ＋αとし、ページバッファ内の信号ＢＩＡＳで導通されるプリチャージトランジスタＰ１を介して電源Ｖｃｃをビット線に印加することで、グローバルビット線ＧＢＬ０、ＧＢＬ１、ローカルビット線ＬＢＬ０−０、ＬＢＬ０−１をプリチャージする。これに伴い、ページバッファ内のセンスノードＳＮＳもＨレベルになる。なお、非選択側のローカルビット線は、電源回路１０１のバイアス電位ＢＬＢＩＡＳにより、ＬＢＬ１−０＝０ｖ、ＬＢＬ１−１＝０ｖのままである。
【００１１】
そして、センス期間Ｔ２では、制御信号ＢＩＡＳがＨレベルに戻されてプリチャージ用トランジスタＰ１が非導通となり、ビット線への電流供給路が断たれる。また、制御信号ＢＬＣＮＴＬは所定のレベルにされ、選択信号ＳＧ２−０＝ＶＣＣ＋αになり、セルストリングＣＳＴＧがアレイ用グランド電圧ＡＲＶＳＳに接続される。それに伴い、メモリセルＭＣが消去状態（データ１）でその閾値がグランドより低い時は、セル電流の発生によりビット線がディスチャージされる（図中実線を参照）。また、メモリセルＭＣがプログラム状態（データ０）でその閾値が高い時は、セル電流は発生せず、ビット線はディスチャージされない（図中破線を参照）。ビット線の電位の変化が、ページバッファ内のセンスノードＳＮＳの変化をもたらし、所定のタイミングで生成されるセット信号ＳＥＴに応答して、センスノードＳＮＳのレベルがラッチ回路１０のノードＡ，Ｂにラッチされる。
【００１２】
図５は、従来のプログラムベリファイ動作のタイミングチャート図である。プログラムベリファイでは、メモリセルにプログラムパルスを印加した後に、その閾値電圧がプログラムベリファイレベル以上になったか否かを、ワード線をプログラムベリファイレベルにしてセルデータを読み出すことで検出する。従って、図４のリード動作と基本的には同じである。異なるのは、プリセット期間Ｔ０中にページバッファ内のラッチ回路をプリセットしないことと、選択ワード線のレベルが、０Ｖではなく、プログラムマージンを確保するに十分な正のレベルである。したがって、図５では、プリチャージ期間Ｔ１とセンス期間Ｔ２で、選択ワード線ＷＬ０−０は１Ｖに制御されている。
【００１３】
【発明が解決しようとする課題】
前述したとおり、低電圧化に伴いセル電流が小さくなり、大容量化に伴いビット線の容量や抵抗が大きくなる。そのため、セル電流によりビット線をディスチャージし、それに伴ってページバッファ内のセンスノードＳＮＳがＬレベルに変化する時の、ビット線のページバッファに接続される位置の電圧ディスチャージ時間が、選択されたメモリセルの位置に依存して異なってしまう。つまり、ページバッファ１００から近くに配置されたメモリセルが選択される時は、ビット線のディスチャージは速くページバッファに伝播され、ページバッファから遠くに配置されたメモリセルが選択される時は、ビット線のディスチャージは遅くページバッファに伝播される。
【００１４】
更に、ワード線を駆動するワードドライバの近くに配置されたメモリセルでは、ワード線やセルストリングの選択線の立ち上がりが速いので、それに伴いディスチャージ開始も速くなり、ワードドライバから遠くに配置されたメモリセルでは、ワード線や選択線の立ち上がりが遅くなり、ビット線のディスチャージ開始も遅くなる。図４，５には、非選択ワード線ＷＬｓ−０や選択線ＳＧ２−０の立ち上がりが遅くなった例が、破線で示されている。この場合は、ビット線のプリチャージ開始のタイミングが遅くなり、センスタイミング信号ＳＥＴのタイミングが固定なら、不十分なディスチャージ時間しか得られなくなる。
【００１５】
一方、従来のＡＣセンス方式では、選択されたメモリセルの位置にかかわらず、同じタイミングでプリチャージ動作やセンス動作が行われるので、センス動作でのビット線のディスチャージがページバッファに伝わるタイミングにバラツキが存在すると、検出されるセンスノードのレベルが異なる。このことは、メモリセルの閾値電圧分布が非常に広いことを意味し、メモリとしての信頼性が低くなる。
【００１６】
上記の問題は、リード動作時も、プログラムベリファイ時も同様に存在し、更に、イレーズベリファイ時も同じである。
【００１７】
そこで、本発明の目的は、選択されるメモリセルの位置に依存することなく、最適のタイミングでセルデータの検出を行うことができ、実質的にメモリセルの閾値電圧分布を狭くしたＡＣセンス方式のメモリ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、更に、選択されたメモリセルの前記メモリセルアレイ内の位置に応じて、前記センスタイミングが異なることを特徴とする。
【００１９】
上記の発明の側面によれば、セル電流が小さくなり、ビット線やワード線のＣＲ値が高くなっても、ＡＣセンス方式において、ビット線電位がディスチャージされる時のその電位のセンスタイミングを最適化することができる。それにより、ページバッファからみてメモリセルの閾値電圧の分布が実質的に狭くなり、メモリ回路の信頼性が高くなる。
【００２０】
上記の発明の側面において、より好ましい実施例では、前記選択されたメモリセルが、ページバッファから第１の距離に位置する時は、ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、ページバッファから前記第１の距離より長い第２の距離に位置する時は、ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とする。
【００２１】
また、上記の発明の側面において、より好ましい実施例では、前記選択されたメモリセルが、ワード線を駆動するワード駆動回路から第１の距離に位置する時は、ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、ワード駆動回路から前記第１の距離より長い第２の距離に位置する時は、ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とする。
【００２２】
上記の目的を達成するために、本発明の第２の側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有する。更に、メモリ回路は、前記メモリセルアレイ内にレファレンスビット線と、当該レファレンスビット線とワード線との交差位置にレファレンスメモリセルとを有し、前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージされる電位に応じて、決定されることを特徴とする。
【００２３】
上記の発明の側面によれば、選択ワード線に接続されたレファレンスメモリセルとレファレンス用ビット線により、ページバッファのセンスタイミングが最適化される。
【００２４】
上記の第２の側面において、より好ましい実施例では、レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、レファレンスメモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定されていることを特徴とする。レファレンスセルの閾値電圧を最適化することで、センスタイミングのマージンを十分大きくすることができる。
【００２５】
上記の第２の側面において、より好ましい実施例では、レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラム時のベリファイ用とを有し、プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、ベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とする。
【００２６】
上記の第２の側面において、より好ましい実施例では、レファレンスビット線が、メモリセルアレイ内のワード線駆動回路から最も遠い位置に配置されることを特徴とする。このような配置にすることで、ワード線駆動の遅延によりページバッファのセンスタイミングが早くなりすぎることが防止される。
【００２７】
上記の目的を達成するために、本発明の第３の側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有する。更に、メモリセルアレイは、ワード線方向に複数の領域に分割され、各分割された領域は、レファレンスビット線と、当該レファレンスビット線とワード線との交差位置にレファレンスメモリセルとを有し、各分割された領域に属するページバッファの前記センスタイミングが、対応する分割された領域において、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージする電位に応じて、それぞれ決定されることを特徴とする。
【００２８】
上記の第３の側面によれば、検出されるまでのビット線がディスチャージされる期間を、選択メモリセルの位置に依存することなく同等にすることができ、各分割された領域に対応するページバッファのセンスタイミングを最適化することができる。特に、ベリファイ用のレファレンスメモリセルの閾値電圧と、未だプログラム状態でないメモリセルの閾値電圧またはプログラム状態になったメモリセルの閾値電圧との間のマージンが小さいので、ビット線がディスチャージされる期間を選択メモリセルの位置に依存することなく同等にすることで、未プログラム状態のメモリセルをプログラム状態と誤判定したり、プログラム状態のメモリセルを未プログラム状態と誤判定したりすることが防止できる。
【００２９】
第３の側面において、より好ましい実施例では、レファレンス用ビット線が、各分割された領域内のワード線駆動回路から最も遠い位置に配置される。
【００３０】
更に、上記第３の側面において、レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラム用とを有する。更に、レファレンスメモリセルとレファレンスビット線は、イレーズ用を有しても良い。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００３２】
図６は、第１の実施の形態におけるＮＡＮＤ型のフラッシュメモリの回路図である。図１と同じ構成要素には同じ引用番号が与えられている。図１の従来例と異なる点は、ページバッファ１０がビット線のディスチャージ電位を検出するタイミングを決めるセンスタイミング信号ＳＥＴが、遅延回路１０３により制御され、しかも、その遅延回路１０３の遅延時間が、選択されたメモリセルのビット線方向の位置に応じて異なる。そのために、選択メモリセルのビット線方向の位置を示す行アドレスφ１，φ２をデコードして、デコード出力を遅延回路１０３に供給するデコーダ１０２が設けられる。
【００３３】
図７は、第１の実施の形態における行アドレスとメモリセルアレイの関係を示す図である。本実施の形態では、メモリセルアレイＭＣＡが、ビット線方向に４つの領域ＭＣＡ０〜ＭＣＡ３に分割されている。行アドレスがＡ２２〜Ａ９の１４ビットで構成されている場合、その上位２ビットＡ２１，Ａ２２が、４つの分割メモリセルアレイＭＣＡ０〜ＭＣＡ３を区別するアドレスである。そこで、デコーダ１０２に供給される信号であって、選択メモリセルの位置を特定する位置信号φ１，φ２として、この上位アドレスＡ２１，Ａ２２が利用される。即ち、各分割メモリセルアレイＭＣＡ０〜ＭＣＡ３は、図示されるアドレスＡ２１，Ａ２２の組合せに対応する。
【００３４】
図８は、第１の実施の形態におけるプログラムベリファイ動作のタイミングチャート図である。プリセット期間Ｔ０とプリチャージ期間Ｔ１の動作は、従来例と同じである。センス期間Ｔ２において、制御信号ＢＩＡＳがＨレベルになってプリチャージ用トランジスタＰ１が非導通になりビット線への供給電流がなくなる。更に、セルストリング選択信号ＳＧ２−０がＨレベルになると、選択メモリセルがセルアレイ内グランド電位ＡＲＶＳＳに接続され、選択メモリセルのセル電流の有無により、その電位を維持するか、またはビット線がディスチャージされる。それに伴い、ページバッファ内のセンスノードＳＮＳがＨレベルのままか（図中破線）、Ｌレベルになる（図中実線）。
【００３５】
一方、基準センスタイミング信号＃ＳＥＴは、センス期間Ｔ２の最初に生成される。そして、選択されたメモリセルのビット線方向の位置に応じた遅延時間だけ、その基準センスタイミング信号＃ＳＥＴが遅延回路１０３で遅延され、ページバッファ１００にセンスタイミング信号ＳＥＴとして供給される。従って、選択されたメモリセルがページバッファに近い第１の距離に位置する時は、上記の遅延時間ｄｔ１は短く、センスタイミング信号ＳＥＴは比較的早いタイミングで生成される。一方、選択されたメモリセルがページバッファから遠い第２の距離に位置する時は、上記の遅延時間ｄｔ２は長く、センスタイミング信号ＳＥＴは比較的遅いタイミングで生成される。これにより、選択メモリセルとページバッファ間のビット線のＣＲ値が小さい場合は、センスタイミングは早くなり、同ＣＲ値が大きい場合は、センスタイミングは遅くなるように制御される。従って、ページバッファによるセンスタイミングが最適なタイミングに制御される。
【００３６】
第１の実施の形態におけるリード動作は、上記のプログラムベリファイ動作と類似する。特に、センス期間Ｔ３において、基準センスタイミング信号＃ＳＥＴが、遅延回路１０３にて、選択されたメモリセルのビット線方向の位置に応じた遅延時間だけ遅延されて、ページバッファへのセンスタイミング信号ＳＥＴが生成されることは、同じである。
【００３７】
図９は、デコーダ１０２の具体的回路図である。また、図１０は、遅延回路１０３の具体的な回路図である。これらは一例であり、他の回路構成でも実現可能である。デコーダ回路１０２は、選択メモリセルのビット線方向の位置を特定する信号φ１、φ２を、それぞれＮＡＮＤゲート２０でデコードし、インバータ２１を利用して、互いに逆相の４組のデコード信号φ３、／φ３〜φ６、／φ６を生成する。
【００３８】
遅延回路１０３は、１対のインバータからなる遅延パス２７，２８，２９と、トランスファーゲート２３〜２６を有し、４組のデコード信号でそれらのトランスファーゲート２３〜２６が制御される。いずれかのトランスファーゲートが導通して、基準センスタイミング信号＃ＳＥＴが、対応する遅延時間だけ遅延されて、センスタイミング信号ＳＥＴが生成される。図１０の例では、図７のメモリセルアレイＭＣＡ０に選択セルが位置するときは、トランスファーゲート２３が導通し、遅延時間は最も短くなる。また、メモリセルアレイＭＣＡ１に選択セルが位置するときはトランスファーゲート２４が、ＭＣＡ２に位置するときはトランスファーゲート２５が、そして、ＭＣＡ３に位置するときはトランスファーゲート２６が、それぞれ導通する。
【００３９】
図１１は、第１の実施の形態での変形例を示す図である。この変形例では、メモリセルアレイが、ワード線方向に４分割され、各分割領域ＭＣＡ０〜ＭＣＡ３に対応して、基準センスタイミング信号＃ＳＥＴを遅延する遅延回路Ｄ０〜Ｄ３が設けられる。これらの遅延回路Ｄ０〜Ｄ３の遅延時間は、ワード線を駆動するワードドライバ回路ＷＤに最も近い分割領域ＭＣＡ０に対応する遅延回路Ｄ０が最も短く、最も遠い分割領域ＭＣＡ３に対応する遅延回路Ｄ３が最も長い。
【００４０】
この変形例では、大容量化に伴って１つのワード線やセルストリング選択線により多くのセルトランジスタや選択トランジスタが接続されて、それらの容量が大きくなり、また、微細化によりワード線や選択線が細くなってその抵抗が大きくなって、ワード線やセルストリング選択線の電位が十分立ち上がるのに要する時間が、各分割領域で異なっていても、それに対応して、遅延回路Ｄ０〜Ｄ３の遅延時間を順次長くすることで、ページバッファでのセンスタイミングを最適にすることができる。この変形例では、分割領域ＭＣＡ０〜ＭＣＡ３に対応してページバッファＰＢ０〜ＰＢ３が個別に設けられているので、デコーダ回路を設ける必要はない。
【００４１】
図１２は、第１の実施の形態での別の変形例を示す図である。この変形例は、各ページバッファＰＢ０〜ＰＢ３におけるセンスタイミングを、選択されたメモリセルの二次元的な位置に応じて異ならせている。つまり、図６と図１１の組み合わせである。そのために、ビット線方向の位置を特定する位置信号φ１、φ２をデコードするデコーダ１０２と、基準センスタイミング信号＃ＳＥＴを遅延させる第１の遅延回路１０３を有し、更に、ワード線方向の位置に対応して、第２の遅延回路群Ｄ０〜Ｄ３を有する。
【００４２】
第１の遅延回路１０３は、図６の例と同じように、選択されたメモリセルがページバッファから近ければ、その遅延時間が短く、遠ければその遅延時間が長い。一方、第２の遅延回路群Ｄ０〜Ｄ３では、ワードドライバＷＤに近いメモリセルに対応する遅延回路ではその遅延時間が短く、遠いメモリセルに対応する遅延回路ではその遅延時間が長く設定されている。
［第２の実施の形態］
図１３は、第２の実施の形態におけるメモリ回路の概略的構成図である。この実施の形態では、通常のメモリセルアレイＭＣＡに加えて、ワードドライバＷＤから最も遠い位置に、レファレンス用メモリセルアレイＲＭＣＡが設けられる。そして、このレファレンス用メモリセルアレイ内には、レファレンス用ビット線と、レファレンス用ビット線とワード線との交差位置に配置されたレファレンス用メモリセルとを有し、前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンス用メモリセルのセル電流によりレファレンス用ビット線がディスチャージされる電位に応じて、決定される。
【００４３】
図１４は、第２の実施の形態におけるメモリ回路の詳細回路図である。通常のメモリセルアレイのワードドライバとは反対側に、レファレンス用のメモリセルアレイＲＭＣＡが設けられている。図１４のレファレンス用メモリセルアレイＲＭＣＡには、リード用のレファレンスビット線Ｒ−ＲＢＬとプログラムベリファイ用のレファレンスビット線Ｐ−ＲＢＬとが設けられ、それらのビット線とワード線との交差位置には、レファレンスメモリセルＲＭＣがそれぞれ設けられる。
【００４４】
リード用レファレンスビット線Ｒ−ＲＢＬには、リード用レファレンスページバッファＲ−ＲＰＢが接続され、また、プログラムベリファイ用レファレンスビット線Ｐ−ＲＢＬには、プログラムベリファイ用レファレンスページバッファＰ−ＲＰＢが接続される。各レファレンスページバッファＲＰＢは、通常のメモリセルアレイＭＣＡに属するページバッファ１００のセンスタイミングを制御するレファレンス信号ＲＥＦＯＵＴを生成する。
【００４５】
あるワード線が選択され、それに対応するセルストリング選択線が駆動されると、その選択ワード線に接続された通常のメモリセルＭＣに加えて、レファレンスメモリセルＲＭＣも選択される。従って、プリチャージされている通常メモリセルアレイ内のビット線ＬＢＬ，ＧＢＬがセル電流によってディスチャージされ、更に、レファレンス用メモリセルアレイ内のレファレンスビット線ＲＢＬもレファレンスメモリセルのセル電流によってディスチャージされる。このレファレンスビット線ＲＢＬのディスチャージは、レファレンス用ページバッファＲＰＢにより検出され、レファレンスビット線ＲＢＬが所定の電位まで低下したタイミングで、レファレンスページバッファＲＰＢがレファレンス信号ＲＥＦＯＵＴを生成する。
【００４６】
そして、レファレンス信号ＲＥＦＯＵＴは、遅延回路１０４に供給され、一定の遅延時間後にセンスタイミング信号ＳＥＴが出力され、通常メモリセルアレイに属するページバッファ１００に供給される。ページバッファ１００は、このセンスタイミング信号ＳＥＴに応答して、ビット線の電位を検出する。
【００４７】
レファレンス用メモリセルアレイＲＭＣＡは、通常セルアレイＭＣＡのワードドライバＷＤとは反対側に配置される。従って、レファレンスメモリセルのワード線やストリング選択線が駆動されるタイミングは、通常のメモリセルアレイよりも遅くなる。一方、選択メモリセルＭＣがページバッファに近い位置にあるときは、それに応じてレファレンスメモリセルＲＭＣもページバッファに近い位置にある。また、選択メモリセルＭＣがページバッファより遠い位置にあるときは、それに応じてレファレンスメモリセルＲＭＣもページバッファから遠い位置にある。そのためレファレンスメモリセルによるレファレンスビット線のディスチャージ電位のレファレンスページバッファＲＰＢへの伝達は、通常ビット線よりも遅くなる。
【００４８】
このように、レファレンスメモリセルを利用することにより、ワード線方向については、レファレンス信号ＲＥＦＯＵＴは、最も遅いタイミングに制御され、ビット線方向については、レファレンス信号ＲＥＦＯＵＴは、選択メモリセルのビット線方向の位置に応じたタイミングに制御される。
【００４９】
図１５は、レファレンス用ページバッファの回路図である。図２の通常のページバッファ回路と同様に、リセット用トランジスタＮ１２と、プリチャージ用トランジスタＰ１１と、入力ＩＮに接続されたトランジスタＮ１１と、トランジスタＮ１３とを有する。但し、ラッチ回路は設けられていない。その代わりに、センスノードＳＮＳの電位の変化が、インバータ１１０とトランジスタＮ１４を介して、レファレンス信号ＲＥＦＯＵＴとして出力される。トランジスタＮ１５は、レファレンス信号ＲＥＦＯＵＴをＬレベルにリセットするトランジスタである。
【００５０】
図１６は、レファレンス用ページバッファの動作のタイミングチャート図である。図８のプログラムベリファイ動作や図４のリード動作の図と合わせて参照する。まず、プリチャージ期間Ｔ１で、プリチャージトランジスタＰ１１が導通して、センスノードＳＮＳ及びレファレンスビット線ＲＢＬが電源Ｖｃｃレベルまでプリチャージされる。そのとき、制御信号ＥＶＡＬがＬレベルであり、トランジスタＮ１５が導通してレファレンス信号ＲＥＦＯＵＴはＬレベルである。
【００５１】
そして、センス期間Ｔ２になると、制御信号ＥＶＡＬがＨレベルになり、センスノードＳＮＳの変化が、レファレンス信号ＲＥＦＯＵＴに伝達可能状態になる。図示しないセルストリング選択信号の立ち上がりに応答して、レファレンスメモリセルのセル電流により、レファレンスビット線ＲＢＬがディスチャージされる。このディスチャージのスピードは、レファレンスメモリセルＲＭＣのセル電流の大きさとレファレンスメモリセルの位置に依存し、それによりセンスノードＳＮＳが低下するタイミングは、上記セル電流の大きさと、選択されたレファレンスメモリセルＲＭＣとページバッファとの距離に依存する。
【００５２】
レファレンスビット線ＲＢＬのディスチャージにより、トリップポイントｔｐでセンスノードＳＮＳがＬレベルに下がると、レファレンス信号ＲＥＦＯＵＴがＨレベルに立ち上がる。このレファレンス信号ＲＥＦＯＵＴの立ち上がりに応答して、タイマー回路１０４の所定遅延時間ｔｄ後にセンスタイミング信号ＳＥＴが生成され、それに応答して、通常メモリセルアレイのページバッファ１００は、それぞれのセンスノードＳＮＳの電位を検出する。
【００５３】
図１７は、レファレンスメモリセルの閾値電圧を説明する図である。図１７は、横軸が閾値電圧及びゲート電圧を示し、真ん中の０Ｖを中心にして、左側が負電圧、右側が正電圧になる。図中、消去セルの閾値電圧分布３０が負電圧側に、プログラムセルの閾値電圧分布３２が正電圧側にあり、リード動作時のワード線に印加されるリードベリファイ電圧ＶＲＶは、ほぼ０Ｖに制御される。これにより、選択メモリセルが消去セルであれば、そのセルトランジスタは導通して所定のセル電流を発生してビット線をディスチャージするが、選択メモリセルがプログラムセルであれば、そのセルトランジスタは非導通となりセル電流は発生せず、ビット線はディスチャージされない。また、プログラムベリファイ時にワード線に印加されるプログラムベリファイ電圧ＶＰＧＭＶは、プログラムセルの閾値電圧分布３２より僅かに低い電圧であり、一方、消去ベリファイ時の消去ベリファイ電圧ＶＲＥＶは、消去セルの閾値電圧分布３０よりも僅かに高い電圧である。
【００５４】
リード用のレファレンスセルの閾値電圧ＶＲＲＤは、図示されるとおり、リードベリファイ電圧ＶＲＶより僅かに低く、且つ、消去セルの閾値電圧分布３０より十分に高いレベルに設定される。この設定は、レファレンスページバッファを経由してリード用レファレンスメモリセルにプログラムするときに、フローティングゲートまたはトラップゲートに注入する電子の量を制御することにより行われる。リード用レファレンスセルの閾値電圧ＶＲＲＤを、上記のレベルに設定することで、ワード線にリードベリファイ電圧ＶＲＶが印加されると、リード用レファレンスセルのセル電流は、通常メモリセル内の消去セルのセル電流よりも小さくなる。そのため、リード用レファレンスビット線Ｒ−ＲＢＬのディスチャージの速度は、通常メモリセルアレイ内のビット線よりも遅くなり、通常メモリセルの消去状態をページバッファが確実に検出できる。つまり、レファレンス用メモリセルの閾値電圧ＶＲＲＤが、通常のメモリセルによるビット線のディスチャージよりも、レファレンス用メモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定される。
【００５５】
もしこのリード用レファレンスセルの閾値電圧ＶＲＲＤが消去セルの閾値電圧分布３０に近いレベルに設定されると、消去状態のセルのうちその閾値電圧Ｖｔがより０Ｖに近い場合は、レファレンスセルのセル電流のほうが大きくなる可能性があり、消去セルの読み出しタイミングが早くなりすぎる可能性がある。
【００５６】
一方、プログラムベリファイ用のレファレンスセルの閾値電圧ＶＲＰＧＭは、図示されるとおり、プログラムベリファイ電圧ＶＰＧＭＶより僅かに低いレベルに設定される。このレベルに設定することにより、プログラムベリファイ時にワード線にプログラムベリファイ電圧ＶＰＧＭＶが印加されても、レファレンスセルは導通してレファレンスビット線Ｐ−ＲＢＬをディスチャージすることができる。しかも、プログラムベリファイで未プログラム状態と判定されるセルの閾値電圧は、プログラムベリファイ電圧ＶＰＧＭＶより低いレベルであるので、レファレンスセルの閾値電圧ＶＲＰＧＭは、それら未プログラム状態のセルの閾値電圧よりも高くなるように設定する。これにより、検出対象である未プログラム状態のセルのセル電流よりも、レファレンスセルのセル電流が少なくなり、レファレンスビット線のディスチャージが未プログラム状態のセルのビット線ディスチャージよりも最も遅くなる。
【００５７】
もし、レファレンスセルの閾値電圧ＶＲＰＧＭが低すぎると、プログラムベリファイ電圧ＶＰＧＭＶに対して、レファレンスセルのセル電流が未プログラムセルのセル電流より大きくなり、未プログラムセルによるビット線のディスチャージがあまり行われない状態で、レファレンスビット線のディスチャージが先行してしまい、センスタイミング信号ＳＥＴが早すぎるタイミングで生成されてしまう。その結果、未プログラムセルでもセル電流がない状態（データ０）と判定され、プログラムベリファイを通過してしまう。プログラムベリファイは、通常、セル毎に行われるので、一旦プログラムベリファイを通過すると、その後そのセルにはプログラムパルスは印加されずに、未プログラム状態のままになってしまう。
【００５８】
上記のとおり、プログラムベリファイ用のレファレンス用メモリセルの閾値電圧ＶＲＰＧＭが、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、ベリファイ用のレファレンス用メモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定される。
【００５９】
図１４には示されていないが、レファレンス用メモリセルアレイに、消去用レファレンスビット線と消去用レファレンスメモリセル、更にそのページバッファを設けても良い。そして、消去ベリファイのセンスタイミングを消去レファレンスビット線のディスチャージに応じて制御する。その場合は、消去レファレンスメモリセルの閾値電圧は、消去ベリファイ電圧ＶＥＲＶよりも僅かに高いレベルに設定されることが好ましい。
［第３の実施の形態］
図１８は、第３の実施の形態におけるメモリ回路の概略構成図である。この例は、ワード線ＷＬや選択制御線ＳＧの時定数が大きい場合の対策として有効である。このメモリ回路は、メモリセルアレイが、ワード線方向に複数の領域ＭＣＡ０〜ＭＣＡ３に分割され、各分割された領域ＭＣＡ０〜ＭＣＡ３は、レファレンス用ビット線と、当該レファレンス用ビット線とワード線ＷＬとの交差位置に配置されたレファレンス用メモリセルとを有するレファレンス用メモリセルアレイＲＭＣＡ０〜ＲＭＣＡ３と、それに対応するレファレンス用ページバッファＲＰＢ０〜ＲＰＢ３とを有する。そして、各分割された領域に属するページバッファＰＢ０〜ＰＢ３のセンスタイミングが、対応する分割された領域において、選択されたワード線に属するレファレンス用メモリセルのセル電流によりレファレンス用ビット線がディスチャージする電位に応じて、それぞれ決定される。
【００６０】
第２の実施の形態では、レファレンスセルとレファレンスビット線及びレファレンスページバッファにより、通常メモリセルのページバッファによるセンスタイミングを制御する。レファレンスビット線のディスチャージが、通常メモリセルの消去セルのセル電流によるビット線ディスチャージよりも遅くなるようにすることで、そのセンスタイミングは、通常ビット線が十分ディスチャージされるタイミングに設定される。
【００６１】
しかし、センスタイミングが遅すぎると、通常セルのセル電流による通常ビット線のディスチャージ期間が長くなりすぎて、プログラムベリファイ時にプログラム状態のセルが未プログラム状態と誤ってベリファイされる場合がある。特に、レファレンスメモリセルアレイをワードドライバＷＤとは反対側に設けた場合、ワードドライバＷＤ近傍の通常メモリセルにとって、ディスチャージ期間が長すぎることになり、そのセルがプログラム状態（データ０）であってもセルのリーク電流により通常ビット線のレベルがプリチャージレベルから下がってしまい、未プログラムと判断され、無駄なプログラムパルスが印加される場合がある。一方、ワードドライバＷＤから遠い通常メモリセルにとって、ディスチャージ期間が短すぎる場合は、通常セルが不十分なプログラム状態であっても、その通常ビット線がプリチャージレベルから下がらず、プログラム状態と判断されて、未プログラム状態でプログラム動作を終了することになる。
【００６２】
このように、プログラムベリファイ動作では、ベリファイ対象セルのワード線方向の位置に関しては、センスタイミングが遅すぎず且つ早すぎずのタイミングに設定されることが好ましい。一方、ビット線方向に関しては、ページバッファとの距離に応じたセンスタイミングに設定されることが望まれる。
【００６３】
上記の第３の実施の形態によれば、メモリセルアレイＭＣＡがワード線方向に複数に分割されて、各分割領域で、レファレンスメモリセルアレイを利用してセンスタイミングを制御する。従って、検出されるまでのビット線がディスチャージされる期間を、選択メモリセルの位置に依存することなく同等にすることができ、各分割された領域に対応するページバッファのセンスタイミングを最適化することができる。特に、ベリファイ用のレファレンス用メモリセルの閾値電圧と、未だプログラム状態でないメモリセルの閾値電圧またはプログラム状態になったメモリセルの閾値電圧との間のマージンが小さいので、ビット線がディスチャージされる期間を選択メモリセルの位置に依存することなく同等にすることで、未プログラム状態のメモリセルをプログラム状態と誤判定したり、プログラム状態のメモリセルを未プログラム状態と誤判定したりすることが防止できる。
【００６４】
図１９は、第３の実施の形態のメモリ回路の詳細回路図である。図１９には、図１８の５０で示した、左端の分割メモリセルアレイ領域ＭＣＡ０と、それに対応するレファレンス用メモリセルアレイＲＭＣＡ０及びレファレンス用ページバッファＲ−ＲＰＢ０、Ｐ−ＲＰＢ０がそれぞれ示される。他の分割メモリセルアレイなどは省略されている。レファレンス用ページバッファの構成は、第２に実施の形態と同じである。また、各レファレンスメモリセルの閾値電圧も、第２の実施の形態と同じである。即ち、リード用及びプログラムベリファイ用のレファレンスメモリセルの閾値電圧は、図１７に示したとおり、リード時にレファレンスメモリセルがデータ「１」（消去状態）と判定されるレベルの中で最も高いレベルに、またプログラムベリファイ時にレファレンスメモリセルがデータ「１」と判定されるレベルの中で最も高いレベルにそれぞれ設定される。
【００６５】
図２０は、第３の実施の形態におけるレファレンスページバッファの動作タイミングチャート図である。図２０には、Ｍ分割された場合の、第１分割領域、第２分割領域、及び第Ｍ分割領域のレファレンスページバッファの動作が示される。
【００６６】
この動作は、第２の実施の形態の図１６に示したものとほぼ同じであり、レファレンスビット線ＲＢＬのディスチャージ開始時間が、ワードドライバＷＤに最も近い第１分割領域では最も早く、それに対応して、そのディスチャージのトリップポイントｔｐ１も最も早い。それによりレファレンス用ページバッファのレファレンス出力ＲＥＦＯＵＴが最も早くＨレベルに立ち上がり、センスタイミング信号ＳＥＴも最も早くＨレベルになる。
【００６７】
一方、第２分割領域及び第Ｍ分割領域では、ワードドライバＷＤから離れるにしたがい、セルストリングをグランド電位ＡＲＶＳＳに接続する選択信号ＳＧ２−０のワードドライバＷＤによる駆動の伝播が遅れて、レファレンスビット線のディスチャージ開始タイミングが順次送れる。それに伴い、センスタイミング信号ＳＥＴも順次遅く制御される。
【００６８】
このように、各分割されたメモリセルアレイＭＣＡ０〜ＭＣＡ３に対するセンスタイミングは、ワード線方向の位置、即ち、ワードドライバからの距離に応じて、順次遅くなるように制御される。従って、各分割されたメモリセルアレイでのビット線ディスチャージ期間が長すぎず、短すぎず、最適の期間に制御される。
【００６９】
上記の第２、第３の実施の形態では、遅延回路１０４を設けて、レファレンス用ページバッファからのレファレンス信号ＲＥＦＯＵＴを一定時間遅延させているが、レファレンス用ページバッファからのレファレンス信号ＲＥＦＯＵＴを直接センスタイミング信号ＳＥＴとして通常ページバッファに供給してもよい。
【００７０】
以上、実施の形態例をまとめると以下の付記の通りである。
【００７１】
（付記１）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
選択されたメモリセルの前記メモリセルアレイ内の位置に応じて、前記センスタイミングが異なることを特徴とするメモリ回路。
【００７２】
（付記２）付記１において、
前記選択されたメモリセルが、前記ページバッファから第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ページバッファから前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。
【００７３】
（付記３）付記１において、
前記選択されたメモリセルが、前記ワード線を駆動するワード駆動回路から第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ワード駆動回路から前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。
【００７４】
（付記４）付記１において、
前記選択されたメモリセルの位置を特定するアドレスに応じた遅延時間だけ、基準センスタイミング信号を遅延してセンスタイミング信号を生成する遅延回路を有し、
前記ページバッファは、前記遅延回路から供給される前記センスタイミング信号に応答して、対応するビット線の電位を検出することを特徴とするメモリ回路。
【００７５】
（付記５）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有する通常メモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファと、
レファレンスビット線と、当該レファレンスビット線と前記ワード線との交差位置に配置されたレファレンスメモリセルとを有するレファレンスメモリセルアレイとを有し、
前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージされる電位に応じて、決定されることを特徴とするメモリ回路。
【００７６】
（付記６）付記５において、
前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に配置されることを特徴とするメモリ回路。
【００７７】
（付記７）付記５において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００７８】
（付記８）付記５において、
前記レファレンスメモリセルの閾値電圧が、前記リファレンスメモリセルが消去状態と判定されるレベルのうち最も高いレベルに設定されていることを特徴とするメモリ回路。
【００７９】
（付記９）付記５において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、前記プログラムベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８０】
（付記１０）付記５において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、プログラムベリファイ時に前記プログラムベリファイ用のリファレンスメモリセルが未プログラム状態と判定されるレベルのうち最も高いレベルに設定されていることを特徴とするメモリ回路。
【００８１】
（付記１１）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
前記メモリセルアレイは、ワード線方向に複数の領域に分割され、各分割された領域は、レファレンスビット線と、当該レファレンスビット線とワード線との交差位置に配置されたレファレンスメモリセルとを有し、
各分割された領域に属するページバッファの前記センスタイミングが、対応する分割された領域において、選択されたワード線に接続されたレファレンスメモリセルのセル電流により前記レファレンスビット線がディスチャージする電位に応じて、それぞれ決定されることを特徴とするメモリ回路。
【００８２】
（付記１２）付記１１において、
前記各分割された領域において、前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に、それぞれ配置されることを特徴とするメモリ回路。
【００８３】
（付記１３）付記１１において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、前記レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８４】
（付記１４）付記１１において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、前記プログラムベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８５】
【発明の効果】
以上、本発明によれば、ビット線電位がセル電流によりディスチャージされる時のその電位のセンスタイミングを最適化することができる。それにより、大容量化及び低電圧化に伴って、セル電流が小さくなり、ビット線やワード線のＣＲ値が高くなっても、ページバッファからみてメモリセルの閾値電圧の分布が実質的に狭くなり、メモリ回路の信頼性が高くなる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリの一つであるＮＡＮＤ型のフラッシュメモリの回路図である。
【図２】ページバッファの回路図である。
【図３】電源回路の回路図である。
【図４】従来のリード時のＡＣセンス動作のタイミングチャート図である。
【図５】従来のベリファイ時のＡＣセンス動作のタイミングチャート図である。
【図６】第１の実施の形態におけるＮＡＮＤ型のフラッシュメモリの回路図である。
【図７】第１の実施の形態における行アドレスとメモリセルアレイの関係を示す図である。
【図８】第１の実施の形態におけるプログラムベリファイ動作のタイミングチャート図である。
【図９】デコーダ１０２の具体的回路図である。
【図１０】遅延回路１０３の具体的な回路図である。
【図１１】第１の実施の形態での変形例を示す図である。
【図１２】第１の実施の形態での別の変形例を示す図である。
【図１３】第２の実施の形態におけるメモリ回路の概略的構成図である。
【図１４】第２の実施の形態におけるメモリ回路の詳細回路図である。
【図１５】レファレンス用ページバッファの回路図である。
【図１６】レファレンス用ページバッファの動作のタイミングチャート図である。
【図１７】レファレンスメモリセルの閾値電圧を説明する図である。
【図１８】第３の実施の形態におけるメモリ回路の概略構成図である。
【図１９】第３の実施の形態におけるメモリ回路の詳細回路図である。
【図２０】レファレンス用ページバッファの動作のタイミングチャート図である。
【符号の説明】
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
ＬＢＬ、ＧＢＬ ビット線
ＲＭＣＡ レファレンスメモリセルアレイ
ＲＭＣ レファレンスメモリセル
ＲＢＬ レファレンスビット線
ＲＰＢ レファレンスページバッファ
ＳＥＴ センスタイミング信号
１００ ページバッファ
１０３ 遅延回路
１０４ 遅延回路
【発明の属する技術分野】
本発明は、ＡＣセンス方式のメモリ回路に関し、特に、大容量化されてもメモリセルのデータを適切に検出することができるメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ回路の一つである不揮発性半導体メモリは、大容量化と低電圧化の要求が大きくなっている。低電圧化は、より低い電圧で動作可能にして、省電力化を図ることが目的である。低電圧化に伴い、メモリセルが流すことができるセル電流が小さくなる傾向にある。一方、大容量化に伴い、セルアレイ内のワード線やビット線はより長くなってそれらに接続されるセル数が増大し、容量が大きくなる。更に、ワード線やビット線がより細くなり、それに伴いそれらの抵抗が大きくなる。このようなＣＲ値の増大は、ワードドライバによるワード線駆動や選択線駆動の際の遅延や、セル電流によるビット線電位の放電の遅延を大きくする。
【０００３】
特に、ビット線のＣＲ値の増大によって、ビット線に電流を流しながらセル電流の有無によってそのビット線電流の変化を電圧変換してセルデータを検出するＤＣセンス方式は、もはや使えないセンス方式になりつつある。
【０００４】
ＤＣセンス方式に代わって、ＡＣセンス方式が提案されている。このＡＣセンス方式によれば、ビット線をある電位までプリチャージしておき、ビット線をフローティング状態にしてから、所定の期間セル電流によりビット線をディスチャージし、ビット線電位が所定の電位までディスチャージされるか否かでセルデータを検出する。センス時にビット線に常時電流を供給していないので、セル電流が小さくなっても読み出しの感度を高く維持することができる。
【０００５】
図１は、従来の不揮発性メモリの一つであるＮＡＮＤ型のフラッシュメモリの回路図である。メモリセルアレイＭＣＡには、複数のローカルビット線ＬＢＬ０−０〜ＬＢＬ１−１とワード線ＷＬ０−０〜ＷＬｎ−１が設けられ、それらが交差する位置にフローティングゲートまたはトラップゲートを有するメモリセルトランジスタＭＣが配置される。図１の例では、１対のローカルビット線対がそれぞれ、グローバルビット線ＧＢＬ０，ＧＢＬ１に、グローバル選択信号ＧＳＧ１，２で選択されるトランジスタを介して接続される。また、メモリセルＭＣはｎ＋１個で一つのセルストリングＣＳＴＧを構成し、各セルストリングが、選択信号ＳＧ１−０、ＳＧ１−１で選択されるトランジスタを介してローカルビット線に接続され、更に、選択信号ＳＧ２−０、ＳＧ２−１で選択されるトランジスタを介して、メモリセルアレイ内グランド電位ＡＲＶＳＳに接続される。また、各ローカルビット線ＬＢＬは、電源回路１０１に接続され、プログラム時、消去時、それ以外で異なる電位または状態にされる。
【０００６】
グローバルビット線ＧＢＬ０，１は、それぞれページバッファ１００に接続され、ページバッファ１００は、グローバルビット線とローカルビット線を介して、選択されたメモリセルのセルストリングに接続される。ページバッファ１００は、プログラム時に外部から供給される書き込みデータをバッファリングし、メモリセルに出力する。また、ページバッファ１００は、読み出し時やベリファイ時に、メモリセルのセル電流の有無に応じて変化するビット線電位を検出し、セルデータを読み出す。
【０００７】
図２は、ページバッファの回路図である。図示しない入出力端子Ｉ／Ｏに接続されるラッチ回路１０と、トランジスタＰ１、Ｎ１〜Ｎ５を有する。また、図３は、電源回路の回路図である。電源回路１０１は、ＮＯＲゲート１２と、トランジスタＰ６，Ｐ７，Ｎ８を有し、ビット線バイアス電位ＢＬＢＩＡＳを生成する。即ち、プログラム時は、プログラム制御信号ＰＧＭがＨレベル、消去制御信号ＥＲＳがＬレベルになり、トランジスタＰ６，Ｐ７が共に導通して、ビット線バイアス電位ＢＬＢＩＡＳは電源Ｖｃｃレベルになる。一方、消去時は、制御信号が逆になり、トランジスタＰ６，Ｎ８が共に非導通になり、ビット線バイアス電位ＢＬＢＩＡＳはフローティング状態になり、それ以外は、グランド電位になる。
【０００８】
次に、ページバッファ回路による従来のＡＣセンス方式について説明する。図４は、従来のリード時のＡＣセンス動作のタイミングチャート図である。リード動作は、ページバッファ内のラッチ回路をリセットするプリセット期間Ｔ０と、ビット線をプリチャージするプリチャージ期間Ｔ１と、セル電流の有無によりビット線をディスチャージしてビット線電位の変化からセルデータを検出するセンス期間Ｔ２とを有する。
【０００９】
プリセット期間Ｔ０では、各制御信号が、ＢＩＡＳ＝Ｖｃｃ（Ｈレベル）、ＢＬＣＮＴＬ＝Ｖｃｃ、ＰＧＭＯＮ＝Ｖｃｃ、ＤＩＳ＝Ｖｃｃ、ＧＳＧ１＝Ｖｃｃ＋α、ＧＳＧ２＝０ｖ、ＳＧ１−０＝０ｖ、ＳＧ２−０＝０ｖ、選択ワード線ＷＬ０−０＝０ｖ、非選択ワード線ＷＬＳ−０＝Ｖｃｃ＋α、ＢＬＢＩＡＳ＝０ｖになっている。これにより、信号ＤＩＳによりディスチャージ用トランジスタＮ２が導通して、ページバッファ１００内のラッチ回路１０のノードＡ及びＢをそれぞれＬレベル及びＨレベルにプリセットする。またグローバルビット線ＧＢＬ０、ＧＢＬ１、ローカルビット線ＬＢＬ０−０、ＬＢＬ１−０、ＬＢＬ０−１、ＬＢＬ１−１は、０ｖとなる。そして、非選択セルストリングでは、ＳＧ１−１＝０ｖ、ＳＧ２−１＝０ｖ、ＷＬ０−１＝ＷＬｎ−１＝フローティングである。
【００１０】
次に、プリチャージ期間Ｔ１では、各制御信号が、ＢＩＡＳ＝Ｖｓｓ（Ｌレベル）となりトランジスタＰ１が導通し、信号ＢＬＣＮＴＬはグローバルビット線及びローカルビット線をプリチャージレベルにできる程度の高い電圧にされ、また、ＧＳＧ１＝ＶＣＣ＋α、ＧＳＧ２＝０ｖ、ＳＧ１−０＝ＶＣＣ＋α、ＳＧ２−０＝０ｖ、選択ワード線ＷＬ０−０＝０ｖ、非選択ワード線ＷＬＳ−０＝ＶＣＣ＋αとし、ページバッファ内の信号ＢＩＡＳで導通されるプリチャージトランジスタＰ１を介して電源Ｖｃｃをビット線に印加することで、グローバルビット線ＧＢＬ０、ＧＢＬ１、ローカルビット線ＬＢＬ０−０、ＬＢＬ０−１をプリチャージする。これに伴い、ページバッファ内のセンスノードＳＮＳもＨレベルになる。なお、非選択側のローカルビット線は、電源回路１０１のバイアス電位ＢＬＢＩＡＳにより、ＬＢＬ１−０＝０ｖ、ＬＢＬ１−１＝０ｖのままである。
【００１１】
そして、センス期間Ｔ２では、制御信号ＢＩＡＳがＨレベルに戻されてプリチャージ用トランジスタＰ１が非導通となり、ビット線への電流供給路が断たれる。また、制御信号ＢＬＣＮＴＬは所定のレベルにされ、選択信号ＳＧ２−０＝ＶＣＣ＋αになり、セルストリングＣＳＴＧがアレイ用グランド電圧ＡＲＶＳＳに接続される。それに伴い、メモリセルＭＣが消去状態（データ１）でその閾値がグランドより低い時は、セル電流の発生によりビット線がディスチャージされる（図中実線を参照）。また、メモリセルＭＣがプログラム状態（データ０）でその閾値が高い時は、セル電流は発生せず、ビット線はディスチャージされない（図中破線を参照）。ビット線の電位の変化が、ページバッファ内のセンスノードＳＮＳの変化をもたらし、所定のタイミングで生成されるセット信号ＳＥＴに応答して、センスノードＳＮＳのレベルがラッチ回路１０のノードＡ，Ｂにラッチされる。
【００１２】
図５は、従来のプログラムベリファイ動作のタイミングチャート図である。プログラムベリファイでは、メモリセルにプログラムパルスを印加した後に、その閾値電圧がプログラムベリファイレベル以上になったか否かを、ワード線をプログラムベリファイレベルにしてセルデータを読み出すことで検出する。従って、図４のリード動作と基本的には同じである。異なるのは、プリセット期間Ｔ０中にページバッファ内のラッチ回路をプリセットしないことと、選択ワード線のレベルが、０Ｖではなく、プログラムマージンを確保するに十分な正のレベルである。したがって、図５では、プリチャージ期間Ｔ１とセンス期間Ｔ２で、選択ワード線ＷＬ０−０は１Ｖに制御されている。
【００１３】
【発明が解決しようとする課題】
前述したとおり、低電圧化に伴いセル電流が小さくなり、大容量化に伴いビット線の容量や抵抗が大きくなる。そのため、セル電流によりビット線をディスチャージし、それに伴ってページバッファ内のセンスノードＳＮＳがＬレベルに変化する時の、ビット線のページバッファに接続される位置の電圧ディスチャージ時間が、選択されたメモリセルの位置に依存して異なってしまう。つまり、ページバッファ１００から近くに配置されたメモリセルが選択される時は、ビット線のディスチャージは速くページバッファに伝播され、ページバッファから遠くに配置されたメモリセルが選択される時は、ビット線のディスチャージは遅くページバッファに伝播される。
【００１４】
更に、ワード線を駆動するワードドライバの近くに配置されたメモリセルでは、ワード線やセルストリングの選択線の立ち上がりが速いので、それに伴いディスチャージ開始も速くなり、ワードドライバから遠くに配置されたメモリセルでは、ワード線や選択線の立ち上がりが遅くなり、ビット線のディスチャージ開始も遅くなる。図４，５には、非選択ワード線ＷＬｓ−０や選択線ＳＧ２−０の立ち上がりが遅くなった例が、破線で示されている。この場合は、ビット線のプリチャージ開始のタイミングが遅くなり、センスタイミング信号ＳＥＴのタイミングが固定なら、不十分なディスチャージ時間しか得られなくなる。
【００１５】
一方、従来のＡＣセンス方式では、選択されたメモリセルの位置にかかわらず、同じタイミングでプリチャージ動作やセンス動作が行われるので、センス動作でのビット線のディスチャージがページバッファに伝わるタイミングにバラツキが存在すると、検出されるセンスノードのレベルが異なる。このことは、メモリセルの閾値電圧分布が非常に広いことを意味し、メモリとしての信頼性が低くなる。
【００１６】
上記の問題は、リード動作時も、プログラムベリファイ時も同様に存在し、更に、イレーズベリファイ時も同じである。
【００１７】
そこで、本発明の目的は、選択されるメモリセルの位置に依存することなく、最適のタイミングでセルデータの検出を行うことができ、実質的にメモリセルの閾値電圧分布を狭くしたＡＣセンス方式のメモリ回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、更に、選択されたメモリセルの前記メモリセルアレイ内の位置に応じて、前記センスタイミングが異なることを特徴とする。
【００１９】
上記の発明の側面によれば、セル電流が小さくなり、ビット線やワード線のＣＲ値が高くなっても、ＡＣセンス方式において、ビット線電位がディスチャージされる時のその電位のセンスタイミングを最適化することができる。それにより、ページバッファからみてメモリセルの閾値電圧の分布が実質的に狭くなり、メモリ回路の信頼性が高くなる。
【００２０】
上記の発明の側面において、より好ましい実施例では、前記選択されたメモリセルが、ページバッファから第１の距離に位置する時は、ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、ページバッファから前記第１の距離より長い第２の距離に位置する時は、ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とする。
【００２１】
また、上記の発明の側面において、より好ましい実施例では、前記選択されたメモリセルが、ワード線を駆動するワード駆動回路から第１の距離に位置する時は、ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、ワード駆動回路から前記第１の距離より長い第２の距離に位置する時は、ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とする。
【００２２】
上記の目的を達成するために、本発明の第２の側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有する。更に、メモリ回路は、前記メモリセルアレイ内にレファレンスビット線と、当該レファレンスビット線とワード線との交差位置にレファレンスメモリセルとを有し、前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージされる電位に応じて、決定されることを特徴とする。
【００２３】
上記の発明の側面によれば、選択ワード線に接続されたレファレンスメモリセルとレファレンス用ビット線により、ページバッファのセンスタイミングが最適化される。
【００２４】
上記の第２の側面において、より好ましい実施例では、レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、レファレンスメモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定されていることを特徴とする。レファレンスセルの閾値電圧を最適化することで、センスタイミングのマージンを十分大きくすることができる。
【００２５】
上記の第２の側面において、より好ましい実施例では、レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラム時のベリファイ用とを有し、プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、ベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とする。
【００２６】
上記の第２の側面において、より好ましい実施例では、レファレンスビット線が、メモリセルアレイ内のワード線駆動回路から最も遠い位置に配置されることを特徴とする。このような配置にすることで、ワード線駆動の遅延によりページバッファのセンスタイミングが早くなりすぎることが防止される。
【００２７】
上記の目的を達成するために、本発明の第３の側面は、メモリ回路において、複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有する。更に、メモリセルアレイは、ワード線方向に複数の領域に分割され、各分割された領域は、レファレンスビット線と、当該レファレンスビット線とワード線との交差位置にレファレンスメモリセルとを有し、各分割された領域に属するページバッファの前記センスタイミングが、対応する分割された領域において、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージする電位に応じて、それぞれ決定されることを特徴とする。
【００２８】
上記の第３の側面によれば、検出されるまでのビット線がディスチャージされる期間を、選択メモリセルの位置に依存することなく同等にすることができ、各分割された領域に対応するページバッファのセンスタイミングを最適化することができる。特に、ベリファイ用のレファレンスメモリセルの閾値電圧と、未だプログラム状態でないメモリセルの閾値電圧またはプログラム状態になったメモリセルの閾値電圧との間のマージンが小さいので、ビット線がディスチャージされる期間を選択メモリセルの位置に依存することなく同等にすることで、未プログラム状態のメモリセルをプログラム状態と誤判定したり、プログラム状態のメモリセルを未プログラム状態と誤判定したりすることが防止できる。
【００２９】
第３の側面において、より好ましい実施例では、レファレンス用ビット線が、各分割された領域内のワード線駆動回路から最も遠い位置に配置される。
【００３０】
更に、上記第３の側面において、レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラム用とを有する。更に、レファレンスメモリセルとレファレンスビット線は、イレーズ用を有しても良い。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００３２】
図６は、第１の実施の形態におけるＮＡＮＤ型のフラッシュメモリの回路図である。図１と同じ構成要素には同じ引用番号が与えられている。図１の従来例と異なる点は、ページバッファ１０がビット線のディスチャージ電位を検出するタイミングを決めるセンスタイミング信号ＳＥＴが、遅延回路１０３により制御され、しかも、その遅延回路１０３の遅延時間が、選択されたメモリセルのビット線方向の位置に応じて異なる。そのために、選択メモリセルのビット線方向の位置を示す行アドレスφ１，φ２をデコードして、デコード出力を遅延回路１０３に供給するデコーダ１０２が設けられる。
【００３３】
図７は、第１の実施の形態における行アドレスとメモリセルアレイの関係を示す図である。本実施の形態では、メモリセルアレイＭＣＡが、ビット線方向に４つの領域ＭＣＡ０〜ＭＣＡ３に分割されている。行アドレスがＡ２２〜Ａ９の１４ビットで構成されている場合、その上位２ビットＡ２１，Ａ２２が、４つの分割メモリセルアレイＭＣＡ０〜ＭＣＡ３を区別するアドレスである。そこで、デコーダ１０２に供給される信号であって、選択メモリセルの位置を特定する位置信号φ１，φ２として、この上位アドレスＡ２１，Ａ２２が利用される。即ち、各分割メモリセルアレイＭＣＡ０〜ＭＣＡ３は、図示されるアドレスＡ２１，Ａ２２の組合せに対応する。
【００３４】
図８は、第１の実施の形態におけるプログラムベリファイ動作のタイミングチャート図である。プリセット期間Ｔ０とプリチャージ期間Ｔ１の動作は、従来例と同じである。センス期間Ｔ２において、制御信号ＢＩＡＳがＨレベルになってプリチャージ用トランジスタＰ１が非導通になりビット線への供給電流がなくなる。更に、セルストリング選択信号ＳＧ２−０がＨレベルになると、選択メモリセルがセルアレイ内グランド電位ＡＲＶＳＳに接続され、選択メモリセルのセル電流の有無により、その電位を維持するか、またはビット線がディスチャージされる。それに伴い、ページバッファ内のセンスノードＳＮＳがＨレベルのままか（図中破線）、Ｌレベルになる（図中実線）。
【００３５】
一方、基準センスタイミング信号＃ＳＥＴは、センス期間Ｔ２の最初に生成される。そして、選択されたメモリセルのビット線方向の位置に応じた遅延時間だけ、その基準センスタイミング信号＃ＳＥＴが遅延回路１０３で遅延され、ページバッファ１００にセンスタイミング信号ＳＥＴとして供給される。従って、選択されたメモリセルがページバッファに近い第１の距離に位置する時は、上記の遅延時間ｄｔ１は短く、センスタイミング信号ＳＥＴは比較的早いタイミングで生成される。一方、選択されたメモリセルがページバッファから遠い第２の距離に位置する時は、上記の遅延時間ｄｔ２は長く、センスタイミング信号ＳＥＴは比較的遅いタイミングで生成される。これにより、選択メモリセルとページバッファ間のビット線のＣＲ値が小さい場合は、センスタイミングは早くなり、同ＣＲ値が大きい場合は、センスタイミングは遅くなるように制御される。従って、ページバッファによるセンスタイミングが最適なタイミングに制御される。
【００３６】
第１の実施の形態におけるリード動作は、上記のプログラムベリファイ動作と類似する。特に、センス期間Ｔ３において、基準センスタイミング信号＃ＳＥＴが、遅延回路１０３にて、選択されたメモリセルのビット線方向の位置に応じた遅延時間だけ遅延されて、ページバッファへのセンスタイミング信号ＳＥＴが生成されることは、同じである。
【００３７】
図９は、デコーダ１０２の具体的回路図である。また、図１０は、遅延回路１０３の具体的な回路図である。これらは一例であり、他の回路構成でも実現可能である。デコーダ回路１０２は、選択メモリセルのビット線方向の位置を特定する信号φ１、φ２を、それぞれＮＡＮＤゲート２０でデコードし、インバータ２１を利用して、互いに逆相の４組のデコード信号φ３、／φ３〜φ６、／φ６を生成する。
【００３８】
遅延回路１０３は、１対のインバータからなる遅延パス２７，２８，２９と、トランスファーゲート２３〜２６を有し、４組のデコード信号でそれらのトランスファーゲート２３〜２６が制御される。いずれかのトランスファーゲートが導通して、基準センスタイミング信号＃ＳＥＴが、対応する遅延時間だけ遅延されて、センスタイミング信号ＳＥＴが生成される。図１０の例では、図７のメモリセルアレイＭＣＡ０に選択セルが位置するときは、トランスファーゲート２３が導通し、遅延時間は最も短くなる。また、メモリセルアレイＭＣＡ１に選択セルが位置するときはトランスファーゲート２４が、ＭＣＡ２に位置するときはトランスファーゲート２５が、そして、ＭＣＡ３に位置するときはトランスファーゲート２６が、それぞれ導通する。
【００３９】
図１１は、第１の実施の形態での変形例を示す図である。この変形例では、メモリセルアレイが、ワード線方向に４分割され、各分割領域ＭＣＡ０〜ＭＣＡ３に対応して、基準センスタイミング信号＃ＳＥＴを遅延する遅延回路Ｄ０〜Ｄ３が設けられる。これらの遅延回路Ｄ０〜Ｄ３の遅延時間は、ワード線を駆動するワードドライバ回路ＷＤに最も近い分割領域ＭＣＡ０に対応する遅延回路Ｄ０が最も短く、最も遠い分割領域ＭＣＡ３に対応する遅延回路Ｄ３が最も長い。
【００４０】
この変形例では、大容量化に伴って１つのワード線やセルストリング選択線により多くのセルトランジスタや選択トランジスタが接続されて、それらの容量が大きくなり、また、微細化によりワード線や選択線が細くなってその抵抗が大きくなって、ワード線やセルストリング選択線の電位が十分立ち上がるのに要する時間が、各分割領域で異なっていても、それに対応して、遅延回路Ｄ０〜Ｄ３の遅延時間を順次長くすることで、ページバッファでのセンスタイミングを最適にすることができる。この変形例では、分割領域ＭＣＡ０〜ＭＣＡ３に対応してページバッファＰＢ０〜ＰＢ３が個別に設けられているので、デコーダ回路を設ける必要はない。
【００４１】
図１２は、第１の実施の形態での別の変形例を示す図である。この変形例は、各ページバッファＰＢ０〜ＰＢ３におけるセンスタイミングを、選択されたメモリセルの二次元的な位置に応じて異ならせている。つまり、図６と図１１の組み合わせである。そのために、ビット線方向の位置を特定する位置信号φ１、φ２をデコードするデコーダ１０２と、基準センスタイミング信号＃ＳＥＴを遅延させる第１の遅延回路１０３を有し、更に、ワード線方向の位置に対応して、第２の遅延回路群Ｄ０〜Ｄ３を有する。
【００４２】
第１の遅延回路１０３は、図６の例と同じように、選択されたメモリセルがページバッファから近ければ、その遅延時間が短く、遠ければその遅延時間が長い。一方、第２の遅延回路群Ｄ０〜Ｄ３では、ワードドライバＷＤに近いメモリセルに対応する遅延回路ではその遅延時間が短く、遠いメモリセルに対応する遅延回路ではその遅延時間が長く設定されている。
［第２の実施の形態］
図１３は、第２の実施の形態におけるメモリ回路の概略的構成図である。この実施の形態では、通常のメモリセルアレイＭＣＡに加えて、ワードドライバＷＤから最も遠い位置に、レファレンス用メモリセルアレイＲＭＣＡが設けられる。そして、このレファレンス用メモリセルアレイ内には、レファレンス用ビット線と、レファレンス用ビット線とワード線との交差位置に配置されたレファレンス用メモリセルとを有し、前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンス用メモリセルのセル電流によりレファレンス用ビット線がディスチャージされる電位に応じて、決定される。
【００４３】
図１４は、第２の実施の形態におけるメモリ回路の詳細回路図である。通常のメモリセルアレイのワードドライバとは反対側に、レファレンス用のメモリセルアレイＲＭＣＡが設けられている。図１４のレファレンス用メモリセルアレイＲＭＣＡには、リード用のレファレンスビット線Ｒ−ＲＢＬとプログラムベリファイ用のレファレンスビット線Ｐ−ＲＢＬとが設けられ、それらのビット線とワード線との交差位置には、レファレンスメモリセルＲＭＣがそれぞれ設けられる。
【００４４】
リード用レファレンスビット線Ｒ−ＲＢＬには、リード用レファレンスページバッファＲ−ＲＰＢが接続され、また、プログラムベリファイ用レファレンスビット線Ｐ−ＲＢＬには、プログラムベリファイ用レファレンスページバッファＰ−ＲＰＢが接続される。各レファレンスページバッファＲＰＢは、通常のメモリセルアレイＭＣＡに属するページバッファ１００のセンスタイミングを制御するレファレンス信号ＲＥＦＯＵＴを生成する。
【００４５】
あるワード線が選択され、それに対応するセルストリング選択線が駆動されると、その選択ワード線に接続された通常のメモリセルＭＣに加えて、レファレンスメモリセルＲＭＣも選択される。従って、プリチャージされている通常メモリセルアレイ内のビット線ＬＢＬ，ＧＢＬがセル電流によってディスチャージされ、更に、レファレンス用メモリセルアレイ内のレファレンスビット線ＲＢＬもレファレンスメモリセルのセル電流によってディスチャージされる。このレファレンスビット線ＲＢＬのディスチャージは、レファレンス用ページバッファＲＰＢにより検出され、レファレンスビット線ＲＢＬが所定の電位まで低下したタイミングで、レファレンスページバッファＲＰＢがレファレンス信号ＲＥＦＯＵＴを生成する。
【００４６】
そして、レファレンス信号ＲＥＦＯＵＴは、遅延回路１０４に供給され、一定の遅延時間後にセンスタイミング信号ＳＥＴが出力され、通常メモリセルアレイに属するページバッファ１００に供給される。ページバッファ１００は、このセンスタイミング信号ＳＥＴに応答して、ビット線の電位を検出する。
【００４７】
レファレンス用メモリセルアレイＲＭＣＡは、通常セルアレイＭＣＡのワードドライバＷＤとは反対側に配置される。従って、レファレンスメモリセルのワード線やストリング選択線が駆動されるタイミングは、通常のメモリセルアレイよりも遅くなる。一方、選択メモリセルＭＣがページバッファに近い位置にあるときは、それに応じてレファレンスメモリセルＲＭＣもページバッファに近い位置にある。また、選択メモリセルＭＣがページバッファより遠い位置にあるときは、それに応じてレファレンスメモリセルＲＭＣもページバッファから遠い位置にある。そのためレファレンスメモリセルによるレファレンスビット線のディスチャージ電位のレファレンスページバッファＲＰＢへの伝達は、通常ビット線よりも遅くなる。
【００４８】
このように、レファレンスメモリセルを利用することにより、ワード線方向については、レファレンス信号ＲＥＦＯＵＴは、最も遅いタイミングに制御され、ビット線方向については、レファレンス信号ＲＥＦＯＵＴは、選択メモリセルのビット線方向の位置に応じたタイミングに制御される。
【００４９】
図１５は、レファレンス用ページバッファの回路図である。図２の通常のページバッファ回路と同様に、リセット用トランジスタＮ１２と、プリチャージ用トランジスタＰ１１と、入力ＩＮに接続されたトランジスタＮ１１と、トランジスタＮ１３とを有する。但し、ラッチ回路は設けられていない。その代わりに、センスノードＳＮＳの電位の変化が、インバータ１１０とトランジスタＮ１４を介して、レファレンス信号ＲＥＦＯＵＴとして出力される。トランジスタＮ１５は、レファレンス信号ＲＥＦＯＵＴをＬレベルにリセットするトランジスタである。
【００５０】
図１６は、レファレンス用ページバッファの動作のタイミングチャート図である。図８のプログラムベリファイ動作や図４のリード動作の図と合わせて参照する。まず、プリチャージ期間Ｔ１で、プリチャージトランジスタＰ１１が導通して、センスノードＳＮＳ及びレファレンスビット線ＲＢＬが電源Ｖｃｃレベルまでプリチャージされる。そのとき、制御信号ＥＶＡＬがＬレベルであり、トランジスタＮ１５が導通してレファレンス信号ＲＥＦＯＵＴはＬレベルである。
【００５１】
そして、センス期間Ｔ２になると、制御信号ＥＶＡＬがＨレベルになり、センスノードＳＮＳの変化が、レファレンス信号ＲＥＦＯＵＴに伝達可能状態になる。図示しないセルストリング選択信号の立ち上がりに応答して、レファレンスメモリセルのセル電流により、レファレンスビット線ＲＢＬがディスチャージされる。このディスチャージのスピードは、レファレンスメモリセルＲＭＣのセル電流の大きさとレファレンスメモリセルの位置に依存し、それによりセンスノードＳＮＳが低下するタイミングは、上記セル電流の大きさと、選択されたレファレンスメモリセルＲＭＣとページバッファとの距離に依存する。
【００５２】
レファレンスビット線ＲＢＬのディスチャージにより、トリップポイントｔｐでセンスノードＳＮＳがＬレベルに下がると、レファレンス信号ＲＥＦＯＵＴがＨレベルに立ち上がる。このレファレンス信号ＲＥＦＯＵＴの立ち上がりに応答して、タイマー回路１０４の所定遅延時間ｔｄ後にセンスタイミング信号ＳＥＴが生成され、それに応答して、通常メモリセルアレイのページバッファ１００は、それぞれのセンスノードＳＮＳの電位を検出する。
【００５３】
図１７は、レファレンスメモリセルの閾値電圧を説明する図である。図１７は、横軸が閾値電圧及びゲート電圧を示し、真ん中の０Ｖを中心にして、左側が負電圧、右側が正電圧になる。図中、消去セルの閾値電圧分布３０が負電圧側に、プログラムセルの閾値電圧分布３２が正電圧側にあり、リード動作時のワード線に印加されるリードベリファイ電圧ＶＲＶは、ほぼ０Ｖに制御される。これにより、選択メモリセルが消去セルであれば、そのセルトランジスタは導通して所定のセル電流を発生してビット線をディスチャージするが、選択メモリセルがプログラムセルであれば、そのセルトランジスタは非導通となりセル電流は発生せず、ビット線はディスチャージされない。また、プログラムベリファイ時にワード線に印加されるプログラムベリファイ電圧ＶＰＧＭＶは、プログラムセルの閾値電圧分布３２より僅かに低い電圧であり、一方、消去ベリファイ時の消去ベリファイ電圧ＶＲＥＶは、消去セルの閾値電圧分布３０よりも僅かに高い電圧である。
【００５４】
リード用のレファレンスセルの閾値電圧ＶＲＲＤは、図示されるとおり、リードベリファイ電圧ＶＲＶより僅かに低く、且つ、消去セルの閾値電圧分布３０より十分に高いレベルに設定される。この設定は、レファレンスページバッファを経由してリード用レファレンスメモリセルにプログラムするときに、フローティングゲートまたはトラップゲートに注入する電子の量を制御することにより行われる。リード用レファレンスセルの閾値電圧ＶＲＲＤを、上記のレベルに設定することで、ワード線にリードベリファイ電圧ＶＲＶが印加されると、リード用レファレンスセルのセル電流は、通常メモリセル内の消去セルのセル電流よりも小さくなる。そのため、リード用レファレンスビット線Ｒ−ＲＢＬのディスチャージの速度は、通常メモリセルアレイ内のビット線よりも遅くなり、通常メモリセルの消去状態をページバッファが確実に検出できる。つまり、レファレンス用メモリセルの閾値電圧ＶＲＲＤが、通常のメモリセルによるビット線のディスチャージよりも、レファレンス用メモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定される。
【００５５】
もしこのリード用レファレンスセルの閾値電圧ＶＲＲＤが消去セルの閾値電圧分布３０に近いレベルに設定されると、消去状態のセルのうちその閾値電圧Ｖｔがより０Ｖに近い場合は、レファレンスセルのセル電流のほうが大きくなる可能性があり、消去セルの読み出しタイミングが早くなりすぎる可能性がある。
【００５６】
一方、プログラムベリファイ用のレファレンスセルの閾値電圧ＶＲＰＧＭは、図示されるとおり、プログラムベリファイ電圧ＶＰＧＭＶより僅かに低いレベルに設定される。このレベルに設定することにより、プログラムベリファイ時にワード線にプログラムベリファイ電圧ＶＰＧＭＶが印加されても、レファレンスセルは導通してレファレンスビット線Ｐ−ＲＢＬをディスチャージすることができる。しかも、プログラムベリファイで未プログラム状態と判定されるセルの閾値電圧は、プログラムベリファイ電圧ＶＰＧＭＶより低いレベルであるので、レファレンスセルの閾値電圧ＶＲＰＧＭは、それら未プログラム状態のセルの閾値電圧よりも高くなるように設定する。これにより、検出対象である未プログラム状態のセルのセル電流よりも、レファレンスセルのセル電流が少なくなり、レファレンスビット線のディスチャージが未プログラム状態のセルのビット線ディスチャージよりも最も遅くなる。
【００５７】
もし、レファレンスセルの閾値電圧ＶＲＰＧＭが低すぎると、プログラムベリファイ電圧ＶＰＧＭＶに対して、レファレンスセルのセル電流が未プログラムセルのセル電流より大きくなり、未プログラムセルによるビット線のディスチャージがあまり行われない状態で、レファレンスビット線のディスチャージが先行してしまい、センスタイミング信号ＳＥＴが早すぎるタイミングで生成されてしまう。その結果、未プログラムセルでもセル電流がない状態（データ０）と判定され、プログラムベリファイを通過してしまう。プログラムベリファイは、通常、セル毎に行われるので、一旦プログラムベリファイを通過すると、その後そのセルにはプログラムパルスは印加されずに、未プログラム状態のままになってしまう。
【００５８】
上記のとおり、プログラムベリファイ用のレファレンス用メモリセルの閾値電圧ＶＲＰＧＭが、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、ベリファイ用のレファレンス用メモリセルによるレファレンス用ビット線のディスチャージが遅くなるように設定される。
【００５９】
図１４には示されていないが、レファレンス用メモリセルアレイに、消去用レファレンスビット線と消去用レファレンスメモリセル、更にそのページバッファを設けても良い。そして、消去ベリファイのセンスタイミングを消去レファレンスビット線のディスチャージに応じて制御する。その場合は、消去レファレンスメモリセルの閾値電圧は、消去ベリファイ電圧ＶＥＲＶよりも僅かに高いレベルに設定されることが好ましい。
［第３の実施の形態］
図１８は、第３の実施の形態におけるメモリ回路の概略構成図である。この例は、ワード線ＷＬや選択制御線ＳＧの時定数が大きい場合の対策として有効である。このメモリ回路は、メモリセルアレイが、ワード線方向に複数の領域ＭＣＡ０〜ＭＣＡ３に分割され、各分割された領域ＭＣＡ０〜ＭＣＡ３は、レファレンス用ビット線と、当該レファレンス用ビット線とワード線ＷＬとの交差位置に配置されたレファレンス用メモリセルとを有するレファレンス用メモリセルアレイＲＭＣＡ０〜ＲＭＣＡ３と、それに対応するレファレンス用ページバッファＲＰＢ０〜ＲＰＢ３とを有する。そして、各分割された領域に属するページバッファＰＢ０〜ＰＢ３のセンスタイミングが、対応する分割された領域において、選択されたワード線に属するレファレンス用メモリセルのセル電流によりレファレンス用ビット線がディスチャージする電位に応じて、それぞれ決定される。
【００６０】
第２の実施の形態では、レファレンスセルとレファレンスビット線及びレファレンスページバッファにより、通常メモリセルのページバッファによるセンスタイミングを制御する。レファレンスビット線のディスチャージが、通常メモリセルの消去セルのセル電流によるビット線ディスチャージよりも遅くなるようにすることで、そのセンスタイミングは、通常ビット線が十分ディスチャージされるタイミングに設定される。
【００６１】
しかし、センスタイミングが遅すぎると、通常セルのセル電流による通常ビット線のディスチャージ期間が長くなりすぎて、プログラムベリファイ時にプログラム状態のセルが未プログラム状態と誤ってベリファイされる場合がある。特に、レファレンスメモリセルアレイをワードドライバＷＤとは反対側に設けた場合、ワードドライバＷＤ近傍の通常メモリセルにとって、ディスチャージ期間が長すぎることになり、そのセルがプログラム状態（データ０）であってもセルのリーク電流により通常ビット線のレベルがプリチャージレベルから下がってしまい、未プログラムと判断され、無駄なプログラムパルスが印加される場合がある。一方、ワードドライバＷＤから遠い通常メモリセルにとって、ディスチャージ期間が短すぎる場合は、通常セルが不十分なプログラム状態であっても、その通常ビット線がプリチャージレベルから下がらず、プログラム状態と判断されて、未プログラム状態でプログラム動作を終了することになる。
【００６２】
このように、プログラムベリファイ動作では、ベリファイ対象セルのワード線方向の位置に関しては、センスタイミングが遅すぎず且つ早すぎずのタイミングに設定されることが好ましい。一方、ビット線方向に関しては、ページバッファとの距離に応じたセンスタイミングに設定されることが望まれる。
【００６３】
上記の第３の実施の形態によれば、メモリセルアレイＭＣＡがワード線方向に複数に分割されて、各分割領域で、レファレンスメモリセルアレイを利用してセンスタイミングを制御する。従って、検出されるまでのビット線がディスチャージされる期間を、選択メモリセルの位置に依存することなく同等にすることができ、各分割された領域に対応するページバッファのセンスタイミングを最適化することができる。特に、ベリファイ用のレファレンス用メモリセルの閾値電圧と、未だプログラム状態でないメモリセルの閾値電圧またはプログラム状態になったメモリセルの閾値電圧との間のマージンが小さいので、ビット線がディスチャージされる期間を選択メモリセルの位置に依存することなく同等にすることで、未プログラム状態のメモリセルをプログラム状態と誤判定したり、プログラム状態のメモリセルを未プログラム状態と誤判定したりすることが防止できる。
【００６４】
図１９は、第３の実施の形態のメモリ回路の詳細回路図である。図１９には、図１８の５０で示した、左端の分割メモリセルアレイ領域ＭＣＡ０と、それに対応するレファレンス用メモリセルアレイＲＭＣＡ０及びレファレンス用ページバッファＲ−ＲＰＢ０、Ｐ−ＲＰＢ０がそれぞれ示される。他の分割メモリセルアレイなどは省略されている。レファレンス用ページバッファの構成は、第２に実施の形態と同じである。また、各レファレンスメモリセルの閾値電圧も、第２の実施の形態と同じである。即ち、リード用及びプログラムベリファイ用のレファレンスメモリセルの閾値電圧は、図１７に示したとおり、リード時にレファレンスメモリセルがデータ「１」（消去状態）と判定されるレベルの中で最も高いレベルに、またプログラムベリファイ時にレファレンスメモリセルがデータ「１」と判定されるレベルの中で最も高いレベルにそれぞれ設定される。
【００６５】
図２０は、第３の実施の形態におけるレファレンスページバッファの動作タイミングチャート図である。図２０には、Ｍ分割された場合の、第１分割領域、第２分割領域、及び第Ｍ分割領域のレファレンスページバッファの動作が示される。
【００６６】
この動作は、第２の実施の形態の図１６に示したものとほぼ同じであり、レファレンスビット線ＲＢＬのディスチャージ開始時間が、ワードドライバＷＤに最も近い第１分割領域では最も早く、それに対応して、そのディスチャージのトリップポイントｔｐ１も最も早い。それによりレファレンス用ページバッファのレファレンス出力ＲＥＦＯＵＴが最も早くＨレベルに立ち上がり、センスタイミング信号ＳＥＴも最も早くＨレベルになる。
【００６７】
一方、第２分割領域及び第Ｍ分割領域では、ワードドライバＷＤから離れるにしたがい、セルストリングをグランド電位ＡＲＶＳＳに接続する選択信号ＳＧ２−０のワードドライバＷＤによる駆動の伝播が遅れて、レファレンスビット線のディスチャージ開始タイミングが順次送れる。それに伴い、センスタイミング信号ＳＥＴも順次遅く制御される。
【００６８】
このように、各分割されたメモリセルアレイＭＣＡ０〜ＭＣＡ３に対するセンスタイミングは、ワード線方向の位置、即ち、ワードドライバからの距離に応じて、順次遅くなるように制御される。従って、各分割されたメモリセルアレイでのビット線ディスチャージ期間が長すぎず、短すぎず、最適の期間に制御される。
【００６９】
上記の第２、第３の実施の形態では、遅延回路１０４を設けて、レファレンス用ページバッファからのレファレンス信号ＲＥＦＯＵＴを一定時間遅延させているが、レファレンス用ページバッファからのレファレンス信号ＲＥＦＯＵＴを直接センスタイミング信号ＳＥＴとして通常ページバッファに供給してもよい。
【００７０】
以上、実施の形態例をまとめると以下の付記の通りである。
【００７１】
（付記１）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
選択されたメモリセルの前記メモリセルアレイ内の位置に応じて、前記センスタイミングが異なることを特徴とするメモリ回路。
【００７２】
（付記２）付記１において、
前記選択されたメモリセルが、前記ページバッファから第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ページバッファから前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。
【００７３】
（付記３）付記１において、
前記選択されたメモリセルが、前記ワード線を駆動するワード駆動回路から第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ワード駆動回路から前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。
【００７４】
（付記４）付記１において、
前記選択されたメモリセルの位置を特定するアドレスに応じた遅延時間だけ、基準センスタイミング信号を遅延してセンスタイミング信号を生成する遅延回路を有し、
前記ページバッファは、前記遅延回路から供給される前記センスタイミング信号に応答して、対応するビット線の電位を検出することを特徴とするメモリ回路。
【００７５】
（付記５）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有する通常メモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファと、
レファレンスビット線と、当該レファレンスビット線と前記ワード線との交差位置に配置されたレファレンスメモリセルとを有するレファレンスメモリセルアレイとを有し、
前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージされる電位に応じて、決定されることを特徴とするメモリ回路。
【００７６】
（付記６）付記５において、
前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に配置されることを特徴とするメモリ回路。
【００７７】
（付記７）付記５において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００７８】
（付記８）付記５において、
前記レファレンスメモリセルの閾値電圧が、前記リファレンスメモリセルが消去状態と判定されるレベルのうち最も高いレベルに設定されていることを特徴とするメモリ回路。
【００７９】
（付記９）付記５において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、前記プログラムベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８０】
（付記１０）付記５において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、プログラムベリファイ時に前記プログラムベリファイ用のリファレンスメモリセルが未プログラム状態と判定されるレベルのうち最も高いレベルに設定されていることを特徴とするメモリ回路。
【００８１】
（付記１１）メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
前記メモリセルアレイは、ワード線方向に複数の領域に分割され、各分割された領域は、レファレンスビット線と、当該レファレンスビット線とワード線との交差位置に配置されたレファレンスメモリセルとを有し、
各分割された領域に属するページバッファの前記センスタイミングが、対応する分割された領域において、選択されたワード線に接続されたレファレンスメモリセルのセル電流により前記レファレンスビット線がディスチャージする電位に応じて、それぞれ決定されることを特徴とするメモリ回路。
【００８２】
（付記１２）付記１１において、
前記各分割された領域において、前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に、それぞれ配置されることを特徴とするメモリ回路。
【００８３】
（付記１３）付記１１において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、前記レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８４】
（付記１４）付記１１において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、前記プログラムベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
【００８５】
【発明の効果】
以上、本発明によれば、ビット線電位がセル電流によりディスチャージされる時のその電位のセンスタイミングを最適化することができる。それにより、大容量化及び低電圧化に伴って、セル電流が小さくなり、ビット線やワード線のＣＲ値が高くなっても、ページバッファからみてメモリセルの閾値電圧の分布が実質的に狭くなり、メモリ回路の信頼性が高くなる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリの一つであるＮＡＮＤ型のフラッシュメモリの回路図である。
【図２】ページバッファの回路図である。
【図３】電源回路の回路図である。
【図４】従来のリード時のＡＣセンス動作のタイミングチャート図である。
【図５】従来のベリファイ時のＡＣセンス動作のタイミングチャート図である。
【図６】第１の実施の形態におけるＮＡＮＤ型のフラッシュメモリの回路図である。
【図７】第１の実施の形態における行アドレスとメモリセルアレイの関係を示す図である。
【図８】第１の実施の形態におけるプログラムベリファイ動作のタイミングチャート図である。
【図９】デコーダ１０２の具体的回路図である。
【図１０】遅延回路１０３の具体的な回路図である。
【図１１】第１の実施の形態での変形例を示す図である。
【図１２】第１の実施の形態での別の変形例を示す図である。
【図１３】第２の実施の形態におけるメモリ回路の概略的構成図である。
【図１４】第２の実施の形態におけるメモリ回路の詳細回路図である。
【図１５】レファレンス用ページバッファの回路図である。
【図１６】レファレンス用ページバッファの動作のタイミングチャート図である。
【図１７】レファレンスメモリセルの閾値電圧を説明する図である。
【図１８】第３の実施の形態におけるメモリ回路の概略構成図である。
【図１９】第３の実施の形態におけるメモリ回路の詳細回路図である。
【図２０】レファレンス用ページバッファの動作のタイミングチャート図である。
【符号の説明】
ＭＣＡ メモリセルアレイ
ＭＣ メモリセル
ＬＢＬ、ＧＢＬ ビット線
ＲＭＣＡ レファレンスメモリセルアレイ
ＲＭＣ レファレンスメモリセル
ＲＢＬ レファレンスビット線
ＲＰＢ レファレンスページバッファ
ＳＥＴ センスタイミング信号
１００ ページバッファ
１０３ 遅延回路
１０４ 遅延回路
Claims (10)
- メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
選択されたメモリセルの前記メモリセルアレイ内の位置に応じて、前記センスタイミングが異なることを特徴とするメモリ回路。 - 請求項１において、
前記選択されたメモリセルが、前記ページバッファから第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ページバッファから前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。 - 請求項１において、
前記選択されたメモリセルが、前記ワード線を駆動するワード駆動回路から第１の距離に位置する時は、当該ページバッファが第１のセンスタイミングで判定し、前記選択されたメモリセルが、前記ワード駆動回路から前記第１の距離より長い第２の距離に位置する時は、当該ページバッファが第１のセンスタイミングより遅い第２のセンスタイミングで判定することを特徴とするメモリ回路。 - メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有する通常メモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファと、
レファレンスビット線と、当該レファレンスビット線と前記ワード線との交差位置に配置されたレファレンスメモリセルとを有するレファレンスメモリセルアレイとを有し、
前記ページバッファの前記センスタイミングが、選択されたワード線に属するレファレンスメモリセルのセル電流によりレファレンスビット線がディスチャージされる電位に応じて、決定されることを特徴とするメモリ回路。 - 請求項４において、
前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に配置されることを特徴とするメモリ回路。 - 請求項４において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。 - 請求項４において、
前記レファレンスメモリセルとレファレンスビット線は、少なくとも、リード用とプログラムベリファイ用とを有し、
前記プログラムベリファイ用のレファレンスメモリセルの閾値電圧が、通常のメモリセルであって未だプログラム状態でないメモリセルによるビット線のディスチャージよりも、前記プログラムベリファイ用のレファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。 - メモリ回路において、
複数のビット線と、複数のワード線と、それらの交差する位置に配置された複数のメモリセルとを有するメモリセルアレイと、
前記ビット線に接続され、プリチャージされたビット線の電位が選択されたメモリセルのセル電流に応じてディスチャージされる時の当該ビット線の電位を、所定のセンスタイミングで判定してメモリセルのデータを検出するページバッファとを有し、
前記メモリセルアレイは、ワード線方向に複数の領域に分割され、各分割された領域は、レファレンスビット線と、当該レファレンスビット線とワード線との交差位置に配置されたレファレンスメモリセルとを有し、
各分割された領域に属するページバッファの前記センスタイミングが、対応する分割された領域において、選択されたワード線に接続されたレファレンスメモリセルのセル電流により前記レファレンスビット線がディスチャージする電位に応じて、それぞれ決定されることを特徴とするメモリ回路。 - 請求項８において、
前記各分割された領域において、前記レファレンスビット線が、前記ワード線を駆動するワード線駆動回路に対して、通常メモリセルアレイよりも遠い位置に、それぞれ配置されることを特徴とするメモリ回路。 - 請求項８において、
前記レファレンスメモリセルの閾値電圧が、消去状態のメモリセルによるビット線のディスチャージよりも、前記レファレンスメモリセルによるレファレンスビット線のディスチャージが遅くなるように設定されていることを特徴とするメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002247345A JP2004087002A (ja) | 2002-08-27 | 2002-08-27 | Ａｃセンス方式のメモリ回路 |
| US10/647,441 US6925005B2 (en) | 2002-08-27 | 2003-08-26 | AC sensing method memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002247345A JP2004087002A (ja) | 2002-08-27 | 2002-08-27 | Ａｃセンス方式のメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004087002A true JP2004087002A (ja) | 2004-03-18 |
Family
ID=32055018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002247345A Pending JP2004087002A (ja) | 2002-08-27 | 2002-08-27 | Ａｃセンス方式のメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6925005B2 (ja) |
| JP (1) | JP2004087002A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6925005B2 (en) | 2005-08-02 |
| US20040088470A1 (en) | 2004-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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