KR20220109766A - 페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치 - Google Patents

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KR20220109766A
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semiconductor layer
memory cell
development
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이명우
김채훈
김지환
송중호
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삼성전자주식회사
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Abstract

본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 제1 반도체 층에 형성되며, 선택 워드 라인 및 제1 비트 라인에 연결되는 제1 메모리 셀과 선택 워드 라인 및 제2 비트 라인에 연결되는 제2 메모리 셀을 포함하는 메모리 셀 어레이, 제1 방향을 따라 제1 반도체 층 하부에 위치하는 제2 반도체 층에 형성되며, 제1 반도체 층과 제2 반도체 층을 제1 방향으로 관통하는 제1 관통 전극을 통해 제1 비트 라인과 연결되는 제1 페이지 버퍼 및 제1 반도체 층과 제2 반도체 층을 제1 방향으로 관통하는 제2 관통 전극을 통해 제2 비트 라인과 연결되는 제2 페이지 버퍼를 포함하는 페이지 버퍼부, 및 제2 반도체 층에 형성되며, 제1 메모리 셀 및 제2 메모리 셀에 각각 저장된 데이터 값들을 감지하기 위해 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍과 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 제1 페이지 버퍼 및 제2 페이지 버퍼를 제어하도록 구성된 페이지 버퍼 제어기를 포함하고, 제1 페이지 버퍼는 제2 페이지 버퍼보다 제1 관통 전극 및 제2 관통 전극이 배치되는 제2 반도체 층의 관통 전극 영역에 더 인접하여 배치된다.

Description

페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE FOR IMPROVING RELIABILITY OF DATA DETECTED THROUGH PAGE BUFFER}
본 발명은 반도체 장치에 관한 것으로써, 좀 더 상세하게는 페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 메모리 장치는 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 및 메모리 셀에 저장된 데이터를 출력하기 위한 읽기 동작을 수행할 수 있다. 불휘발성 메모리 장치는 프로그램 동작이 정상적으로 수행되었는지 여부를 확인하기 위한 프로그램 검증 동작을 수행할 수 있다.
불휘발성 메모리 장치는 읽기 동작 또는 프로그램 검증 동작에서 페이지 버퍼를 통해 메모리 셀에 저장된 데이터를 감지할 수 있다. 이 경우, 인접하는 페이지 버퍼의 센싱 노드 전압에 따라 페이지 버퍼를 통해 감지된 데이터의 신뢰성이 저하될 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 읽기 동작 또는 프로그램 검증 동작에서 페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 제1 반도체 층에 형성되며, 선택 워드 라인 및 제1 비트 라인에 연결되는 제1 메모리 셀과 상기 선택 워드 라인 및 제2 비트 라인에 연결되는 제2 메모리 셀을 포함하는 메모리 셀 어레이, 제1 방향을 따라 상기 제1 반도체 층 하부에 위치하는 제2 반도체 층에 형성되며, 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 제1 관통 전극을 통해 상기 제1 비트 라인과 연결되는 제1 페이지 버퍼 및 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 제2 관통 전극을 통해 상기 제2 비트 라인과 연결되는 제2 페이지 버퍼를 포함하는 페이지 버퍼부, 및 상기 제2 반도체 층에 형성되며, 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 각각 저장된 데이터 값들을 감지하기 위해 상기 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍과 상기 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼를 제어하도록 구성된 페이지 버퍼 제어기를 포함하고, 상기 제1 페이지 버퍼는 상기 제2 페이지 버퍼보다 상기 제1 관통 전극 및 상기 제2 관통 전극이 배치되는 상기 제2 반도체 층의 관통 전극 영역에 더 인접하여 배치된다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 제1 반도체 층에 형성되며, 선택 워드 라인에 공통으로 연결되고 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 방향을 따라 상기 제1 반도체 층 하부에 위치하는 제2 반도체 층에 형성되며, 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 관통 전극들을 통해 상기 비트 라인들과 각각 연결되는 페이지 버퍼들, 및 상기 제2 반도체 층에 형성되며, 상기 복수의 메모리 셀들에 각각 저장된 데이터 값들을 감지하기 위해 서로 다른 제어 타이밍들을 기반으로 상기 페이지 버퍼들을 제어하도록 구성된 페이지 버퍼 제어기를 포함하고, 상기 페이지 버퍼들은 상기 관통 전극들이 배치되는 상기 제2 반도체 층의 관통 전극 영역을 기준으로 상기 제1 방향과 직교하는 제2 방향을 따라 일렬로 배치된다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 선택 워드 라인에 연결된 제1 메모리 셀 및 제2 메모리 셀을 포함하는 메모리 셀 어레이, 제1 비트 라인을 통해 상기 제1 메모리 셀과 연결되는 제1 페이지 버퍼 및 제2 비트 라인을 통해 상기 제2 메모리 셀과 연결되는 제2 페이지 버퍼를 포함하는 페이지 버퍼부, 및 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 각각 저장된 데이터 값들을 감지하기 위해 상기 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍과 상기 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼를 제어하도록 구성된 페이지 버퍼 제어기를 포함하고, 상기 제1 페이지 버퍼는 상기 제2 페이지 버퍼보다 상기 메모리 셀 영역에 더 인접하여 배치된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 읽기 동작 또는 프로그램 검증 동작에서 서로 다른 제어 타이밍들을 기반으로 인접하게 배치되는 페이지 버퍼들을 제어할 수 있다. 이 경우, 인접 페이지 버퍼의 센싱 노드의 전압 변화에 따른 영향이 감소될 수 있다. 이에 따라, 페이지 버퍼를 통해 감지되는 데이터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 하나의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 4는 도 1의 메모리 장치의 하나의 예시를 보여주는 블록도이다.
도 5는 도 1의 메모리 장치의 하나의 예시적인 구조를 나타낸다.
도 6은 도 5의 메모리 장치의 예시적인 단면도를 보여준다.
도 7은 도 5의 메모리 장치의 하나의 예시를 보여주는 블록도이다.
도 8a 내지 도 8d는 본 발명의 실시 예들에 따른 데이터 감지 동작들을 보여준다.
도 9는 본 발명의 실시 예에 따른 페이지 버퍼들을 보여주는 회로도이다.
도 10a는 동일한 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들을 보여주는 타이밍도이다.
도 10b는 도 10a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 11a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다.
도 11b는 도 11a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 12a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다.
도 12b는 도 12a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 13a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다.
도 13b는 도 13a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 14a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다.
도 14b는 도 14a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 15는 도 5의 메모리 장치의 예시적인 단면도를 보여준다.
도 16은 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 강도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 시스템(10)은 개인용 컴퓨터, 서버, 데이터 센터, 스마트폰, 태블릿 PC, 자율주행 자동차, 휴대용 게임 콘솔, 웨어러블 기기 등과 같은 전자 장치들에 포함되거나 장착될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 컨트롤러(100)는 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)로 제어 신호(CTRL), 커맨드(CMD), 및/또는 어드레스(ADDR)를 제공하여 메모리 장치(200)를 제어할 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(100)는 외부의 호스트로부터의 요청에 응답하여 메모리 장치(200)가 데이터(DATA)를 저장하거나 또는 데이터(DATA)를 출력하도록 메모리 장치(200)를 제어할 수 있다.
메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 동작할 수 있다. 예시적인 실시 예에서, 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 저장된 데이터(DATA)를 출력하거나, 또는 메모리 컨트롤러(100)로부터 제공된 데이터(DATA)를 저장할 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), 및 페이지 버퍼 제어기(230)를 포함할 수 있다. 메모리 셀 어레이(210)는 워드 라인들 및 비트 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 어드레스(ADDR) 중 로우 어드레스는 워드 라인들 중 적어도 하나를 가리키고, 어드레스(ADDR) 중 컬럼 어드레스는 비트 라인들 중 적어도 하나를 가리킬 수 있다.
예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀, DRAM(Dynamic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
페이지 버퍼부(220)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들 각각은 대응하는 비트 라인을 통해 메모리 셀 어레이(210)의 메모리 셀들과 연결될 수 있다. 각각의 페이지 버퍼는 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작에서, 페이지 버퍼는 프로그램될 데이터(DATA)에 대응하는 전압을 비트 라인으로 인가하여 메모리 셀에 데이터(DATA)를 저장할 수 있다. 프로그램 검증 동작 또는 읽기 동작에서, 페이지 버퍼는 비트 라인을 통해 전류 또는 전압을 감지하여 프로그램된 데이터(DATA)를 감지할 수 있다.
페이지 버퍼 제어기(230)는 페이지 버퍼부(220)의 동작을 제어할 수 있다. 페이지 버퍼 제어기(230)는 다양한 제어 신호들을 이용하여 페이지 버퍼들 각각을 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(230)의 제어 신호들에 기초하여 페이지 버퍼부(220)는 메모리 셀들에 저장된 데이터(DATA)를 감지할 수 있다.
예시적인 실시 예에서, 페이지 버퍼 제어기(230)는 서로 다른 제어 타이밍들을 기반으로 페이지 버퍼들을 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(230)는 제1 페이지 버퍼의 제1 센싱 노드의 프리차지(precharge) 타이밍과 제2 페이지 버퍼의 제2 센싱 노드의 프리차지 타이밍이 달라지도록 페이지 버퍼들을 제어할 수 있다. 페이지 버퍼 제어기(230)는 제1 센싱 노드의 디벨롭(develop) 타이밍과 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 페이지 버퍼들을 제어할 수 있다. 읽기 동작 또는 프로그램 검증 동작에서 서로 다른 제어 타이밍들을 기반으로 인접하는 배치되는 페이지 버퍼들이 제어되는 경우, 인접 페이지 버퍼의 센싱 노드의 전압 변화에 따른 영향이 감소될 수 있다. 이에 따라, 페이지 버퍼를 통해 감지되는 데이터의 신뢰성이 향상될 수 있다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), 데이터 입출력 회로(240), 제어 로직 회로(250), 전압 생성기(260), 및 로우 디코더(270)를 포함할 수 있다. 본 명세서에서 페이지 버퍼부(220), 데이터 입출력 회로(240), 제어 로직 회로(250), 전압 생성기(260), 및 로우 디코더(270)는 주변 회로들(PECT)로 지칭될 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다(z는 양의 정수). 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(210)는 비트 라인들(BLs)을 통해 페이지 버퍼부(220)에 연결될 수 있고, 워드 라인들(WLs), 스트링 선택 라인들(SSLs), 및 그라운드 선택 라인들(GSLs)을 통해 로우 디코더(270)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(210)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(220)는 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있고, 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BLs)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(220)는 제어 로직 회로(250)의 제어에 따라 비트 라인들(BLs) 중 적어도 하나의 비트 라인을 선택할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(220)는 선택된 비트 라인으로 프로그램될 데이터(DATA)에 대응하는 프로그램 비트 라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼부(220)는 선택된 비트 라인을 통해 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼부(220)는 프로그램될 데이터(DATA)를 임시 저장하거나 메모리 셀로부터 독출된 데이터(DATA)를 임시 저장하도록 구성될 수 있다.
데이터 입출력 회로(240)는 도 1의 메모리 컨트롤러(100)로부터 수신된 데이터(DATA)를 데이터 라인들(DLs)을 통해 페이지 버퍼부(220)로 제공하거나 또는 데이터 라인들(DLs)을 통해 페이지 버퍼부(220)로부터 수신된 데이터(DATA)를 메모리 컨트롤러(100)로 전송할 수 있다.
제어 로직 회로(250)는 메모리 장치(200)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(250)는 메모리 컨트롤러(100)로부터의 커맨드(CMD), 어드레스(ADDR) 및/또는 제어 신호(CTRL)를 기반으로 메모리 장치(200)가 다양한 동작들(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 수행하도록 메모리 장치(200)의 각 구성 요소들을 제어할 수 있다.
제어 로직 회로(250)는 페이지 버퍼 제어기(230)를 포함할 수 있다. 페이지 버퍼 제어기(230)는 페이지 버퍼들(PB1~PBm) 각각을 제어하기 위한 제어 신호들을 생성할 수 있다. 예시적인 실시 예에서, 페이지 버퍼 제어기(230)는 서로 다른 제어 타이밍들을 기반으로 인접하게 배치되는 페이지 버퍼들이 제어되도록 제어 신호들을 생성할 수 있다. 예를 들어, 생성된 제어 신호들에 기초하여 페이지 버퍼들의 센싱 노드들은 서로 다른 프리차지 시간들을 가지거나, 또는 서로 다른 디벨롭 시간들을 가질 수 있다. 서로 다른 제어 타이밍들에 기초하여 생성되는 제어 신호들은 도 8a 내지 도 14b를 참조하여 상세하게 설명될 것이다.
전압 생성기(260)는 제어 로직 회로(250)로부터의 제어 신호를 기반으로 프로그램, 읽기, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(260)는 워드 라인 전압(VWL)으로서 프로그램 전압, 읽기 전압, 및 프로그램 검증 전압 등을 생성할 수 있다.
로우 디코더(270)는 제어 로직 회로(250)로부터의 제어 신호(예를 들어, 로우 어드레스)에 응답하여 복수의 워드 라인들(WLs) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSLs) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(270)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 읽기 동작 시, 선택된 워드 라인으로 읽기 전압을 인가할 수 있다.
도 3은 본 발명의 하나의 실시 예에 따른 메모리 블록을 보여주는 회로도이다. 도 3을 참조하면, 메모리 블록(BLK)은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11~NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 각 낸드 스트링에 포함된 트랜지스터들(SST, GST) 및 메모리 셀들(MCs)은 기판 상에서 제3 방향(D3)(즉, 수직 방향)을 따라 적층된 구조를 형성할 수 있다.
워드 라인들(WL1~WL8)은 제1 방향(D1)을 따라 연장되고, 비트 라인들(BL1~BL3)은 제2 방향(D2)을 따라 연장될 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1~SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1~WL8)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
도 4는 도 1의 메모리 장치의 하나의 예시를 보여주는 블록도이다. 도 4를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322)를 포함하는 페이지 버퍼부(320), 및 페이지 버퍼 제어기(330)를 포함할 수 있다. 메모리 셀 어레이(310), 페이지 버퍼부(320), 및 페이지 버퍼 제어기(330)는 도 1의 메모리 셀 어레이(210), 페이지 버퍼부(220), 및 페이지 버퍼 제어기(230)에 각각 대응할 수 있다.
메모리 셀 어레이(310)는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하는 복수의 메모리 셀들을 포함할 수 있다. 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 복수의 워드 라인들 중 선택 워드 라인(SWL)에 연결될 수 있다. 메모리 셀 어레이(310)는 메모리 셀 영역(MA)에 위치할 수 있다.
제1 페이지 버퍼(321)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(MC1)에 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)의 일단은 제1 메모리 셀(MC1)을 포함하는 낸드 스트링에 연결되고, 제1 비트 라인(BL1)의 타단은 제1 페이지 버퍼(321)의 트랜지스터에 연결될 수 있다. 제2 페이지 버퍼(322)는 제2 비트 라인(BL2)을 통해 제2 메모리 셀(MC2)에 연결될 수 있다. 예를 들어, 제2 비트 라인(BL2)의 일단은 제2 메모리 셀(MC2)을 포함하는 낸드 스트링에 연결되고, 제2 비트 라인(BL2)의 타단은 제2 페이지 버퍼(322)의 트랜지스터에 연결될 수 있다.
제1 페이지 버퍼(321)는 제1 비트 라인(BL1)을 통해 제1 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다. 예를 들어, 제1 페이지 버퍼(321)는 프리차지 동작을 수행할 수 있다. 이 경우, 제1 센싱 노드(SO1)가 프리차지될 수 있다. 제1 페이지 버퍼(321)는 프리차지 동작을 수행한 후에 디벨롭 동작을 수행할 수 있다. 이 경우, 프리차지된 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)에 저장된 데이터에 기초하여 변화될 수 있다. 이에 따라, 제1 페이지 버퍼(321)는 제1 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다.
제2 페이지 버퍼(322)는 제2 비트 라인(BL2)을 통해 제2 메모리 셀(MC2)에 저장된 데이터를 감지할 수 있다. 예를 들어, 제2 페이지 버퍼(322)는 프리차지 동작을 수행할 수 있다. 이 경우, 제2 센싱 노드(SO2)가 프리차지될 수 있다. 제2 페이지 버퍼(322)는 프리차지 동작을 수행한 후에 디벨롭 동작을 수행할 수 있다. 이 경우, 프리차지된 제2 센싱 노드(SO2)의 전압은 제2 메모리 셀(MC2)에 저장된 데이터에 기초하여 변화될 수 있다. 이에 따라, 제2 페이지 버퍼(322)는 제2 메모리 셀(MC2)에 저장된 데이터를 감지할 수 있다.
제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322)는 비트 라인들(BL1, BL2)이 연장되는 방향(즉, 제2 방향(D2))을 따라 일렬로 배치될 수 있다. 예를 들어, 제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322) 각각은 복수의 트랜지스터들을 포함하고, 각각의 트랜지스터는 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 예를 들어, 제2 페이지 버퍼(322)는 제2 방향(D2)을 기준으로 제1 페이지 버퍼(321)의 하부에 배치될 수 있다. 이에 따라, 제1 페이지 버퍼(321)는 제2 페이지 버퍼(322)보다 메모리 셀 영역(MA)에 더 인접하여 배치될 수 있다. 즉, 제1 페이지 버퍼(321)로부터 메모리 셀 영역(MA)까지의 거리는 제2 페이지 버퍼(322)로부터 메모리 셀 영역(MA)까지의 거리보다 작을 수 있다.
도 4에 도시된 바와 같이, 제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322)가 배치되는 경우, 제2 비트 라인(BL2)은 제1 페이지 버퍼(321)의 제1 센싱 노드(SO1)에 인접하게 배치될 수 있다. 이 경우, 제1 센싱 노드(SO1)와 제2 비트 라인(BL2) 사이에 형성되는 커패시턴스(capacitance)에 의해 커플링(coupling) 현상이 발생될 수 있다. 예시적인 실시 예에서, 제1 센싱 노드(SO1)의 전압 변화에 따른 커플링에 의해 제2 비트 라인(BL2)의 전압이 달라질 수 있다. 예를 들어, 제1 페이지 버퍼(PB1)의 디벨롭 동작에 따라 제1 센싱 노드(SO1)의 전압이 변화되는 경우, 제2 비트 라인(BL2)의 전압이 달라질 수 있다. 제2 센싱 노드(SO2)의 전압은 제2 비트 라인(BL2)의 전압 변화에 따라 달라질 수 있다. 제2 센싱 노드(SO2)의 전압을 기반으로 데이터의 값이 판별될 수 있으므로, 제2 센싱 노드(SO2)의 전압을 기반으로 감지되는 데이터의 신뢰성이 저하될 수 있다.
페이지 버퍼 제어기(330)는 제1 제어 신호들(CS1)을 기반으로 제1 페이지 버퍼(321)를 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(330)는 제1 페이지 버퍼(321)가 제1 메모리 셀(MC1)에 저장된 데이터를 감지하도록 제1 제어 신호들(CS1)을 제1 페이지 버퍼(321)로 제공할 수 있다. 페이지 버퍼 제어기(330)는 제2 제어 신호들(CS2)을 기반으로 제2 페이지 버퍼(322)를 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(330)는 제2 페이지 버퍼(322)가 제2 메모리 셀(MC2)에 저장된 데이터를 감지하도록 제2 제어 신호들(CS2)을 제2 페이지 버퍼(322)로 제공할 수 있다.
예시적인 실시 예에서, 페이지 버퍼 제어기(330)는 서로 다른 제어 타이밍들에 기초하여 제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322)를 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(330)는 제1 센싱 노드(SO1)와 제2 센싱 노드(SO2)의 프리차지 시간들 및 디벨롭 시간들이 달라지도록 제1 제어 신호들(CS1) 및 제2 제어 신호들(CS2)을 생성할 수 있다. 페이지 버퍼 제어기(330)는 제1 센싱 노드(SO1)와 제2 비트 라인(BL2) 사이의 커플링에 따른 데이터 신뢰성 저하가 감소되도록 제1 페이지 버퍼(321) 및 제2 페이지 버퍼(322)의 제어 타이밍들을 조절할 수 있다. 이에 따라, 제1 센싱 노드(SO1)와 제2 비트 라인(BL2) 사이의 커플링에 의해 제2 비트 라인(BL2) 전압이 달라지더라도, 제2 페이지 버퍼(322)로부터 감지되는 데이터의 신뢰성이 유지될 수 있다.
도 4에서는 일렬로 배치되는 2개의 페이지 버퍼들(321, 322)이 도시되나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제2 방향(D2)을 따라 3개 이상의 페이지 버퍼들이 일렬로 배치될 수 있고, 페이지 버퍼 제어기(330)는 서로 다른 제어 타이밍들에 기초하여 페이지 버퍼들을 제어할 수 있다. 이하에서는, 설명의 편의를 위해, 2개의 페이지 버퍼들을 기준으로 본 발명의 실시 예들이 설명될 것이다.
도 5는 도 1의 메모리 장치의 하나의 예시적인 구조를 나타낸다. 도 5를 참조하면, 메모리 장치(400)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있다. 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(즉, 제3 방향(D3))으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제3 방향(D3)을 따라 제1 반도체 층(L1) 하부에 배치될 수 있다.
예시적인 실시 예에서, 도 2의 메모리 셀 어레이(210)는 제1 반도체 층(L1)에 형성될 수 있고, 도 2의 주변 회로들(PECT)은 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(400)는 메모리 셀 어레이(210)가 주변 회로들(PECT)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조에 따르면, 수평 방향(즉, 제1 및 제2 방향들(D1, D2))의 면적이 효과적으로 감소될 수 있고, 메모리 장치(400)의 집적도가 향상될 수 있다.
예시적인 실시 예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들(예를 들어, 도 6의 트랜지스터들(TR))과 트랜지스터들을 배선하기 위한 메탈 패턴들(예를 들어, 도 6의 제1 내지 제3 하부 도전 라인들(PM1~PM3))을 형성함으로써 제2 반도체 층(L2)에 주변 회로들(PECT)을 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로들(PECT)이 형성된 후, 메모리 셀 어레이(210)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(210)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로들(PECT)을 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있고, 비트 라인들(BL)은 제2 방향(D2)으로 연장될 수 있다.
상술한 바와 같이, 메모리 장치(400)는 COP 구조를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(400)는 C2C(chip to chip) 구조를 가질 수 있다. 이 경우, 제1 반도체 층(L1)은 상부 칩에 대응하고, 제2 반도체 층(L2)은 하부 칩에 대응할 수 있다. C2C 구조에서, 제1 반도체 층(L1)은 제1 웨이퍼 상에 형성되는 도 2의 메모리 셀 어레이(210)를 포함하고, 제2 반도체 층(L2)은 제2 웨이퍼 상에 형성되는 도 2의 주변 회로들(PECT)을 포함할 수 있다. 제1 반도체 층(L1)과 제2 반도체 층(L2)은 본딩(bonding) 방식에 의해 서로 연결될 수 있다. 예를 들어, 제1 반도체 층(L1)의 최상부 메탈층에 형성된 본딩 메탈(예를 들어, 도 15의 상부 본딩 메탈(572c))과 제2 반도체 층(L2)의 최상부 메탈층에 형성된 본딩 메탈(예를 들어, 도 15의 하부 본딩 메탈(672c))이 서로 전기적으로 연결될 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 일 예로서, 제1 반도체 층(L1)과 제2 반도체 층(L2)은 웨이퍼 레벨에서 적층될 수 있다. 다른 예로서, 제1 반도체 층(L1)과 제2 반도체 층(L2)은 칩 레벨에서 적층될 수 있다.
도 6은 도 5의 메모리 장치의 예시적인 단면도를 보여준다. 구체적으로, 도 6는 COP 구조를 가지는 메모리 장치(400)의 단면도를 보여준다. 도 6을 참조하면, 제2 반도체 층(L2)은 하부기판(L_SUB), 하부기판(L_SUB)에 형성된 회로들(CT)을 포함할 수 있다. 회로들(CT)은 적어도 하나의 트랜지스터(TR)를 포함할 수 있다. 회로들(CT)은 상술된 페이지 버퍼부(220) 및 페이지 버퍼 제어기(230)를 포함할 수 있다.
제2 반도체 층(L2)은 회로들(CT)과 전기적으로 연결된 하부 컨택들(LMC1, LMC2, LMC3), 및 하부 컨택들(LMC1, LMC2, LMC3)과 전기적으로 연결된 하부 도전 라인들(PM1, PM2, PM3)을 더 포함할 수 있다. 회로들(CT), 하부 컨택들(LMC1, LMC2, LMC3), 및 하부 도전 라인들(PM1, PM2, PM3)은 하부 절연층(L_IL)으로 덮일 수 있다.
제1 반도체 층(L1)은 상부기판(U_SUB), 상부기판(U_SUB) 상에 배치된 복수의 채널 구조물(CS)들을 포함할 수 있다. 복수의 채널 구조물(CS)들은 게이트 도전층들(GS)을 관통하여 수직 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 복수의 채널 구조물(CS)들은 제1 방향(D1) 및 제2 방향(D2)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 복수의 채널 구조물(CS)들 각각은 게이트 유전막(GD), 채널 영역(CR), 매립 절연막(BI), 및 드레인 영역(DR)을 포함할 수 있다. 게이트 유전막(GD)은 채널 영역(CR)으로부터 순차적으로 형성된 터널링 유전막, 전하 저장막, 및 블로킹 유전막을 포함하는 구조를 가질 수 있다. 채널 영역(CR)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(CR)은 실린더 형상을 가질 수 있다. 채널 영역(CR)의 내부 공간은 매립 절연막(BI)으로 채워질 수 있다. 매립 절연막(BI)은 절연 물질로 이루어질 수 있다. 일부 실시 예에서, 매립 절연막(BI)은 생략 가능하며, 이 경우 채널 영역(CR)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(DR)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 드레인 영역(DR)은 제1 상부 컨택(UMC1)을 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 복수의 채널 구조물(CS)들에 포함된 복수의 드레인 영역(DR)들은 제1 절연막(IL1)에 의해 상호 절연될 수 있다.
제1 반도체 층(L1)은 채널 구조물(CS)들과 전기적으로 연결되는 제1 상부 컨택(UMC1)들, 관통 전극(THV)과 전기적으로 연결되는 제2 상부 컨택(UMC2), 및 비트 라인(BL)을 더 포함할 수 있다. 복수의 채널 구조물(CS)들과 비트 라인(BL)은 상부 절연층(U_IL)으로 덮일 수 있다.
관통 전극(THV)은 게이트 도전층들(GS)을 관통하여 수직 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 관통 전극(THV)은 관통홀(HL)을 통해 상부기판(U_SUB)을 관통할 수 있다. 관통 전극(THV)은 제2 반도체 층(L2)의 일부까지 수직 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 관통 전극(THV)은 제1 절연막(IL1) 및 절연 구조물(ILS)에 의해 포위되고, 관통홀(HL) 내의 매립 절연막(H_IL)에 의해 포위될 수 있다. 관통 전극(THV)은 제2 상부 컨택(UMC2)을 통해 비트 라인(BL)에 연결되는 일단과 제3 하부 도전 라인(PM3)과 연결되는 타단을 포함할 수 있다. 이에 따라, 제1 반도체 층(L1)의 비트 라인(BL)과 제2 반도체 층(L2)의 회로들(CT)은 관통 전극(THV)을 통해 전기적으로 연결될 수 있다. 예를 들어, 제2 반도체 층(L2)에 배치되는 페이지 버퍼부(220)의 페이지 버퍼들 각각은 관통 전극(THV)을 통해 비트 라인(BL)과 연결될 수 있다.
복수의 채널 구조물(CS)들은 블록 영역(BLK_R)에 배치되고, 관통 전극(THV)은 THV 영역(THV_R)에 배치될 수 있다. 블록 영역(BLK_R)은 상부기판(U_SUB) 상의 제1 방향(D1) 및 제2 방향(D2)을 따라 연장되는 복수의 워드 라인 컷 영역(WLC)들에 의해 THV 영역(THV_R)과 분리될 수 있다. 복수의 워드 라인 컷 영역(WLC)들은 절연막(W_IL)으로 채워질 수 있다.
게이트 도전층들(GS)은 제2 방향(D2)으로 상호 평행하게 연장되는 복수의 게이트 라인(GL)들을 포함할 수 있다. 예를 들어, 게이트 라인(GL)들은 그라운드 선택 라인, 워드 라인들, 및 스트링 선택 라인을 구성할 수 있다. 예를 들어, 상부기판(U_SUB) 상에, 도 3을 참조하여 설명한 바와 같이, 그라운드 선택 라인, 워드 라인들, 및 스트링 선택 라인이 순차적으로 형성될 수 있다. 복수의 게이트 라인(GL)들 사이에는 제2 절연막(IL2)이 형성될 수 있다. 예를 들어, 그라운드 선택 라인과 그라운드 선택 라인에 인접한 채널 구조물(CS)의 일부는 그라운드 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 워드 라인들과 워드 라인들에 인접한 채널 구조물(CS)의 일부는 메모리 셀들(도 3의 MCs)을 구성할 수 있다. 스트링 선택 라인과 스트링 선택 라인에 인접한 채널 구조물(CS)의 일부는 스트링 선택 트랜지스터(도 3의 SST)를 구성할 수 있다.
예시적인 실시 예에서, 블록 영역(BLK_R)의 채널 구조물(CS)들에 의해 상술된 메모리 셀 어레이(210)가 구성될 수 있다. 이 경우, 제1 반도체 층(L1)의 블록 영역(BLK_R)에 대응하는 제2 반도체 층(L2)의 영역(즉, 제3 방향(D3)을 따라 블록 영역(BLK_R) 하부에 위치하는 영역)에 형성되는 회로들(CT)을 통해 페이지 버퍼부(220)가 형성될 수 있다. 페이지 버퍼부(220)의 페이지 버퍼들은 제2 방향(D2)을 따라 일렬로 배치될 수 있다.
상술한 바와 같이, COP 구조를 가지는 메모리 장치(400)에 있어서, 비트 라인(BL)은 제1 반도체 층(L1) 및 제2 반도체 층(L2)의 관통 전극 영역(예를 들어, THV 영역(THV_R))에 형성되는 관통 전극(THV)을 통해 페이지 버퍼들 각각에 연결될 수 있다.
도 7은 도 5의 메모리 장치의 하나의 예시를 보여주는 블록도이다. 도 7을 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410), 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)를 포함하는 페이지 버퍼부(420), 및 페이지 버퍼 제어기(430)를 포함할 수 있다. 메모리 셀 어레이(410)는 제1 반도체 층(L1)에 형성되고, 페이지 버퍼부(420) 및 페이지 버퍼 제어기(430)는 제2 반도체 층(L2)에 형성될 수 있다. 메모리 셀 어레이(410), 페이지 버퍼부(420), 및 페이지 버퍼 제어기(430)는 도 1의 메모리 셀 어레이(210), 페이지 버퍼부(220), 및 페이지 버퍼 제어기(230)에 각각 대응할 수 있다.
메모리 셀 어레이(410)는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하는 복수의 메모리 셀들을 포함할 수 있다. 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 복수의 워드 라인들 중 선택 워드 라인(SWL)에 연결될 수 있다. 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)은 제1 반도체 층(L1)에 형성되는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 각각 연결될 수 있다.
제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)는 제2 반도체 층(L2)에 형성되는 제1 하부 비트 라인(LVBL1) 및 제2 하부 비트 라인(LVBL2)에 각각 연결될 수 있다. 제1 비트 라인(BL1)과 제1 하부 비트 라인(LVBL1)은 제1 관통 전극(THV1)을 통해 전기적으로 연결되고, 제2 비트 라인(BL2)과 제2 하부 비트 라인(LVBL2)은 제2 관통 전극(THV2)을 통해 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)의 일단 및 제2 관통 전극(THV2)의 일단은 제1 반도체 층(L1)의 THV 영역(THV_RH)에 위치하고, 제1 관통 전극(THV1)의 타단 및 제2 관통 전극(THV2)의 타단은 제2 반도체 층(L2)의 THV 영역(THV_RL)에 위치할 수 있다.
제1 페이지 버퍼(421)는 제1 비트 라인(BL1) 및 제1 하부 비트 라인(LVBL1)을 통해 제1 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다. 예를 들어, 제1 페이지 버퍼(421)는 프리차지 동작 및 디벨롭 동작을 수행하여 제1 메모리 셀(MC1)에 저장된 데이터를 감지할 수 있다. 제2 페이지 버퍼(422)는 제2 비트 라인(BL2) 및 제2 하부 비트 라인(LVBL2)을 통해 제2 메모리 셀(MC2)에 저장된 데이터를 감지할 수 있다. 예를 들어, 제2 페이지 버퍼(422)는 프리차지 동작 및 디벨롭 동작을 수행하여 제2 메모리 셀(MC2)에 저장된 데이터를 감지할 수 있다.
제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)는 하부 비트 라인들(LVBL1, LVBL2)이 연장되는 방향(즉, 제2 방향(D2))을 따라 일렬로 배치될 수 있다. 예를 들어, 도 6을 참조하여 설명한 바와 같이, 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422) 각각은 복수의 트랜지스터들(TR)을 포함하고, 각각의 트랜지스터는 제2 방향(D2)을 따라 일렬로 배치될 수 있다. 이에 따라, 제1 페이지 버퍼(421)는 제2 페이지 버퍼(422)보다 THV 영역(THV_RL)에 더 인접하여 배치될 수 있다.
도 7에 도시된 바와 같이, 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)가 배치되는 경우, 제2 하부 비트 라인(LVBL2)은 제1 페이지 버퍼(421)의 제1 센싱 노드(SO1)에 인접하게 배치될 수 있다. 이 경우, 도 4를 참조하여 설명한 바와 같이, 제1 센싱 노드(SO1)의 전압 변화에 따른 커플링에 의해 제2 하부 비트 라인(LVBL2)의 전압이 달라질 수 있고, 제2 하부 비트 라인(LVBL2)의 전압 변화에 따라 제2 센싱 노드(SO2)의 전압이 달라질 수 있다. 이에 따라, 제2 센싱 노드(SO2)의 전압을 기반으로 감지되는 데이터의 신뢰성이 저하될 수 있다.
페이지 버퍼 제어기(430)는 제1 제어 신호들(CS1)을 기반으로 제1 페이지 버퍼(421)를 제어할 수 있다. 페이지 버퍼 제어기(430)는 제2 제어 신호들(CS2)을 기반으로 제2 페이지 버퍼(422)를 제어할 수 있다. 페이지 버퍼 제어기(430)는 서로 다른 제어 타이밍들에 기초하여 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)를 제어할 수 있다. 예를 들어, 페이지 버퍼 제어기(430)는 제1 센싱 노드(SO1)와 제2 하부 비트 라인(LVBL2) 사이의 커플링에 따른 데이터 신뢰성 저하가 감소되도록 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)의 제어 타이밍들을 조절할 수 있다. 이에 따라, 제2 페이지 버퍼(422)로부터 감지되는 데이터의 신뢰성이 유지될 수 있다.
도 8a 내지 도 8d는 본 발명의 실시 예들에 따른 데이터 감지 동작들을 보여준다. 구체적으로, 도 8a 내지 도 8d는, 도 4 및 도 7을 참조하여 설명한 바와 같이, 서로 다른 제어 타이밍들을 기반으로 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)를 제어하는 예시들을 보여준다. 이 경우, 제1 센싱 노드(SO1)는 메모리 셀 영역(MA) 또는 THV 영역(THV_RL)에 가까이 위치하는 페이지 버퍼(예를 들어, 제1 페이지 버퍼(321, 421))에 포함되고, 제2 센싱 노드(SO2)는 메모리 셀 영역(MA) 또는 THV 영역(THV_RL)에 멀리 위치하는 페이지 버퍼(예를 들어, 제2 페이지 버퍼(322, 422))에 포함될 수 있다. 도 8a 내지 도 8d를 참조하면, 프리차지 동작, 디벨롭 동작, 및 센싱 동작을 통해 데이터 감지 동작이 수행될 수 있다.
도 8a를 참조하면, 제2 센싱 노드(SO2)의 프리차지 동작이 제1 센싱 노드(SO1)의 프리차지 동작보다 먼저 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 디벨롭 동작보다 먼저 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 프리차지 동작이 수행되는 동안 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 디벨롭 동작이 종료된 후 시작될 수 있다. 이 경우, 제1 센싱 노드(SO1)의 디벨롭 시간(이하, 제1 디벨롭 시간(DT1)이라 칭함)과 제2 센싱 노드(SO2)의 디벨롭 시간(이하, 제2 디벨롭 시간(DT2)이라 칭함)은 서로 겹치지 않을 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작이 종료된 후에 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)의 센싱 동작들이 시작될 수 있다. 예를 들어, 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)의 센싱 동작들은 동일한 타이밍에 시작될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 8b를 참조하면, 제2 센싱 노드(SO2)의 프리차지 동작이 제1 센싱 노드(SO1)의 프리차지 동작보다 먼저 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 디벨롭 동작보다 먼저 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 프리차지 동작이 수행되는 동안 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 디벨롭 동작이 종료되기 전에 시작될 수 있다. 이 경우, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)은 부분적으로 서로 겹칠 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작이 종료된 후에 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)의 센싱 동작들이 시작될 수 있다.
예시적인 실시 예에서, 도 8b에 도시된 바와 같이, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)이 부분적으로 겹치는 경우, 데이터 감지 동작(즉, 읽기 동작 또는 프로그램 검증 동작)을 위한 시간이 감소될 수 있다. 이에 따라, 도 8b의 실시 예에 따른 데이터 감지 시간(DST2)은 도 8a의 실시 예에 따른 데이터 감지 시간(DST1)보다 작을 수 있다.
도 8c를 참조하면, 제1 센싱 노드(SO1)의 프리차지 동작이 제2 센싱 노드(SO2)의 프리차지 동작보다 먼저 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 디벨롭 동작보다 먼저 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 프리차지 동작이 수행되는 동안 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 디벨롭 동작이 종료된 후 시작될 수 있다. 이 경우, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)은 서로 겹치지 않을 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작이 종료된 후에 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)의 센싱 동작들이 시작될 수 있다.
도 8d를 참조하면, 제1 센싱 노드(SO1)의 프리차지 동작이 제2 센싱 노드(SO2)의 프리차지 동작보다 먼저 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 디벨롭 동작보다 먼저 시작될 수 있다. 제1 센싱 노드(SO1)의 디벨롭 동작은 제2 센싱 노드(SO2)의 프리차지 동작이 수행되는 동안 시작될 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작은 제1 센싱 노드(SO1)의 디벨롭 동작이 종료되기 전에 시작될 수 있다. 이 경우, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)은 부분적으로 서로 겹칠 수 있다. 제2 센싱 노드(SO2)의 디벨롭 동작이 종료된 후에 제1 센싱 노드(SO1) 및 제2 센싱 노드(SO2)의 센싱 동작들이 시작될 수 있다.
예시적인 실시 예에서, 도 8d에 도시된 바와 같이, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)이 부분적으로 겹치는 경우, 데이터 감지 동작을 위한 시간이 감소될 수 있다. 이에 따라, 도 8d의 실시 예에 따른 데이터 감지 시간(DST4)은 도 8c의 실시 예에 따른 데이터 감지 시간(DST3)보다 작을 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 데이터 감지 동작들에 있어서, 센싱 노드들의 프리차지 타이밍들 및 디벨롭 타이밍들이 서로 달라지도록 인접하게 배치되는 페이지 버퍼들이 제어될 수 있다. 도 8a 내지 도 8d에 도시된 바와 같이, 제1 센싱 노드(SO1)의 디벨롭 시작 시점과 제2 센싱 노드(SO2)의 디벨롭 시작 시점이 서로 다른 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작에 의한 커플링 영향이 감소될 수 있다. 예를 들어, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)이 겹치지 않는 경우, 커플링에 의한 제2 센싱 노드(SO2)의 전압 변화 없이 제2 페이지 버퍼(PB2)의 디벨롭 동작이 수행될 수 있다. 이에 따라, 제2 페이지 버퍼(PB2)의 디벨롭 동작에 있어서, 커플링에 의한 데이터의 신뢰성 저하가 발생되지 않을 수 있다.
예시적인 실시 예에서, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)이 부분적으로 겹치는 경우, 제2 페이지 버퍼(PB2)의 디벨롭 동작이 수행되는 동안 커플링에 의한 제2 센싱 노드(SO2)의 전압 변화가 발생될 수 있다. 제2 디벨롭 시간(DT2)이 감소되도록 제2 페이지 버퍼(PB2)가 제어되는 경우, 제2 페이지 버퍼(PB2)의 디벨롭 동작에 대한 커플링 영향이 감소될 수 있다. 예를 들어, 도 8b 및 도 8d의 실시 예들에 있어서, 제2 디벨롭 시간(DT2)이 제1 디벨롭 시간(DT1)보다 작도록 제2 페이지 버퍼(PB2)가 제어될 수 있다. 예를 들어, 도 8b 및 도 8d의 실시 예들에 따른 제2 디벨롭 시간(DT2)은 도 8a 및 도 8c의 실시 예들에 따른 제2 디벨롭 시간(DT2)보다 작도록 제2 페이지 버퍼(PB2)가 제어될 수 있다.
도 9는 본 발명의 실시 예에 따른 페이지 버퍼들을 보여주는 회로도이다. 도 9를 참조하면, 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 통해 제1 낸드 스트링(SS1)에 연결되고, 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)을 통해 제2 낸드 스트링(SS2)에 연결될 수 있다. 도 9에서는, 설명의 편의를 위해, 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)가 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 직접 연결되는 것으로 도시되나, 후술될 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)는 관통 전극들을 통해 비트 라인들에 연결되는 도 7의 제1 페이지 버퍼(421) 및 제2 페이지 버퍼(422)에도 적용될 수 있다.
낸드 스트링들(SS1, SS2)은 그라운드 선택 트랜지스터들(GST1, GST2), 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하는 메모리 셀들, 및 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 그라운드 선택 트랜지스터들(GST1, GST2)은 공통 소스 라인(CSL) 및 그라운드 선택 라인(GSL)에 연결되고, 메모리 셀들은 워드 라인들(WL0-WLm)에 연결될 수 있다. 예를 들어, 제1 낸드 스트링(SS1)의 제1 메모리 셀(MC1) 및 제2 낸드 스트링(SS2)의 제2 메모리 셀(MC2)은 선택 워드 라인(SWL)인 제1 워드 라인(WL1)에 연결될 수 있다. 스트링 선택 트랜지스터들(SST1, SST2)은 스트링 선택 라인(SSL)에 공통으로 연결되고, 비트 라인들(BL1, BL2)에 각각 연결될 수 있다. 이에 따라, 제1 메모리 셀(MC1)은 제1 비트 라인(BL1)을 통해 제1 페이지 버퍼(PB1)에 연결되고, 제2 메모리 셀(MC2)은 제2 비트 라인(BL2)을 통해 제2 페이지 버퍼(PB2)에 연결될 수 있다.
제1 페이지 버퍼(PB1)는 제1 비트 라인 셧-오프(shut-off) 신호(BLSHF1)에 의해 구동되는 제1 트랜지스터(TR1) 및 제1 비트 라인 연결 제어 신호(CLBLK1)에 의해 구동되는 제2 트랜지스터(TR2)를 포함할 수 있다. 예를 들어, 하이(high) 레벨을 가지는 제1 비트 라인 셧-오프 신호(BLSHF1)에 따라 제1 트랜지스터(TR1)가 턴-온 될 수 있고, 로우(low) 레벨을 가지는 제1 비트 라인 셧-오프 신호(BLSHF1)에 따라 제1 트랜지스터(TR1)가 턴-오프 될 수 있다. 예를 들어, 하이 레벨을 가지는 제1 비트 라인 연결 제어 신호(CLBLK1)에 따라 제2 트랜지스터(TR2)가 턴-온 될 수 있고, 로우 레벨을 가지는 제1 비트 라인 연결 제어 신호(CLBLK1)에 따라 제2 트랜지스터(TR2)가 턴-오프 될 수 있다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 제1 비트 라인(BL1)과 제1 센싱 노드(SO1) 사이에 배치될 수 있다. 도 9에는 제1 트랜지스터(TR1)가 제1 비트 라인(BL1)에 직접 연결되는 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 비트 라인(BL1)과 제1 트랜지스터(TR1) 사이에 비트 라인 선택을 위한 별도의 트랜지스터(예를 들어, 비트 라인 선택 트랜지스터(BLSLT))가 추가로 배치될 수 있다.
제1 페이지 버퍼(PB1)는 제1 프리차지 제어 신호(PSO1)에 의해 구동되는 제3 트랜지스터(TR3)를 더 포함할 수 있다. 예를 들어, 로우 레벨을 가지는 제1 프리차지 제어 신호(PSO1)에 따라 제3 트랜지스터(TR3)가 턴-온 될 수 있고, 하이 레벨을 가지는 제1 프리차지 제어 신호(PSO1)에 따라 제3 트랜지스터(TR3)가 턴-오프될 수 있다. 제3 트랜지스터(TR3)가 턴-온 되는 경우, 프리차지 전압(Vpre)에 기초하여 제1 페이지 버퍼(PB1)의 프리차지 동작이 시작될 수 있다. 예를 들어, 제1 센싱 노드(SO1)의 전압이 증가되어 제1 센싱 노드(SO1)가 프리차지 전압(Vpre)에 대응하는 전압 레벨로 프리차지될 수 있다. 제3 트랜지스터(TR3)가 턴-오프 되는 경우, 제1 페이지 버퍼(PB1)의 프리차지 동작이 종료될 수 있다.
프리차지 동작이 수행된 후에 제1 및 제2 트랜지스터들(TR1, TR2)이 턴-온 상태이고, 제3 트랜지스터(TR3)가 턴-오프 되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 시작될 수 있다. 디벨롭 구간 동안 제1 메모리 셀(MC1)에 저장된 데이터에 따라 제1 센싱 노드(SO1)의 전압이 달라질 수 있다. 예를 들어, 제1 메모리 셀(MC1)이 온-셀(on-cell)인 경우, 제1 센싱 노드(SO1)의 전압이 기준 전압 이하로 감소될 수 있다. 제1 메모리 셀(MC1)이 오프-셀(off-cell)인 경우, 제1 센싱 노드(SO1)의 전압이 기준 전압 이상으로 유지될 수 있다. 기준 전압은 제1 메모리 셀(MC1)이 온-셀 또는 오프-셀인지 여부를 판별하기 위한 전압일 수 있다. 즉, 기준 전압은 제1 메모리 셀(MC1)에 저장된 데이터 값이 0 또는 1인지 여부를 구분하기 위한 전압일 수 있다. 제2 트랜지스터(TR2)가 턴-오프 되는 경우, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 종료될 수 있다.
제1 페이지 버퍼(PB1)는 제1 센싱 모니터링 신호(MON1)에 의해 구동되는 제4 트랜지스터(TR4) 및 제1 센싱 래치(SL1)를 더 포함할 수 있다. 제4 트랜지스터(TR4)는 제1 센싱 노드(SO1)와 제1 센싱 래치(SL1) 사이에 배치될 수 있다. 예를 들어, 하이 레벨을 가지는 제1 센싱 모니터링 신호(MON1)에 따라 제4 트랜지스터(TR4)가 턴-온 될 수 있고, 로우 레벨을 가지는 제1 센싱 모니터링 신호(MON1)에 따라 제4 트랜지스터(TR4)가 턴-오프 될 수 있다. 디벨롭 동작 이후에 제4 트랜지스터(TR4)가 턴-온 되는 경우, 제1 메모리 셀(MC1)로부터 감지된 데이터가 제1 센싱 래치(SL1)에 저장될 수 있다. 제1 메모리 셀(MC1)에 저장된 데이터가 제1 센싱 래치(SL1)에 저장됨으로써 제1 페이지 버퍼(PB1)의 센싱 동작이 수행될 수 있다. 예를 들어, 도 9에는 도시되지 않았으나, 제1 페이지 버퍼(PB1)는 제1 센싱 래치(SL1) 뿐만 아니라, 데이터 래치들 및 캐시 래치를 더 포함할 수 있다.
제2 페이지 버퍼(PB2)는 제2 비트 라인 셧-오프 신호(BLSHF2)에 의해 구동되는 제5 트랜지스터(TR5) 및 제2 비트 라인 연결 제어 신호(CLBLK2)에 의해 구동되는 제6 트랜지스터(TR6)를 포함할 수 있다. 제2 페이지 버퍼(PB2)는 제2 프리차지 제어 신호(PSO2)에 의해 구동되는 제7 트랜지스터(TR7), 제2 센싱 모니터링 신호(MON2)에 의해 구동되는 제8 트랜지스터(TR8), 및 제2 센싱 래치(SL2)를 더 포함할 수 있다. 도 9에 도시된 바와 같이, 제2 페이지 버퍼(PB2)는 제1 페이지 버퍼(PB1)와 동일하게 구성될 수 있으므로, 제2 페이지 버퍼(PB2)는 제1 페이지 버퍼(PB1)와 실질적으로 동일하게 동작할 수 있다. 이에 따라, 중복되는 설명은 생략된다.
상술한 바와 같이, 페이지 버퍼들 각각은 트랜지스터들을 기반으로 프리차지 동작, 디벨롭 동작, 및 센싱 동작을 통해 메모리 셀에 저장된 데이터를 감지할 수 있다. 페이지 버퍼들 각각의 트랜지스터들은 제어 신호들에 기초하여 구동될 수 있다. 상술된 페이지 버퍼 제어기(230, 330, 430)는 제어 신호들을 이용하여 페이지 버퍼들 각각을 제어할 수 있다.
이하에서는, 도 10a 내지 도 14b를 참조하여 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)를 제어하기 위해 생성되는 제어 신호들이 상세하게 설명될 것이다. 구체적으로, 도 10a 및 도 10b를 참조하여 동일한 제어 타이밍들을 기반으로 제1 및 제2 페이지 버퍼들(PB1, PB2)을 통해 데이터 감지 동작이 수행되는 예시가 설명되고, 도 11a 및 도 14b를 참조하여 서로 다른 제어 타이밍들을 기반으로 제1 및 제2 페이지 버퍼들(PB1, PB2)을 통해 데이터 감지 동작이 수행되는 예시가 설명될 것이다. 설명의 편의를 위해, 제1 메모리 셀(MC1)은 온-셀이고, 제2 메모리 셀(MC2)은 오프-셀인 것으로 가정하나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 메모리 셀(MC1)이 오프-셀이고, 제2 메모리 셀(MC2)이 온-셀이거나, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)이 모두 온-셀인 경우, 서로 다른 제어 타이밍들을 기반으로 제1 및 제2 페이지 버퍼들(PB1, PB2)을 통해 데이터 감지 동작이 수행될 수 있다.
도 10a는 동일한 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들을 보여주는 타이밍도이다. 도 10b는 도 10a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다.
도 9, 도 10a, 및 도 10b를 참조하면, 제1 및 제2 비트 라인 셧-오프 신호들(BLSHF1, BLSHF2) 각각은 하이 레벨로 제어될 수 있다. 제1 및 제2 프리차지 제어 신호들(PSO1, PSO2) 각각은 제1 시점(t11)부터 제3 시점(t13)까지 로우 레벨로 제어될 수 있다. 이에 따라, 제1 시점(t11)부터 제3 시점(t13)까지 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)의 프리차지 동작이 수행될 수 있다. 프리차지 시간(PT) 동안 제1 및 제2 센싱 노드들(SO1, SO2) 각각의 전압은 프리차지 전압(Vpre)에 대응하는 전압 레벨로 증가될 수 있다.
제1 및 제2 비트 라인 연결 제어 신호들(CLBLK1, CLBLK2) 각각은 제2 시점(t12)부터 제4 시점(t14)까지 하이 레벨로 제어될 수 있다. 제1 및 제2 프리차지 제어 신호들(PSO1, PSO2)과 제1 및 제2 비트 라인 연결 제어 신호들(CLBLK1, CLBLK2)이 하이 레벨로 제어되는 동안(즉, 제3 시점(t13)부터 제4 시점(t14)까지), 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)의 디벨롭 동작이 수행될 수 있다.
디벨롭 시간(DT) 동안 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)에 저장된 데이터에 따라 디벨롭되고 제2 센싱 노드(SO2)의 전압은 제2 메모리 셀(MC2)에 저장된 데이터에 따라 디벨롭될 수 있다. 예를 들어, 제1 센싱 노드(SO1)의 전압은 기준 전압(Vref)보다 작아질 수 있다. 이 경우, 제1 센싱 노드(SO1)에 인접하게 위치하는 제2 비트 라인(BL2)은 제1 센싱 노드(SO1)의 전압 변화에 따라 다운 커플링될 수 있다. 다운 커플링에 의해 제2 비트 라인(BL2)의 전압 변화가 발생되는 경우, 제2 센싱 노드(SO2)의 전압은 다운 커플링에 의한 영향이 없을 때보다 더 감소될 수 있다. 예를 들어, 다운 커플링에 의한 영향이 없는 경우, 제2 센싱 노드(SO2)의 전압은 기준 전압(Vref)보다 큰 제1 전압(V1)으로 디벨롭될 수 있다. 다운 커플링에 의한 영향이 있는 경우, 제2 센싱 노드(SO2)의 전압은 기준 전압(Vref)보다 작은 제2 전압(V2)으로 디벨롭될 수 있다. 즉, 제1 페이지 버퍼(PB1)의 디벨롭 시간(DT)과 제2 페이지 버퍼(PB2)의 디벨롭 시간(DT)이 서로 동일한 경우, 디벨롭 시간(DT) 동안 다운 커플링에 의해 제2 센싱 노드(SO2)의 전압이 더 감소될 수 있다.
제1 및 제2 센싱 모니터링 신호들(MON1, MON2) 각각은 제4 시점(t14)부터 제5 시점(t15)까지 하이 레벨로 제어될 수 있다. 이에 따라, 제1 및 제2 센싱 노드들(SO1, SO2)에 의해 감지된 데이터가 제1 및 제2 센싱 래치들(SL1, SL2)에 저장될 수 있다. 제1 및 제2 센싱 래치들(SL1, SL2) 각각에 저장되는 데이터의 값은 디벨롭 시간(DT) 동안 디벨롭되는 전압에 대응할 수 있다. 디벨롭 시간(DT) 동안 다운 커플링에 의한 영향으로 제2 센싱 노드(SO2)의 전압이 기준 전압(Vref)보다 작은 제2 전압(V2)으로 디벨롭될 수 있으므로, 센싱 시간(ST) 동안 제2 센싱 래치(SL2)에 저장되는 데이터의 값이 달라질 수 있다. 즉, 제2 메모리 셀(MC2)에 저장된 데이터의 값과 다른 값을 가지는 데이터가 제2 센싱 래치(SL2)에 저장될 수 있다.
상술한 바와 같이, 동일한 제어 타이밍들을 기반으로 제1 및 제2 페이지 버퍼들(PB1, PB2)이 제어되는 경우, 다운 커플링에 의한 영향으로 제2 페이지 버퍼(PB2)에 의해 감지되는 데이터의 값이 달라질 수 있다. 이에 따라, 페이지 버퍼들을 통해 감지되는 데이터의 신뢰성이 저하될 수 있다.
도 11a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다. 도 11b는 도 11a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다. 구체적으로, 도 11a 및 도 11b의 실시 예는 도 8a의 실시 예에 대응할 수 있다.
도 9, 도 11a, 및 도 11b를 참조하면, 제1 및 제2 비트 라인 셧-오프 신호들(BLSHF1, BLSHF2) 각각은 하이 레벨로 제어될 수 있다. 제2 프리차지 제어 신호(PSO2)는 제1 시점(t21)부터 제3 시점(t23)까지 로우 레벨로 제어될 수 있다. 이에 따라, 제1 시점(t21)부터 제3 시점(t23)까지 제2 페이지 버퍼(PB2)의 프리차지 동작이 수행될 수 있다. 제2 페이지 버퍼(PB2)의 프리차지 시간(이하, 제2 프리차지 시간(PT2)이라 칭함) 동안 제2 센싱 노드(SO2)의 전압은 프리차지 전압(Vpre)에 대응하는 전압 레벨로 증가될 수 있다.
제1 프리차지 제어 신호(PSO1)는 제2 시점(t22)부터 제5 시점(t25)까지 로우 레벨로 제어될 수 있다. 이에 따라, 제2 시점(t22)부터 제5 시점(t25)까지 제1 페이지 버퍼(PB1)의 프리차지 동작이 수행될 수 있다. 제1 페이지 버퍼(PB1)의 프리차지 시간(이하, 제1 프리차지 시간(PT1)이라 칭함) 동안 제1 센싱 노드(SO1)의 전압은 프리차지 전압(Vpre)에 대응하는 전압 레벨로 증가될 수 있다.
제2 프리차지 제어 신호(PSO2)와 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨로 제어되는 동안(즉, 제3 시점(t23)부터 제4 시점(t24)까지), 제2 페이지 버퍼(PB2)의 디벨롭 동작이 수행될 수 있다. 제2 페이지 버퍼(PB2)의 제2 디벨롭 시간(DT2) 동안 제2 센싱 노드(SO2)의 전압은 제2 메모리 셀(MC2)에 저장된 데이터에 따라 디벨롭될 수 있다. 제2 메모리 셀(MC2)이 오프-셀인 경우, 제2 센싱 노드(SO2)의 전압은 기준 전압(Vref)보다 큰 전압(Vs)으로 디벨롭될 수 있다.
제1 프리차지 제어 신호(PSO1)와 제1 비트 라인 연결 제어 신호(CLBLK1)가 하이 레벨로 제어되는 동안(즉, 제5 시점(t25)부터 제6 시점(t26)까지), 제1 페이지 버퍼(PB1)의 디벨롭 동작이 수행될 수 있다. 제1 페이지 버퍼(PB1)의 제1 디벨롭 시간(DT1) 동안 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)에 저장된 데이터에 따라 디벨롭될 수 있다. 제1 메모리 셀(MC1)이 온-셀인 경우, 제1 센싱 노드(SO1)의 전압은 기준 전압(Vref)보다 작아질 수 있다. 이 경우, 제2 비트 라인(BL2)은 제1 센싱 노드(SO1)의 전압 변화에 따라 다운 커플링될 수 있다. 제1 디벨롭 시간(DT1) 동안 제2 비트 라인 연결 제어 신호(CLBLK2)는 로우 레벨로 제어되므로, 제2 센싱 노드(SO2)의 전압은 제2 비트 라인(BL2)의 전압 변화와 관계없이 유지될 수 있다.
제1 및 제2 센싱 모니터링 신호들(MON1, MON2) 각각은 제6 시점(t26)부터 제7 시점(t27)까지 하이 레벨로 제어될 수 있다. 이에 따라, 제1 및 제2 센싱 노드들(SO1, SO2)에 의해 감지된 데이터가 제1 및 제2 센싱 래치들(SL1, SL2)에 저장될 수 있다. 제1 디벨롭 시간(DT1) 동안 제2 비트 라인(BL2)의 다운 커플링이 발생되더라도 제2 센싱 노드(SO2)의 전압이 달라지지 않으므로, 센싱 시간(ST) 동안 제2 센싱 래치(SL2)에 저장되는 데이터의 값이 달라지지 않을 수 있다. 이에 따라, 제2 페이지 버퍼(PB2)에 의해 감지되는 데이터의 신뢰성이 유지될 수 있다.
도 12a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다. 도 12b는 도 12a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다. 구체적으로, 도 12a 및 도 12b의 실시 예는 도 8b의 실시 예에 대응할 수 있다. 도 12a의 제어 신호들은 도 11a의 제어 신호들과 유사하게 생성될 수 있으므로, 이하에서 중복되는 설명은 생략된다.
도 9, 도 12a, 및 도 12b를 참조하면, 제2 페이지 버퍼(PB2)의 디벨롭 동작이 종료되기 전에 제1 페이지 버퍼(PB1)의 디벨롭 동작이 시작될 수 있다. 예를 들어, 제2 시점(t32)에서 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨에서 로우 레벨로 천이되기 전에, 제1 프리차지 제어 신호(PSO1)가 로우 레벨에서 하이 레벨로 천이될 수 있다. 이에 따라, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)은 부분적으로 겹칠 수 있다. 즉, 오버랩 시간(OT)이 발생될 수 있다.
오버랩 시간(OT) 동안 제2 비트 라인(BL2)의 전압은 다운 커플링에 의해 감소될 수 있다. 오버랩 시간(OT) 동안 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨로 유지되므로, 제2 비트 라인(BL2)의 전압 변화에 따라 제2 센싱 노드(SO2)의 전압이 달라질 수 있다. 예를 들어, 제2 디벨롭 시간(DT2) 동안 제2 센싱 노드(SO2)의 전압은 다운 커플링에 의해 전압(Vs')으로 디벨롭될 수 있다. 다운 커플링에 따른 전압(Vs')은 도 11a 및 도 11b의 예시(즉, 다운 커플링에 의한 영향이 없는 경우)에 따른 전압(Vs)보다 작을 수 있다.
제2 페이지 버퍼(PB2)의 디벨롭 동작에서 다운 커플링에 의해 제2 센싱 노드(SO2)의 전압이 감소되더라도, 오버랩 시간(OT)에 따라 제2 센싱 노드(SO2)의 전압(Vs')은 기준 전압(Vref)보다 클 수 있다. 이에 따라, 제2 페이지 버퍼(PB2)에 의해 감지되는 데이터의 신뢰성이 유지될 수 있다.
예시적인 실시 예에서, 오버랩 시간(OT) 동안 다운 커플링에 의한 영향을 감소시키기 위해 제2 디벨롭 시간(DT2)이 감소되도록 제2 페이지 버퍼(PB2)가 제어될 수 있다. 즉, 오버랩 시간(OT)이 감소되도록 제2 페이지 버퍼(PB2)가 제어될 수 있다. 이에 따라, 오버랩 시간(OT) 동안 다운 커플링에 의해 제2 센싱 노드(SO2)의 전압이 감소되더라도, 제2 센싱 노드(SO2)의 전압(Vs')은 기준 전압(Vref)보다 높게 유지될 수 있다.
도 13a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다. 도 13b는 도 13a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다. 구체적으로, 도 13a 및 도 13b의 실시 예는 도 8c의 실시 예에 대응할 수 있다.
도 9, 도 13a, 및 도 13b를 참조하면, 제1 및 제2 비트 라인 셧-오프 신호들(BLSHF1, BLSHF2) 각각은 하이 레벨로 제어될 수 있다. 제1 프리차지 제어 신호(PSO1)는 제1 시점(t41)부터 제3 시점(t43)까지 로우 레벨로 제어될 수 있다. 이에 따라, 제1 시점(t41)부터 제3 시점(t43)까지 제1 페이지 버퍼(PB1)의 프리차지 동작이 수행될 수 있다. 제1 페이지 버퍼(PB1)의 제1 프리차지 시간(PT1) 동안 제1 센싱 노드(SO1)의 전압은 프리차지 전압(Vpre)에 대응하는 전압 레벨로 증가될 수 있다.
제2 프리차지 제어 신호(PSO2)는 제2 시점(t42)부터 제5 시점(t45)까지 로우 레벨로 제어될 수 있다. 이에 따라, 제2 시점(t42)부터 제5 시점(t45)까지 제2 페이지 버퍼(PB2)의 프리차지 동작이 수행될 수 있다. 제2 페이지 버퍼(PB2)의 제2 프리차지 시간(PT2) 동안 제2 센싱 노드(SO2)의 전압은 프리차지 전압(Vpre)에 대응하는 전압 레벨로 증가될 수 있다.
제1 프리차지 제어 신호(PSO1)와 제1 비트 라인 연결 제어 신호(CLBLK1)가 하이 레벨로 제어되는 동안(즉, 제3 시점(t43)부터 제4 시점(t44)까지), 제1 페이지 버퍼(PB1)의 디벨롭 동작이 수행될 수 있다. 제1 페이지 버퍼(PB1)의 제1 디벨롭 시간(DT1) 동안 제1 센싱 노드(SO1)의 전압은 제1 메모리 셀(MC1)에 저장된 데이터에 따라 디벨롭될 수 있다. 제1 메모리 셀(MC1)이 온-셀인 경우, 제1 센싱 노드(SO1)의 전압은 기준 전압(Vref)보다 작은 전압으로 감소될 수 있다. 이 경우, 제2 비트 라인(BL2)은 제1 센싱 노드(SO1)의 전압 변화에 따라 다운 커플링될 수 있다. 제2 비트 라인(BL2)이 다운 커플링되더라도 제2 센싱 노드(SO2)의 프리차지 동작이 정상적으로 수행될 수 있다. 예를 들어, 다운 커플링에 의한 영향이 사라질때까지 제2 프리차지 시간(PT2)이 유지되거나, 또는 다운 커플링에 의한 영향이 사라진 후에 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨로 제어되는 경우, 제2 센싱 노드(SO2)의 프리차지 동작이 정상적으로 수행될 수 있다. 이에 따라, 제2 프리차지 시간(PT2) 동안 제2 센싱 노드(SO2)는 프리차지 전압(Vpre)에 대응하는 전압을 가질 수 있다.
제2 프리차지 제어 신호(PSO2)와 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨로 제어되는 동안(즉, 제5 시점(t45)부터 제6 시점(t46)까지), 제2 페이지 버퍼(PB2)의 디벨롭 동작이 수행될 수 있다. 제2 페이지 버퍼(PB2)의 제2 디벨롭 시간(DT2) 동안 제2 센싱 노드(SO2)의 전압은 제2 메모리 셀(MC2)에 저장된 데이터에 따라 디벨롭될 수 있다. 제2 메모리 셀(MC2)이 오프-셀인 경우, 제2 센싱 노드(SO2)의 전압은 기준 전압(Vref)보다 큰 전압(Vs)으로 디벨롭될 수 있다. 제2 프리차지 시간(PT2) 동안 제2 센싱 노드(SO2)가 프리차지 전압(Vpre)에 대응하는 전압을 가지므로, 제1 디벨롭 시간(DT1) 동안 발생되는 다운 커플링과 관계없이 제2 센싱 노드(SO2)의 전압이 디벨롭될 수 있다.
제1 및 제2 센싱 모니터링 신호들(MON1, MON2) 각각은 제6 시점(t46)부터 제7 시점(t47)까지 하이 레벨로 제어될 수 있다. 이에 따라, 제1 및 제2 센싱 노드들(SO1, SO2)에 의해 감지된 데이터가 제1 및 제2 센싱 래치들(SL1, SL2)에 저장될 수 있다. 상술한 바와 같이, 제1 디벨롭 시간(DT1) 동안 다운 커플링이 발생되더라도 제2 센싱 노드(SO2)의 디벨롭 전압이 달라지지 않으므로, 센싱 시간(ST) 동안 제2 센싱 래치(SL2)에 저장되는 데이터의 값은 달라지지 않을 수 있다. 이에 따라, 제2 페이지 버퍼(PB2)에 의해 감지되는 데이터의 신뢰성이 유지될 수 있다.
도 14a는 서로 제어 타이밍들을 기반으로 데이터 감지 동작을 수행하기 위한 제어 신호들의 하나의 예시를 보여주는 타이밍도이다. 도 14b는 도 14a의 제어 신호들에 따른 센싱 노드들의 전압 변화들을 보여주는 타이밍도이다. 구체적으로, 도 14a 및 도 14b의 실시 예는 도 8d의 실시 예에 대응할 수 있다. 도 14a의 제어 신호들은 도 13a의 제어 신호들과 유사하게 생성될 수 있으므로, 이하에서 중복되는 설명은 생략된다.
도 9, 도 14a, 및 도 14b를 참조하면, 제1 페이지 버퍼(PB1)의 디벨롭 동작이 종료되기 전에 제2 페이지 버퍼(PB2)의 디벨롭 동작이 시작될 수 있다. 예를 들어, 제2 시점(t52)에서 제1 비트 라인 연결 제어 신호(CLBLK1)가 하이 레벨에서 로우 레벨로 천이되기 전에, 제2 프리차지 제어 신호(PSO2)가 로우 레벨에서 하이 레벨로 천이될 수 있다. 이에 따라, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)은 부분적으로 겹칠 수 있다. 즉, 오버랩 시간(OT)이 발생될 수 있다.
오버랩 시간(OT) 동안 제2 비트 라인(BL2)의 전압은 다운 커플링에 의해 감소될 수 있다. 오버랩 시간(OT) 동안 제2 비트 라인 연결 제어 신호(CLBLK2)가 하이 레벨로 유지되므로, 제2 비트 라인(BL2)의 전압 변화에 따라 제2 센싱 노드(SO2)의 전압이 달라질 수 있다. 예를 들어, 제2 디벨롭 시간(DT2) 동안 제2 센싱 노드(SO2)의 전압은 다운 커플링에 의해 전압(Vs')으로 디벨롭될 수 있다. 다운 커플링에 따른 전압(Vs')은 도 13a 및 도 13b의 예시(즉, 다운 커플링에 의한 영향이 없는 경우)에 따른 전압(Vs)보다 작을 수 있다.
제2 페이지 버퍼(PB2)의 디벨롭 동작에서 다운 커플링에 의해 제2 센싱 노드(SO2)의 전압이 감소되더라도, 제2 디벨롭 시간(DT2)에 따라 제2 센싱 노드(SO2)의 전압(Vs')은 기준 전압(Vref)보다 클 수 있다. 이에 따라, 제2 페이지 버퍼(PB2)에 의해 감지되는 데이터의 신뢰성이 유지될 수 있다.
예시적인 실시 예에서, 오버랩 시간(OT) 동안 다운 커플링에 의한 영향을 감소시키기 위해 제2 디벨롭 시간(DT2)이 감소되도록 제2 페이지 버퍼(PB2)가 제어될 수 있다. 이에 따라, 다운 커플링에 의해 제2 센싱 노드(SO2)의 전압이 감소되더라도, 제2 디벨롭 시간(DT2) 동안 제2 센싱 노드(SO2)의 전압은 기준 전압(Vref)보다 높은 전압(Vs')으로 디벨롭될 수 있다.
상술한 바와 같이, 제1 디벨롭 시간(DT1)과 제2 디벨롭 시간(DT2)이 일부 겹치도록 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)가 제어되는 경우, 제2 센싱 노드(SO2)의 전압이 감소함에 따라 센싱 마진이 감소되더라도, 데이터 센싱 동작을 위한 총 시간이 감소될 수 있다.
도 11a 내지 도 14b를 참조하여 설명한 바와 같이, 서로 다른 제어 타이밍들에 기초하여 제1 페이지 버퍼(PB1) 및 제2 페이지 버퍼(PB2)가 제어될 수 있다. 예를 들어, 제1 페이지 버퍼(PB1)의 프리차지 시간은 제2 페이지 버퍼(PB2)의 프리차지 시간과 다를 수 있고, 제1 페이지 버퍼(PB1)의 디벨롭 시간은 제2 페이지 버퍼(PB2)의 디벨롭 시간과 다를 수 있다. 이 경우, 인접하는 페이지 버퍼의 프리차지 동작 또는 디벨롭 동작과 관계없이 페이지 버퍼에 의해 감지되는 데이터의 신뢰성이 유지될 수 있다.
도 15는 도 5의 메모리 장치의 예시적인 단면도를 보여준다. 구체적으로, 도 15은 C2C 구조를 가지는 메모리 장치(500)의 단면도를 보여준다. 도 15를 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시 예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(즉, 제3 방향(D3))을 따라 복수의 워드라인들(531~538; 530)이 적층될 수 있다. 워드라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드라인들(530)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트라인 컨택일 수 있고, 제2 메탈층(560c)은 비트라인일 수 있다. 예시적인 실시 예에서, 비트라인(560c)은 제2 기판(510)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
예시적인 실시 예에서, 채널 구조체(CH)와 비트라인(560c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(560c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트라인(560c)에 연결될 수 있다. 예시적인 실시 예에서, 페이지 버퍼(593)는 도 1 내지 도 14b를 참조하여 설명한 페이지 버퍼에 대응할 수 있다. 도 15에는 도시되지 않았으나, 비트라인 본딩 영역(BLBA)에는 도 1 내지 도 14b를 참조하여 설명된 페이지 버퍼 제어기가 더 배치될 수 있다. 예를 들어, 페이지 버퍼 제어기는 페이지 버퍼들 각각을 서로 다른 제어 타이밍들을 기반으로 제어할 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(530)은 제2 기판(510)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드라인들(530)과 셀 컨택 플러그들(540)은, 제1 방향(D1)을 따라 워드라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시 예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시 예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시 예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
예시적인 실시 예에서, 도 2의 메모리 셀 어레이(210)는 셀 영역(CELL)에 배치될 수 있고, 도 2의 주변 회로들(PECT)은 주변 회로 영역(PERI)에 배치될 수 있다. 예를 들어, 주변 회로 영역(PERI)에는 도 1 내지 도 14b를 참조하여 설명된 페이지 버퍼부(220) 및 페이지 버퍼 제어기(230)가 배치될 수 있다. 이에 따라, 메모리 장치(500)는 인접하게 배치되는 페이지 버퍼들을 서로 다른 제어 타이밍들에 기초하여 제어할 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122m), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함할 수 있다. 복수의 플래시 메모리들(1221~122m)은 복수의 채널들을 통해 SSD 컨트롤러(1210)에 각각 연결될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122m)을 제어할 수 있다. SSD 컨트롤러(1210)는 내부에서 생성되거나 외부로부터 전달된 신호(예를 들어, 호스트(1100)로부터 수신된 신호(SIG))를 버퍼 메모리(1240)에 저장할 수 있다. SSD 컨트롤러(1210)는 도 1을 참조하여 설명된 메모리 컨트롤러(100)에 대응할 수 있다.
복수의 플래시 메모리들(1221~122m)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 복수의 플래시 메모리들(1221~122m) 각각은 도 1 내지 도 15를 참조하여 상술된 메모리 장치(200, 300, 400, 500)에 대응할 수 있다. 예를 들어, 플래시 메모리들(1221~122m) 각각은 인접하게 배치되는 페이지 버퍼들을 서로 다른 제어 타이밍들에 기초하여 제어할 수 있다.
보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결될 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
100: 메모리 컨트롤러
200, 300, 400, 500: 메모리 장치
210, 310, 410: 메모리 셀 어레이
220, 320, 420: 페이지 버퍼부
230: 페이지 버퍼 제어기
240: 데이터 입출력 회로
250: 제어 로직 회로
260: 전압 생성기
270: 로우 디코더

Claims (20)

  1. 제1 반도체 층에 형성되며, 선택 워드 라인 및 제1 비트 라인에 연결되는 제1 메모리 셀과 상기 선택 워드 라인 및 제2 비트 라인에 연결되는 제2 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 방향을 따라 상기 제1 반도체 층 하부에 위치하는 제2 반도체 층에 형성되며, 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 제1 관통 전극을 통해 상기 제1 비트 라인과 연결되는 제1 페이지 버퍼 및 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 제2 관통 전극을 통해 상기 제2 비트 라인과 연결되는 제2 페이지 버퍼를 포함하는 페이지 버퍼부; 및
    상기 제2 반도체 층에 형성되며, 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 각각 저장된 데이터 값들을 감지하기 위해 상기 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍과 상기 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼를 제어하도록 구성된 페이지 버퍼 제어기를 포함하고,
    상기 제1 페이지 버퍼는 상기 제2 페이지 버퍼보다 상기 제1 관통 전극 및 상기 제2 관통 전극이 배치되는 상기 제2 반도체 층의 관통 전극 영역에 더 인접하여 배치되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 관통 전극은 상기 제1 반도체 층의 제1 상부 컨택을 통해 상기 제1 비트 라인과 연결되고, 상기 제2 반도체 층의 제1 하부 도전 라인을 통해 상기 제1 페이지 버퍼와 연결되고,
    상기 제2 관통 전극은 상기 제1 반도체 층의 제2 상부 컨택을 통해 상기 제2 비트 라인과 연결되고, 상기 제2 반도체 층의 제2 하부 도전 라인을 통해 상기 제2 페이지 버퍼와 연결되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 센싱 노드의 디벨롭 시작 시점은 상기 제1 센싱 노드의 디벨롭 시작 시점보다 빠른 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 센싱 노드의 디벨롭 시작 시점은 상기 제2 센싱 노드의 디벨롭 시작 시점보다 빠른 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제2 센싱 노드의 디벨롭 시간은 상기 제1 센싱 노드의 디벨롭 시간보다 짧은 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 센싱 노드의 프리차지 타이밍은 상기 제2 센싱 노드의 프리차지 타이밍과 다른 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼는 상기 제1 방향과 직교하는 제2 방향을 따라 일렬로 배치되는 불휘발성 메모리 장치.
  8. 제1 반도체 층에 형성되며, 선택 워드 라인에 공통으로 연결되고 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 방향을 따라 상기 제1 반도체 층 하부에 위치하는 제2 반도체 층에 형성되며, 상기 제1 반도체 층과 상기 제2 반도체 층을 상기 제1 방향으로 관통하는 관통 전극들을 통해 상기 비트 라인들과 각각 연결되는 페이지 버퍼들; 및
    상기 제2 반도체 층에 형성되며, 상기 복수의 메모리 셀들에 각각 저장된 데이터 값들을 감지하기 위해 서로 다른 제어 타이밍들을 기반으로 상기 페이지 버퍼들을 제어하도록 구성된 페이지 버퍼 제어기를 포함하고,
    상기 페이지 버퍼들은 상기 관통 전극들이 배치되는 상기 제2 반도체 층의 관통 전극 영역을 기준으로 상기 제1 방향과 직교하는 제2 방향을 따라 일렬로 배치되는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 관통 전극들은 상기 제1 반도체 층의 상부 컨택들을 통해 상기 비트 라인들과 각각 연결되고, 상기 제2 반도체 층의 하부 도전 라인들을 통해 상기 페이지 버퍼들과 각각 연결되는 불휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 페이지 버퍼들 중 제1 페이지 버퍼는 상기 페이지 버퍼들 중 제2 페이지 버퍼보다 상기 관통 전극 영역에 더 인접하여 배치되고,
    상기 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍은 상기 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍과 다른 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제2 센싱 노드의 디벨롭 시작 시점은 상기 제1 센싱 노드의 디벨롭 시작 시점보다 빠른 불휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제1 센싱 노드의 디벨롭 시작 시점은 상기 제2 센싱 노드의 디벨롭 시작 시점보다 빠른 불휘발성 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제2 센싱 노드의 디벨롭 시간은 상기 제1 센싱 노드의 디벨롭 시간보다 짧은 불휘발성 메모리 장치.
  14. 제 10 항에 있어서,
    상기 제1 센싱 노드의 디벨롭 시간과 상기 제2 센싱 노드의 디벨롭 시간은 겹치지 않는 불휘발성 메모리 장치.
  15. 선택 워드 라인에 연결된 제1 메모리 셀 및 제2 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 비트 라인을 통해 상기 제1 메모리 셀과 연결되는 제1 페이지 버퍼 및 제2 비트 라인을 통해 상기 제2 메모리 셀과 연결되는 제2 페이지 버퍼를 포함하는 페이지 버퍼부; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀에 각각 저장된 데이터 값들을 감지하기 위해 상기 제1 페이지 버퍼의 제1 센싱 노드의 디벨롭 타이밍과 상기 제2 페이지 버퍼의 제2 센싱 노드의 디벨롭 타이밍이 달라지도록 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼를 제어하도록 구성된 페이지 버퍼 제어기를 포함하고,
    상기 제1 페이지 버퍼는 상기 제2 페이지 버퍼보다 상기 메모리 셀 영역에 더 인접하여 배치되는 불휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제2 센싱 노드의 디벨롭 시작 시점은 상기 제1 센싱 노드의 디벨롭 시작 시점과 다른 불휘발성 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제1 센싱 노드의 디벨롭 시간과 상기 제2 센싱 노드의 디벨롭 시간은 겹치지 않는 불휘발성 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제1 센싱 노드의 제1 디벨롭 시간과 상기 제2 센싱 노드의 제2 디벨롭 시간은 부분적으로 겹치는 불휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제2 디벨롭 시간은 상기 제1 디벨롭 시간보다 짧은 불휘발성 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼는 상기 제1 비트 라인 및 상기 제2 비트 라인이 연장되는 방향을 따라 일렬로 배치되는 불휘발성 메모리 장치.
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