KR20230085792A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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KR20230085792A
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Abstract

비휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 적어도 하나의 누설 검출기 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드라인들을 통하여 연결되고, 워드라인 전압들을 상기 메모리 셀 어레이에 전달한다. 상기 적어도 하나의 누설 검출기는 상기 복수의 매트들과 상기 어드레스 디코더 내의 감지 노드에서 공통으로 연결된다. 상기 제어 회로는 상기 어드레스 디코더 및 상기 누설 검출기를 제어한다. 상기 제어 회로는 N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 선택된 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고, 상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우, 상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고 상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICES AND METHODS OF OPERATING NONVOLATILE MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 워드라인에서 누설 전류가 발생할 수 있으며, 누설 전류에 따라 프로그램/독출 및 소거 동작 등 유저 동작이 비정상적으로 기능할 수 있다.
본 발명의 일 목적은 누설이 발생한 워드라인들을 포함하는 매트를 빠르게 검출할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 누설이 발생한 워드라인들을 포함하는 매트를 빠르게 검출할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 적어도 하나의 누설 검출기 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드라인들을 통하여 연결되고, 워드라인 전압들을 상기 메모리 셀 어레이에 전달한다. 상기 적어도 하나의 누설 검출기는 상기 복수의 매트들과 상기 어드레스 디코더 내의 감지 노드에서 공통으로 연결된다. 상기 제어 회로는 상기 어드레스 디코더 및 상기 누설 검출기를 제어한다. 상기 제어 회로는 N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 선택된 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고, 상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우, 상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고 상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행한다.
본 발명의 실시예들에 따른 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 동작 방법에서는, N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고, 상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우, 상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고, 상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행한다.
본 발명의 실시예들에 따른 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 생성기, 어드레스 디코더, 적어도 하나의 누설 검출기 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함한다. 상기 전압 생성기는 제어 신호에 기초하여 워드라인 전압들을 생성한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드라인들을 통하여 연결되고, 상기 워드라인 전압들을 상기 메모리 셀 어레이에 전달한다. 상기 적어도 하나의 누설 검출기는 상기 복수의 매트들과 상기 어드레스 디코더 내의 감지 노드에서 공통으로 연결된다. 상기 제어 회로는 상기 전압 생성기, 상기 어드레스 디코더 및 상기 누설 검출기를 제어한다. 상기 제어 회로는 N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 선택된 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고, 상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우, 상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고 상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행한다.
본 발명의 실시예들에 따르면, 배속 모드에서 복수의 매트들에 전체에 대하여 제1 누설 검출 동작을 수행하여 누설 여부를 판단하고, 누설이 있는 것으로 판단되는 경우, 상기 복수의 매트들 중 적어도 하나의 매트를 인히빗시키면서, 나머지 타겟 매트들에 대하여 제2 누설 검출 동작을 수행하여 누설이 발생한 매트를 신속하게 가려낼 수 있고, 누설이 발생하지 않은 매트의 메모리 블록이 진행성 배드 블록(런-타임 배드 블록)으로 처리되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따라 도 2의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 매트 구조를 나타내는 회로도이다.
도 5는 도 2의 비휘발성 메모리 장치에서 메모리 셀 어레이의 다른 예를 나타내는 블록도이다.
도 6은 도 5의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 7은 도 6의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 8은 도 7의 절단 선에 따른 단면도를 보여준다.
도 9는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치의 일부를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 누설 검출기를 나타낸다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 선택된 매트 또는 타겟 매트들에 수행되는 누설 검출 동작을 나타내는 흐름도이다.
도 16, 도 17, 도 18은 각각 본 발명의 실시예들에 따른 타겟 매트의 누설 검출 동작, 인히빗 매트의 동작 및 비선택 매트의 동작을 나타내는 타이밍도이다.
도 19, 도 20, 도 21은 워드라인 셋업 구간, 워드라인 디벨럽 구간 및 감지 구간 각각에서 도 12의 비휘발성 메모리 장치의 동작을 나타낸다.
도 22는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 소거 루프에 적용되는 예를 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 24a는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 24b는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 본발명의 실시예들에 따른 2 단계 누설 검출 동작이 수행되는 것을 나타낸다.
도 24c는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 본발명의 실시예들에 따른 제2 누설 검출 동작이 수행되는 것을 나타낸다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 26a는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 26b는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 26c는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 27은 본 발명의 실시예들에 따라 도 3의 제1 반도체 층을 나타내는 평면도이다.
도 28은 본 발명의 실시예들에 따른 도 27의 제1 매트를 나타낸다.
도 29는 본 발명의 실시예들에 따른 도 28의 V-V' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 30은 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이다.
도 31은 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 프로그램 루프에 적용되는 예를 나타내는 흐름도이다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(50) 및 적어도 하나의 비휘발성 메모리 장치(100)를 포함할 수 있다. 실시예에 있어서, 메모리 시스템(10)은 스토리지 장치로 호칭될 수도 있다.
실시예에 있어서, 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(50) 및 비휘발성 메모리 장치(100)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(100)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(100)는 메모리 컨트롤러(50)로부터 파워(PWR)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(100)는 또한 비휘발성 메모리 장치(100)의 동작 상태를 나타내는 레디/비지 신호(RnB)를 메모리 컨트롤러(50)에 제공할 수 있다.
비휘발성 메모리 장치(100)는 또한 서로 다른 비트라인들에 대응되는 복수의 매트들(210, 220, 230, 240)을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200), 어드레스 디코더(300), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 전압 생성기(500) 및 누설 검출기(570)를 포함할 수 있다.
메모리 셀 어레이(200)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(300)와 연결될 수 있다. 또한, 메모리 셀 어레이(200)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(200)는 서로 다른 비트라인들에 대응되는 복수의 매트들(210, 220, 230, 240)을 포함할 수 있고, 복수의 매트들(210, 220, 230, 240) 각각은 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(200)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(200)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(50)로부터 커맨드 신호(CMD), 제어 신호(CTRL) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD), 제어 신호(CTRL) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프, 독출 동작의 유저 동작 및 누설 감지 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(500)를 제어하기 위한 제어 신호들(CTLs), 페이지 버퍼 회로(410)를 제어하기 위한 페이지 버퍼 제어 신호(PCTL)를 생성하고, 누설 검출기(570)를 제어하기 위한 제어 신호(DCTL)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(405)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 또한 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 스위칭 제어 신호들(SCS)를 어드레스 디코더(300)에 제공할 수 있다.
또한 제어 회로(450)는 상태 신호 생성기(485)를 포함할 수 있다. 상태 신호 생성기(485)는 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프, 독출 동작의 유저 동작 및 누설 감지 동작의 상태를 나타내는 상태 신호(RnB)를 생성하고, 상태 신호(RnB)를 메모리 컨트롤러(50)에 제공할 수 있다. 상태 신호(RnB)는 레디/비지 신호로 호칭될 수 있다.
어드레스 디코더(300)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(200)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(300)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(500)는 제어 회로(450)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(500)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(300)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(500)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(500)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(500)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(500)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(300)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 복수의 데이터 라인들(DLs)을 통하여 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(50)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(50)에 제공할 수 있다.
누설 검출기(570)는 어드레스 디코더(300)와 연결되고, 어드레스 디코더(300)의 감지 노드에서 복수의 매트들(210, 220, 230, 240)의 워드라인들과 연결되는 구동 라인들과 연결되어 복수의 매트들(210, 220, 230, 240)의 워드라인들 중 적어도 일부의 누설을 검출하고, 누설이 검출되는 경우 이를 나타내는 누설 검출 신호(LDS)를 제어 회로(450)에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따라 도 2의 비휘발성 메모리 장치의 구조를 개략적으로 나타낸다.
도 3을 참조하면, 비휘발성 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 2의 메모리 셀 어레이(200)는 제1 반도체 층(L1)에 형성될 수 있고, 도 2의 어드레스 디코더(300), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 전압 생성기(500) 및 누설 검출기(570)를 포함하는 주변 회로는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(200)가 주변 회로의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 비휘발성 메모리 장치(100)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로가 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 워드라인들(WL)은 제1 수평 방향(HD1)으로 연장되고, 비트라인들(BL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(200)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 워드라인들(WLs)의 적층 개수가 증가할수록, 메모리 셀 어레이(200)의 면적이 줄어들게 되고, 이에 따라, 주변 회로의 면적도 줄어들게 된다. 본 실시예에 따르면, 페이지 버퍼 회로(410)가 차지하는 영역의 면적을 감소시키기 위하여, 페이지 버퍼 회로(410)는 페이지 버퍼 유닛과 캐시 래치가 분리된 구조를 가지며, 페이지 버퍼 유닛들에 각각 포함된 센싱 노드들을 결합 센싱 노드에 공통으로 연결시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 매트 구조를 나타내는 회로도이다.
도 4에는 복수의 매트들(210, 220, 203, 240)을 포함하는 메모리 셀 어레이(200a)가 도시된다. 복수의 매트들(210, 220, 203, 240)에는 복수의 메모리 블록들이 포함될 수 있다. 그리고, 복수의 메모리 블록들 각각에는 복수의 셀 스트링이 포함된다. 예를 들어, 제1 매트(210)에 포함된 메모리 블록들 중 어느 하나의 블록에는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)이 포함된다. 하나의 매트에 포함된 복수의 셀 스트링들은 복수의 플레인 상에 형성될 수 있다. 도 4에서는 설명의 편의를 위하여 매트들(210, 220)의 구조를 상세히 도시하였지만, 매트들(230, 240)의 구조는 매트들(210, 220)과 실질적으로 동일할 수 있다.
각각의 매트들(210, 220)은 복수의 메모리 블록을 포함하고, 복수의 메모리 블록 중 어느 한 메모리 블록은 복수의 셀 스트링(CS11, CS12, CS21, CS22) 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인들(SSL1a, SSL1b)을 구비할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1a)에 선택 전압이 인가된 경우, 제1 및 제2 셀 스트링(CS11, CS12)이 선택될 수 있다. 마찬가지로, 제2 스트링 선택 라인(SSL1b)에 선택 전압이 인가된 경우, 제 3 및 제 4 셀 스트링(CS21, CS22)이 선택될 수 있다.
실시예에 있어서, 매트들(210, 220)는 실질적으로 동일한 물리 구조를 가질 수 있다. 예를 들어, 매트(210)와 동일하게, 매트(220)는 복수의 플레인 상에 형성된 복수의 메모리 블록들 및 복수의 셀 스트링들을 포함할 수 있다. 그리고, 동일하게, 복수의 셀 스트링 중 적어도 하나의 셀 스트링을 선택하기 위한 복수의 스트링 선택 라인(SSL2a, SSL2b)을 구비할 수 있다.
한편, 매트들(210, 220)은 각각의 워드라인 및 공통소스 라인에 연결될 수 있다. 예를 들어, 매트(210)에 포함된 셀 스트링들은 워드라인들(WL11, WL12, WL13, WL14, WL15, WL16), 접지 선택 라인(GSL1) 및 공통 소스 라인(CSL1)에 연결될 수 있다. 매트(220)에 포함된 셀 스트링들은 워드라인들(WL21, WL22, WL23, WL24, WL25, WL26), 접지 선택 라인(GSL1) 및 공통 소스 라인(CSL1)에 연결될 수 있다.
또한, 매트들(210, 220)은 비트라인을 공유하지 않는다. 제1 비트라인들(BL1, BL1a)은 매트(210)에만 배타적으로 연결된다. 마찬가지로, 제2 비트라인들(BL2, BL2a)은 매트(220)에만 배타적으로 연결된다.
한편, 여기서, 각각의 매트는 두 개의 비트라인들 및 6개의 워드라인들과 연결된 것을 가정하였다. 그러나, 이는 예시적인 것으로서 각각의 매트는 3개 이상의 비트 라인들 또는 7개 이상의 워드 라인들 연결될 수 있다.
그리고, 각 셀 스트링은 적어도 하나의 스트링 선택 트랜지스터, 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함한다. 예를 들어, 하나의 셀 스트링(CS31)에는 하나의 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC6) 및 하나의 스트링 선택 트랜지스터(SST)가 기판에 수직하여 순차적으로 형성된다. 나머지 셀 스트링도 셀 스트링(CS31)과 동일한 구성을 갖는다.
실시예에 있어서, 매트들(210, 220) 각각에 연결된 스트링 선택 라인은 대응되는 하나의 매트에만 배타적으로 연결될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b) 각각은 매트(210)에만 연결된다. 마찬가지로, 스트링 선택 라인들(SSL2a, SSL2b) 각각은 매트(220)에만 연결된다. 따라서, 하나의 스트링 선택 라인은 하나의 매트에 포함된 셀 스트링들만을 선택할 수 있다. 또한, 각각의 스트링 선택 라인을 독립적으로 제어함으로써, 셀 스트링들은 매트마다 독립적으로 선택될 수 있다.
예를 들어, 제1 스트링 선택 라인(SSL1a)에 독립적으로 선택 전압을 인가함으로써, 셀 스트링들(CS11, CS12)이 독립적으로 선택될 수 있다. 제1 스트링 선택 라인(SSL1a)에 선택 전압이 인가되면, 선택 전압은 대응되는 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터를 턴-온(turn-on) 시킨다. 그리고, 스트링 선택 트랜지스터가 턴-온되면, 셀 스트링들(CS11, CS12)의 메모리 셀들과 비트 라인이 전기적으로 연결된다. 반대로, 제1 스트링 선택 라인(SSL1a)에 비선택 전압이 인가되면, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터는 턴-오프(turn-off)되고, 셀 스트링들(CS11, CS12)은 비선택될 것이다. 그러면, 셀 스트링들(CS11, CS12)의 메모리 셀들은 제1 비트 라인(BL1)과 전기적으로 차단된다.
도 5는 도 2의 비휘발성 메모리 장치에서 메모리 셀 어레이의 다른 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(200b)는 복수의 방향들(HD1, HD2, VD)을 따라 배치된 복수의 메모리 블록들(BLK1~BLKz, z는 3 이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들은 도 2에 도시된 어드레스 디코더(300)에 의해 선택된다. 예를 들면, 어드레스 디코더(300)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 기판(SUB) 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판(SUB)과 수직한 방향(PD)으로 적층될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(또는 낸드 스트링들, NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 7은 도 6의 메모리 블록의 하나의 셀 스트링의 구조의 예를 보여준다.
도 6 및 도 7을 참조하면, 셀 스트링(NS11)에는 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 7에 도시된 접지 선택 라인(GSL1), 워드라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL1), 워드라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다.
도 8은 도 7의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다.
필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(NS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다.
따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9를 참조하면, 제어 회로(450)는 커맨드 디코더(460), 어드레스 버퍼(470), 제어 신호 생성기(480) 및 상태 신호 생성기(485)를 포함할 수 있다.
커맨드 디코더(460)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(480)와 상태 신호 생성기(485)에 제공할 수 있다.
어드레스 버퍼(470)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(300)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(500)에 제공하고, 페이지 버퍼 제어 신호(PCTL)를 생성하여 페이지 버퍼 회로(410)에 제공하고, 제어 신호(DCTL)를 생성하여 누설 검출기(570)에 제공할 수 있다. 제어 신호 생성기(480)는 디코딩된 커맨드(D_CMD)에 기초하여 스위칭 제어 신호들(SCS)를 생성하고, 스위칭 제어 신호들(SCS)을 어드레스 디코더(300)에 제공할 수 있다.
상태 신호 생성기(485)는 디코딩된 커맨드(D_CMD)를 수신하고, 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프, 독출 동작의 유저 동작 및 누설 감지 동작의 상태를 나타내는 상태 신호(RnB)를 생성하고, 상태 신호(RnB)를 메모리 컨트롤러(50)에 제공할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타내는 블록도이다.
도 10에서는 설명의 편의를 위하여, 복수의 매트들(210, 220, 230, 240) 중 매트들(210, 220)를 함께 도시한다.
도 10을 참조하면, 어드레스 디코더(300)는 드라이버 회로(310) 및 복수의 패스 스위치 회로들(390a, 390b)를 포함할 수 있다.
드라이버 회로(310)는 블록 어드레스에 응답하여 전압 성기(500)로부터 제공된 전압들을 메모리 셀 어레이(200)로 제공한다. 드라이버 회로(310)는 블록 선택 드라이버(320), 스트링 선택 드라이버(325), 구동 라인 드라이버 블록(340) 및 접지 선택 드라이버(330)를 포함할 수 있다.
블록 선택 드라이버(320)는 블록 어드레스에 응답하여 전압 생성기(500)로부터 제공되는 고전압을 패스 스위치 회로들(390a, 390b)에 제공할 수 있다. 블록 선택 드라이버(320)는 패스 스위치 회로(390a)에 포함되는 복수의 패스 트랜지스터들(GPT1, PT11~PT1n, SSPT1)의 게이트에 연결되는 제1 블록 워드라인(BLKWL1)에 고전압을 제공하고, 패스 스위치 회로(390b)에 포함되는 복수의 패스 트랜지스터들(GPT2, PT21~PT2n, SSPT2)의 게이트에 연결되는 제2 블록 워드라인(BLKWL2)에 고전압을 제공하고 블록 선택 드라이버(320)는 매트들(210, 220) 각각에 패스 전압이 인가되는 시점, 프로그램 전압이 인가되는 시점 및 독출 전압이 인가되는 시점을 제어할 수 있다.
패스 트랜지스터들(PT11~PT1n)은 워드라인들(WL11~WL1n)을 통하여 매트(210)에 연결될 수 있고, 패스 트랜지스터들(PT21~PT2n)은 워드라인들(WL21~WL2n)을 통하여 매트(220)에 연결될 수 있다.
스트링 선택 드라이버(325)는 전압 생성기(500)로부터 제공되는 선택 전압들(SS1, SS2)을 각각을 패스 트랜지스터들(SSPT1, SSPT2) 각각에 스트링 선택 신호로 제공할 수 있다. 프로그램 동작시에는 스트링 선택 드라이버(325)는 하나의 메모리 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 선택 전압들(SS1, SS2)을 인가한다.
구동라인 드라이버 블록(340)은 프로그램 동작시에 전압 생성기(500)로부터 제공되는 프로그램 전압, 패스 전압 및 독출 전압을 구동 라인들(S11~S1n)과 패스 트랜지스터들(PT11~PT1n)을 통하여 워드라인들(WL11~WL1n)에 제공하고, 구동 라인들(S21~S2n)과 패스 트랜지스터들(PT21~PT2n)을 통하여 워드라인들(WL21~WL2n)에 제공할 수 있다. 구동라인 드라이버 블록(340)은 복수의 매트들에 대응되는 복수의 구동라인 드라이버들을 포함할 수 있다.
접지 선택 드라이버(350)는 패스 트랜지스터(GPT1, GPT2) 각각을 통하여 접지 선택 신호들(GS1, GS2) 각각을 접지 선택 라인들(GSL1, GSL2) 각각에 제공할 수 있다.
패스 트랜지스터들(GPT1, PT11~PT1n, SSPT1)은 제1 블록 워드라인(BLKWL1)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 매트(210)의 접지 선택 라인(GSL1), 워드라인들(WL11~WL1n) 및 스트링 선택 라인(SSL1)을 대응하는 구동 라인들에 전기적으로 연결하도록 구성된다. 패스 트랜지스터들(GPT2, PT21~PT2n, SSPT2)은 제2 블록 워드라인(BLKWL2)을 통하여 인가되는 고전압 신호의 활성화에 응답하여, 매트(220)의 접지 선택 라인(GSL2), 워드라인들(WL21~WL2n) 및 스트링 선택 라인(SSL2)을 대응하는 구동 라인들에 전기적으로 연결하도록 구성된다. 패스 트랜지스터들(GPT1, PT11~PT1n, SSPT1)과 패스 트랜지스터들(GPT2, PT21~PT2n, SSPT2)은 고전압에 견딜 수 있는 고전압 트랜지스터로 구성될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 11을 참조하면, 전압 생성기(500)는 고전압 생성기(510), 선택 전압 생성기(520), 프로그램 전압 생성기(530), 패스 전압 생성기(540) 및 독출 전압 생성기(550)를 포함할 수 있다.
고전압 생성기(510)는 블록 선택 드라이버(320)로 제공되는 고전압을 생성한다. 선택 전압 생성기(520)는 스트링 선택 라인들(SSL1, SSL2)이나 접지 선택 라인들(GSL1, GSL2)으로 제공되는 선택 전압들(SS1, SS2, GS1, GS2)을 생성하여 스트링 선택 드라이버(325)와 접지 선택 드라이버(330)에 제공한다.
프로그램 전압 생성기(530)는 프로그램 동작시, 선택된 워드 라인에 공급될 프로그램 전압을 생성한다. 프로그램 전압 생성기(530)는 일반적으로 증가형 스텝 펄스 프로그래밍(incremental step pulse programming; ISPP) 방식에 따라 계단 전압을 생성하여 구동 라인 드라이버 블록(340)에 제공한다. 패스 전압 생성기(540)는 프로그램 동작시 비 선택된 워드 라인들에 공급될 패스 전압을 생성하여 구동 라인 드라이버 블록(340)에 제공한다. 독출 전압 생성기(550)는 독출 동작시 비선택된 워드 라인들로 공급될 독출 전압을 생성하여 구동 라인 드라이버 블록(340)에 제공한다.
도 12는 본 발명의 실시예들에 따른 도 6의 비휘발성 메모리 장치의 일부를 나타낸다.
도 12에서는 도 2의 비휘발성 메모리 장치(100)의 구성 요소들 중 누설 검출 동작에 관계되는 어드레스 디코더(300), 전압 생성기(500) 및 누설 검출기(570)를 도시한다. 전압 생성기(500)는 패스 전압 생성기(540)와 독출 전압 생성기(550)를 포함하는 것으로 도시된다. 또한 도 12에서는 설명의 편의를 위하여 제1 매트(210)와 제2 매트(220)을 함께 도시한다.
도 12를 참조하면, 어드레스 디코더(300)는 제1 매트(210)에 연결되는 패스 스위치 회로(390a), 제2 매트(220)에 연결되는 패스 스위치 회로(390b), 선택 스위치 회로들(350a, 350b), 제1 전압 전달 회로들(360a, 360b), 제2 전압 전달 회로(380), 매트 선택 스위치들(385, 386, 387, 388)을 포함할 수 있다. 선택 스위치 회로들(350a, 350b), 제1 전압 전달 회로들(360a, 360b), 제2 전압 전달 회로(380), 매트 선택 스위치들(385, 386, 387, 388)가 도 10의 구동라인 드라이버 블록(340)을 구성할 수 있다.
패스 스위치 회로(390a)는 워드라인들(WL1i, WL1j, WL1j) 각각과 구동 라인들(S1i, S1j, S1k) 각각의 사이에 연결시키는 패스 트랜지스터들(PT1i, PT1j, PT1k)을 포함할 수 있다. 패스 트랜지스터들(PT1i, PT1j, PT1k) 각각의 게이트는 제1 블록 워드라인(BLKWL1)에 공통으로 연결되고, 제1 블록 워드라인(BLKWL1)을 통하여 인가되는 고전압에 응답하여 워드라인들(WL1i, WL1j, WL1j) 각각을 구동 라인들(S1i, S1j, S1k) 각각에 연결시킬 수 있다.
실시예에 있어서, 패스 트랜지스터들(PT1i, PT1j, PT1k) 각각은 고전압 엔모스 트랜지스터로 구성될 수 있다.
선택 스위치 회로(350a)는 제1 전압 전달 회로(360a)와 패스 트랜지스터들(PT1i, PT1j, PT1k) 각각에 연결되는 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 포함할 수 있다. 선택 트랜지스터들(SPT1i, SPT1j, SPT1k) 각각은 게이트에 인가되는 구동 라인 선택 신호들(SIS1i, SIS1j, SIS1k)에 응답하여 선택적으로 턴-온되어 제1 전압 전달 회로(360a)에서 전달되는 전압들을 구동 라인들(S1i, S1j, S1k)에 제공할 수 있다.
구동 라인 선택 신호들(SIS1i, SIS1j, SIS1k)은 도 2의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
실시예에 있어서, 선택 트랜지스터들(SPT1i, SPT1j, SPT1k) 각각은 엔모스 트랜지스터로 구성될 수 있다.
제1 전압 전달 회로(360a)는 연결 라인(CL11)과 연결 라인(CL12) 사이에 연결되는 복수의 엔모스 트랜지스터들(361, 362, 363, 364, 365, 366)을 포함할 수 있다.
엔모스 트랜지스터(361)는 연결 라인(CL11)과 선택 트랜지스터(SPT1i)에 연결되는 내부 노드(NI1i) 사이에 연결되고, 선택 신호(SS11)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(362)는 연결 라인(CL12)과 내부 노드(NI1i) 사이에 연결되고, 선택 신호(SS12)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(363)는 연결 라인(CL11)과 선택 트랜지스터(SPT1j)에 연결되는 내부 노드(NI1j) 사이에 연결되고, 선택 신호(SS11)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(364)는 연결 라인(CL12)과 내부 노드(NI1j) 사이에 연결되고, 선택 신호(SS12)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(365)는 연결 라인(CL11)과 선택 트랜지스터(SPT1k)에 연결되는 내부 노드(NI1k) 사이에 연결되고, 선택 신호(SS11)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(366)는 연결 라인(CL12)과 내부 노드(NI1k) 사이에 연결되고, 선택 신호(SS12)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터들(361, 363, 365)은 선택 신호(SS11)에 응답하여 턴-온되고, 제1 연결 라인(CL11)에 전달되는 전압들을 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 통하여 구동 라인들(S1i, S1j, S1k)에 제공하고, 엔모스 트랜지스터들(362, 364, 366)은 선택 신호(SS12)에 응답하여 턴-온되고 제2 연결 라인(CL12)에 전달되는 전압들을 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 통하여 구동 라인들(S1i, S1j, S1k)에 제공할 수 있다.
선택 신호들(SS11, SS12)은 도 2의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
패스 스위치 회로(390b)는 워드라인들(WL2i, WL2j, WL2j) 각각과 구동 라인들(S2i, S2j, S2k) 각각의 사이에 연결시키는 패스 트랜지스터들(PT2i, PT2j, PT2k)을 포함할 수 있다. 패스 트랜지스터들(PT2i, PT2j, PT2k) 각각의 게이트는 제2 블록 워드라인(BLKWL2)에 공통으로 연결되고, 제2 블록 워드라인(BLKWL2)을 통하여 인가되는 고전압에 응답하여 워드라인들(WL2i, WL2j, WL2j) 각각을 구동 라인들(S2i, S2j, S2k) 각각에 연결시킬 수 있다.
실시예에 있어서, 패스 트랜지스터들(PT2i, PT2j, PT2k) 각각은 고전압 엔모스 트랜지스터로 구성될 수 있다.
선택 스위치 회로(350b)는 제2 전압 전달 회로(360b)와 패스 트랜지스터들(PT2i, PT2j, PT2k) 각각에 연결되는 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 포함할 수 있다. 선택 트랜지스터들(SPT2i, SPT2j, SPT2k) 각각은 게이트에 인가되는 구동 라인 선택 신호들(SIS2i, SIS2j, SIS2k)에 응답하여 선택적으로 턴-온되어 제1 전압 전달 회로(360b)에서 전달되는 전압들을 구동 라인들(S2i, S2j, S2k)에 제공할 수 있다.
구동 라인 선택 신호들(SIS2i, SIS2j, SIS2k)은 도 2의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
실시예에 있어서, 선택 트랜지스터들(SPT2i, SPT2j, SPT2k) 각각은 엔모스 트랜지스터로 구성될 수 있다.
제1 전압 전달 회로(360b)는 연결 라인(CL11)과 연결 라인(CL12) 사이에 연결되는 복수의 엔모스 트랜지스터들(371, 372, 373, 374, 375, 376)을 포함할 수 있다.
엔모스 트랜지스터(371)는 연결 라인(CL21)과 선택 트랜지스터(SPT2i)에 연결되는 내부 노드(NI2i) 사이에 연결되고, 선택 신호(SS21)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(372)는 연결 라인(CL22)과 내부 노드(NI2i) 사이에 연결되고, 선택 신호(SS22)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(373)는 연결 라인(CL21)과 선택 트랜지스터(SPT2j)에 연결되는 내부 노드(NI2j) 사이에 연결되고, 선택 신호(SS21)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(374)는 연결 라인(CL22)과 내부 노드(NI2j) 사이에 연결되고, 선택 신호(SS22)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터(375)는 연결 라인(CL21)과 선택 트랜지스터(SPT2k)에 연결되는 내부 노드(NI2k) 사이에 연결되고, 선택 신호(SS21)를 수신하는 게이트를 구비한다. 엔모스 트랜지스터(376)는 연결 라인(CL22)과 내부 노드(NI2k) 사이에 연결되고, 선택 신호(SS22)를 수신하는 게이트를 구비한다.
엔모스 트랜지스터들(371, 373, 375)은 선택 신호(SS21)에 응답하여 턴-온되고, 제1 연결 라인(CL21)에 전달되는 전압들을 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 통하여 구동 라인들(S2i, S2j, S2k)에 제공하고, 엔모스 트랜지스터들(372, 374, 376)은 선택 신호(SS22)에 응답하여 턴-온되고 제2 연결 라인(CL22)에 전달되는 전압들을 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 통하여 구동 라인들(S2i, S2j, S2k)에 제공할 수 있다.
선택 신호들(SS21, SS22)은 도 2의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
제2 전압 전달 회로(380)는 엔모스 트랜지스터들(381, 382, 383, 384)를 포함할 수 있다.
엔모스 트랜지스터(381)는 제1 노드(N11)과 감지 노드(SO) 사이에 연결되고 스위칭 제어 신호(SSV1)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(372)는 제1 노드(N11)와 패스 전압 생성기(540) 사이에 연결되어 패스 전압(VPASS)을 수신하고, 스위칭 제어 신호(SSV2)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터들(381, 382)은 스위칭 제어 신호들(SSV1, SSV2)에 응답하여 선택적으로 턴-온되어, 패스 전압(VPASS)을 매트 선택 스위치(385) 및 연결 라인(CL11)을 통하여 구동 라인들(SI1i, SI1j, SI1k)에 제공하거나, 매트 선택 스위치(387) 및 연결 라인(CL21)을 통하여 구동 라인들(SI2i, SI2j, SI2k)에 제공할 수 있다.
엔모스 트랜지스터(383)는 제2 노드(N12)와 독출 전압 생성기(550) 사이에 연결되어 독출 전압(VREAD)을 수신하고, 스위칭 제어 신호(SSV3)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(383)는 스위칭 제어 신호(SSV3)에 응답하여 턴-온되어, 매트 선택 스위치(386)와 연결 라인(CL12)을 통하여 독출 전압(VREAD)을 구동 라인들(SI1i, SI1j, SI1k)에 제공하거나, 매트 선택 스위치(388)와 연결 라인(CL22)을 통하여 독출 전압(VREAD)을 구동 라인들(SI1i, SI1j, SI1k)에 제공할 수 있다.
엔모스 트랜지스터(384)는 노드(N11)와 누설 검출기(570) 사이에 연결되고, 스위칭 제어 신호(LCS)를 수신하는 게이트를 구비할 수 있다. 엔모스 트랜지스터(384)는 스위칭 제어 신호(LCS)에 응답하여 선택적으로 턴-온되어 노드(N11)를 통하여 감지 노드(SO)의 전압을 누설 검출기(570)에 제공할 수 있다.
매트 선택 스위치(385)는 감지 노드(SO)와 제1 연결 라인(CL11) 사이에 연결되고, 제1 매트 인에이블 신호(MEN11)를 수신하는 게이트를 구비할 수 있다. 매트 선택 스위치(386)는 제2 노드(N12)와 제2 연결 라인(CL12) 사이에 연결되고, 제1 매트 인에이블 신호(MEN12)를 수신하는 게이트를 구비할 수 있다. 매트 선택 스위치(387)는 감지 노드(SO)와 제1 연결 라인(CL21) 사이에 연결되고, 제2 매트 인에이블 신호(MEN21)를 수신하는 게이트를 구비할 수 있다. 매트 선택 스위치(388)는 제2 노드(N12)와 제2 연결 라인(CL22) 사이에 연결되고, 제2 매트 인에이블 신호(MEN22)를 수신하는 게이트를 구비할 수 있다.
매트 선택 스위치들(385, 386)은 제1 매트(210)가 선택되는 경우에 활성화될 수 있고, 매트 선택 스위치들(387, 388)은 제2 매트(220)가 선택되는 경우에 활성화될 수 있다.
스위칭 제어 신호들(SSV1, SSV2, SSV3, LCS) 및 매트 인에이블 신호들(MEN11, MEN12, MEN21, MEN22)은 도 2의 스위칭 제어 신호들(SCS)에 포함될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 누설 검출기를 나타낸다.
도 13을 참조하면, 누설 검출기(570)는 비교기(571)를 포함할 수 있다. 비교기(570)는 감지 노드(SO)에 연결되는 양(+)의 입력 단자, 기준 전압(VREF)를 수신하는 음(-)의 입력 단자 및 누설 검출 신호(LDS)를 제공하는 출력 단자를 구비할 수 있다.
비교기(571)가 엔모스 트랜지스터(384)를 통하여 감지 노드(SO)에 연결되는 경우, 비교기(571)는 감지 노드(SO)의 전압 레벨을 기준 전압(VREF)과 비교하고, 비교 결과를 나타내는 누설 검출 신호(LDS)를 도 2의 제어 회로(450)에 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 14를 참조하면, 복수의 매트들, 누설 검출 회로(570) 및 제어 회로(450)를 구비하는 비휘발성 메모리 장치(100)의 동작 방법에서는, 제어 회로(450)는 누설 검출 회로(570)를 제어하여 N(N은 2 이상의 자연수) 배속 모드에서, 상기 복수의 매트들 중 M(M은 2 이상의 자연수) 개의 매트들에 제1 누설 검출 동작을 수행한다(S110).
제어 회로(450)는 상기 M 개의 매트들의 워드라인들에서 누설이 발생하였는지 여부에 기초하여 상기 상기 M 개의 매트들의 제1 누설 검출 동작의 패스 여부를 판단한다(S120).
상기 M 개의 매트들이 제1 누설 검출 동작을 통과하면(S120에서 YES), 상기 M 개의 매트들의 패스/페일 정보(P/F)을 갱신하고(S130), 제어 회로(450)는 상태 신호(RnB)를 하이 레벨로 천이시켜 레디 신호를 메모리 컨트롤러(50)에 리턴하고(S140), 복수의 매트들의 패스/페일 정보에 기초하여 일부의 메모리 블록들을 배드 블록으로 처리한다(S150).
상기 M 개의 매트들이 제1 누설 검출 동작을 통과하지 못하면(S120에서 NO), 제어 회로(450)는 상기 M 개의 매트들 중 Q(Q는 M 이하의 자연수) 번째 매트의 블록 워드라인을 비활성화시켜 Q 번째 매트를 인히빗시키고(S210), 상기 M 개의 매트들 중 Q 번째 매트를 제외한 타겟 매트들에 제2 누설 검출 동작을 수행한다(S220).
제어 회로(450)는 타겟 매트들의 워드라인들에서 누설이 발생하였는지 여부에 기초하여 상기 타겟 매트들의 제2 누설 검출 동작의 패스 여부를 판단하거나, 상기 제2 누설 검출 동작의 최대 루프인지 여부를 판단한다(S230).
타겟 매트들이 제2 누설 검출 동작을 통과하지 못하거나 최대 루프가 아닌 경우(S230에서 NO), 제어 회로(450)는 타겟 매트들에 대하여 다음 루프의 제2 누설 검출 동작을 수행한다(S260).
타겟 매트들이 제2 누설 검출 동작을 통과하거나 최대 루프인 경우(S230에서 YES), 제어 회로(450)는 Q 번째 매트의 패스/페일 정보(P/F)를 갱신하고(S240), Q 번째 매트가 상기 M 개의 매트들 중 마지막 매트인지 여부를 판단한다(S250).
Q 번째 매트가 상기 M 개의 매트들 중 마지막 매트인 경우(S250에서 YES), 제어 회로(450)는 상태 신호(RnB)를 하이 레벨로 천이시켜 레디 신호를 메모리 컨트롤러(50)에 리턴한다(S140).
Q 번째 매트가 상기 M 개의 매트들 중 마지막 매트가 아닌 경우(S250에서 NO), 제어 회로(450)는 누설 검출기(570)를 제어하여, 상기 M 개의 매트들 중 다음 매트(R 번째 매트)를 인히빗시키고(S270), 나머지 매트들에 대하여 제2 누설 검출 동작을 수행하도록 한다. 실시예에 있어서, 상기 다음 매트는 적어도 하나 이상의 매트를 포함할 수 있다.
도 14에서 단계들(S210, S220, S230, S240, S250)은 제2 단계의 누설 검출 동작을 구성할 수 있다.
도 15는 선택된 매트 또는 타겟 매트들에 수행되는 누설 검출 동작을 나타내는 흐름도이다.
도 15에는 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 구비하는 복수의 매트들을 포함하는 비휘발성 메모리 장치의 누설 검출 동작이 도시되어 있다.
도 15를 참조하면, 워드라인 셋업 구간에서 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는 블록 워드라인에 제1 전압을 인가하면서, 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업한다(S310).
워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인을 디벨럽한다(S330). 실시예에 있어서, 상기 제4 전압은 접지 전압일 수 있다.
감지 구간에서 상기 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 워드라인들 중 적어도 일부의 누설을 판단한다(S350).
도 16, 도 17, 도 18은 각각 본 발명의 실시예들에 따른 타겟 매트의 누설 검출 동작, 인히빗 매트의 동작 및 비선택 매트의 동작을 나타내는 타이밍도이다.
도 16 내지 도 18에는 복수의 워드라인들의 누설을 검출하기 위한 누설 검출 동작의 워드라인 셋업 구간(WL_STP), 워드라인 디벨럽 구간(DVL), 감지 구간(SEN) 및 리커버리 구간(RCV)이 도시되어 있다. 시점들(T0~T4)은 각 구간의 경계를 나타낸다.
도 16을 참조하면, 워드라인 셋업 구간(WL_STP) 동안에 선택 매트의제1 블록 워드라인(BLKWL1)에는 제1 전압(V11)이 인가되고, 구동 라인들(SI1)에는 제2 전압(V12)가 인가된다. 제1 전압(V11)의 레벨은 제2 전압(V12)의 레벨보다 클 수 있다. 제1 블록 워드라인(BLKWL1)에 인가되는 제1 전압(V11)에 의하여 패스 트랜지스터들이 턴-온되면, 패스 트랜지스터들에 의하여 구동 라인들(SI1)과 연결되는 워드라인들(WL)의 전압이 접지 전압에서부터 제3 전압(V13)까지 상승하게 되어 워드라인들(WL)이 제3 전압(V13)으로 셋업된다. 제3 전압(V13)의 레벨은 제2 전압(V12)의 레벨보다 작을 수 있다.
워드라인 디벨럽 구간(DVL) 구간에서, 구동 라인들(SI1)을 제2 전압(V12)으로 프리차지하면서 제1 블록 워드라인(BLKWL1)에 접지 전압 레벨의 제4 전압(V14)을 인가하여 패스 트랜지스터들을 턴-오프 시킨다. 패스 트랜지스터들이 턴-오프되었으므로, 워드라인들(WL)의 전압은 제3 전압(V13)에서 감소하여 디벨럽된다.
감지 구간(SEN)에서 제1 블록 워드라인(BLKWL1)에 제1 전압(V11)보다 낮은 제5 전압(V15)을 인가하고 감지 노드의 전압 강하를 감지하여 워드라인들 중 적어도 일부의 누설을 판단한다.
즉, 워드라인들 중 누설이 발생한 워드라인에 연결된 패스 트랜지스터는 상기 제5 전압(V15)에 응답하여 턴-온되므로 상기 패스 트랜지스터에 연결된 구동 라인과 상기 누설이 발생한 워드라인 사이에서 전하 공유가 발생하여 상기 누설이 발생한 워드라인에 연결되는 구동 라인의 전압 레벨이 감소하게 된다. 따라서 상기 감지 노드의 전압 레벨이 감소하게 된다.
리커버리 구간(RCV)에서 누설이 발생한 워드라인과 이에 연결되는 구동 라인의 전압 레벨은 계속 감소하게 된다.
도 17을 참조하면, 워드라인 셋업 구간(WL_STP), 워드라인 디벨럽 구간(DVL), 감지 구간(SEN) 및 리커버리 구간(RCV)에서 인히빗 매트의 블록 워드라인(BLWLK_INH)에는 접지 전압 레벨의 전압이 인가되고, 인히빗 매트의 워드라인들(WL_INH)에는 전원 전압 레벨의 전압이 안가된다. 따라서, 인히빗 매트의 구동 라인들(SI2)의 전압은 타겟 매트의 구동 라인들의 전압과 실질적으로 동일하게 된다.
도 18을 참조하면, 워드라인 셋업 구간(WL_STP), 워드라인 디벨럽 구간(DVL), 감지 구간(SEN) 및 리커버리 구간(RCV)에서 비선택 매트의 블록 워드라인(BLWLK_UNS)와 구동 라인들(SI_UNS)에는 접지 전압 레벨의 전압이 인가되고, 인히빗 매트의 워드라인들(WL_INH)에는 전원 전압 레벨의 전압이 인가된다.
도 19, 도 20, 도 21은 워드라인 셋업 구간, 워드라인 디벨럽 구간 및 감지 구간 각각에서 도 12의 비휘발성 메모리 장치의 동작을 나타낸다.
도 19 내지 도 21에서는 제1 매트(210)가 타겟 매트이고, 제2 매트(220)가 인히빗 매트인 것으로 가정한다.
도 19를 참조하면, 워드라인 셋업 구간에서, 엔모스 트랜지스터(383)를 턴-온시키고, 엔모스 트랜지스터들(381, 382)를 턴-오프시키고, 매트 선태 스위치(386)를 턴-온시키고, 엔모스 트랜지스터들(361, 363, 365)을 턴-오프시키고, 엔모스 트랜지스터들(362, 364, 366)을 턴-온시키고, 엔모스 트랜지스터들(371, 373, 375)을 턴-오프시키고, 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 턴-온시키고, 제1 블록 워드라인(BLKWL1)에 제1 전압을 인가하여 패스 트랜지스터들(PT1i, PT1j, PT1k)을 턴-온시켜 독출 전압 생성기(550)가 제공하는 독출 전압(VREAD)을 이용하여 구동 라인들(S1i, S1j, S1k)에 제2 전압을 인가하여 워드라인들(WL1i, WL1j, WL1k)을 제3 전압으로 셋업할 수 있다.
또한, 매트 선택 스위치(388)를 턴-온시키고, 엔모스 트랜지스터들(371, 373, 375)을 턴-오프시키고, 엔모스 트랜지스터들(372, 374, 376)을 턴-온시키고, 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 턴-온시키고, 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 턴-온시키고, 제2 블록 워드라인(BLKWL2)에 제4 전압을 인가하여 패스 트랜지스터들(PT2i, PT2j, PT2k)을 턴-오프시켜 제2 매트(220)를 인히빗하면서 독출 전압(VREAD)이 구동 라인들(S2i, S2j, S2k)을 제2 전압으로 프리차지할 수 있다.
도 20을 참조하면, 워드라인 디벨럽 구간에서, 제1 블록 워드라인(BLKWL1)에 제4 전압을 인가하여 패스 트랜지스터들(PT1i, PT1j, PT1k)을 턴-오프시키고, 엔모스 트랜지스터(383)를 턴-오프시키고, 엔모스 트랜지스터들(381, 382)를 턴-온시키고, 엔모스 트랜지스터(384)를 턴-온시키고, 매트 선택 스위치(385)를 턴-온시키고, 엔모스 트랜지스터들(361, 363, 365)을 턴-온시키고, 엔모스 트랜지스터들(362, 364, 366)을 턴-오프시키고, 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 턴-온시켜, 패스 전압 생성기(550)가 제공하는 독출 전압(VPASS)을 이용하여 구동 라인들(S1i, S1j, S1k)을 제2 전압으로 프리차지하면서 워드라인들(WL1i, WL1j, WL1k)을 디벨럽할 수 있다.
또한, 제2 블록 워드라인(BLKWL2)에 제4 전압을 인가하여 패스 트랜지스터들(PT2i, PT2j, PT2k)을 턴-오프시키고, 매트 선택 스위치(387)를 턴-온시키고, 엔모스 트랜지스터들(371, 373, 375)을 턴-온시키고, 엔모스 트랜지스터들(372, 374, 376)을 턴-오프시키고, 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 턴-온시켜, 패스 전압 생성기(550)가 제공하는 독출 전압(VPASS)을 이용하여 구동 라인들(S2i, S2j, S2k)을 제2 전압으로 프리차지할 수 있다. 이 때, 누설 검출기(570)에 연결되는 라인도 제2 전압으로 프리차지될 수 있다.
도 21을 참조하면, 감지 구간에서, 제1 블록 워드라인(BLKWL1)을 통하여 패스 트랜지스터들(PT1i, PT1j, PT1k) 각각의 게이트에 제5 전압을 인가하고, 엔모스 트랜지스터(383)를 턴-오프시키고, 엔모스 트랜지스터(382)를 턴-오프시키고, 엔모스 트랜지스터들(381, 384)를 턴-온시키고, 매트 선택 트랜지스터(385)를 턴-온시키고, 엔모스 트랜지스터들(361, 363, 365)을 턴-온시키고, 엔모스 트랜지스터들(362, 364, 346)을 턴-오프시키고, 선택 트랜지스터들(SPT1i, SPT1j, SPT1k)을 턴-온시키고, 구동 라인들(S1i, S1j, Sk) 각각을 선택 워드라인들(WL1i, WL1j, WL1k)을 각각에 연결할 수 있다.
또한, 제2 블록 워드라인(BLKWL2)에 제4 전압을 인가하여 패스 트랜지스터들(PT2i, PT2j, PT2k)을 턴-오프시키고, 매트 선택 스위치(387)를 턴-온시키고, 엔모스 트랜지스터들(371, 373, 375)을 턴-온시키고, 엔모스 트랜지스터들(372, 374, 376)을 턴-오프시키고, 선택 트랜지스터들(SPT2i, SPT2j, SPT2k)을 턴-온 시킬 수 있다. 이 때, 누설 검출기(570)에 연결되는 라인도 제2 전압으로 프리차지될 수 있다.
이 때 워드라인(WL1k)에 누설(LKG)이 발생하였고, 워드라인들(WL1i, WL1j)은 누설이 발생하지 않은(NO LKG) 정상 워드라인이라고 가정하면, 패스 트랜지스터(PT1k)는 패스 트랜지스터(PT1k)의 워드라인(WL1k)에 연결되는 단자의 전압 레벨이 감소하여 패스 트랜지스터(PT1k)의 문턱 전압이 낮아져서 패스 트랜지스터(PT1k)는 제5 전압에 응답하여 턴-온되고, 패스 트랜지스터들(PT1i, PT1j)는 턴-오프 상태를 유지한다.
패스 트랜지스터(PT1k)가 턴-온되므로, 워드라인(WL1k)과 구동 라인(S1k) 사이에 전하 공유가 발생되고, 구동 라인(S1k)의 전압 레벨이 감소하게 된다. 따라서 감지 노드(SO)의 레벨도 감소하게 된다. 감지 노드(SO)에 엔모스 트랜지스터(384)를 통하여 연결된 누설 검출기(570)는 감지 노드(SO)의 전압 레벨을 기준 전압과 비교하고, 감지 노드(SO)의 전압 레벨이 기준 전압 이하로 강하되는 경우, 이를 나타내는 누설 검출 신호(LDS)를 도 2의 제어 회로(450)에 제공할 수 있다. 이 때, 인히빗 매트에 해당하는 제2 매트(22)의 워드라인들(WL2i, WL2j, WL2k) 중 적어도 하나에서 누설이 발생하여도, 패스 트랜지스터들(PT2i, PT2j, PT2k)을 턴-오프 상태이므로 전하 공유는 발생하지 않는다.
제어 회로(450)는 누설 검출 신호(LDS)가 활성화되면, 타겟 매트에 해당하는 제1 매트(210)의 워드라인들(WL1i, WL1j, WL1k) 중 적어도 하나에서 누설이 발생하였음을 알 수 있다.
도 12 내지 도 21에서는 워드라인들(WLs)에 대하여 누설 검출 동작이 수행되는 것을 설명하였다. 하지만 본 발명의 실시예들에 의한 누설 검출 동작은 도 6의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대하여도 누설 검출 동작이 수행될 수 있다.
도 22는 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 소거 루프에 적용되는 예를 나타내는 흐름도이다.
도 22를 참조하면, 소거 루프가 시작되고, 제어 회로(450)는 선택된 메모리 블록에 대한 소거 동작을 수행한다(S410). 제어 회로(450)는 선택된 메모리 블록의 워드라인들에 대하여 소거 검증을 수행한다(S415).
제어 회로(450)는 소거 검증의 패스 여부를 판단한다(S420). 소거 검증을 패스하지 못하면(S420에서 NO), 제어 회로(450)는 소거 전압(VERS)을 증가시키고(S425), 증가된 소거 전압에 기초하여 동작들(S410, S415, S420)을 수행한다.
소거 검증을 패스하면(S420에서 YES), 제어 회로(450)는 복수의 매트들 중 하나의 매트를 선택하고, 선택된 매트의 복수의 셀 스트링들 중 하나의 셀 스트링(NS)를 선택한다(S430).
제어 회로(450)는 선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압의 하한을 체크하고(S430), 선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압의 상한을 체크하여(S435), 선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압 이상 여부를 판단한다(S445).
선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압이 정상이 아니면(S445에서 NO), 제어 회로(450)는 상기 선택된 매트의 패스/페일 정보를 갱신하고(S460), 상기 선택된 매트에 포함되는 메모리 블록들을 런-타임 배드 블록(RTBB)으로 처리한다(S475).
선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압이 정상이면(S445에서 YES), 제어 회로(450)는 상기 선택된 셀 스트링이 선택된 매트의 마지막 셀 스트링인지 여부를 판단한다(S450).
선택된 셀 스트링이 선택된 매트의 마지막 셀 스트링이 아니면(S450에서 NO), 선택된 매트에서 다음 셀 스트링을 선택하고(S455), 제어 회로(450)는 다음 셀 스트링에 대하여 동작들(S435, S440, S445)을 수행하도록 제어한다.
선택된 셀 스트링이 선택된 매트의 마지막 셀 스트링이면(S450에서 YES), 제어 회로(450)는 상기 선택된 매트의 패스/페일 정보를 갱신하고(S460), 제어 회로(450)는 복수의 매트들에 대하여 상술한 2 단계 누설 검출 동작을 수행하고(S465), 복수의 매트들 각각이 상술한 2 단계 누설 검출 동작을 패스하는지 여부를 판단한다(S470).
복수의 매트들 중 일부가 상술한 2 단계 누설 검출 동작을 패스하지 못하면(S470에서 NO), 제어 회로(450)는 상기 일부의 매트에 포함되는 메모리 블록들을 런-타임 배드 블록(RTBB)으로 처리한다(S475).
복수의 매트들이 상술한 2 단계 누설 검출 동작을 패스하면(S470에서 YES), 제어 회로(450)는 소거 루프를 종료시킨다.
제어 회로(450)는 도 22의 소거 루프가 종료된 후에, 상태 신호(RnB)를 레디 상태로 천이시킬 수 있다.
도 2의 제어 회로(450)는 누설 검출 신호(LDS)에 기초하여 매트들(210, 220, 230, 240) 각각의 패스/페일 정보를 저장하는 레지스터를 포함할 수 있다. 또한 상기 레지스터는 도 22를 참조하여 설명한 선택된 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압의 정상 여부에 관한 정보를 저장할 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 23을 참조하면, 비휘발성 메모리 장치(100a)는 메모리 셀 어레이(200), 어드레스 디코더(300), 제어 회로(450), 제1 누설 검출기(570a) 및 제2 누설 검출기(570b)를 포함할 수 있다.
비휘발성 메모리 장치(100a)는 도 2의 비휘발성 메모리 장치(100)와 유사할 수 있고, 도 23에서는 누설 검출 동작과 관계되는 구성 요소들을 도시한다.
메모리 셀 어레이(200)는 서로 다른 비트라인들에 대응되는 복수의 매트들(210, 220, 230, 240)을 포함할 수 있고, 매트들(210, 220)은 제1 뱅크를 구성할 수 있고, 매트들(230, 240)은 제2 뱅크를 구성할 수 있다.
제어 회로(450)는 상태 신호 생성기(485)를 포함할 수 있다. 상태 신호 생성기(485)는 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프, 독출 동작의 유저 동작 및 누설 감지 동작의 상태를 나타내는 상태 신호(RnB)를 생성할 수 있다.
제1 누설 검출기(570a)는 어드레스 디코더(300)와 연결되고, 어드레스 디코더(300)의 제1 감지 노드에서 복수의 매트들(210, 220)의 워드라인들과 연결되는 구동 라인들과 연결되어 복수의 매트들(210, 220)의 워드라인들 중 적어도 일부의 누설을 검출하고, 누설이 검출되는 경우 이를 나타내는 누설 검출 신호(LDS1)를 제어 회로(450)에 제공할 수 있다.
제2 누설 검출기(570b)는 어드레스 디코더(300)와 연결되고, 어드레스 디코더(300)의 제2 감지 노드에서 복수의 매트들(230, 240)의 워드라인들과 연결되는 구동 라인들과 연결되어 복수의 매트들(230, 240)의 워드라인들 중 적어도 일부의 누설을 검출하고, 누설이 검출되는 경우 이를 나타내는 누설 검출 신호(LDS2)를 제어 회로(450)에 제공할 수 있다.
도 24a는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 23 및 도 24a를 참조하면, 제1 누설 검출 동작(LD_OP1)은 워드라인 셋업 구간(WL_STP), 워드라인 디벨럽 구간(DVL), 감지 구간(SEN) 및 리커버리 구간(RCV)을 포함할 수 있고, 워드라인 셋업 구간(WL_STP)에는 매트들(210, 220)의 블록 워드라인들에 제1 전압을 인가하여 매트들(210, 220)의 워드라인들을 제3 전압으로 셋업한다(511).
워드라인 디벨럽 구간(DVL) 구간에서 매트들(210, 220)의 구동 라인들을 제2 전압(V12)으로 프리차지하면서 매트들의 블록 워드라인들에 접지 전압 레벨의 제4 전압을 인가하여 패스 트랜지스터들을 턴-오프 시키고 워드라인들을 디벨럽한다(512).
감지 구간(SEN)에서 블록 워드라인들에 제1 전압보다 낮은 제5 전압을 인가하고 제1 감지 노드의 전압 강하를 감지하여 매트들(210, 220) 워드라인들 중 적어도 일부의 누설을 판단한다(513). 리커버리 구간(RCV)에서 누설이 발생한 워드라인과 이에 연결되는 구동 라인의 전압 레벨은 계속 감소하게 된다(S514).
도 24b는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 본발명의 실시예들에 따른 2 단계 누설 검출 동작이 수행되는 것을 나타낸다.
도 23 및 도 24b를 참조하면, 매트들(MAT1, MAT2)이 동시에 동작하는 2 배속 모드(X2_OP)에서, 매트들(MAT1, MAT2)에 대한 제1 누설 검출 동작이 수행된다(521). 매트들(MAT1, MAT2) 중 적어도 하나에서 누설이 검출되어 제1 누설 검출 동작의 결과는 페일(F)이다.
2 배속 모드(X2_OP)에서 매트(MAT2)의 블록 워드라인에 접지 전압을 인가하여 매트(MAT2)를 인히빗시키고, 매트(MAT1)에 대한 제2 누설 검출 동작을 수행한다(522). 매트(MAT1)에 대한 제2 누설 검출 동작의 결과는 패스(P)이다. 2 배속 모드(X2_OP)에서 매트(MAT1)의 블록 워드라인에 접지 전압을 인가하여 매트(MAT1)를 인히빗시키고, 매트(MAT2)에 대한 제2 누설 검출 동작을 수행한다(523). 매트(MAT2)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 매트(MAT2)에 대한 제2 누설 검출 동작이 완료되면 상태 신호(RnB)는 레디 상태로 천이한다. 따라서, 도 24b에서는 매트(MAT1)에서는 누설이 발생하지 않았고, 매트(MAT2)에서는 누설이 발생한 것으로 판단된다.
도 24c는 도 23의 비휘발성 메모리 장치에서 제1 뱅크의 매트들에 본발명의 실시예들에 따른 제2 누설 검출 동작이 수행되는 것을 나타낸다.
도 24c에서는 도 22의 소거 검증 동작에서 매트(MAT1)의 셀 스트링들 중 적어도 하나의 셀 스트링의 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 문턱 전압이 이상이 있음을 가정한다.
이 경우에는 제1 누설 검출 동작을 수행하지 않고, 2 배속 모드(X2_OP)에서 매트(MAT1)를 인히빗시키고, 매트(MAT2)에 대하여 제2 누설 검출 동작을 수행한다(531). 매트(MAT2)에 대하여 제2 누설 검출 동작의 결과는 패스(P)이다.
매트(MAT2)에 대한 제2 누설 검출 동작이 완료되면 상태 신호(RnB)는 레디 상태로 천이한다.
도 23 내지 도 24c에서
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 23를 참조하면, 비휘발성 메모리 장치(100b)는 메모리 셀 어레이(200), 어드레스 디코더(300), 제어 회로(450) 및 누설 검출기(570)를 포함할 수 있다.
비휘발성 메모리 장치(100a)는 도 2의 비휘발성 메모리 장치(100)와 유사할 수 있고, 도 23에서는 누설 검출 동작과 관계되는 구성 요소들을 도시한다.
메모리 셀 어레이(200)는 서로 다른 비트라인들에 대응되는 복수의 매트들(210, 220, 230, 240)을 포함할 수 있고, 복수의 매트들(210, 220, 230, 240)은 하나의 뱅크를 구성할 수 있다.
누설 검출기(570)는 어드레스 디코더(300)와 연결되고, 어드레스 디코더(300)의 감지 노드에서 복수의 매트들(210, 220, 230, 240)의 워드라인들과 연결되는 구동 라인들과 연결되어 매트들(210, 220, 230, 240)의 워드라인들 중 적어도 일부의 누설을 검출하고, 누설이 검출되는 경우 이를 나타내는 누설 검출 신호(LDS)를 제어 회로(450)에 제공할 수 있다.
도 26a는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 25 및 도 26a를 참조하면, 매트들(210, 220, 230, 240)이 동시에 동작하는 4 배속 모드(X4_OP)에서 매트들(210, 220, 230, 240)의 블록 워드라인들(BLKWLs)에 제1 전압을 인가하여, 매트들(210, 220, 230, 240)의 워드라인들에 대하여 제1 누설 검출 동작을 수행한다(S541). 매트들(210, 220, 230, 240) 중 적어도 하나에서 누설이 검출되어 제1 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트(MAT4)의 블록 워드라인에 접지 전압을 인가하여 매트(MAT4)를 인히빗시키고, 매트들(210, 220, 230)에 대하여 제2 누설 검출 동작을 수행한다(542). 매트들(210, 220, 230)에 대한 제2 누설 검출 동작의 결과는 패스(P)이다. 4 배속 모드(X4_OP)에서, 매트(MAT4)에서 누설이 발생함을 확인하기 위하여, 매트들(210, 220, 230)을 인히빗시키고, 매트(MAT4)에 대하여 제2 누설 검출 동작을 3번의 루프 동안 수행한다. 매트(MAT4)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 매트(MAT4)에 대한 제2 누설 검출 동작이 완료되면 상태 신호(RnB)는 레디 상태로 천이한다. 따라서, 26a에서는 매트들(MAT1, MAT2, MAT3)에서는 누설이 발생하지 않았고, 매트(MAT4)에서는 누설이 발생한 것으로 판단된다.
도 26b는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 25 및 도 26b를 참조하면, 매트들(210, 220, 230, 240)이 동시에 동작하는 4 배속 모드(X4_OP)에서 매트들(210, 220, 230, 240)의 블록 워드라인들(BLKWLs)에 제1 전압을 인가하여, 매트들(210, 220, 230, 240)의 워드라인들에 대하여 제1 누설 검출 동작을 수행한다(551). 매트들(210, 220, 230, 240) 중 적어도 하나에서 누설이 검출되어 제1 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트(MAT4)의 블록 워드라인에 접지 전압을 인가하여 매트(MAT4)를 인히빗시키고, 매트들(210, 220, 230)에 대하여 제2 누설 검출 동작을 수행한다(552). 매트들(210, 220, 230)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트(MAT4, MAT3)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3)을 인히빗시키고, 매트들(210, 220)에 대하여 제2 누설 검출 동작을 수행한다(553). 매트들(210, 220)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT4, MAT3, MAT2)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3, MAT2)을 인히빗시키고, 매트(210)에 대하여 제2 누설 검출 동작을 수행한다(554). 매트2(210)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트들(MAT4, MAT3, MAT1)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3, MAT1)을 인히빗시키고, 매트(220)에 대하여 제2 누설 검출 동작을 수행한다(555). 매트(220)에 대한 제2 누설 검출 동작의 결과는 패스(P)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT2, MAT1)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT2, MAT1)을 인히빗시키고, 매트들(230, 240)에 대하여 제2 누설 검출 동작을 수행한다(556). 매트(230, 240)에 대한 제2 누설 검출 동작의 결과는 패스(P)이다.
매트들(230, 240)에 대하여 제2 누설 검출 동작이 완료되면, 상태 신호(RnB)는 레디 상태로 천이한다. 따라서, 도 26b에서는 매트들(MAT4, MAT2, MAT2)에서는 누설이 발생하지 않았고, 매트(MAT1)에서는 누설이 발생한 것으로 판단된다.
도 26c는 도 25의 비휘발성 메모리 장치에서 복수의 매트들에 제1 누설 검출 동작이 수행되는 것을 나타낸다.
도 25 및 도 26c를 참조하면, 매트들(210, 220, 230, 240)이 동시에 동작하는 4 배속 모드(X4_OP)에서 매트들(210, 220, 230, 240)의 블록 워드라인들(BLKWLs)에 제1 전압을 인가하여, 매트들(210, 220, 230, 240)의 워드라인들에 대하여 제1 누설 검출 동작을 수행한다(561). 매트들(210, 220, 230, 240) 중 적어도 하나에서 누설이 검출되어 제1 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트(MAT4)의 블록 워드라인에 접지 전압을 인가하여 매트(MAT4)를 인히빗시키고, 매트들(210, 220, 230)에 대하여 제2 누설 검출 동작을 수행한다(562). 매트들(210, 220, 230)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트(MAT4, MAT3)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3)을 인히빗시키고, 매트들(210, 220)에 대하여 제2 누설 검출 동작을 수행한다(563). 매트들(210, 220)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT4, MAT3, MAT2)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3, MAT2)을 인히빗시키고, 매트(210)에 대하여 제2 누설 검출 동작을 수행한다(564). 매트(210)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트들(MAT4, MAT3, MAT1)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT4, MAT3, MAT1)을 인히빗시키고, 매트(220)에 대하여 제2 누설 검출 동작을 수행한다(565). 매트(220)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT2, MAT1)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT2, MAT1)을 인히빗시키고, 매트들(230, 240)에 대하여 제2 누설 검출 동작을 수행한다(566). 매트(230, 240)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
4 배속 모드(X4_OP)에서, 매트들(MAT2, MAT1, MAT4)의 블록 워드라인에 접지 전압을 인가하여 매트들(MAT2, MAT1, MAT4)을 인히빗시키고, 매트(230)에 대하여 제2 누설 검출 동작을 수행한다(567). 매트(200)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT2, MAT1, MAT3)의 블록 워드라인에 접지 전압을 인가하여 매트들 매트들(MAT2, MAT1, MAT3)을 인히빗시키고, 매트(240)에 대하여 제2 누설 검출 동작을 수행한다(568). 매트(240)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다. 4 배속 모드(X4_OP)에서, 매트들(MAT2, MAT1, MAT3)의 블록 워드라인에 접지 전압을 인가하여 매트들 매트들(MAT2, MAT1, MAT3)을 인히빗시키고, 매트(240)에 대하여 제2 누설 검출 동작을 수행한다(569). 매트(240)에 대한 제2 누설 검출 동작의 결과는 페일(F)이다.
매트(240)에 대하여 제2 누설 검출 동작이 완료되면, 상태 신호(RnB)는 레디 상태로 천이한다. 따라서, 도 26c에서는 매트들(MAT1, MAT2, MAT3, MAT4)에서 누설이 발생한 것으로 판단된다.
도 27은 본 발명의 실시예들에 따라 도 3의 제1 반도체 층을 나타내는 평면도이다.
도 2, 도 3 및 도 27을 참조하면, 제1 반도체 층(L1)의 셀 영역(CR)에는 메모리 셀 어레이(200)가 배치되고, 셀 영역(CR)은 복수의 매트들(210, 220, 230, 240)을 포함할 수 있다. 또한, 제1 반도체 층(L1)은 셀 영역(CR)과 제1 수평 방향(HD1)으로 인접하게 배치되는 패드 영역(PRG)를 포함할 수 있다. 패드 영역(PRG)은 제1 에지부(EG11)와 제2 에지부(EG12) 사이에서 제2 수평 방향(HD2)으로 배치되는 복수의 입출력 패드들(DP1~DPr)과 제1 에지부(EG11)에 인접하게 배치되는 적어도 하나의 파워 패드(GND, EVC)를 포함할 수 있다.
도 28은 본 발명의 실시예들에 따른 도 27의 제1 매트를 나타낸다.
도 27 및 도 28를 참조하면, 제1 반도체 층(L1)에는 메모리 셀 어레이(200)가 배치되고, 제1 매트(210)는 제1 수직 구조체(VS1) 및 제2 수직 구조체(VS2)를 포함할 수 있다. 도시된 바와 같이, 제1 매트(210)는 제1 및 제2 수직 구조체들(VS1, VS2)로서 형성되는 복수의 메모리 블록들(BLKa~BLKr)을 포함할 수 있다. 메모리 블록들(BLKa~BLKr)은 제2 수평 방향(HD2)을 따라 배열될 수 있다. 메모리 블록들(BLKa~BLKr) 각각은 제1 서브 블록과 제2 서브 블록을 포함할 수 있다. 메모리 블록(BLKa)은 제1 서브 블록(SBa1)과 제2 서브 블록(SBa2)를 포함할 수 있다.
제1 수직 구조체(VS1)는 메모리 블록들(BLKa~BLKr) 각각의 제1 서브 블록들 및 제2 수평 방향(HD2)으로 따라 이격되어 배치되는 제1 비아 영역들(EVA11, VA11, VA12, EAV12)을 포함하고, 제2 수직 구조체(VS2)는 메모리 블록들(BLKa~BLKr) 각각의 제2 서브 블록들 및 제2 수평 방향(HD2)을 따라 이격되어 배치되는 제2 비아 영역들(EVA21, VA21, VA22, EAV22)을 포함할 수 있다. 제1 서브 블록들은 제1 비아 영역들(EVA11, VA11, VA12, EAV12) 사이에 배치되고, 제2 서브 블록들은 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 사이에 배치될 수 있다. 제1 서브 블록들의 제2 방향의 에지들에 인접한 제1 비아 영역들(EVA11, EAV12)은 각각 제1 에지 비아 영역 및 제2 에지 비아 영역이라 호칭될 수 있다. 제2 비아 영역들(EVA21, VA21, VA22, EAV22) 중 제2 서브 블록들의 제2 방향의 에지들에 인접한 제1 비아 영역들(EVA21, EAV22)은 각각 제3 에지 비아 영역 및 제4 에지 비아 영역이라 호칭될 수 있다.
제1 비아 영역들(VA11, VA12)에는, 각각 제1 수직 구조체(VS1)를 관통하여 페이지 버퍼에 접속되는 하나 이상의 제1 관통 홀 비아가 배치될 수 있다. 또한, 제2 비아 영역들(VA11, VA12)은, 각각 제2 수직 구조체(VS2)를 관통하여 페이지 버퍼에 접속되는 하나 이상의 제2 관통 홀 비아가 배치될 수 있다. 제1 및 제2 에지 비아 영역들(EVA11, EVA12) 각각에는 제1 서브 블록들 중 적어도 하나를 어드레스 디코더와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 배치될 수 있다. 또한 제3 및 제4 에지 비아 영역들(EVA21, EVA22) 각각에는 제2 서브 블록들 중 적어도 하나를 어드레스 디코더와 전기적으로 연결하는 하나 이상의 에지 관통 홀 비아가 형성될 수 있다.
도 29는 본 발명의 실시예들에 따른 도 28의 V-V' 선 단면에 따른 제1 및 제2 반도체 층의 구성을 도시한 단면도이다.
도 29를 참조하면, 제2 반도체 층(L2)은 하부기판(L_SUB), 하부기판(L_SUB)에 형성된 어드레스 디코더(300) 및 페이지 버퍼 회로(410)를 포함할 수 있다. 또한, 제2 반도체 층(L2)은, 어드레스 디코더(300)와 전기적으로 연결된 제1 하부 컨택(LMC1)들, 제1 하부 컨택(LMC1)들과 전기적으로 연결된 제1 하부 도전 라인(PM1) 및 복수의 제1 하부 컨택(LMC1)들과 제1 하부 도전 라인(PM1)을 덮는 하부 절연층(IL1)을 포함할 수 있다.
어드레스 디코더(300) 및 페이지 버퍼 회로(410)는 각각 하부기판(L_SUB) 상의 일부 영역에 형성될 수 있다. 즉, 복수의 트랜지스터(TR)들이 하부기판(L_SUB) 상에 형성되어, 어드레스 디코더(300) 및/또는 페이지 버퍼 회로(410)를 구성할 수 있다.
제1 반도체 층(L1)은 제1 상부기판(U_SUB_1), 제2 상부기판(U_SUB_2), 제1 상부기판(U_SUB_1) 상에 배치된 제1 수직 구조체(VS1) 및 제2 상부기판(U_SUB_2) 상에 배치된 제2 수직 구조체(VS2)를 포함할 수 있다. 또한, 제1 반도체 층(L1)은 제1 수직 구조체(VS1)와 전기적으로 연결되는 제1 상부 컨택(UMC1)들, 제1 비트라인들(BL_1), 제1 에지 컨택(EC1)들 및 복수의 제1 상부 도전 라인(UPM1)들을 포함할 수 있다. 제1 반도체 층(L1)은 제2 수직 구조체(VS2)와 전기적으로 연결되는 복수의 제2 상부 컨택(UMC2)들, 제2 비트라인들(BL_2), 제2 에지 컨택(EC2)들 및 제2 상부 도전라인(UPM2)들을 포함할 수 있다. 제1 반도체 층(L1)은 제1 및 제2 수직 구조체들(VS1, VS2)와 각종 도전라인들을 덮는 상부 절연층(IL2)을 포함할 수 있다.
제1 및 제2 상부기판들(U_SUB_1, U_SUB_2) 각각은 제1 및 제2 게이트 도전층들(GS_1, GS_2)을 지지하는 지지층일 수 있다. 제1 및 제2 상부기판들(U_SUB_1, U_SUB_2)은, 예를 들어 베이스 기판으로 명명될 수도 있다.
제1 수직 구조체(VS1)는 제1 상부기판(U_SUB_1) 상에 배치된 제1 게이트 도전층들(GS_1), 제1 게이트 도전층들(GS_1)을 관통하여 제1 상부기판(U_SUB_1)의 상면에 제3 방향으로 연장되는 복수의 필라들(P1)을 포함할 수 있다. 제1 게이트 도전층들(GS_1)은 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1) 및 스트링 선택 라인(SSL_1)을 포함할 수 있다. 제1 상부기판(U_SUB_1) 상에 그라운드 선택 라인(GSL_1), 워드라인들(WL1_1~WL4_1)및 스트링 선택 라인(SSL_1)이 순차적으로 형성될 수 있으며, 제1 게이트 도전층들(GS_1) 각각의 하부 또는 상부에는 절연층(52)이 배치될 수 있다. 도 29에서 제1 및 제2 수직 구조체들(VS1, VS2)는 대응되는 구성을 구비하므로, 제2 수직 구조체(VS2)의 구성 중 제1 수직 구조체(VS1)와 대응, 중복되는 구성에 대한 설명은 생략한다.
복수의 필라(P1)들은 표면 층(surface layer)(S1) 및 내부(I)를 포함할 수 있다. 구체적으로, 각 필라(P1)의 표면 층(S1)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다.
예를 들어, 접지 선택 라인(GSL_1)과 접지 선택 라인(GSL_1)에 인접한 표면층(S1) 부분은 접지 선택 트랜지스터(도 6의 GST)를 구성할 수 있다. 또한, 워드라인들(WL1_1~WL4_1)과 워드라인들(WL1_1~WL4_1)에 인접한 표면 층(S1) 부분은 메모리 셀 트랜지스터들(도 6의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL_1)과 스트링 선택 라인(SSL1)에 인접한 표면층(S1) 부분은 스트링 선택 트랜지스터(도 6의 SST)를 구성할 수 있다.
필라(P1) 상에 드레인 영역(DR1)이 형성될 수 있다. 예를 들어, 드레인 영역(DR1)은 제1상부 컨택(UMC1)을 통해 제1 비트라인(BL_1)과 전기적으로 연결될 수 있다. 드레인 영역(DR1)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR1)의 상면과 동일한 레벨 상에 형성될 수 있다.
제1 수직 구조체(VS1)는 엣지 영역(EG1)을 포함할 수 있다. 도시된 바와 같이, 엣지 영역(EG1)의 단면은 계단형 패드 구조물을 형성할 수 있다. 계단형 패드 구조물은, "워드라인 패드"로 지칭될 수 있다. 엣지 영역(EG1)에는 복수의 제1 엣지 컨택(EC1)들이 접속될 수 있으며, 제1 엣지 컨택(EC1)들을 통해 제2 어드레스 디코더(603) 등의 주변회로로부터 전기적 신호를 제공받을 수 있다. 일 예로, 제1 수직 구조체(VS1), 제1 상부기판(U_SUB_1) 및 제2 반도체 층(L2)의 일부를 관통하여 형성된 컨택 플러그(MCP1)는, 일 측이 제1 하부 도전라인(PM1)에 접속되고 다른 일 측이 제1 상부 도전라인(UPM1)을 통해 엣지 영역(EG1)과 전기적으로 연결될 수 있다.
또한, 도시되지는 않았으나, 제1 엣지 컨택(EC1)들 중 적어도 일부는, 제1 및 제2 상부기판(U_SUB_1, U_SUB_2)사이에서 제3 방향으로 제1 및 제2 반도체 층(L1, L2)의 일부를 관통하고 일 측이 하부 도전라인(예를 들어, PM1)에 접속되는 컨택 플러그와 전기적으로 연결될 수 있다.
도 30은 본 발명의 실시예들에 따른 메모리 블록의 구조를 나타내는 회로도이다.
도 30에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR1~STRm)을 도시하고 있다.
도 30을 참조하면, 메모리 블록은 동일한 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRm)을 포함할 수 있다.
셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인들(SSL1~SSLm)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTm), 워드 라인들(WL)에 의해 제어되는 메모리 셀들, 중간 스위칭 라인(MSL)에 의해 제어되는 중간 스위칭 트랜지스터들(MST1~MSTm) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들(GST1~GSTm)을 포함할 수 있다. 제1 및 제2 스택들(ST1, ST2)의 수직 방향(VD)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 더미 셀들일 수 있다. 더미 셀들에는 데이터가 저장되지 않을 수 있다. 한편 상기 더미 셀들은 다른 메모리 셀들보다 작은 비트 수의 데이터를 저장하도록 설정될 수 있다.
실시예에 있어서, 도 30에 도시된 바와 같이, 경계 층(BND)은 하나의 게이트 라인을 포함할 수 있다. 상기 하나의 게이트 라인은 중간 스위칭 라인(MSL)에 해당하고 이에 연결된 중간 스위칭 트랜지스터들(MSL1~MSLm)을 동시에 스위칭할 수 있다.
본 발명의 실시예들에 따른 누설 검출 동작을 수행하기 위하여 제어 회로(450)는 중간 스위칭 트랜지스터들(MSL1~MSLm)을 턴-온시켜 상부 스택(ST2)의 워드라인들에 대하여 누설 검출 동작을 수행할 수 있다. 상부 스택(ST2)의 워드라인들에 대하여 누설 검출 동작이 완료된 후, 제어 회로(450)는 중간 스위칭 트랜지스터들(MSL1~MSLm)을 턴-오프시켜 하부 스택(ST1)의 워드라인들에 대하여 누설 검출 동작을 수행할 수 있다.
도 31은 본 발명의 실시예들에 따른 누설 검출 동작이 비휘발성 메모리 장치의 프로그램 루프에 적용되는 예를 나타내는 흐름도이다.
도 31을 참조하면, 프로그램 루프가 시작되고, 제어 회로(450)는 선택된 메모리 블록에 대하여 누설 검출 동작을 수행한다(S510). 상기 누설 검출 동작은 상술한 제1 누설 검출 동작 및 제2 누설 검출 동작을 포함하는 2단계 누설 검출 동작에 해당할 수 있다.
선택된 매트의 워드라인들 중 적어도 일부에 누설이 발생하였는지 여부를 판단한다(S520).
누설이 검출되지 않았으면(S520에서 NO), 선택된 매트의 메모리 블록의 선택 워드라인에 대하여 프로그램 동작을 수행한다(S530). 선택 워드라인에 대하여 프로그램 검증을 수행한다(S540). 제어 회로(450)는 프로그램 검증의 패스 여부를 판단한다(S550). 프로그램 검증을 패스하지 못하면(S550에서 NO), 프로그램 전압(VPGM)을 증가시키고(S560), 증가된 프로그램 전압에 기초하여 동작들(S530, S540, S550)을 수행한다.
프로그램 검증을 패스하면(S550에서 YES), 프로그램 루프를 종료한다.
누설이 검출되면(S520에서 YES), 선택된 매트의 메모리 블록에 대하여는 프로그램 동작을 수행하지 않고, 프로그램 루프를 종료한다.
따라서 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 그 동작 방법에서는 배속 모드에서 복수의 매트들에 전체에 대하여 제1 누설 검출 동작을 수행하여 누설 여부를 판단하고, 누설이 있는 것으로 판단되는 경우, 상기 복수의 매트들 중 적어도 하나의 매트를 인히빗시키면서, 나머지 타겟 매트들에 대하여 제2 누설 검출 동작을 수행하여 누설이 발생한 매트를 신속하게 가려낼 수 있고, 누설이 발생하지 않은 매트의 메모리 블록이 진행성 배드 블록(런-타임 배드 블록)으로 처리되는 것을 방지할 수 있다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 32을 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩(제1 칩)을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩(제2 칩)을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(VD)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 32의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 수평 방향(HD1)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 수평 방향(HD1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 워드라인 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)의 적어도 하나의 메모리 블록에 제공될 수 있다.
전술한 제1 내지 제5 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)은 적어도 하나의 메모리 블록에 제공될 수 있다. 즉, 제어 회로는 선택된 매트들에 대하여 제1 누설 검출 동작을 수행하고, 상기 제1 누설 검출 동작의 결과에 기초하여 상기 선택된 매트들 중 적어도 하나의 매트들을 인히빗시키면서 나머지 타겟 매트들에 대한 제2 누설 검출 동작을 수행하여, 누설이 발생한 매트를 판단할 수 있다.
도 33은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 33을 참조하면, 전자 시스템(3000)은 반도체 장치(3100) 및 반도체 장치(3100)와 전기적으로 연결되는 컨트롤러(3200)를 포함할 수 있다. 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(3100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 31을 참조하여 상술한 비휘발성 메모리 장치일 수 있다. 반도체 장치(3100)는 제1 구조물(3100F) 및 제1 구조물(3100F) 상의 제2 구조물(3100S)을 포함할 수 있다. 제1 구조물(3100F)은 디코더 회로(3110), 페이지 버퍼 회로(3120), 및 로직 회로(3130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(3100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(3100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(3100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(3115)을 통해 디코더 회로(3110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 제2 연결 배선들(3125)을 통해 페이지 버퍼 회로(3120)와 전기적으로 연결될 수 있다.
제1 구조물(3100F)에서, 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 로직 회로(3130)에 의해 제어될 수 있다. 반도체 장치(3000)는 로직 회로(3130)와 전기적으로 연결되는 입출력 패드(3101)를 통해, 컨트롤러(3200)와 통신할 수 있다. 입출력 패드(3101)는 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 입출력 연결 배선(3135)을 통해 로직 회로(3130)와 전기적으로 연결될 수 있다.
컨트롤러(3200)는 프로세서(3210), NAND 컨트롤러(3220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(3000)은 복수의 반도체 장치들(3100)을 포함할 수 있으며, 이 경우, 컨트롤러(3200)는 복수의 반도체 장치들(3000)을 제어할 수 있다.
프로세서(3210)는 컨트롤러(3200)를 포함하는 전자 시스템(3000) 전반의 동작을 제어할 수 있다. 프로세서(3210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(3220)를 제어하여 반도체 장치(3100)에 액세스할 수 있다.
NAND 컨트롤러(3220)는 반도체 장치(3100)와의 통신을 처리하는 NAND 인터페이스(3221)를 포함할 수 있다. NAND 인터페이스(3221)를 통해, 반도체 장치(3100)를 제어하기 위한 제어 명령, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(3230)는 전자 시스템(3000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(3230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(3210)는 제어 명령에 응답하여 반도체 장치(3100)를 제어할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 워드라인들을 통하여 연결되고, 워드라인 전압들을 상기 메모리 셀 어레이에 전달하는 어드레스 디코더; 및
    상기 복수의 매트들과 상기 어드레스 디코더 내의 감지 노드에서 공통으로 연결되는 적어도 하나의 누설 검출기; 및
    상기 어드레스 디코더 및 상기 누설 검출기를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는,
    N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 선택된 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고,
    상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우,
    상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고,
    상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제어 회로는
    워드라인 셋업 구간에서 상기 M 개의 매트들 각각의 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는, 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들을 디벨럽하고, 감지 구간에서 상기 블록 워드라인들에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 누설을 판단하는 상기 제1 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제어 회로는
    워드라인 셋업 구간, 워드라인 디벨럽 구간 및 감지 구간에서 상기 인히빗 매트의 제2 블록 워드라인을 비활성화시키고,
    상기 워드라인 셋업 구간에서 상기 적어도 하나의 타겟 매트의 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는, 상기 적어도 하나의 타겟 매트의 제1 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 상기 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들을 디벨럽하고, 상기 감지 구간에서 상기 제1 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 누설을 판단하여 상기 제2 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 제어 회로는
    상기 M 개의 매트들 중 Q(Q는 자연수) 번째 매트를 상기 인히빗 매트로 선택하고,
    상기 M 개의 매트들 중 상기 Q 번째 매트를 제외한 상기 적어도 하나의 타겟 매트에 상기 제2 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 적어도 하나의 타겟 매트가 상기 제2 누설 검출 동작을 통과하지 못하거나 상기 상기 제2 누설 검출 동작이 기설정된 최대 루프가 아닌 것에 응답하여,
    상기 제어 회로는 상기 Q 번째 매트를 포함하는 적어도 하나 이상의 매트에 상기 제2 누설 검출 동작의 다음 루프를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 적어도 하나의 타겟 매트가 상기 제2 누설 검출 동작을 통과거나 상기 제2 누설 검출 동작이 기설정된 최대 루프에 해당하는 것에 응답하여,
    상기 제어 회로는
    상기 적어도 하나의 타겟 매트의 누설과 관련된 패스/페일 정보를 갱신하고,
    상기 Q 번째 매트가 상기 M 개의 매트들 중 마지막 매트인지 여부를 판단하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 Q 번째 매트가 상기 마지막 매트에 해당하지 않는 것에 응답하여
    상기 제어 회로는 상기 M 개의 매트들 중 상기 Q 번째 매트가 아닌 R(R은 Q와 다른 자연수) 번째 매트를 포함하는 적어도 하나 이상의 매트를 상기 인히빗 매트로 선택하고,
    상기 M 개의 매트들 중 상기 R 번째 매트를 제외한 상기 적어도 하나의 타겟 매트에 상기 제2 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 Q 번째 매트가 상기 마지막 매트에 해당하는 것에 응답하여
    상기 제어 회로는 외부의 메모리 컨트롤러에 레디 상태의 상태 신호를 리턴하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 M 개의 매트들이 상기 제1 누설 검출 동작을 패스한 것에 응답하여
    상기 제어 회로는 상기 M 개의 매트들의 누설과 관련되는 패스/페일 정보를 갱신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서,
    제어 신호에 기초하여 상기 워드라인 전압들을 생성하는 전압 생성기를 더 포함하고,
    상기 어드레스 디코더는
    상기 복수의 매트들 각각에 연결되는 상기 패스 트랜지스터들을 포함하는 패스 스위치 회로들;
    상기 패스 스위치 회로들 각각에 대응되는 제1 전압 전달 회로들;
    상기 감지 노드에 연결되고, 제1 노드에서 상기 전압 생성기와 상기 누설 검출기에 연결되는 제2 전압 전달 회로;
    상기 감지 노드와 상기 제2 전압 전달 회로들 각각의 사이에 연결되는 매트 선택 스위치들; 및
    상기 제1 전압 전달 회로들 각각과 상기 구동 라인들 사이에 연결되고, 복수의 구동 라인 선택 신호들에 응답하여 상기 제1 전압 전달 회로들 각각을 상기 구동 라인들에 연결하는 복수의 선택 스위치들을 각각 구비하는 복수의 선택 스위치 회로들을 더 포함하는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 제어 회로는
    워드라인 셋업 구간, 워드라인 디벨럽 구간 및 감지 구간에서 상기 인히빗 매트의 제2 블록 워드라인을 비활성화시키고,
    상기 워드라인 셋업 구간에서 상기 적어도 하나의 타겟 매트의 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는, 상기 적어도 하나의 타겟 매트의 제1 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하고, 상기 워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들을 디벨럽하고, 상기 감지 구간에서 상기 제1 블록 워드라인에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 누설을 판단하여 상기 제2 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 제어 회로는
    상기 워드라인 셋업 구간에서 상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 크고, 상기 제3 전압의 레벨은 상기 제1 전압과 유사하도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 감지 구간에서 상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 크도록 상기 전압 생성기와 상기 어드레스 디코더를 제어하고,
    상기 누설 검출기는 상기 누설 검출기는 상기 감지 구간에서 상기 감지 노드의 전압 레벨이 강하하면 상기 누설이 발생된 것으로 판단하는 비휘발성 메모리 장치.
  13. 제10항에 있어서, 상기 누설 검출기는
    상기 감지 노드의 전압 레벨과 기준 전압을 비교하고, 상기 비교의 결과에 기초하여 누설 검출 신호를 상기 제어 회로에 제공하는 비교기를 포함하는 비휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 복수의 셀 스트링들은 상기 수직 방향으로 복수의 스택들로 분할되고,
    상기 적어도 하나의 메모리 블록은 상기 상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 더 포함하고,
    상기 제어 회로는 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하여 상기 제1 누설 검출 동작과 상기 제2 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
  15. 제1항에 있어서,
    상기 제어 회로는 상기 복수의 매트들 중에서 상기 적어도 하나의 메모리 블록에 대한 소거 검증 동작이 완료되고, 상기 복수의 셀 스트링들 각각의 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터에 대한 문턱 전압 체크 동작이 완료된 매트들에 대하여 상기 제1 누설 검출 동작을 수행하고,
    상기 제어 회로는 상기 제1 누설 검출 동작과 상기 제2 누설 검출 동작이 완료된 후에 상태 신호를 레디 상태로 천이시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제1항에 있어서,
    상기 제어 회로는 상기 복수의 매트들 중에서 상기 적어도 하나의 메모리 블록에 대한 소거 검증 동작을 패스하지 못하고, 상기 복수의 셀 스트링들 각각의 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터에 대한 문턱 전압 체크 동작을 패스하지 못한 매트들에 대하여 상기 제1 누설 검출 동작을 스킵하고, 상기 제2 누설 검출 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하는 단계;
    상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우,
    상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하는 단계; 및
    상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 제1 누설 검출 동작을 수행하는 단계는
    워드라인 셋업 구간에서 상기 M 개의 매트들 각각의 상기 스트링 선택 트랜지스터에 연결되는 스트링 선택 라인, 상기 메모리 셀들에 연결되는 복수의 워드라인들 및 상기 접지 선택 트랜지스터에 연결되는 접지 선택 라인을 복수의 구동 라인들 각각에 연결시키는 복수의 패스 트랜지스터들 각각의 게이트에 연결되는, 블록 워드라인에 제1 전압을 인가하면서, 상기 감지 노드에 공통으로 연결되는 상기 복수의 구동 라인들에 제2 전압을 인가하여 상기 복수의 워드라인들을 제3 전압으로 셋업하는 단계;
    워드라인 디벨럽 구간에서, 상기 구동 라인들을 상기 제2 전압으로 프리차지하면서, 상기 블록 워드라인에 제4 전압을 인가하여 상기 패스 트랜지스터들을 턴-오프시켜 상기 워드라인들을 디벨럽하는 단계; 및
    감지 구간에서 상기 블록 워드라인들에 상기 제1 전압보다 낮은 제5 전압을 인가하고 상기 감지 노드의 전압 강하를 감지하여 상기 누설을 판단하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  19. 제18항에 있어서, 상기 워드라인 셋업 구간에서
    상기 제1 전압의 레벨은 상기 제2 전압의 레벨보다 크고,
    상기 제3 전압의 레벨은 상기 제1 전압과 유사하고,
    상기 감지 구간에서
    상기 제5 전압의 레벨은 상기 타겟 워드라인들 각각의 전압 레벨보다 크고,
    상기 패스 트랜지스터들 중 상기 제5 전압에 의하여 턴-온된 적어도 하나의 패스 트랜지스터에 연결되는 워드라인에서 상기 누설이 발생된 것으로 판단하고,
    상기 제어 회로는 상기 제2 누설 검출 동작의 워드라인 셋업 구간, 워드라인 디벨럽 구간 및 감지 구간에서 상기 인히빗 매트의 제2 블록 워드라인을 비활성화시키는 비휘발성 메모리 장치의 동작 방법.
  20. 서로 다른 비트라인들에 대응되는 복수의 매트들을 포함하고, 상기 복수의 매트들 각각은 비트 라인과 소스 라인 사이에 수직 방향으로 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 구비하는 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이;
    제어 신호에 기초하여 워드라인 전압들을 생성하는 전압 생성기;
    상기 메모리 셀 어레이와 워드라인들을 통하여 연결되고, 상기 워드라인 전압들을 상기 메모리 셀 어레이에 제공하는 어드레스 디코더;
    상기 복수의 매트들과 상기 어드레스 디코더 내의 감지 노드에서 공통으로 연결되는 적어도 하나의 누설 검출기; 및
    상기 전압 생성기, 상기 어드레스 디코더 및 상기 누설 감기지를 제어하는 제어 회로를 포함하고,
    N(N은 2 이상의 자연수) 배속 모드에서 상기 복수의 매트들 중 M(M은 2 이상의 자연수) 개의 매트들 대하여 제1 누설 검출 동작을 수행하여 상기 M 개의 매트들의 워드라인들 중 적어도 일부의 누설을 판단하고,
    상기 제1 누설 검출 동작의 결과 상기 누설이 있는 것으로 판단된 경우,
    상기 M 개의 매트들 중 적어도 하나의 매트를 인히빗하고,
    상기 M 개의 매트들 중 상기 인히빗되는 인히빗 매트를 제외한 적어도 하나의 타겟 매트에 제2 누설 검출 동작을 수행하는 비휘발성 메모리 장치.
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