KR20200102968A - 비휘발성 메모리 및 비휘발성 메모리의 데이터 소거 방법 - Google Patents

비휘발성 메모리 및 비휘발성 메모리의 데이터 소거 방법 Download PDF

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KR20200102968A
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Abstract

본 개시의 일실시예에 따른 메모리 장치는 복수의 비트 라인들에 연결된 메모리 그룹을 포함하고, 소거 동작 시 상기 복수의 비트 라인들 중 적어도 일부 비트 라인들을 통해 소거 지시 신호를 수신하는 메모리 셀 어레이 각각의 상기 비트 라인에 연결된 셀 스트링이 기판과 연결된 스트링인지 여부에 관한 스트링 정보를 저장하고, 상기 스트링 정보에 대응되는 제어 신호를 출력하는 페이지 버퍼, 및 상기 제어 신호에 기초하여 상기 비트 라인으로 상기 소거 지시 전압 및 비소거 지시 전압 중 하나를 출력하는 레벨 쉬프트 회로를 포함할 수 있다.

Description

비휘발성 메모리 및 비휘발성 메모리의 데이터 소거 방법{Nonvolatile memory device, and method of erasing data of nonvolatile memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 데이터 소거 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 오프 스트링으로 소거 지시 전압이 인가되지 않도록 하는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위한 본 개시의 일실시예에 따르면, 메모리 장치는 복수의 비트 라인들에 연결된 메모리 그룹을 포함하고, 소거 동작 시 상기 복수의 비트 라인들 중 적어도 일부 비트 라인들을 통해 소거 지시 신호를 수신하는 메모리 셀 어레이, 각각의 상기 비트 라인에 연결된 셀 스트링이 기판과 연결된 스트링인지 여부에 관한 스트링 정보를 저장하고, 상기 스트링 정보에 대응되는 제어 신호를 출력하는 페이지 버퍼, 및 상기 제어 신호에 기초하여 상기 비트 라인으로 상기 소거 지시 전압 및 비소거 지시 전압 중 하나를 출력하는 레벨 쉬프트 회로를 포함할 수 있다.
아울러, 본 개시의 일실시예에 따른 메모리 장치의 소거 방법은 비트라인에 연결된 셀 스트링이 기판과 연결된 스트링인지 여부에 대한 스트링 정보에 기초하여 제어 신호를 출력하는 단계, 상기 제어 신호에 기초하여 상기 비트 라인에 소거 지시 전압 및 비소거 지시 전압 중 하나를 출력하는 단계, 및 상기 비트라인에 소거 지시 전압이 인가되는 경우에 응답하여 소거 동작을 수행하는 단계를 포함할 수 있다.
종전 기판(Substrate)을 통해 비휘발성 메모리 장치의 소거 동작을 수행하는 경우 공정 과정에서 기판과 비트 라인 간의 채널이 형성 되지 않은 오프 스트링(OFF-String)에는 소거 지시 전압이 인가되지 않음으로써 오프 스트링에 연결된 워드 라인이 스트레스가 인가되지 않았다.
이에 비해, 비트 라인을 통해 소거 지시 전압이 인가되는 경우 오프 스트링에도 소거 지시 전압이 인가되고, 오프 스트링에 연결된 워드 라인에 스트레스가 인가되면서 워드 라인이 단선될 가능성이 높아졌다.
이에 따라, 본 개시의 발명에 따른 메모리 장치는 비트 라인에 연결된 셀 스트링이 오프 스트링인지 여부를 판단하고, 오프 스트링인 경우 소거 지시 전압을 차단함으로써 오프 스트링에 연결된 워드 라인의 단선을 방지할 수 있다.
도 1은 일실시예에 따른 메모리 컨트롤러 및 메모리 장치의 구성을 개략적으로 도시한 블록도이다.
도 2는 일실시예에 따른 메모리 장치의 구성을 개략적으로 도시한 블록도이다.
도 3은 일실시예에 따른 3차원 메모리 셀 어레이의 구성을 도시한 도면이다.
도 4는 일실시예에 따른 C2C 구조의 메모리 장치를 도시한 도면이다.
도 5는 종전 소거 동작에서 오프 스트링에 소거 지시 전압이 인가되지 않는 메모리 블록의 단면을 도시한 단면도이다.
도 6은 일실시예에 따라 비트 라인을 통해 오프 스트링에 소거 지시 전압이 인가되는 메모리 블록의 단면을 도시한 단면도이다.
도 7은 일실시예에 따른 오프 스트링에 연결된 메모리 셀 어레이의 문턱 전압 산포도를 도시한 그래프이다.
도 8 및 도 9는 일실시예에 따른 레벨 쉬프트 회로를 도시한 회로도이다.
도 10 및 도 11은 일실시예에 따른 레벨 제어 회로를 도시한 회로도이다.
도 12 및 도 13은 다른 일실시예에 따른 레벨 쉬프트 회로를 도시한 회로도이다.
도 14는 일실시예에 따른 메모리 장치의 소거 동작의 단계를 나타낸 흐름도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 일실시예에 따른 메모리 컨트롤러(20) 및 메모리 장치(10)의 구성을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 메모리 시스템은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있고, 메모리 장치(10)는 메모리 셀 어레이(110), 페이지 버퍼(120), 및 레벨 쉬프트 회로(130)를 포함할 수 있다.
메모리 컨트롤러(20)는 호스트로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(10)에 저장된 데이터를 독출하도록 또는 메모리 장치(10)에 데이터를 기입하도록 메모리 장치(10)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(10)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
페이지 버퍼(120)는 독출 동작 시, 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(120)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다. 아울러, 일실시예에 따른 페이지 버퍼(120)는 소거 동작 시, 저장된 스트링 정보에 기초하여 각각의 비트 라인에 인가하는 신호를 결정하기 위해 레벨 쉬프트 회로(130)로 제어 신호를 출력할 수 있다.
레벨 쉬프트 회로(130)는 레벨 제어 회로(131)를 포함할 수 있고, 레벨 제어 회로(131)는 제어 신호에 기초하여 소거 지시 신호 및 비소거 지시 신호를 출력하기 위한 트랜지스터 제어 전압을 생성할 수 있다. 예시적으로, 트랜지스터 제어 전압은 적어도 하나의 소거 지시 신호 및 비소거 지시 신호를 출력하는 트랜지스터의 턴 온/오프를 결정하는 제어 전압일 수 있다.
도 2는 일실시예에 따른 메모리 장치(10)의 구성을 개략적으로 도시한 블록도이다.
도 2를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(110), 페이지 버퍼(120), 레벨 쉬프트 회로(130), 제어 로직(140), 로우 디코더(150), 및 전압 생성부(160)를 포함할 수 있다. 본 실시예에 따른 메모리 셀 어레이(110)는 도 1의 메모리 셀 어레이(110)의 일 예일 수 있고, 메모리 장치(10)의 구성은 도 2에 한정되지 않으며, 데이터 입출력부 등과 같은 다른 구성 요소를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 각각의 메모리 셀들은 워드 라인들(WL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(150)에 연결될 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다.
제어 로직(140)은 메모리 컨트롤러(20)로부터 수신한 커맨드(CMD) 및 어드레스(ADDR)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 신호를 출력할 수 있다. 이로써, 제어 로직(140)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(140)에서 출력된 각종 제어 신호는 전압 생성부(160), 로우 디코더(150) 및 페이지 버퍼(120)에 제공될 수 있다. 구체적으로, 제어 로직(140)은 전압 생성부(160)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(150)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(120)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(140)은 전압 생성부(160), 로우 디코더(150) 및 페이지 버퍼(120)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(160)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(160)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL), 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압을 생성할 수 있다. 또한, 전압 생성부(160)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 생성부(160)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
아울러, 일실시예에 따른 전압 생성부(160)는 소거 동작을 수행하기 위해 메모리 셀 어레이(110)에 워드 라인 전압(V_WL), 비트 라인 전압(V_BL), 스트링 선택 라인 전압(V_SSL), 및 접지 선택 라인 전압(V_GSL)을 인가할 수 있다.
로우 디코더(150)는 제어 로직(140)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 소거 동작 시에 로우 디코더(150)는 선택된 워드 라인에 소거 전압을 인가하고, 비 선택된 워드 라인에 소거 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(150)는 제어 로직(140)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(120)는 메모리 셀 어레이(110)에 대한 소거 동작을 수행하기 전에 저장된 스트링 정보에 대응되는 제어 신호를 레벨 쉬프트 회로(130)로 출력함으로써 소거 동작을 수행할 비트 라인을 결정할 수 있다. 스트링 정보는 비트 라인에 연결된 셀 스트링이 기판과 연결되었는지 여부를 나타내는 정보일 수 있고, 페이지 버퍼(120)는 각 비트 라인과 연결된 래치에 스트링 정보를 저장할 수 있다. 예시적으로, 페이지 버퍼(120)의 제1 래치는 제1 래치와 연결된 제1 비트 라인의 셀 스트링이 기판과 연결된 경우 온 스트링임을 지시하는 비트를 스트링 정보로 저장할 수 있고, 제1 비트 라인의 셀 스트링이 오프 스트링인 경우 오프 스트링임을 지시하는 비트를 스트링 정보로 저장할 수 있다.
레벨 쉬프트 회로(130)는 페이지 버퍼(120)에 저장된 스트링 정보에 대응하는 제어 신호를 수신할 수 있고, 제어 신호에 기초하여 각 비트 라인에 소거 지시 신호 또는 비소거 지시 신호를 출력할 수 있다. 레벨 쉬프트 회로(130)가 제어 신호에 기초하여 소거 지시 신호 또는 비소거 지시 신호를 출력할지 결정하는 것은 도 8 내지 도 13을 통해 후술한다.
도 3은 일실시예에 따른 3차원 메모리 셀 어레이(110)의 구성을 도시한 도면이다.
도 3을 참조하면, 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33), 워드 라인들(WL1 내지 WL8), 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인들(GSL1 내지 GSL3), 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 메모리 블록(BLK)은 도 2의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인들(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 4는 일실시예에 따른 C2C 구조의 메모리 장치(10)를 도시한 도면이다.
도 4를 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 4에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼 (393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더 (394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 4를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 4를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(380)과 오버랩되지 않을 수 있다. 도 4를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(301)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 5는 종전 소거 동작에서 오프 스트링에 소거 지시 전압(Verase)이 인가되지 않는 메모리 블록의 단면을 도시한 단면도이다.
도 5를 참조하면, 종전 메모리 셀 어레이(110)는 소거 동작 시 기판(SUB)을 통해 소거 지시 전압(Verase)을 수신할 수 있다. 예시적으로, 기판(SUB)은 도전형을 갖는 웰일 수 있고, 3족 원소가 주입되어 형성된 P웰일 수 있다. 메모리 장치(10)의 기판(SUB) 상에, 복수의 도핑 영역들이 제공되고, 복수의 도핑 영역들은 N 도전형을 가질 수 있다.
메모리 셀 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL0~WLn), 적어도 하나의 스트링 선택 라인(SSL)의 메탈 라인들이 순서대로 적층됨으로써 형성될 수 있고, 메모리 컨트롤러(20) 또는 제어 로직(140)의 제어 명령에 따라 접지 선택 라인(GSL), 복수의 워드 라인들(WL0~WLn), 스트링 선택 라인(SSL)에 인가되는 전압이 결정될 수 있다.
메모리 장치(10)는 소거 동작 시에는 기판(SUB)으로부터 채널 홀로 소거 지시 전압(Verase)을 수신할 수 있고, 기입 동작 시 복수의 비트 라인들 및 복수의 워드 라인들(WL0~WLn)을 통해 기입하고자 하는 메모리 셀에 데이터를 기입할 수 있다. 독출 동작 시에는 독출하고자 하는 메모리 셀에 독출 지시 전압을 인가하고, 메모리 셀 어레이(110)의 페이지 버퍼(120)는 비트 라인을 통해 독출된 전압 값에 따라 대상 메모리 셀의 프로그램 상태를 판단할 수 있다.
복수의 워드 라인들(WL0~WLn) 및 절연막들이 교대로 증착된 메모리 블록에 채널 홀을 에칭하는 과정에서 최상단의 채널 홀의 폭과 최하단의 채널 홀의 폭은 다를 수 있고, 기판(SUB)까지 채널 홀이 에칭되지 않을 수 있다.
종전 메모리 장치(10)는 소거 동작 시 기판(SUB)으로부터 소거 지시 전압(Verase)을 인가하고, 기판(SUB)과 비트 라인 사이에 채널 홀이 형성된 경우 복수의 워드 라인들(WL0~WLn)에 연결된 메모리 셀 어레이(110)에 소거 지시 전압(Verase)을 전달함으로써 정상적으로 소거 동작을 수행할 수 있다. 공정 상 기판(SUB)까지 채널 홀이 형성되지 않은 오프 스트링은 기판(SUB)으로부터 소거 지시 전압(Verase)을 인가 받지 못하므로, 소거 동작을 수행하지 않는다.
도 6은 일실시예에 따라 비트 라인을 통해 오프 스트링에 소거 지시 전압(Verase)이 인가되는 메모리 블록의 단면을 도시한 단면도이다.
종전 소거 동작과 달리 본 개시의 실시예에 따르면, 메모리 장치(10)는 비트 라인을 통해 소거 지시 전압(Verase)을 메모리 셀 어레이(110)에 제공할 수 있고, GIDL(Gate Induced Drain Leakage)현상에 기초하여 비트 라인을 통해 소거 지시 전압(Verase)을 제공하는 경우, 기판(SUB)으로부터 소거 지시 전압(Verase)을 인가하는 것에 비해 더 적은 전류를 인가하여 소거 동작을 수행할 수 있다.
GIDL 소거 방식에 따르면, 셀 스트링의 양 끝단에 위치하는 접지 선택 라인(GSL) 및/또는 스트링 선택 라인(SSL)의 트랜지스터는 GIDL 트랜지스터의 동작을 수행할 수 있고, GIDL 트랜지스터의 드레인 전극(또는 소스 전극)에 소거 지시 전압(Verase)이 인가되며, 게이트 전극에는 소거 지시 전압(Verase)보다 낮은 레벨의 GIDL 전압이 인가될 수 있다. GIDL 트랜지스터의 드레인 전극과 게이트 전극 간의 전압 차가 GIDL 전류가 발생할 수 있는 전압 레벨 이상이면, GIDL 전류가 발생하면, GIDL 전류에 따른 홀들이 셀 스트링의 채널 영역에 생성됨으로써, 채널 영역이 충전될 수 있다. 이에 따라 본 개시의 메모리 장치(10)는 GIDL 현상에 기초하여 비트라인 및/또는 기판(SUB)을 통해 소거 동작을 수행할 수 있다.
이 때, 도 5에 따른 소거 동작은 기판(SUB)으로 소거 지시 전압(Verase)을 인가함으로써 오프 스트링에는 소거 지시 전압(Verase)이 인가되지 않았지만, 도 6에 따른 소거 방법은 비트 라인을 통해 오프 스트링에도 소거 지시 전압(Verase)이 인가될 수 있다. 오프 스트링은 공정 상 불량인 셀 스트링으로 프로그램 및 독출 동작이 수행되지 않는 셀 스트링이나, 도 6에 따른 소거 방법에서는 오프 스트링에도 전압이 인가될 수 있어 종전 오프 스트링에 소거 지시 전압(Verase)이 인가되지 않는 경우에 비해 오프 스트링에 연결된 워드 라인들이 단선되는 경우가 발생하였다.
본 개시의 메모리 장치(10)는 메모리 블록 내의 셀 스트링 중 어떤 셀 스트링이 오프 스트링인지를 판단하고, 정상 스트링과 오프 스트링에 대해 선택적으로 소거 지시 전압(Verase)을 인가함으로써 오프 스트링에 연결된 워드 라인들이 단선되는 경우를 차단할 수 있다.
도 7은 일실시예에 따른 오프 스트링에 연결된 메모리 셀 어레이(110)의 문턱 전압(VTH) 산포도를 도시한 그래프이다.
도 7을 참조하면, 메모리 셀에 저장된 전하에 따라 메모리 셀의 문턱 전압(VTH)이 결정될 수 있고, 데이터가 소거된 상태인 오프 셀과 데이터가 기입된 온 셀의 문턱 전압(VTH) 산포도는 도 7과 같을 수 있다. 도 7은 예시적으로, 독출 상태에 따라 온/오프 셀이 결정되는 SLC(Single level cell)의 문턱 전압(VTH) 산포도를 도시한 것이나, 이에 국한되지 않고 MLC(Multi level cell), TLC(Triple level cell)을 포함할 수 있고, 본 개시의 실시예는 구별 가능한 상태의 개수에 한정되지 않는다.
정상 스트링에 연결된 메모리 셀은 온 셀인지 및 오프 셀인지 여부에 따라 문턱 전압(VTH)이 결정될 수 있으나, 오프 스트링에 연결된 메모리 셀의 독출 전압은 오프 셀인지 및 온 셀인지 여부와 무관하게 정상 스트링에 연결된 메모리 셀 보다 높은 문턱 전압(VTH) 값을 가질 수 있다. 오프 스트링은 기판과 연결되지 않아 비트 라인에는 전류가 흐르지 않고, 오프 스트링에 연결된 모든 메모리 셀들은 정상 스트링에 연결된 메모리 셀들보다 더 높은 문턱 전압(VTH)을 형성하게 된다.
따라서, 본 개시의 일실시예에 따른 메모리 장치(10)는 소거 동작 전에 오프 스트링을 결정하기 위한 독출 동작을 수행할 수 있고, 정상 스트링에 연결된 메모리 셀들의 문턱 전압(VTH)보다 높은 전압 레벨을 오프 스트링 판별을 위한 독출 동작 시 기준 전압(VREF)으로 설정할 수 있다. 메모리 장치(10)는 기준 전압(VREF)보다 독출 전압이 높은 스트링이 있는 지 여부를 판단하고, 독출 전압이 기준 전압(VREF)보다 높은 스트링에 대해 오프 스트링이라고 결정하여 페이지 버퍼(120)에 대상 셀 스트링이 오프 스트링인지 여부를 저장할 수 있다.
도 8 및 도 9는 일실시예에 따른 레벨 쉬프트 회로(130a)를 도시한 회로도이다.
메모리 블록에 포함된 복수의 셀 스트링들 각각은 비트 라인과 연결될 수 있고, 본 개시의 일실시예에 따르면 복수의 셀 스트링 중 적어도 일부는 비트 라인을 통해 소거 지시 전압(Verase)을 인가 받을 수 있다. 도 8은 비트 라인을 통해 소거 지시 전압(Verase)을 인가하는 레벨 쉬프트 회로(130a)의 일실시예이고, 도 9는 비트 라인을 통해 비소거 지시 전압을 인가하는 레벨 쉬프트 회로(130a)의 일실시예를 도시한 회로도이다.
도 8을 참조하면, 메모리 장치(10)의 페이지 버퍼(120)는 대상 비트 라인에 연결된 셀 스트링이 기판과 채널 홀이 형성된 정상 스트링이라는 스트링 정보를 저장할 수 있고, 셀 스트링이 정상 스트링이라고 판단한 경우에 응답하여 레벨 제어 회로(131)로 소거 지시 제어 신호(CTR_ON)를 출력할 수 있다. 소거 지시 제어 신호(CTR_ON)는 대상 비트 라인을 통해 소거 지시 전압(Verase)을 인가할 것을 지시하는 제어 신호일 수 있다.
레벨 제어 회로(131)는 소거 지시 제어 신호(CTR_ON)를 입력 받은 경우에 응답하여 복수의 전류 경로를 통해 트랜지스터 활성 전압 및 트랜지스터 비활성 전압을 출력할 수 있다. 예시적으로, 레벨 제어 회로(131)는 트랜지스터 활성 전압을 제1 트랜지스터(TR1)로 출력할 수 있고, 트랜지스터 비활성 전압을 제2 트랜지스터(TR2)로 출력할 수 있다. 이 때, 트랜지스터 활성 전압은 소거 지시 전압(Verase)보다 소정 전압 승압된 전압(Verase+β) 일 수 있고, 트랜지스터 비활성 전압은 접지 전압(GND)일 수 있다.
제1 트랜지스터(TR1)는 트랜지스터의 소스 또는 드레인 단을 통해 소거 지시 전압(Verase)을 입력 받고, 트랜지스터가 활성화되는 경우에 응답하여 대상 비트 라인에 소거 지시 전압(Verase)을 제공할 수 있다. 이 때, 제2 트랜지스터(TR2)는 접지 전압(GND)을 트랜지스터 비활성 전압으로 수신함으로써 턴 오프될 수 있다.
도 9를 참조하면, 메모리 장치(10)의 페이지 버퍼(120)는 대상 비트 라인과 연결된 셀 스트링이 기판과 채널 홀이 정상적으로 형성되지 않은 오프 스트링이라는 스트링 정보를 저장할 수 있고, 셀 스트링이 오프 스트링이라고 판단한 경우에 응답하여 비소거 지시 제어 신호(CTR_OFF)를 출력할 수 있다.
레벨 제어 회로(131)는 비소거 지시 제어 신호(CTR_OFF)를 입력 받은 경우에 응답하여 도 8의 실시예와는 반대로 트랜지스터 활성 전압 및 트랜지스터 비활성 전압을 출력할 수 있다. 예시적으로, 레벨 제어 회로(131)는 트랜지스터 비활성 전압을 제1 트랜지스터(TR1)로 출력할 수 있고, 트랜지스터 활성 전압을 제2 트랜지스터(TR2)로 출력할 수 있다.
이에 따라, 제2 트랜지스터(TR2)는 트랜지스터의 소스 또는 드레인 단을 통해 비소거 지시 전압을 입력 받고, 트랜지스터가 활성화되는 경우에 응답하여 대상 비트 라인에 비소거 지시 전압을 제공할 수 있다. 이 때, 비소거 지시 전압은 예시적으로 접지 전압(GND)일 수 있다.
도 10은 페이지 버퍼(120)로부터 소거 지시 제어 신호(CTR_ON)를 인가 받음으로써 소거 지시 전압(Verase)을 출력하는 레벨 제어 회로(131)를 도시한 회로도이고, 도 11은 페이지 버퍼(120)로부터 비소거 지시 제어 신호(CTR_OFF)를 인가 받음으로써 비소거 지시 전압을 출력하는 레벨 제어 회로(131)를 도시한 회로도이다. 레벨 제어 회로(131)는 페이지 버퍼(120)로부터 제어 신호를 입력 받고, 제1 전류 경로를 통해 레벨 쉬프트 회로(130)의 제1 트랜지스터(TR1)로 전압을 제공하며, 제2 전류 경로를 통해 제2 트랜지스터(TR2)로 전압을 제공할 수 있다.
페이지 버퍼(120)로부터 출력된 제어 신호는 레벨 제어 회로(131) 내의 인에이블 트랜지스터(TR_EN)의 게이트로 인가될 수 있고, 제어 신호의 인버스 신호는 레벨 제어 회로(131) 내의 인버스 인에이블 트랜지스터(TR_nEN)의 게이트로 인가될 수 있다. 도 10을 참조하면, 레벨 제어 회로(131)는 페이지 버퍼(120)로부터 로직 하이의 소거 지시 제어 신호(CTR_ON)를 입력 받아 인에이블 트랜지스터(TR_EN)로 로직 하이 신호를 전달하고, 소거 지시 제어 신호(CTR_ON)의 인버스 신호인 비소거 지시 제어 신호(CTR_OFF)를 인버스 인에이블 트랜지스터(TR_nEN)로 전달할 수 있다. 이에 따라, 로직 하이 신호가 입력된 인에이블 트랜지스터(TR_EN)는 제2 전류 경로로 접지 전압(GND)을 출력할 수 있다.
인에이블 트랜지스터(TR_EN)에 의해 출력된 접지 전압(GND)은 제1 전류 경로를 생성하기 위한 PMOS 트랜지스터를 턴 온 시킬 수 있고, 턴 온 된 PMOS 트랜지스터에 의해 소거 지시 전압(Verase)보다 소정 레벨 승압된 전압(Verase+β)이 제1 전류 경로를 통해 제1 트랜지스터(TR1)로 제공될 수 있다.
도 11을 참조하면, 레벨 제어 회로(131)는 페이지 버퍼(120)로부터 로직 로우의 비소거 지시 제어 신호(CTR_OFF)를 입력 받아 인에이블 트랜지스터(TR_EN)로 로직 로우 신호를 전달하고, 비소거 지시 신호의 인버스 신호인 소거 지시 제어 신호(CTR_ON)를 인버스 인에이블 트랜지스터(TR_nEN)로 전달할 수 있다. 이에 따라, 로직 하이의 신호가 입력된 인버스 인에이블 트랜지스터(TR_nEN)는 제1 전류 경로로 접지 전압(GND)을 출력할수 있다.
인버스 인에이블 트랜지스터(TR_nEN)에 의해 출력된 접지 전압(GND)은 제2 전류 경로를 생성하기 위한 PMOS 트랜지스터를 턴 온 시킬 수 있고, 턴 온 된 PMOS 트랜지스터에 의해 소거 지시 전압(Verase)보다 소정 레벨 승압된 전압(Verase+β)이 제2 전류 경로를 통해 제2 트랜지스터(TR2)로 제공될 수 있다.
도 12는 비트 라인을 통해 소거 지시 전압(Verase)을 인가하는 레벨 쉬프트 회로(130)의 일실시예이고, 도 13은 비트 라인을 통해 비소거 지시 전압을 인가하는 레벨 쉬프트 회로(130)의 일실시예를 도시한 회로도이다.
도 12를 참조하면, 페이지 버퍼(120)가 대상 비트 라인에 연결된 셀 스트링이 정상 스트링이라고 판단한 경우, 레벨 제어 회로(131)로 소거 지시 제어 신호(CTR_ON)를 출력할 수 있다. 이 때, 소거 지시 제어 신호(CTR_ON)를 입력 받은 레벨 제어 회로(131)는 제3 트랜지스터(TR3)로 소거 지시 신호보다 소정 레벨 높은 전압을 트랜지스터 활성 전압으로 출력할 수 있고, 레벨 쉬프트 회로(130b)의 제3 트랜지스터(TR3)는 턴 온 됨으로써 소스 또는 드레인으로 인가되는 소거 지시 신호를 비트 라인으로 제공할 수 있다.
이와 반대로 도 13을 참조하면, 페이지 버퍼(120)가 대상 비트 라인에 연결된 셀 스트링이 오프 스트링이라고 판단한 경우, 레벨 제어 회로(131)로 비소거 지시 제어 신호(CTR_OFF)를 출력할 수 있다. 이 때, 비소거 지시 제어 신호(CTR_OFF)를 입력 받은 레벨 제어 회로(131)는 제3 트랜지스터(TR3)로 접지 전압(GND)을 트랜지스터 비활성 전압으로 출력할 수 있고, 레벨 쉬프트 회로(130b)의 제3 트랜지스터(TR3)는 턴 오프 됨으로써 비트 라인은 플로팅(floating)될 수 있다.
도 8 및 도 9에 따른 레벨 쉬프트 회로(130)는 2개의 트랜지스터를 이용하여 오프 스트링에 연결된 비트 라인에 접지 전압(GND)을 인가할 수 있고, 접지 전압(GND)이 인가됨에 따라 오프 스트링에 소거 지시 전압(Verase)이 입력되는 것을 차단할 수 있다. 도 12 및 도 13에 따른 레벨 쉬프트 회로(130)는 1개의 트랜지스터를 이용함으로써 도 8 및 도 9의 레벨 쉬프트 회로(130)보다 간단한 회로로 오프 스트링에 소거 지시 전압(Verase)이 입력되는 것을 차단할 수 있다.
도 14는 일실시예에 따른 메모리 장치(10)의 소거 동작의 단계를 나타낸 흐름도이다.
도 14의 일실시예에 따르면, 메모리 장치(10)는 복수의 셀 스트링들 각각에 대해 오프 스트링인지 여부를 판단하고, 셀 스트링에 연결된 비트 라인을 통해 소거 지시 전압(Verase) 및 비소거 지시 전압 중 하나를 인가할 수 있다. 메모리 블록 내 M개(M은 자연수)의 셀 스트링이 존재할 수 있고, 메모리 장치(10)는 소거 동작을 수행하기 전에 제1 스트링부터 제M 스트링까지의 스트링 정보를 획득할 수 있다.
단계(S100)에서, 메모리 장치(10)는 페이지 버퍼(120)로부터 제n 비트 라인에 연결된 제n 스트링이 기판과 연결된 스트링인지 여부에 관한 스트링 정보를 획득할 수 있고, 제n 스트링의 스트링 정보에 대응되는 제어 신호를 출력할 수 있다.
단계(S200)에서, 메모리 장치(10)는 제n 스트링에 대한 제어 신호에 기초하여 제n 비트 라인을 통해 제n 스트링으로 소거 지시 전압(Verase) 및 비소거 지시 전압 중 하나를 출력할 수 있다. 예시적으로, 제n 스트링이 오프 스트링이라고 저장된 경우, 메모리 장치(10)는 비소거 지시 전압을 출력할 수 있다.
단계(S300)에서, 메모리 장치(10)는 소거 지시 전압(Verase)이 제n 스트링으로 인가되었는지 판단하고, 소거 지시 전압(Verase)이 인가된 경우에 응답하여 단계(S400)에서 소거 동작을 수행하며, 비소거 지시 전압이 인가된 경우에 응답하여 단계(S500) 에서 제n 스트링이 메모리 블록의 마지막 스트링인지 여부를 확인할 수 있다.
제n 스트링이 메모리 블록의 마지막 스트링인 경우 메모리 장치(10)는 소거 동작을 완료하며, 마지막 스트링이 아닌 경우 메모리 블록 내의 다음 스트링에 대해 소거 동작을 수행할지 여부를 판단할 수 있다. 이에 따라, 메모리 장치(10)는 메모리 블록 내의 제1 스트링부터 제M 스트링까지의 셀 스트링에 대해 선택적으로 소거 동작을 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 복수의 비트 라인들에 연결된 메모리 그룹을 포함하고, 소거 동작 시 상기 복수의 비트 라인들 중 적어도 일부 비트 라인들을 통해 소거 지시 신호를 수신하는 메모리 셀 어레이;
    각각의 상기 비트 라인에 연결된 셀 스트링이 기판과 연결된 스트링인지 여부에 관한 스트링 정보를 저장하고, 상기 스트링 정보에 대응되는 제어 신호를 출력하는 페이지 버퍼; 및
    상기 제어 신호에 기초하여 상기 비트 라인으로 상기 소거 지시 전압 및 상기 소거 지시 전압보다 낮은 레벨의 비소거 지시 전압 중 하나를 출력하는 레벨 쉬프트 회로
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼는,
    상기 셀 스트링으로부터 독출된 독출 전압과 기준 전압의 비교 결과에 기초하여 상기 스트링 정보를 결정하는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 페이지 버퍼는,
    상기 메모리 셀 어레이 중 적어도 일부 메모리 셀에 데이터가 기입된 상태에서 기입 메모리 셀의 문턱 전압보다 높은 전압으로 설정된 상기 기준 전압과 독출 전압을 비교함으로써 상기 스트링 정보를 결정하는,
    메모리 장치.
  4. 제2항에 있어서,
    상기 페이지 버퍼는,
    상기 독출 전압이 상기 기준 전압보다 높다고 판단한 경우에 응답하여 상기 셀 스트링을 기판과의 연결이 누락된 오프 스트링이라고 결정하는,
    메모리 장치.
  5. 제1항에 있어서,
    상기 레벨 쉬프트 회로는,
    제1 트랜지스터;
    제2 트랜지스터; 및
    상기 제어 신호에 기초하여 트랜지스터 활성 전압 및 트랜지스터 비활성 전압을 서로 다른 복수의 전류 경로를 통해 상기 제1 트랜지스터 및 상기 제2 트랜지스터로 출력하는 레벨 제어 회로를 포함하는,
    메모리 장치.
  6. 제5항에 있어서,
    상기 레벨 쉬프트 회로는, 상기 제1 트랜지스터에 상기 트랜지스터 활성 전압이 인가되는 경우에 응답하여 상기 소거 지시 전압을 상기 비트 라인으로 출력하고, 상기 제2 트랜지스터에 상기 트랜지스터 활성 전압이 인가되는 경우에 응답하여 상기 비소거 지시 전압을 상기 비트 라인으로 출력하는,
    메모리 장치.
  7. 제1항에 있어서,
    상기 레벨 쉬프트 회로는,
    제3 트랜지스터; 및
    상기 제어 신호에 기초하여 트랜지스터 활성 전압 및 트랜지스터 비활성 전압을 하나의 전류 경로를 통해 상기 제3 트랜지스터로 출력하는,
    메모리 장치.
  8. 비트라인에 연결된 셀 스트링이 기판과 연결된 스트링인지 여부에 대한 스트링 정보에 기초하여 제어 신호를 출력하는 단계;
    상기 제어 신호에 기초하여 상기 비트 라인에 소거 지시 전압 및 상기 소거 지시 전압보다 낮은 레벨의 비소거 지시 전압 중 하나를 출력하는 단계; 및
    상기 비트라인에 소거 지시 전압이 인가되는 경우에 응답하여 소거 동작을 수행하는 단계
    를 포함하는 메모리 장치의 소거 방법.
  9. 제8항에 있어서,
    상기 셀 스트링으로부터 독출된 독출 전압과 기준 전압의 비교 결과에 기초하여 상기 스트링 정보를 결정하는 단계
    를 더 포함하는 메모리 장치의 소거 방법.
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