KR20230068974A - 불량 셀을 검출하는 메모리 장치 및 이의 동작 방법 - Google Patents

불량 셀을 검출하는 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

복수의 프로그램 상태들로 메모리 셀들을 프로그램하기 위한 메모리 장치의 동작 방법이 개시된다. 메모리 장치의 동작 방법은 메모리 셀들에 프로그램 펄스를 제공하는 단계, 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행하는 단계, 제1 검증 동작을 패스한 경우, 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 제2 검증 동작을 수행하는 단계, 및 불량 셀이 기준 값 이상 검출된 경우, 불량 셀에 대한 불량 플래그를 설정하고, 프로그램 동작을 종료하는 단계를 포함하고, 제2 검증 동작에서 타겟 프로그램 상태로 프로그램된 메모리 셀들에 제공되는 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 검증 전압이다.

Description

불량 셀을 검출하는 메모리 장치 및 이의 동작 방법{MEMORY DEVICE FOR DETECTING FAIL CELL AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 불량 셀을 검출하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 특히, 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 메모리 장치가 연구되고 있다. 3차원 구조를 갖는 메모리 장치의 미세화 공정 기술이 진행됨에 따라 불량이 있는 불량 셀의 수도 증가하고 있다. 불량 셀들의 증가는 메모리 용량을 보장하기 어렵게 한다. 이에 따라, 메모리 장치는 불량 셀을 검출하여 관리하는 방안이 요구되고 있다.
본 개시의 기술적 사상은 프로그램 동작 시에 불량 셀을 검출하는 메모리 장치 및 이의 동작 방법을 제공한다.
본 개시의 기술적 사상에 따른 복수의 프로그램 상태들로 메모리 셀들을 프로그램하기 위한 메모리 장치의 동작 방법은, 메모리 셀들에 프로그램 펄스를 제공하는 단계, 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행하는 단계, 제1 검증 동작을 패스한 경우, 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 제2 검증 동작을 수행하는 단계, 및 불량 셀이 기준 값 이상 검출된 경우, 불량 셀에 대한 불량 플래그를 설정하고, 프로그램 동작을 종료하는 단계를 포함하고, 제2 검증 동작에서 타겟 프로그램 상태로 프로그램된 메모리 셀들에 제공되는 오버 비트 검증 전압은 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 검증 전압이다.
본 개시의 기술적 사상에 따른 메모리 장치는, 문턱전압을 기초로 구분되는 복수의 프로그램 상태들 중 대응하는 프로그램 상태를 갖도록 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들의 워드라인들에 전압을 제공하는 로우 디코더, 및 로우 디코더를 제어하는 제어 로직 회로를 포함하고, 제어 로직 회로는, 복수의 메모리 셀들에 프로그램 펄스를 제공하고, 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하기 위해 타겟 프로그램 상태에 대응하는 메모리 셀들에 제1 검증 전압을 제공하고, 불량 셀을 검출하기 위해 타겟 프로그램 상태로 프로그램된 메모리 셀들에 오버 비트 검증 전압을 제공하도록 로우 디코더를 제어하고, 제어 로직 회로는, 불량 셀이 기준 값 이상 검출된 경우, 불량 셀에 대한 불량 플래그를 설정하고, 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 제2 검증 전압이다.
본 개시의 기술적 사상에 따른 복수의 프로그램 상태들로 메모리 셀들을 프로그램하기 위한 메모리 장치의 동작 방법은, 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행하는 단계, 타겟 프로그램 상태가 복수의 프로그램 상태들 중 가장 높은 프로그램 상태인지 판단하는 단계, 타겟 프로그램 상태가 가장 높은 프로그램 상태 이외의 프로그램 상태인 경우, 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 제2 검증 동작을 수행하는 단계, 및 불량 셀이 기준 값 이상 검출된 경우, 불량 셀에 대한 불량 플래그를 설정하고, 프로그램 동작을 종료하는 단계를 포함하고, 제2 검증 동작에서 타겟 프로그램 상태로 프로그램된 메모리 셀들에 제공되는 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 검증 전압이다.
본 개시의 기술적 사상에 따르면, 메모리 장치는 프로그램 동작 시에 오버 비트 검출 전압을 이용하여, 오버-프로그램된 불량 셀을 검출할 수 있다. 메모리 장치는 검출된 불량 셀에 대한 상태 정보인 페일 플래그를 저장함으로써 불량 셀을 관리하고, 불량 셀 대신 다른 메모리 영역에 데이터를 저장할 수 있다. 따라서, 프로그램 동작을 수행하는 단계에서 미리 불량 셀을 검출하여 관리함으로써, 메모리 장치의 신뢰도가 향상될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따라, 도 1의 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 블록을 나타내는 회로도이다.
도 4a는 본 개시의 예시적 실시 예에 따른 메모리 블록을 나타내는 사시도이다.
도 4b는 본 개시의 예시적 실시 예에 따른 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 예시적 실시 예에 따라, 도 2의 메모리 장치의 구조를 개략적으로 나타낸다.
도 6은 도 2의 메모리 셀 어레이에 메모리 셀들의 문턱 전압 산포를 설명하기 위한 도면이다.
도 7은 워드라인과 워드라인 컨택의 구조를 설명하기 위한 도면이다.
도 8은 불량 셀의 특성을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도들이다.
도 10a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 10b는 도 10a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 11b는 도 11a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 12a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 12b는 도 12a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시 예에서 메모리 장치의 동작들을 시계열적으로 설명하기 위한 도면이다
도 14는 본 개시의 예시적 실시 예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 15는 본 개시의 예시적 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시 예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(10)은 개인용 컴퓨터, 서버, 데이터 센터, 스마트폰, 태블릿 PC, 자율주행 자동차, 휴대용 게임 콘솔, 웨어러블 기기 등과 같은 전자 장치들에 포함되거나 장착될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)로 커맨드(CMD), 어드레스(ADDR), 및/또는 제어 신호(CTRL)를 제공하여 메모리 장치(100)를 제어할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 저장된 데이터(DATA)를 출력하거나 또는 메모리 컨트롤러(200)로부터 제공된 데이터(DATA)를 저장할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(100)의 상태를 확인하기 위한 커맨드(CMD)를 메모리 장치(100)로 전송할 수 있다. 메모리 장치(100)는 커맨드(CMD)에 응답하여 불량 셀에 대한 정보를 포함하는 상태 정보 신호(SI)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 상태 정보 신호(SI)는 불량 셀을 포함하는 배드 블록에 대한 정보를 포함할 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 데이터(DATA)를 프로그램하는 동안 불량 셀 검출 동작을 수행할 수 있고, 불량 셀이 검출될 경우 불량 플래그(FLAG)를 설정할 수 있다. 메모리 컨트롤러(200)로부터 전송된 커맨드(CMD)에 응답하여, 불량 플래그(FLAG)에 따른 상태 정보 신호(SI)를 메모리 컨트롤러(200)로 전송할 수 있다. 또한, 예시적인 실시 예에서 메모리 장치(100)는 불량 셀이 검출되지 않을 경우 프로그램 동작이 패스되었음을 지시하는 패스 플래그를 설정할 수 있고, 패스 플래그에 따른 상태 정보 신호(SI)를 메모리 컨트롤러(200)로 전송할 수 있다.
메모리 장치(100)는 메모리 셀 어레이(110), 및 제어 로직 회로(120)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드라인들 및 비트라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 어드레스(ADDR) 중 로우 어드레스는 워드라인들 중 적어도 하나를 가리키고, 어드레스(ADDR) 중 컬럼 어드레스는 비트라인들 중 적어도 하나를 가리킬 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀, DRAM(Dynamic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
예시적인 실시 예에서, 메모리 셀 어레이(110)는 제1 방향(예를 들어, 수직 방향)을 따라 적층된 워드라인들 및 워드라인들을 관통하고 제1 방향으로 연장되는 채널 구조물들, 즉, 수직 채널 구조물들을 포함할 수 있다. 이에 따라, 메모리 셀 어레이(110)는 "3차원(3D) 메모리 셀 어레이"라고 지칭할 수 있다. 예를 들어, 메모리 셀들이 낸드 플래시 메모리 셀들인 경우, 메모리 셀 어레이(110)는 "3D 낸드 메모리 셀 어레이"라고 지칭할 수 있다.
제어 로직 회로(120)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램, 메모리 셀 어레이(110)로부터 데이터를 독출, 또는 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호들을 생성할 수 있다. 또한, 제어 로직 회로(120)는 메모리 셀 어레이(110)에 데이터를 프로그램 하는 동안, 메모리 셀 어레이(110)에 포함된 불량 셀을 검출하는 동작을 함께 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(120)는 검출된 불량 셀들에 대한 정보를 관리할 수 있고, 예를 들어, 불량 플래그(FLAG)를 설정할 수 있다.
도 2는 본 개시의 예시적인 실시 예에 따라, 도 1의 메모리 장치(100)를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120), 데이터 입출력 회로(130), 페이지 버퍼 회로(140), 전압 생성기(150), 및 로우 디코더(160)를 포함할 수 있다. 실시예에 따라, 제어 로직 회로(120), 데이터 입출력 회로(130), 페이지 버퍼 회로(140), 전압 생성기(150), 및 로우 디코더(160)를 "주변 회로"라고 지칭할 수 있다.
예시적인 실시 예에서, 메모리 장치(100)는 COP(Cell Over Periphery) 구조를 가질 수 있고, 이 때, 메모리 셀 어레이(110)는 제1 반도체 층(예를 들어, 도 5의 L1)에 배치되고, 상기 주변 회로는 제2 반도체 층(예를 들어, 도 5의 L2)에 배치될 수 있다. 또한, 예시적인 실시 예에서, 메모리 장치(100)는 B-VNAND(Bonding-Vertical NAND) 구조를 가질 수 있고, 이 때, 메모리 셀 어레이(110)는 제1 반도체 칩(예를 들어, 도 14의 CELL)에 배치되고, 상기 주변 회로는 제2 반도체 칩(예를 들어, 도 14의 PERI)에 배치될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다(z는 양의 정수). 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 비트라인들(BL)을 통해 페이지 버퍼 회로(140)에 연결될 수 있고, 워드라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(160)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있으며, 이에 대해 도 4 내지 6b를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 셀 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제어 로직 회로(120)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램, 메모리 셀 어레이(110)로부터 데이터를 독출, 또는 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 제어 로직 회로(120)는 불량 셀을 검출하기 위한 각종 제어 신호들, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다.
예시적인 실시 예에서, 제어 로직 회로(120)는 복수의 코어들을 포함할 수 있다. 예를 들어, 제어 로직 회로(120)는 불량 셀 검출 동작을 수행하도록 구성된 제1 코어, 및 불량 셀 검출 동작 이외의 일반 동작들을 수행하도록 구성된 제2 코어를 포함할 수 있다. 제1 코어는 불량 셀 검출 동작을 수행하기 위해 특화된 코어로서, 제2 코어보다 간단한 구성일 수 있다. 다만, 도 2에 도시된 바와 달리, 제어 로직 회로(120)는 단일 코어로 구성될 수도 있고, 단일 코어에서 불량 셀 검출 동작을 수행할 수도 있다.
데이터 입출력 회로(130)는 복수의 데이터 라인(DLs)을 통해 페이지 버퍼 회로(140)와 연결될 수 있다. 데이터 입출력 회로(130)는 외부의 메모리 컨트롤러로부터 수신된 데이터(DATA)를 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(140)로 제공하거나 또는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(140)로부터 수신된 데이터(DATA)를 메모리 컨트롤러로 제공할 수 있다. 데이터 입출력 회로(130)는 제어 로직 회로(120)로부터의 제어 신호에 따라 동작할 수 있다.
전압 생성기(150)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(150)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압, 및 오버 비트 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(150)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(160)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예시적인 실시 예에서, 로우 디코더(160)는 제어 로직 회로(120)의 제어에 의해, 복수의 메모리 셀들의 워드라인에 프로그램 펄스를 제공하고, 타겟 프로그램 상태에 대응하는 메모리 셀들의 워드라인에 검증 전압을 제공하고, 불량 셀을 검출하기 위해 타겟 프로그램 상태로 프로그램된 메모리 셀들의 워드라인에 오버 비트 검증 전압을 제공할 수 있다.
페이지 버퍼 회로(140)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 일부 비트라인을 선택할 수 있다. 페이지 버퍼 회로(140)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다.
예시적인 실시 예에서, 페이지 버퍼 회로(140)는 불량 셀 검증 동작을 수행하기 전에 프로그램된 셀들에 대한 프로그램 정보를 가지고 있을 수 있다. 페이지 버퍼 회로(140)는 상기 프로그램 정보에 기초하여, 직전에 프로그램된 셀들에 대한 불량 셀 검증 동작을 수행할 수 있다.
예를 들어, 페이지 버퍼 회로(140)는 복수의 래치들을 포함할 수 있다. 복수의 래치들에는 메모리 셀 어레이(110)로부터 읽은 데이터를 저장하거나, 또는 메모리 셀 어레이(110)에 프로그램될 데이터가 일시적으로 저장될 수 있다. 예시적인 실시 예에서, 래치에는 프로그램된 데이터와 프로그램될 데이터가 함께 저장될 수 있다. 또한, 래치에는 불량 셀 검증 동작을 수행하기 전에 프로그램된 셀들에 대한 상태 정보가 저장될 수 있다.
도 3은 본 개시의 예시적인 실시 예에 따른 메모리 블록(BLK)을 나타내는 회로도이다.
도 3을 참조하면, 메모리 블록(BLK)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 각 낸드 스트링에 포함된 트랜지스터들(SST, GST) 및 메모리 셀들(MCs)은 기판 상에서 수직 방향을 따라 적층된 구조를 형성할 수 있다.
워드라인들(WL1 내지 WL8)은 제2 수평 방향을 따라 연장되고, 비트라인들(BL1 내지 BL3)은 제1 수평 방향을 따라 연장될 수 있다. 제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드라인들(WL1 내지 WL8)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
도 4a는 본 개시의 예시적인 실시 예에 따른 메모리 블록(BLKa)을 나타내는 사시도이다.
도 4a를 참조하면, 메모리 블록(BLKa)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 내지 BL3)이 제공된다.
도 4b는 본 개시의 예시적인 실시 예에 따른 메모리 블록(BLKb)을 나타내는 사시도이다.
도 4b를 참조하면, 메모리 블록(BLKb)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 또한, 메모리 블록(BLKb)은 도 4a의 메모리 블록(BLKa)의 변형 예에 대응하며, 도 4a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 블록(BLKb)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 메모리 블록(BLKb)은 수직 방향(VD)으로 적층된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다.
도 5는 본 개시의 예시적인 실시 예에 따라, 도 2의 메모리 장치(100)의 구조를 개략적으로 나타낸다.
도 5를 참조하면, 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
예시적인 실시 예에서, 도 2의 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성될 수 있고, 도 2의 제어 로직 회로(120), 데이터 입출력 회로(130), 페이지 버퍼 회로(140), 전압 생성기(150), 및 로우 디코더(160)를 포함하는 주변 회로는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(100)는 메모리 셀 어레이(110)가 주변 회로의 상부에 배치된 구조, 즉 COP 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(100)의 집적도를 향상시킬 수 있다.
예시적인 실시 예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로가 형성된 후, 메모리 셀 어레이(110)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(110)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다. 예를 들어, 도 4a의 메모리 블록(BLKa) 또는 도 4b의 메모리 블록(BLKb)은 제1 반도체 층(L1)에 형성될 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 메모리 셀들의 문턱 전압 산포를 설명하기 위한 도면이다.
도 6을 참조하면, 산포에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 3 비트로 프로그램되는 트리플 레벨 셀(triple level cell, TLC)인 경우, 메모리 셀은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7) 중 하나의 상태를 가질 수 있다. 본 명세서에서는 메모리 셀이 TLC인 경우를 예시로서 설명하였으나, 본 개시는 이에 한정되지 않으며 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC), 2 비트로 프로그램되는 멀티 레벨 셀(multi-level cell, MLC), 또는 4 비트로 프로그램되는 쿼드 레벨 셀(quad level cell, QLC) 등에도 본 발명이 적용될 수 있다.
메모리 셀의 상태들, 즉, 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7) 각각을 판별하기 위해 제1 내지 제7 검증 전압(VFY1~VFY7)이 이용될 수 있다. 제1 내지 제7 검증 전압(VFY1~VFY7) 각각은 제1 내지 제7 프로그램 상태(P1~P7) 중 대응하는 프로그램 상태를 판별하기 위한 전압 레벨일 수 있다. 예를 들어, 제1 검증 전압(VFY1)은 제1 프로그램 상태(P1)를 판별하기 위한 전압 레벨일 수 있고, 제7 검증 전압(VFY7)은 제7 프로그램 상태(P7)를 판별하기 위한 전압 레벨일 수 있다.
불량 셀의 경우, 이미 타겟 프로그램 상태로 프로그램되었음에도 불구하고 검증 단계에서 온 셀(on cell)처럼 센싱(즉, under bit로 판별)될 수 있고, 이로 인해 더 높은 프로그램 전압을 인가 받을 수 있다. 따라서, 불량 셀은 타겟 프로그램 상태보다 더 높은 산포를 갖도록 오버 프로그램될 수 있다(즉, over bit로 판별). 도 6에서 도시된 바와 같이, 제3 프로그램 상태(P3)를 타겟 프로그램 상태로 하는 불량 셀은, 제3 프로그램 상태(P3)보다 높은 문턱 전압 산포를 가질 수 있다. 따라서, 불량 셀을 미리 검출하여 관리하지 않을 경우에는, 리드 오류가 발생할 수 있다. 여기서, 리드 오류는 리드된 데이터 중 페일 비트의 개수가 ECC(Error Correction Code)로 정정 가능한 기준 개수 이상인 경우에 해당할 수 있고, 이에 따라, 리드 오류를 UECC(Uncorrectable ECC)라고 지칭할 수 있다. 따라서, 본 개시에 따른 메모리 장치는, 오버 프로그램된 불량 셀을 미리 검출함으로써, 이후 리드 단계에서 UECC 불량이 발생하는 것을 방지할 수 있다.
도 7은 워드라인과 워드라인 컨택의 구조를 설명하기 위한 도면이고, 및 도 8은 불량 셀의 특성을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치는 기판(102) 상에 적층되는 복수의 게이트 라인들을 포함할 수 있다. 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다.
복수의 게이트 라인들은 복수의 워드라인들(예를 들어, 도 2의 WL)(WL1, WL2, WL3, … , WLn, n은 자연수)과, 적어도 하나의 접지 선택 라인(GSL)과, 적어도 하나의 스트링 선택 라인(SSL)을 포함할 수 있다. 복수의 게이트 라인들은 기판(102)로부터의 거리가 멀어질수록 수평 방향의 평면에서의 면적이 점차 감소될 수 있다. 예를 들어, 수직 방향으로 적층된 복수의 게이트 라인들의 수는 48 개, 64 개, 96 개, 128 개일 수 있으나, 이에 한정되지 않으며, 게이트 라인들의 수는 다양하게 변형이 가능하다. 또한, 도 7은 복수의 게이트 라인들이 1개의 접지 선택 라인(GSL) 및 1개의 스트링 선택 라인(SSL)을 포함하는 경우를 도시하였으나, 본 개시의 기술적 사상은 이에 한정되지 않으며, 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)의 수는 변형될 수 있다.
복수의 워드라인들(WL1, WL2, WL3, … , WLn), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL) 각각은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 복수의 게이트 라인들은 텅스텐, 니켈, 코발트, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
기판(102)과 접지 선택 라인(GSL)과의 사이, 접지 선택 라인(GSL), 복수의 워드라인들(WL1, WL2, WL3, … , WLn), 및 스트링 선택 라인(SSL) 각각의 사이에는 절연막(156)이 개재될 수 있다. 절연막(156)은 실리콘 산화물, 실리콘 질화물, 또는 SiON으로 이루어질 수 있다.
수직 방향으로 연장된 복수의 콘택 구조물(CTS)이 복수의 워드라인들(WL1, WL2, WL3, … , WLn)의 연장 영역 상에 형성될 수 있다. 복수의 워드라인들(WL1, WL2, WL3, … , WLn)과 복수의 콘택 구조물(CTS) 사이의 연결 부분에는 금속 실리사이드막(118)이 개재될 수 있다. 다만, 도 7에 도시된 바와 달리, 복수의 워드라인들(WL1, WL2, WL3, … , WLn)과 복수의 콘택 구조물(CTS) 사이의 연결 부분에는 복수의 금속 실리사이드막(118)이 개재되지 않을 수도 있다.
복수의 콘택 구조물(CTS)은 각각 수직 방향으로 길게 연장된 콘택 플러그(116)와, 콘택 플러그(116)를 포위하는 절연 플러그(115)를 포함할 수 있다. 복수의 콘택 구조물(CTS) 각각의 콘택 플러그(116)는 복수의 금속 실리사이드막(118)을 통해 복수의 워드라인들(WL1, WL2, WL3, … , WLn)에 연결될 수 있다.
콘택 플러그(116)는 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 절연 플러그(115)는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
절연 플러그(115)는 콘택 플러그(116)의 하단부와 금속 실리사이드막(118)과의 사이에 개재되는 부분을 포함할 수 있다. 콘택 플러그(116)와 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 사이의 절연물(예를 들어, 실리콘 질화막)에 의해 프로그램 동작 중 복수의 워드라인들(WL1, WL2, WL3, … , WLn)의 저항 특성이 달라질 수 있다. 이러한 저항성 불량으로 인하여 오버 프로그램되는 불량 셀이 생성될 수 있다.
도 8을 참조하면, 프로그램 펄스가 워드라인에 인가되는 프로그램 동작 이후, 검증 전압이 워드라인에 인가되는 검증 동작이 수행될 수 있다. 검증 동작 시에 정상 셀의 워드라인(WL) 레벨은 정상 검증 전압 레벨(VFY_N)일 수 있다. 반면, 검증 동작 시에 불량 셀의 워드라인 레벨은 저항성 불량으로 인하여 정상 검증 전압 레벨(VFY_N)보다 △VFY만큼 높은 불량 검증 전압 레벨(VFY_F)일 수 있다.
프로그램 펄스가 워드라인에 인가된 이후 불량 셀은, 타겟 프로그램 상태로 프로그램되었음에도 검증 동작 시 높은 불량 검증 전압 레벨(VFY_F)로 인하여 프로그램되지 못한 상태로 판별될 수 있다. 이로 인해 불량 셀에는 추가로 프로그램 펄스가 인가될 수 있고, 최종적으로 불량 셀의 문턱 전압 산포는 정상 셀의 문턱 전압 산포보다 우측으로 이동될 수 있고, 산포의 폭이 넓어질 수 있다. 즉, 불량 셀은 오버 프로그램될 수 있다.
도 7에서 설명된 바와 같이 저항성 불량으로 인한 불량 셀은, 복수의 워드라인들(WL1, WL2, WL3, … , WLn)과 복수의 콘택 구조물(CTS) 사이의 연결에 의해 발생될 수 있다. 따라서, 복수의 워드라인들(WL1, WL2, WL3, … , WLn)의 구조적 특징에 따라, 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 각각에 연결되는 메모리 셀들에 저항성 불량으로 인한 불량 셀이 형성될 확률이 달라 질 수 있다. 예를 들어, 복수의 콘택 구조물(CTS)이 수직 방향으로 연장되는 높이가 높아질수록, 해당 콘택 구조물(CTS)과 연결되는 메모리 셀이 불량 셀이 될 가능성이 높아질 수 있다. 즉, 기판(102)에 가깝게 배치된 워드라인에 형성된 메모리 셀일수록 불량 셀이 될 가능성이 높아질 수 있다. 다만, 이는 하나의 예시이며, 3차원 메모리 셀 어레이의 다양한 위치에서 불량 셀이 생성될 수 있다.
이러한 불량 셀 형성의 가능성을 고려하여, 예시적인 실시 예에서, 메모리 장치는 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 전체가 아닌 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 중 일부의 워드라인에 형성된 메모리 셀들에 대해 선택적으로 불량 셀 검출 동작을 수행할 수도 있다. 예를 들어, 메모리 셀 어레이(예를 들어, 도 2의 110)는 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 중 상대적으로 기판(102)과 가깝게 배치된 하단 워드라인들(LWL)에 형성된 메모리 셀들을 포함하는 제1 메모리 영역 및 상대적으로 기판(102)과 멀게 배치된 상단 워드라인들(UWL)에 형성된 메모리 셀들을 포함하는 제2 메모리 영역으로 구분될 수 있고, 메모리 장치는 제1 메모리 영역에 대해서 불량 셀 검출 동작을 수행할 수 있다. 예를 들어, 기판(102)으로부터 가깝게 배치된 10개 또는 20개의 워드라인들이 하단 워드라인들(LWL)일 수 있고, 하단 워드라인들(LWL)에 형성된 메모리 셀들이 제1 메모리 영역으로 구분될 수 있다. 메모리 장치는 하단 워드라인들(LWL)에 오버 비트 검증 전압을 인가함으로써, 제1 메모리 영역에 대한 불량 셀 검출 동작을 수행할 수 있다. 다만, 본 개시는 이에 한정되지는 않으며, 메모리 장치는 복수의 워드라인들(WL1, WL2, WL3, … , WLn) 전체에 형성된 메모리 셀들, 즉, 제1 메모리 영역 및 제2 메모리 영역 모두에 대해 불량 셀 검출 동작을 수행할 수도 있다.
도 9a 및 도 9b는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도들이다. 도 9a의 S10 단계 내지 S30 단계는 타겟 프로그램 상태에 대한 프로그램 동작일 수 있고, 도 9a의 S10 단계 내지 S60 단계는, 복수의 프로그램 상태들에 대해 각각 수행될 수 있다. 예를 들어, 메모리 셀이 TLC인 경우에는, 가장 낮은 프로그램 상태인 제1 프로그램 상태(P1)에 대해 S10 단계 내지 S60 단계가 수행된 후, 순차적으로 제2 내지 제7 프로그램 상태(P7) 각각에 대한 S10 단계 내지 S60 단계가 수행될 수 있다.
도 9a를 참조하면, S10 단계에서, 메모리 장치는 메모리 셀들에 프로그램펄스를 제공할 수 있다. 메모리 장치는 타겟 프로그램 상태로 메모리 셀들을 프로그램하기 위하여 타겟 프로그램 상태에 대응하는 프로그램 펄스를 메모리 셀들의 워드라인에 제공할 수 있다.
S20 단계에서 메모리 장치는 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행할 수 있다. 예를 들어, 메모리 장치는 타겟 프로그램 상태에 대응하는 검증 전압을 타겟 프로그램 상태에 대응하는 메모리 셀들의 워드라인에 제공하고, 메모리 셀들의 비트라인을 센싱함으로써, 제1 검증 동작을 수행할 수 있다.
S30 단계에서 메모리 장치는 메모리 셀들이 제1 검증 동작을 패스하였는지 판단할 수 있다. 제1 검증 동작을 패스하면, 타겟 프로그램 상태에 대해 프로그램 패스한 것으로 판단할 수 있다.
예를 들어, 도 6에서 설명된 바와 같이, 메모리 셀들이 타겟 프로그램 상태(예를 들어, 제3 프로그램 상태(P3))로 프로그램되었는지 확인하기 위하여 타겟 프로그램 상태에 대응하는 검증 전압(예를 들어, 제3 검증 전압(VFY3))을 메모리 셀들의 워드라인에 제공할 수 있다. 메모리 셀들의 문턱 전압이 제3 검증 전압(VFY3)보다 높은 경우에는 프로그램이 완료된 것으로 판단하여, 제1 검증 동작이 패스될 수 있다. 반면, 메모리 셀들의 문턱 전압이 제3 검증 전압(VFY3)보다 낮은 경우에는 프로그램이 완료되지 않은 것으로 판단하여, 제1 검증 동작이 패스되지 않을 수 있다.
제1 검증 동작이 패스되지 못하면, 메모리 장치는 다시 S10 단계를 수행할 수 있다. 재수행된 S10 단계에서, 메모리 장치는 제1 검증 동작을 패스하지 못한(즉, 검증 전압보다 낮은 문턱 전압을 갖는) 메모리 셀들에 프로그램 펄스를 제공할 수 있다.
S40 단계에서, 메모리 장치는 불량 셀을 검출하는 제2 검증 동작을 수행할 수 있다. 이 때, 불량 셀은 타겟 프로그램 상태보다 오버 프로그램된 메모리 셀을 의미할 수 있다. 제2 검증 동작은 제1 검증 동작과는 다른 조건을 가질 수 있다. 제2 검증 동작의 대상이 되는 선택 워드라인에는 오버 비트 검증 전압이 인가될 수 있다. 예를 들어, 메모리 장치는 타겟 프로그램 상태에 대응하는 검증 전압보다 높은 오버 비트 검증 전압을 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들의 워드라인에 제공하고, 메모리 셀들의 비트라인을 센싱함으로써, 제2 검증 동작을 수행할 수 있다. 오버 비트 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들이 불량 셀로 검출될 수 있다.
예시적인 실시 예에서, 오버 비트 검증 전압은 타겟 프로그램 상태보다 높은 프로그램 상태에 대응하는 검증 전압일 수 있다. 예를 들어, 타겟 프로그램 상태가 제3 프로그램 상태(P3)인 경우에는, 오버 비트 검증 전압은 제4 프로그램 상태(예를 들어, 도 6의 P4)에 대응하는 제4 검증 전압(VFY4)과 동일할 수 있다. 다만, 본 개시는 이에 한정되지 않고, 오버 비트 검증 전압은 타겟 프로그램 상태보다 높은 프로그램 상태에 대응하는 검증 전압으로부터 오프셋을 가질 수도 있다.
예시적인 실시 예에서, 제1 검증 동작에서 타겟 프로그램 상태에 대응하는 검증 전압(예를 들어, 제3 검증 전압(VFY3))이 인가되는 시간 및, 제2 검증 동작에서 오버 비트 검증 전압이 인가되는 시간이 서로 다를 수 있다. 예를 들어, 제1 검증 동작에서 검증 전압이 인가되는 시간보다 제2 검증 동작에서 오버 비트 검증 전압이 인가되는 시간이 짧을 수 있으나, 본 개시는 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 제1 검증 동작 및 제2 검증 동작 각각에서 선택 워드라인이 아닌 비선택 워드라인에 인가되는 전압도 서로 다른 조건을 가질 수 있다. 예를 들어, 선택 워드라인(예를 들어, 도 7의 제3 워드라인(WL3)이 선택된 것으로 가정한다.)과 가장 인접한 워드라인(예를 들어, 도 7의 제2 워드라인(WL2) 및 제4 워드라인(WL4))은, 제1 검증 동작 시에 제1 전압 레벨로 제1 시간 동안 전압이 인가될 수 있고, 반면, 제2 검증 동작 시에 제2 전압 레벨로 제2 시간 동안 전압이 인가될 수 있다. 이 때, 제1 전압 레벨 및 제2 전압 레벨은 서로 상이할 수 있고, 제1 시간 및 제2 시간은 서로 상이할 수 있다. 예를 들어, 제1 전압 레벨은 7V일 수 있고, 제2 전압 레벨은 6V일 수 있고, 제1 시간은 15μs일 수 있고, 제2 시간은 6μs일 수 있다. 다만, 이는 예시이며, 제1 전압 레벨, 제2 전압 레벨, 제1 시간 및 제2 시간은 다양하게 조절이 가능하다.
예를 들어, 선택 워드라인(예를 들어, 도 7의 제3 워드라인(WL3))과 2번째로 인접한 워드라인(예를 들어, 도 7의 제1 워드라인(WL1) 및 제5 워드라인)은, 제1 검증 동작 시에 제3 전압 레벨로 제3 시간 동안 전압이 인가될 수 있고, 반면, 제2 검증 동작 시에 제4 전압 레벨로 제4 시간 동안 전압이 인가될 수 있다. 이 때, 제3 전압 레벨 및 제4 전압 레벨은 서로 상이할 수 있고, 제3 시간 및 제4 시간은 서로 상이할 수 있다. 예를 들어, 제3 전압 레벨은 6.5V일 수 있고, 제4 전압 레벨은 6V일 수 있고, 제3 시간은 15μs일 수 있고, 제4 시간은 6μs일 수 있다. 다만, 이는 예시이며, 제3 전압 레벨, 제4 전압 레벨, 제3 시간 및 제4 시간은 다양하게 조절이 가능하다. 제3 전압 레벨은 제1 전압 레벨과 달라질 수도 있으며, 제4 전압 레벨은 제2 전압 레벨과 달라질 수도 있다.
또한, 예를 들어, 선택 워드라인(예를 들어, 도 7의 제3 워드라인(WL3))과 가장 인접한 워드라인 및 2번째로 인접한 워드라인을 제외한 비선택 워드라인(예를 들어, 도 7의 제6 내지 제n 워드라인(WLn)은, 제1 검증 동작 시에 제5 전압 레벨로 제5 시간 동안 전압이 인가될 수 있고, 반면, 제2 검증 동작 시에 제6 전압 레벨로 제6 시간 동안 전압이 인가될 수 있다. 이 때, 제5 전압 레벨 및 제6 전압 레벨은 서로 상이할 수 있고, 제5 시간 및 제6 시간은 서로 상이할 수 있다. 예를 들어, 제5 전압 레벨은 6V일 수 있고, 제6 전압 레벨은 5V일 수 있고, 제5 시간은 15μs일 수 있고, 제6 시간은 6μs일 수 있다. 다만, 이는 예시이며, 제5 전압 레벨, 제6 전압 레벨, 제5 시간 및 제6 시간은 다양하게 조절이 가능하다. 제5 전압 레벨은 제1 전압 레벨과 달라질 수 있으며, 제6 전압 레벨은 제2 전압 레벨과 달라질 수 있다.
예시적인 실시 예에서, 제1 검증 동작 및 제2 검증 동작 각각에서 페이지 버퍼 회로(예를 들어, 도 2의 140)에 제공되는 비트라인 셧오프 전압도 서로 다른 조건을 가질 수 있다. 비트라인 셧오프 전압은 비트라인 및 센싱 노드를 연결하는 트랜지스터를 스위칭하는 신호로서, 센싱 노드의 전위를 기초로 센싱 데이터가 페이지 버퍼 회로(140)에 저장될 수 있다. 비트라인 셧오프 전압은 제1 검증 동작 시에 제7 전압 레벨로 제7 시간 동안 전압이 인가될 수 있고, 반면, 제2 검증 동작 시에 제8 전압 레벨로 제8 시간 동안 전압이 인가될 수 있다. 예를 들어, 제7 전압 레벨은 2V일 수 있고, 제8 전압 레벨은 2.5V일 수 있고, 제7 시간은 15μs일 수 있고, 제6 시간은 6μs일 수 있다. 다만, 이는 예시이며, 제7 전압 레벨, 제8 전압 레벨, 제7 시간 및 제8 시간은 다양하게 조절이 가능하다. 비트라인 셧오프 전압 외에도 페이지 버퍼 회로(140)에 포함된 트랜지스터에 제공되는 전압들이 제1 검증 동작 및 제2 검증 동작에서 조건이 달라질 수 있다.
제2 검증 동작에서 선택 워드라인에 인가되는 전압 조건, 비선택 워드라인에 인가되는 전압 조건 및 비트라인 셧오프 전압의 전압 조건은 코어 셋팅에 따라 달라질 수 있다. 예를 들어, 제2 검증 동작이 복수의 코어들 중 특정 코어인 제1 코어에 의해 수행되는 경우에, 제1 코어에 의해 선택 워드라인에 인가되는 전압 조건, 비선택 워드라인에 인가되는 전압 조건 및 비트라인 셧오프 전압의 전압 조건이 조절될 수 있다.
S40 단계에 대한 구체적인 예시에 대해서는 도 10a, 도 11a, 및 도 12a에 대한 설명에서 후술하겠다.
S50 단계에서 메모리 장치는 불량 셀이 발생하였는지 판단할 수 있다. 메모리 장치는 기준 값 이상 불량 셀이 검출되었는지 판단함으로써, 불량 셀이 발생하였는지 판단할 수 있다. 상기 기준 값은 미리 설정된 값일 수 있고, 오차 범위를 고려하여 설정될 수 있다. 메모리 장치는 불량 셀의 양이 기준 값 이상 일 때, 해당 프로그램 상태(즉, 타겟 프로그램 상태)에 불량 셀이 발생한 것으로 판단할 수 있다.
불량 셀이 기준 값 이상 검출된 경우, S60 단계에서 메모리 장치는, 불량 셀에 대한 불량 플래그를 설정할 수 있다. 불량 플래그는 불량 셀에 대한 상태 정보로서, 메모리 장치 내에 저장될 수 있다.
또한, 불량 셀이 기준 값 이상 검출된 경우, S60 단계에서 메모리 장치는, 프로그램 동작을 종료할 수 있다. 메모리 장치는 메모리 셀들을 포함하는 메모리 영역(예를 들어, 메모리 셀들을 포함하는 페이지)에 대한 프로그램 동작을 종료할 수 있다. 메모리 장치는 상기 메모리 영역에 프로그램될 예정이었던 데이터를 다른 메모리 영역(예를 들어, 다른 페이지)에 프로그램할 수 있다. 불량 플래그에 기초하여, 불량 셀을 포함하는 메모리 블록은 배드 블록으로 관리될 수 있고, 배드 블록에 대한 정보가 메모리 장치에 저장될 수 있다.
메모리 장치는, 외부(예를 들어, 도 1의 메모리 컨트롤러(200))로부터 메모리 장치(100)의 상태 정보를 추출하기 위한 커맨드를 수신하는 경우, 상기 커맨드에 응답하여, 불량 플래그에 대응하는 상태 정보를 외부로 전송할 수 있다.
불량 셀이 기준 값 이상 검출되지 않은 경우, S70 단계에서 메모리 장치는, 다음 프로그램 상태에 대한 프로그램 동작을 수행할 수 있다. 즉, 불량 셀이 기준 값 미만으로 검출된 경우, S70 단계에서 메모리 장치는, 다음 프로그램 상태에 대한 프로그램 동작을 수행할 수 있다. 상기 다음 프로그램 상태는 타겟 프로그램 상태보다 높은 프로그램 상태일 수 있다.
도 9a 및 도 9b를 참조하면, S30 단계를 수행하여 타겟 프로그램 상태에 대한 제1 검증 동작을 패스한 경우, S35 단계에서 메모리 장치는 타겟 프로그램 상태가 가장 높은 프로그램 상태인지 판단할 수 있다. 메모리 장치는 타겟 프로그램 상태가 가장 높은 프로그램 상태가 아닌 경우에 불량 셀 검출하는 제2 검증 동작(S40 단계)를 수행할 수 있다.
반면, 타겟 프로그램 상태가 가장 높은 프로그램 상태인 경우에는 프로그램 동작은 완료할 수 있다. 타겟 프로그램 상태가 가장 높은 프로그램 상태인 경우에는 메모리 셀이 오버 프로그램되더라도, 데이터 독출 동작을 수행할 때 다른 프로그램 상태로 독출될 가능성이 낮으므로, 불량 셀을 검출하는 제2 검증 동작을 수행하지 않을 수 있다. 예를 들어, 도 6에서 설명된 바와 같이, 메모리 셀이 TLC이고, 타겟 프로그램 상태가 가장 높은 프로그램 상태인 제7 프로그램 상태(P7)인 경우에는, 제2 검증 동작을 수행하지 않고 프로그램 동작을 완료할 수 있다.
또한, 예를 들어, 메모리 셀이 MLC이고, 타겟 프로그램 상태가 가장 높은 프로그램 상태인 제3 프로그램 상태(P3)인 경우에는, 제2 검증 동작을 수행하지 않고 프로그램 동작을 완료할 수 있다. 메모리 셀이 QLC이고, 타겟 프로그램 상태가 가장 높은 프로그램 상태인 제15 프로그램 상태(P15)인 경우에는, 제2 검증 동작을 수행하지 않고 프로그램 동작을 완료할 수 있다.
본 개시의 메모리 장치는 프로그램 동작 시에 오버 비트 검출 전압을 이용하여, 오버-프로그램된 불량 셀을 검출할 수 있다. 메모리 장치는 검출된 불량 셀에 대한 상태 정보인 페일 플래그를 저장함으로써 불량 셀을 관리하고, 불량 셀 대신 다른 메모리 영역에 데이터를 저장할 수 있다. 따라서, 프로그램 동작을 수행하는 단계에서 미리 불량 셀을 검출하여 관리함으로써, 메모리 장치의 신뢰도가 향상될 수 있다.
도 10a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 10b는 도 10a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 10a에 도시된 S40 단계는 도 9a의 S40 단계의 일 예시일 수 있고, S41 단계 및 S42 단계를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, S41 단계에서, 메모리 장치는 복수의 프로그램 상태들로 프로그램되는 메모리 셀들 모두에 오버 비트 검증 전압을 인가할 수 있다. 예를 들어, 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들의 불량 셀을 검출하기 위하여, 메모리 영역에서 소거 상태(E), 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들 모두의 워드라인에 오버 비트 검증 전압(VFY_D)을 인가할 수 있고, 비트라인을 센싱하여 리드할 수 있다. 예시적인 실시 예에서, 오버 비트 검증 전압(VFY_D)은 타겟 프로그램 상태인 제3 프로그램 상태(P3)의 다음 프로그램 상태인 제4 프로그램 상태(P4)에 대응하는 제4 검증 전압(VFY4)일 수 있다.
S42 단계에서, 메모리 장치는 오프 셀들 중 프로그램 패스된 메모리 셀들을 불량 셀로 검출할 수 있다. 메모리 장치는 오버 비트 검증 전압보다 문턱 전압이 높은 오프 셀들 중 아직 프로그램되지 않은 메모리 셀들(즉, 논패스 셀들(non-pass cells))을 마스킹(masking)하여, 오프 셀들 중 프로그램 패스된 메모리 셀(즉, 패스 셀들(pass cells)을 불량 셀로 검출할 수 있다.
예를 들어, 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 경우에, 제1 내지 제3 프로그램 상태(P1~P3)에 대한 프로그램 동작은 완료되었을 수 있고, 제4 내지 제7 프로그램 상태(P4~P7)에 대한 프로그램 동작은 수행되기 전일 수 있다. 따라서, 메모리 장치는 오버 비트 검증 전압(VFY_D)을 인가한 후 검출된 오프 셀들 중에서, 프로그램되지 않은 메모리 셀들을 제외시켜 프로그램 패스된 메모리 셀들을 선택할 수 있고, 선택된 메모리 셀들을 불량 셀로서 검출할 수 있다.
도 11a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 11b는 도 11a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 11a에 도시된 S40a 단계는 도 9a의 S40 단계의 일 예시일 수 있고, S43 단계 및 S44 단계를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, S43 단계에서, 메모리 장치는 프로그램 패스된 메모리 셀들에 오버 비트 검증 전압을 인가할 수 있다. 예를 들어, 제3 프로그램 상태(P3)로 프로그램 패스된 메모리 셀들의 불량 셀을 검출하기 위하여, 제1 내지 제3 프로그램 상태(P1~P3)로 프로그램 패스된 메모리 셀들의 워드라인에 오버 비트 검증 전압(VFY_D)을 인가할 수 있고, 비트라인을 센싱하여 리드할 수 있다. 예시적인 실시 예에서, 오버 비트 검증 전압(VFY_D)은 타겟 프로그램 상태인 제3 프로그램 상태(P3)의 다음 프로그램 상태인 제4 프로그램 상태(P4)에 대응하는 제4 검증 전압(VFY4)일 수 있다.
S44 단계에서, 메모리 장치는 오프 셀을 불량 셀로 검출할 수 있다. 예를 들어, 메모리 장치는 오버 비트 검증 전압(VFY_D)을 기준으로 오버 비트 검증 전압(VFY_D)보다 문턱 전압이 높은 온 셀들을 검출할 수 있다. 메모리 장치는, 패스 셀들 중 상기 온 셀들을 마스킹함으로써 검출된 오프 셀들을 불량 셀로 검출할 수 있다. 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 경우에, 제1 내지 제3 프로그램 상태(P1~P3)에 대한 프로그램 동작은 완료되었을 수 있다. 제1 내지 제3 프로그램 상태(P1~P3)로 프로그램된 패스 셀들 중 온 셀들을 제외시켜 오프 셀들을 불량 셀로서 검출할 수 있다.
도 12a는 본 개시에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이고, 도 12b는 도 12a의 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 12a에 도시된 S40b 단계는 도 9a의 S40 단계의 일 예시일 수 있고, S45 단계 및 S46 단계를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, S45 단계에서, 메모리 장치는 타겟 프로그램 상태로 프로그램 패스된 메모리 셀들에 오버 비트 검증 전압을 인가할 수 있다. 즉, 메모리 장치는, 불량 셀을 검출하는 동작을 수행하기 직전에 프로그램 패스된 메모리 셀들에 오버 비트 검증 전압을 인가할 수 있다. 메모리 장치의 페이지 버퍼에는 프로그램된 데이터와 프로그램될 데이터가 함께 저장될 수 있고, 또는, 불량 셀 검증 동작을 수행하기 전에 프로그램된 셀들에 대한 프로그램 정보가 저장될 수 있다. 메모리 장치는 프로그램 정보에 기초하여, 불량 셀 검증 동작을 수행하기 직전에 타겟 프로그램 상태로 프로그램된 메모리 셀들에 오버 비트 검증 전압을 인가할 수 있다.
예를 들어, 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들의 불량 셀을 검출하기 위하여, 제3 프로그램 상태(P3)의 메모리 셀들의 워드라인에 오버 비트 검증 전압(VFY_D)을 인가할 수 있고, 비트라인을 센싱하여 리드할 수 있다. 예시적인 실시 예에서, 오버 비트 검증 전압(VFY_D)은 타겟 프로그램 상태인 제3 프로그램 상태(P3)의 다음 프로그램 상태인 제4 프로그램 상태(P4)에 대응하는 제4 검증 전압(VFY4)일 수 있다.
S46 단계에서, 메모리 장치는 오프 셀들을 불량 셀로 검출할 수 있다. 예를 들어, 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 경우에, 제3 프로그램 상태(P3)의 패스 셀들 중 오버 비트 검증 전압(VFY_D)보다 높은 문턱 전압을 갖는 오프 셀들을 불량 셀로 검출할 수 있다.
도 13은 본 개시의 예시적 실시 예에서 메모리 장치의 동작들을 시계열적으로 설명하기 위한 도면이다. 도 13에서는 예시적으로 제3 프로그램 상태(P3)를 타겟 프로그램 상태로 갖는 메모리 셀들 중 불량 셀을 검출하기 위한 동작을 설명한다.
도 13을 참조하면, 메모리 장치는 비트라인들(BL)을 셋업할 수 있다. 즉, 메모리 장치는 프로그램될 메모리 셀들과 연결되는 제1 비트라인과 프로그램되지 않을 메모리 셀들과 연결되는 제2 비트라인을 구분할 수 있다.
비트라인들(BL)이 셋업되면, 메모리 장치는 프로그램을 수행할 수 있다. 메모리 장치는, 상기 제1 비트라인에는 비트라인 프로그램 전압을 인가하고, 상기 제2 비트라인에는 비트라인 금지 전압을 인가하고, 워드라인에는 프로그램 펄스를 인가함으로써, 프로그램을 수행할 수 있다. 이 때, 비트라인 금지 전압은 비트라인 프로그램 전압보다 높은 전압 레벨을 가질 수 있다.
메모리 장치는 프로그램을 수행하는 동안, 제3 프로그램 상태(P3)에 대한 프로그램 동작이 패스인지 페일인지 판단할 수 있다. 예를 들어, 비트라인들(BL)을 셋업하는 동작을 수행하기 전, 제3 프로그램 상태(P3)에 대한 검증 동작이 수행될 수 있고, 메모리 장치는 프로그램을 수행하는 동안 상기 검증 동작을 수행한 결과에 따라 제3 프로그램 상태(P3)에 대한 프로그램 동작이 패스인지 페일인지 판단할 수 있다. 메모리 장치는 프로그램을 수행한 후 후속 동작을 위하여 리커버리를 수행할 수 있다.
리커버리에 이어 메모리 장치는, 제3 프로그램 상태(P3)보다 높은 프로그램 상태들에 대한 검증 동작을 수행할 수 있다. 예시적인 실시 예에서, 상대적으로 높은 프로그램 상태에 대한 검증 동작을 우선적으로 수행할 수 있다. 예를 들어, 제5 프로그램 상태(P5)에 대한 검증 동작을 수행한 후, 제4 프로그램 상태(P4)에 대한 검증 동작을 수행할 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 도 13에 도시된 바와 달리 상대적으로 낮은 프로그램 상태에 대한 검증 동작을 우선적으로 수행할 수 있다.
메모리 장치는 제5 프로그램 상태(P5)에 대한 검증 동작을 수행하기 위해, 제5 프로그램 상태(P5)를 타겟 프로그램 상태로 갖는 P5 셀을 선택할 수 있고, P5 셀의 워드라인에 제5 검증 전압(예를 들어, 도 6의 VFY5)을 인가할 수 있다. 메모리 장치는 P5 셀의 워드라인에 제5 검증 전압(VFY5)을 인가하는 동안, P5 셀을 센싱할 수 있다. 메모리 셀에 대한 일반적인 센싱 동작은, 비트라인 프리차지 동작 및 비트라인 센싱 동작을 포함할 수 있다.
제5 프로그램 상태(P5)에 대한 검증 동작이 완료되면, 메모리 장치는 제4 프로그램 상태(P4)에 대한 검증 동작을 수행하기 위해, 제4 프로그램 상태(P4)를 타겟 프로그램 상태로 갖는 P4 셀을 선택할 수 있다. 또한, 메모리 장치는, 제4 프로그램 상태(P4)에 대한 검증 동작을 수행하는 동안, 제3 프로그램 상태(P3)의 패스 셀들(P3 패스 셀들)에 대한 불량 셀 검증 동작을 병렬적으로 수행할 수 있다. 예를 들어, 메모리 장치는, P4 셀을 선택하는 동작과 P3 패스 셀들을 선택하는 동작을 병렬적으로 수행할 수 있다.
메모리 장치는, P4 셀 및 P3 패스 셀들의 워드라인에 제4 검증 전압(예를 들어, 도 6의 VFY4)을 인가할 수 있다. P4 셀 및 P3 패스 셀들의 워드라인에 제4 검증 전압(VFY4)을 인가하는 동안, P4 셀 및 P3 패스 셀들을 센싱할 수 있다. 제4 검증 전압(VFY4)은 제3 프로그램 상태(P3)의 오버 비트 검증 전압(예를 들어, 도 6의 VFY_D)으로서 이용될 수 있다.
다만, 도 13에서와 달리, 제3 프로그램 상태(P3)의 오버 비트 검증 전압(VFY_D)이 제4 검증 전압(VFY4)과 상이한 경우에는, 메모리 장치는 P3 패스 셀들에 대한 불량 셀 검증 동작을 제4 프로그램 상태(P4)에 대한 검증 동작과 별도로 수행할 수 있고, 예를 들어, P3 패스 셀들에 대한 불량 셀 검증 동작을 제4 및 제5 프로그램 상태(P4, P5)에 대한 검증 동작 이전에 수행할 수 있다.
메모리 장치는 제4 및 제5 프로그램 상태(P4, P5)에 대한 검증 동작을 수행한 후 후속 동작을 위하여 리커버리를 수행할 수 있다. 도 13에서 설명된 일련의 동작들은, 제3 프로그램 상태(P3)가 아닌 다른 프로그램 상태에 대한 불량 셀 검증 동작에도 유사하게 적용될 수 있다. 따라서, 도 13에서 설명된 일련의 동작들은 복수의 프로그램 상태들에 대해 각각 수행됨으로써, 반복 수행될 수 있다.
도 14는 본 발명의 예시적인 실시 예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)의 단면도이다. 메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 14에 도시된 구조를 가질 수 있다.
도 14를 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(VD)을 따라 복수의 워드라인들(531~538; 530)이 적층될 수 있다. 워드라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드라인들(530)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트라인 컨택일 수 있고, 제2 메탈층(560c)은 비트라인일 수 있다. 예시적인 실시예에서, 비트라인(560c)은 제2 기판(510)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
예시적인 실시예에서, 채널 구조체(CH)와 비트라인(560c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(560c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트라인(560c)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 장치(400)는 비트라인 본딩 영역(BLBA)에 배치된 관통 전극(THV)을 더 포함할 수 있다. 관통 전극(THV)은 워드라인들(530)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 관통 전극(THV)은 공통 소스 라인(520) 및/또는 상부 기판인 제2 기판(510)에 연결될 수 있다. 도시되지는 않았으나, 관통 전극(THV)의 주변에는 절연 링이 배치될 수 있고, 관통 전극(THV)은 워드라인들(530)과 절연될 수 있다. 관통 전극(THV)은 상부 본딩 메탈(572d) 및 하부 본딩 메탈(672d)을 통해 주변 회로 영역(PERI)에 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(530)은 제2 기판(510)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드라인들(530)과 셀 컨택 플러그들(540)은, 수직 방향(VD)을 따라 워드라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
도 15은 본 개시의 예시적인 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다. 도 15을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)의 메모리 장치들(1230, 1240, 1250) 각각은 도 1 내지 도 13를 참조하여 상술된 메모리 장치의 실시 예들을 이용하여 구현될 수 있다.
상술한 바와 같이, 메모리 장치는 프로그램 동작 시에 오버 비트 검출 전압을 이용하여, 오버-프로그램된 불량 셀을 검출할 수 있다. 메모리 장치는 검출된 불량 셀에 대한 상태 정보인 플래그를 저장함으로써 불량 셀을 관리하고, 불량 셀 대신 다른 메모리 영역에 데이터를 저장할 수 있다. 따라서, 프로그램 동작을 수행하는 단계에서 미리 불량 셀을 검출하여 관리함으로써, 메모리 장치의 신뢰도가 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 프로그램 상태들로 메모리 셀들을 프로그램하기 위한 메모리 장치의 동작 방법으로서,
    상기 메모리 셀들에 프로그램 펄스를 제공하는 단계;
    상기 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행하는 단계;
    상기 제1 검증 동작을 패스한 경우, 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 제2 검증 동작을 수행하는 단계; 및
    상기 불량 셀이 기준 값 이상 검출된 경우, 상기 불량 셀에 대한 불량 플래그를 설정하고, 프로그램 동작을 종료하는 단계를 포함하고,
    상기 제2 검증 동작에서 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들에 제공되는 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 검증 전압인 것을 특징으로 하는 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 복수의 프로그램 상태들로 프로그램되는 상기 메모리 셀들 모두에 상기 오버 비트 검증 전압을 인가하는 단계; 및
    상기 오버 비트 검증 전압보다 문턱 전압이 높은 오프 셀들 중 프로그램 패스된 메모리 셀들을 상기 불량 셀로 검출하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1 항에 있어서,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 복수의 메모리 셀들 중 프로그램 패스된 메모리 셀들에 상기 오버 비트 검증 전압을 인가하는 단계; 및
    상기 프로그램 패스된 메모리 셀들 중 상기 오버 비트 검증 전압보다 문턱 전압이 높은 오프 셀들을 불량 셀로 검출하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1 항에 있어서,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 복수의 메모리 셀들 중 상기 타겟 프로그램 상태로 프로그램 패스된 메모리 셀들에 상기 오버 비트 검증 전압을 인가하는 단계; 및
    상기 타겟 프로그램 상태로 프로그램 패스된 메모리 셀들 중 상기 오버 비트 검증 전압보다 문턱 전압이 높은 오프 셀들을 불량 셀로 검출하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    상기 제2 검증 동작을 수행하는 단계는, 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 일부의 메모리 셀의 워드라인에 상기 오버 비트 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 다음 프로그램 상태를 검증하기 위해 상기 다음 프로그램 상태에 대응하는 메모리 셀들에 상기 검증 전압을 인가하는 단계와 병렬적으로 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 문턱 전압을 기초로 구분되는 복수의 프로그램 상태들 중 대응하는 프로그램 상태를 갖도록 프로그램 되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀들의 워드라인들에 전압을 제공하는 로우 디코더; 및
    상기 로우 디코더를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는,
    상기 복수의 메모리 셀들에 프로그램 펄스를 제공하고, 상기 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하기 위해 상기 타겟 프로그램 상태에 대응하는 메모리 셀들에 제1 검증 전압을 제공하고, 불량 셀을 검출하기 위해 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들에 오버 비트 검증 전압을 제공하도록 상기 로우 디코더를 제어하고,
    상기 제어 로직 회로는, 상기 불량 셀이 기준 값 이상 검출된 경우, 상기 불량 셀에 대한 불량 플래그를 설정하고,
    상기 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 제2 검증 전압인 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 제어 로직 회로는, 불량 셀 검출 동작을 수행하도록 구성된 제1 코어 및 상기 불량 셀 검출 동작 이외의 일반 동작들을 수행하도록 구성된 제2 코어를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서,
    상기 메모리 셀 어레이는 기판 상에 적층되는 복수의 워드라인들을 포함하고,
    상기 제어 로직 회로는, 상기 복수의 워드라인들 중 일부의 워드라인들에 상기 오버 비트 검증 전압을 제공하도록 상기 로우 디코더를 제어하는 것을 특징으로 하는 메모리 장치.
  10. 복수의 프로그램 상태들로 메모리 셀들을 프로그램하기 위한 메모리 장치의 동작 방법으로서,
    상기 복수의 프로그램 상태들 중 타겟 프로그램 상태를 검증하는 제1 검증 동작을 수행하는 단계;
    상기 타겟 프로그램 상태가 상기 복수의 프로그램 상태들 중 가장 높은 프로그램 상태인지 판단하는 단계;
    상기 타겟 프로그램 상태가 가장 높은 프로그램 상태 이외의 프로그램 상태인 경우, 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들 중 불량 셀을 검출하는 제2 검증 동작을 수행하는 단계; 및
    상기 불량 셀이 기준 값 이상 검출된 경우, 상기 불량 셀에 대한 불량 플래그를 설정하고, 프로그램 동작을 종료하는 단계를 포함하고,
    상기 제2 검증 동작에서 상기 타겟 프로그램 상태로 프로그램된 메모리 셀들에 제공되는 오버 비트 검증 전압은, 상기 타겟 프로그램 상태의 다음 프로그램 상태에 대응하는 검증 전압인 것을 특징으로 하는 메모리 장치의 동작 방법.
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