KR20230046003A - 비휘발성 메모리 장치 - Google Patents

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KR20230046003A
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김민용
최제경
최준호
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Abstract

비휘발성 메모리 장치는 기판의 상부에 수직 방향을 따라 적층된 워드 라인들, 제1 수평 방향으로 서로 이격되고 제2 수평 방향으로 각각 연장된 스트링 선택 라인들, 및 메모리 블록들을 포함하고 각 메모리 블록은 워드 라인들 및 스트링 선택 라인들에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 스트링 선택 라인들은 워드 라인 컷 영역에 상대적으로 가까운 제1 스트링 선택 라인과 워드 라인 컷 영역으로부터 상대적으로 먼 제2 스트링 선택 라인을 포함한다. 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 선택 워드 라인 및 제2 스트링 선택 라인에 연결된 제2 메모리 셀들에 대한 프로그램 동작은 선택 워드 라인 및 제1 스트링 선택 라인에 연결된 제1 메모리 셀들에 대한 프로그램 동작보다 먼저 수행된다.

Description

비휘발성 메모리 장치{Non-volatile Memory Device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 다중 홀 구조를 갖는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 기판 상에서 수직 방향으로 연장되는 복수의 채널 홀들, 즉, 복수의 채널 구조물들을 포함하는 3차원 메모리 장치가 개발되었다. 3차원 메모리 장치의 집적도를 더욱 향상시키기 위하여, 각 메모리 블록에 포함되는 채널 홀들, 즉, 채널 구조물들의 개수를 더욱 증가시킬 수 있다. 이러한 다중 홀 구조를 갖는 비휘발성 메모리 장치의 경우, 채널 홀들, 즉, 채널 구조물들의 고유(intrinsic) 특성의 차이로 인한 성능 차이가 발생할 수 있다.
본 개시의 기술적 사상은 채널 홀들의 고유 특성을 고려하여 프로그램 순서를 결정함으로써, 채널 홀들의 고유 특성의 차이로 인한 성능 차이를 감소시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 기판의 상부에 수직 방향을 따라 적층된 복수의 워드 라인들; 상기 복수의 워드 라인들의 상부에서 제1 수평 방향으로 서로 이격되고, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 각각 연장된, 복수의 스트링 선택 라인들; 및 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 상기 복수의 워드 라인들 및 상기 복수의 스트링 선택 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 스트링 선택 라인들은, 워드 라인 컷 영역에 상대적으로 가까운 제1 스트링 선택 라인, 및 상기 워드 라인 컷 영역으로부터 상대적으로 먼 제2 스트링 선택 라인을 포함하며, 상기 복수의 워드 라인들 중 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 선택 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 제2 메모리 셀들에 대한 프로그램 동작은, 상기 선택 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 제1 메모리 셀들에 대한 프로그램 동작보다 먼저 수행된다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는, 메모리 셀 어레이; 기판의 상부에 수직 방향을 따라 적층된 복수의 워드 라인들, 및 상기 복수의 워드 라인들의 상부에서 수평 방향으로 배열된 복수의 스트링 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 로우 디코더; 및 프로그램 커맨드 및 어드레스에 응답하여, 상기 복수의 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 상기 복수의 메모리 셀들에 대해 랜덤하게 프로그램이 수행되도록 어드레스 스크램블을 통해 상기 어드레스로부터 로우 어드레스를 생성하는 제어 로직 회로를 포함하고, 상기 로우 디코더는, 상기 로우 어드레스에 따라, 상기 복수의 스트링 선택 라인들에 순차적으로 선택 전압을 인가하고 상기 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가한다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 기판의 상부에 수직 방향을 따라 적층된 복수의 워드 라인들; 상기 복수의 워드 라인들의 상부에서 제1 수평 방향으로 서로 이격되고, 상기 제1 수평 방향에 직교한 제2 수평 방향으로 각각 연장된, 복수의 스트링 선택 라인들; 및 상기 복수의 워드 라인들 및 상기 복수의 스트링 선택 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 스트링 선택 라인들은, 워드 라인 컷 영역으로부터 상대적으로 먼 내부 채널 홀 그룹에 포함되는 제1 및 제2 스트링 선택 라인들, 및 상기 워드 라인 컷 영역에 상대적으로 가까운 외부 채널 홀 그룹에 제3 및 제4 스트링 선택 라인들을 포함하고, 상기 복수의 워드 라인들 중 선택 워드 라인에 대한 프로그램 동작 시, 상기 제1 및 제2 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작들이 순차적으로 수행되고, 이어서, 상기 제3 및 제4 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작들이 순차적으로 수행된다.
본 개시의 기술적 사상에 따르면, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이, 워드 라인 컷 영역과의 거리를 고려하여 스트링 선택 라인들에 대한 프로그램 순서를 결정함으로써, 채널 홀들의 고유 특성에 따른 프로그램 속도 차이로 인한 성능 차이를 감소시킬 수 있다. 구체적으로, 어드레스 스크램블을 통해 프로그램 속도가 느린, 내부 채널 홀들에 형성되는 내부 메모리 셀들을 먼저 프로그램하고, 프로그램 속도가 빠른, 외부 채널 홀들에 형성되는 외부 메모리 셀들을 나중에 프로그램함으로써, 외부 메모리 셀들에 대한 후속 프로그램 동작으로 인한 내부 메모리 셀들에 대한 프로그램 디스터브를 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 4a는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 사시도이다.
도 4b는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 6은 본 개시의 일 실시예에 따른, 도 5의 Y1-Y1' 선에 따른 단면도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 8은 도 5의 메모리 장치에 포함된 메모리 블록에 대한 프로그램 순서를 예시적으로 나타낸다.
도 9a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 9b는 도 9a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 9c는 도 9a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 10a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 10b는 도 10a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 10c는 도 10a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 11b는 도 11a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 11c는 도 11a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 12b는 도 12a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 12c는 도 12a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 13a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 13b는 도 13a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 13c는 도 13a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 14a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이고, 도 14b는 도 14a의 메모리 장치에 대한 프로그램 순서의 일 예를 나타내며, 도 14c는 도 14a의 메모리 장치에 대한 프로그램 순서의 다른 예를 나타낸다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치를 프로그램 순서의 일 예를 나타낸다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 프로그램 순서의 일 예를 나타낸다.
도 17은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120) 및 로우 디코더(130)를 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 독출/기입 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
제어 로직 회로(120)는 메모리 컨트롤러(200)로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 수신하고, 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 커맨드(CMD)가 프로그램 커맨드인 경우, 제어 로직 회로(120)는 프로그램 커맨드에 응답하여, 복수의 메모리 셀들의 물리적 배열 순서에 관계 없이 복수의 메모리 셀들에 대해 랜덤하게 프로그램이 수행되도록, 어드레스 스크램블을 통해 어드레스(ADDR)로부터 로우 어드레스를 생성할 수 있다.
일 실시예에서, 제어 로직 회로(120)는 어드레스 스크램블러(121)를 포함할 수 있다. 어드레스 스크램블러(121)는 어드레스(ADDR)에 따라 선택된 워드 라인에 대응하는 복수의 페이지들에 대한 랜덤 프로그램이 수행되도록 어드레스 스크램블링을 수행할 수 있다. 구체적으로, 어드레스 스크램블러(121)는 복수의 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 복수의 스트링 선택 라인들의 선택 순서를 결정할 수 있고, 결정된 복수의 스트링 선택 라인들의 선택 순서에 따라 로우 어드레스를 생성할 수 있다.
로우 디코더(130)는 제어 로직 회로(120)로부터 로우 어드레스를 수신하고, 로우 어드레스에 따라 복수의 스트링 선택 라인들에 순차적으로 선택 전압을 인가하고 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가할 수 있다. 예를 들어, 로우 디코더(130)는 제2 스트링 선택 라인(예를 들어, 도 3의 SSL2)에 선택 전압을 인가하고, 이어서, 제1 스트링 선택 라인(예를 들어, 도 3의 SSL1)에 선택 전압을 인가할 수 있다. 이로써, 제2 스트링 선택 라인에 연결된 메모리 셀들이 먼저 프로그램되고, 이어서, 제1 스트링 선택 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
도 1의 실시예에서, 어드레스 스크램블러(121)가 제어 로직 회로(120)에 포함되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 어드레스 스크램블러(121)는 메모리 장치(100)의 인터페이스 회로(미도시)에 포함될 수 있다. 또한, 일부 실시예들에서, 어드레스 스크램블러(121)는 메모리 컨트롤러(200)에 포함될 수도 있고, 메모리 컨트롤러(200)는 선택 워드 라인에 대한 프로그램 동작 시, 복수의 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 복수의 스트링 선택 라인들의 선택 순서를 결정함으로써 어드레스(ADDR)를 생성할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120), 로우 디코더(130), 전압 생성기(140) 및 페이지 버퍼 회로(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 인터페이스 회로를 더 포함할 수 있고, 인터페이스 회로는 데이터 입출력 회로, 커맨드/어드레스 입출력 회로 등을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고, z는 양의 정수이다. 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 페이지들을 포함할 수 있으며, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 블록은 소거의 단위이고, 페이지는 기입 및 독출의 단위일 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 SLC(Single Level Cell), MLC(Multi-Level Cell), TLC(Triple Level Cell) 또는 QLC(Quadruple Level Cell)로 이용될 수 있다. 일 실시예에서, 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 메모리 블록은 SLC 블록일 수 있고, 다른 메모리 블록들은 MLC 블록, TLC 블록 또는 QLC 블록일 수 있다.
또한, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL) 및 복수의 그라운드 선택 라인들(GSL)을 통해 로우 디코더(130)에 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(150)에 연결될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 일 실시예에서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
제어 로직 회로(120)는 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직 회로(120)는 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 구체적으로, 제어 로직 회로(120)는 전압 생성기(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(130)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼 회로(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직 회로(120)는 전압 생성기(140), 로우 디코더(130) 및 페이지 버퍼 회로(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성기(140)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(140)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 예를 들어, 전압 생성기(140)는 스트링 선택 라인 전압으로서 선택 전압 및 비 선택 전압을 생성할 수 있다.
로우 디코더(130)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(130)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 순차적으로 인가하고, 선택된 스트링 선택 라인에 선택 전압을 인가할 수 있다. 예를 들어, 독출 동작 시, 로우 디코더(130)는 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(150)는 컬럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(150)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 페이지 버퍼 회로(150)는 복수의 페이지 버퍼들(PB1 내지 PBm)을 포함할 수 있고, m은 양의 정수이다. 예를 들어, m은 비트 라인의 개수에 대응할 수 있고, 복수의 페이지 버퍼들(PB1 내지 PBm)은 복수의 비트 라인들(BL)과 각각 연결될 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 복수의 비트 라인 그룹들로 그룹핑될 수 있고, 복수의 비트 라인 그룹들 각각에 포함되는 비트 라인들은 페이지 버퍼를 공유할 수 있다.
도 3은 본 개시의 일 실시예에 따른 메모리 블록(BLK)을 나타내는 회로도이다.
도 3을 참조하면, 메모리 블록(BLK)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 각 낸드 스트링에 포함된 트랜지스터들(SST, GST) 및 메모리 셀들(MCs)은 기판 상에서 수직 방향을 따라 적층된 구조를 형성할 수 있다.
비트 라인들(BL1 내지 BL3)은 제1 방향 또는 제1 수평 방향을 따라 연장될 있고, 워드 라인들(WL1 내지 WLn)은 제2 방향 또는 제2 수평 방향을 따라 연장될 수 있으며, n은 양의 정수이다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
동일 레벨에 배치된 메모리 셀들은 동일 워드 라인에 연결될 수 있고, 제1 내지 제3 페이지들(PG1, PG2, PG3)로 그룹핑될 수 있다. 예를 들어, 제1 페이지(PG1)는 제1 스트링 선택 라인(SSL1)에 대응하고, 제2 페이지(PG2)는 제2 스트링 선택 라인(SSL2)에 대응하며, 제3 페이지(PG3)는 제3 스트링 선택 라인(SSL3)에 대응할 수 있다. 본 실시예에 따르면, 선택 워드 라인(WLn)에 대한 프로그램 동작을 수행하는 경우, 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)은 물리적 배열 순서에 관계 없이 랜덤하게 선택될 수 있다. 이에 따라, 제1 내지 제3 페이지들(PG1, PG2, PG3)에 대한 프로그램 순서는 물리적 배열 순서에 관계 없이 랜덤하게 수행될 수 있다.
예를 들어, 제2 스트링 선택 라인(SSL2), 제1 스트링 선택 라인(SSL1), 및 제3 스트링 선택 라인(SSL3)의 순서로 선택될 수 있고, 이에 따라, 제2 페이지(PG2), 제1 페이지(PG1), 및 제3 페이지(PG3)의 순서로 프로그램 동작이 수행될 수 있다. 예를 들어, 제2 스트링 선택 라인(SSL2), 제3 스트링 선택 라인(SSL3), 및 제1 스트링 선택 라인(SSL1)의 순서로 선택될 수 있고, 이에 따라, 제2 페이지(PG2), 제3 페이지(PG3), 및 제1 페이지(PG1)의 순서로 프로그램 동작이 수행될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 제1 스트링 선택 라인(SSL1), 제2 스트링 선택 라인(SSL2), 및 제3 스트링 선택 라인(SSL3)의 순서로 선택되거나, 제3 스트링 선택 라인(SSL3), 제2 스트링 선택 라인(SSL2), 및 제1 스트링 선택 라인(SSL1)의 순서로 될 수도 있다.
도 4a는 본 개시의 일 실시예에 따른 메모리 블록(BLKa)을 나타내는 사시도이다.
도 4a를 참조하면, 메모리 블록(BLKa)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향(VD)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장된다. 일 실시예에서, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CLS)이 기판(SUB)에 제공될 수 있다. 일 실시예에서, 기판(SUB)은 폴리실리콘으로 구현될 수 있고, 기판(SUB) 상에 평판(plate)형의 공통 소스 라인(CSL)이 배치될 수도 있다. 기판(SUB) 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
기판(SUB) 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 이에 따라, 일부 실시예들에서, 필라(P)는 채널 구조물 또는 수직 채널 구조물이라고 지칭할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 그라운드 선택 라인(GSL) 스트링 선택 라인(SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인 컨택들 또는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 4b는 본 개시의 일 실시예에 따른 메모리 블록(BLKb)을 나타내는 사시도이다.
도 4b를 참조하면, 메모리 블록(BLKb)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 또한, 메모리 블록(BLKb)은 도 4a의 메모리 블록(BLKa)의 변형 예에 대응하며, 도 4a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 블록(BLKb)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 메모리 블록(BLKb)은 수직 방향(VD)으로 적층된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 블록(BLKb)은 3개 이상의 메모리 스택들을 포함할 수도 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치(51)를 나타내는 평면도이다.
도 5를 참조하면, 메모리 장치(51)는 제1 수평 방향(HD1)으로 서로 이격되고 제2 수평 방향(HD2)으로 각각 연장된 제1 내지 제3 워드 라인 컷 영역들(WLC1, WLC2, WLC3)을 포함할 수 있다. 실시예에 따라, 제1 내지 제3 워드 라인 컷 영역들(WLC1, WLC2, WLC3)은 제1 내지 제3 워드 라인 구조물들이라고 지칭할 수도 있다. 예를 들어, 각 메모리 블록은 인접하는 세 개의 워드 라인 컷 영역들, 즉, 제1 내지 제3 워드 라인 컷 영역들(WLC1, WLC2, WLC3)에 의해 정의되는 영역에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 각 메모리 블록은 인접하는 두 개의 워드 라인 컷 영역들에 의해 정의되는 영역에 배치될 수도 있다. 또한, 각 메모리 블록은 네 개 이상의 워드 라인 컷 영역들에 의해 정의되는 영역에 배치될 수도 있다.
동일 워드 라인은 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)에 의해 정의되는 제1 영역 및 제2 및 제3 워드 라인 컷 영역들(WLC2, WLC3)에 의해 정의되는 제2 영역으로 구분될 수 있다. 실시예에 따라, 제1 및 제2 영역들 각각을 워드 라인 바(bar)라고 지칭할 수 있다. 이에 따라, 각 메모리 블록은 두 개의 워드 라인 바들을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 각 메모리 블록은 하나의 워드 라인 바를 포함할 수 있다. 또한, 각 메모리 블록은 세 개 이상의 워드 라인 바들을 포함할 수도 있다.
메모리 장치(51)는 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2) 사이의 제1 및 제2 스트링 선택 라인 컷 영역들(SSLC1, SSLC2), 및 제2 및 제3 워드 라인 컷 영역들(WLC2, WLC3) 사이의 제3 및 제4 스트링 선택 라인 컷 영역들(SSLC3, SSLC4)을 더 포함할 수 있다. 제1 내지 제4 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC4)은 제1 수평 방향(HD1)으로 서로 이격되고 제2 수평 방향(HD2)으로 각각 연장될 수 있다. 실시예에 따라, 제1 내지 제4 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC4)은 제1 내지 제4 스트링 선택 라인 컷 구조물들이라고 지칭할 수도 있다.
제1 내지 제6 스트링 선택 라인들(SSL1 내지 SSL6)은 제1 내지 제3 워드 라인 컷 영역들(WLC1, WLC2, WLC3) 및 제1 내지 제4 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC4)에 의해 정의되는 영역들에 각각 배치될 수 있다. 구체적으로, 제1 스트링 선택 라인(SSL1)은 제1 워드 라인 컷 영역(WLC1)과 제1 스트링 선택 라인 컷 영역(SSLC1) 사이에 배치될 수 있고, 제2 스트링 선택 라인(SSL2)은 제1 및 제2 스트링 선택 라인 컷 영역들(SSLC1, SSLC2) 사이에 배치될 수 있고, 제3 스트링 선택 라인(SSL3)은 제2 스트링 선택 라인 컷 영역(SSLC2)과 제2 워드 라인 컷 영역(WLC2) 사이에 배치될 수 있다. 또한, 제4 스트링 선택 라인(SSL4)은 제2 워드 라인 컷 영역(WLC2)과 제3 스트링 선택 라인 컷 영역(SSLC3) 사이에 배치될 수 있고, 제5 스트링 선택 라인(SSL5)은 제3 및 제4 스트링 선택 라인 컷 영역들(SSLC3, SSLC4) 사이에 배치될 수 있고, 제6 스트링 선택 라인(SSL6)은 제4 스트링 선택 라인 컷 영역(SSLC4)과 제3 워드 라인 컷 영역(WLC3) 사이에 배치될 수 있다.
메모리 장치(51)는 복수의 채널 홀들(CH), 복수의 컨택들(CNT) 및 제1 내지 제4 비트 라인들(BL1 내지 BL4)을 더 포함할 수 있다. 제1 내지 제4 비트 라인들(BL1 내지 BL4)은 제1 수평 방향(HD1)으로 각각 연장되고 제2 수평 방향(HD2)으로 서로 이격될 수 있다. 복수의 채널 홀들(CH) 중 일부 채널 홀들은 대응하는 컨택(CNT)을 통해 제1 내지 제4 비트 라인들(BL1 내지 BL4) 중 하나에 연결될 수 있다. 또한, 복수의 채널 홀들(CH) 중 나머지 채널 홀들, 즉, 더미(dummy) 홀들의 상부에는 컨택(CNT)이 형성되지 않을 수 있고, 더미 홀들은 제1 내지 제4 비트 라인들(BL1 내지 BL4)과 연결되지 않을 수 있다. 예를 들어, 복수의 채널 홀들(CH)은 허니콤(honeycomb) 구조로 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 이와 같이, 각 메모리 블록이 복수의 채널 홀들(CH)을 포함하는 구조를 "다중(multi) 홀 구조"라고 지칭할 수 있다.
복수의 채널 홀들(CH)은 인접 워드 라인 컷 영역과의 거리에 따라 내부(inner) 채널 홀들 및 외부(outer) 채널 홀들로 구분될 수 있다. 제2 스트링 선택 라인(SSL2)에 대응하는 채널 홀들(CH)은 제1 워드 라인 컷 영역(WLC1)과의 거리 또는 제2 워드 라인 컷 영역(WLC2)과의 거리가 상대적으로 멀기 때문에 내부 채널 홀들로 구분되고, 제5 스트링 선택 라인(SSL5)에 대응하는 채널 홀들(CH)은 제2 워드 라인 컷 영역(WLC2)과의 거리 또는 제3 워드 라인 컷 영역(WLC3)과의 거리가 상대적으로 멀기 때문에 내부 채널 홀들로 구분될 수 있다. 이에 따라, 제2 및 제5 스트링 선택 라인들(SSL2, SSL5)은 제1 홀 그룹 또는 내부 채널 홀 그룹(GR_I)에 포함될 수 있다.
한편, 제1 스트링 선택 라인(SSL1)에 대응하는 채널 홀들(CH)은 제1 워드 라인 컷 영역(WLC1)과의 거리가 상대적으로 가까우므로 외부 채널 홀들로 구분되고, 제3 및 제4 스트링 선택 라인들(SSL3, SSL4)에 대응하는 채널 홀들(CH)은 제2 워드 라인 컷 영역(WLC2)과의 거리가 상대적으로 가까우므로 외부 채널 홀들로 구분되며, 제6 스트링 선택 라인(SSL6)에 대응하는 채널 홀들(CH)은 제3 워드 라인 컷 영역(WLC3)과의 거리가 상대적으로 가까우므로 외부 채널 홀들로 구분될 수 있다. 이에 따라, 제1, 제3, 제4 및 제6 스트링 선택 라인들(SSL1, SSL3, SSL4, SSL6)은 제2 홀 그룹 또는 외부 채널 홀 그룹(GR_O)에 포함될 수 있다.
도 6은 본 개시의 일 실시예에 따른, 도 5의 Y1-Y1' 선에 따른 단면도이다.
도 5 및 도 6을 함께 참조하면, 기판(102)은 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)으로 연장되는 주면을 가질 수 있다. 예시적인 실시예에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 예시적인 실시 예에서, 기판(102)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다. 기판(102)에는 공통 소스 영역들(104)이 제2 수평 방향(HD2)을 따라 연장될 수 있다. 공통 소스 영역들(104)은 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다. 일 실시예에서, 공통 소스 영역들(104)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 공통 소스 영역들(104)은 도핑된 폴리실리콘 영역일 수 있다.
제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)이 기판(102)의 주면에 평행한 제2 수평 방향(HD2)으로 연장될 수 있다. 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)은 제1 수평 방향(HD1)을 따르는 복수의 워드 라인들(WL1 내지 WLn) 각각의 폭을 한정할 수 있다. 다시 말해, 복수의 워드 라인들(WL1 내지 WLn)은 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2) 각각의 내부에 절연 스페이서(106) 및 공통 소스 라인(108)이 형성될 수 있다. 각 공통 소스 라인(108)은 대응하는 공통 소스 영역(104) 상에서 제2 수평 방향(HD2)을 따라 연장될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)은 각각 절연 구조물로 이루어질 수 있고, 이에 따라, 워드 라인 컷 구조물이라고 지칭할 수도 있다. 예시적인 실시예들에서, 절연 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 절연 구조물 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 구조물의 적어도 일부는 에어갭(air gap)으로 이루어질 수도 있다. 본 명세서에서 사용되는 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미한다.
제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2) 사이에는 그라운드 선택 라인(GSL) 및 복수의 워드 라인들(WL1 내지 WLn)이 차례로 적층될 수 있다. 복수의 워드 라인들(WL1 내지 WLn)은 기판(102) 상에서 주면에 평행한 수평 방향을 따라 연장되고, 기판(102)의 주면에 수직인 수직 방향(VD)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다. 이와 같이, 복수의 워드 라인들(WL1 내지 WLn)은 기판(102)의 상부에 수직 방향(VD)을 따라 적층될 수 있다.
복수의 워드 라인들(WL1 내지 WLn)의 상부에는 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)이 배치될 수 있다. 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)은 제1 및 제2 스트링 선택 라인 컷 영역들(SSLC1, SSLC2)에 의해 서로 분리될 수 있고 상호 이격될 수 있다. 예를 들어, 제1 및 제2 스트링 선택 라인 컷 영역들(SSLC1, SSLC2)은 절연막으로 채워질 수 있다. 절연막은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 및 제2 스트링 선택 라인 컷 영역들(SSLC1, SSLC2)의 적어도 일부는 에어갭으로 채워질 수도 있다.
그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 기판(102)과 그라운드 선택 라인(GSL)의 사이와, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 및 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3) 각각의 사이에는 절연막(IL1)이 배치될 수 있다. 절연막(IL1)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
복수의 채널 구조물들(CS)은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn), 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3) 중 하나, 및 복수의 절연막들(IL1)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 복수의 채널 구조물들(CS)은 도 5의 복수의 채널 홀들(CH)에 각각 대응할 수 있다. 복수의 채널 구조물(CS)은 제1 수평 방향(HD1) 및 제2 수평 방향(HD2)을 따라 소정 간격을 사이에 두고 상호 이격되어 배치될 수 있다.
복수의 채널 구조물(CS)은 각각 게이트 유전막(112), 채널 영역(114), 매립 절연막(116), 및 드레인 영역(118)을 포함할 수 있다. 예시적인 실시예에서, 게이트 유전막(112)과 그라운드 선택 라인(GSL)의 사이, 게이트 유전막(112)과 복수의 워드 라인들(WL1 내지 WLn)의 사이, 및 게이트 유전막(112)과 대응하는 스트링 선택 라인(SSL1, SSL2, 또는 SSL3)의 사이에는 각각 배리어 금속막이 형성될 수도 있다. 채널 영역(114)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(114)은 실린더 형상을 가질 수 있다.
채널 영역(114)의 내부 공간은 매립 절연막(116)으로 채워질 수 있다. 매립 절연막(116)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시 예에서 매립 절연막(116)은 생략 가능하며, 이 경우 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(118)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 드레인 영역들(118)은 절연막(IL2)에 의해 상호 절연될 수 있다. 절연막(IL2)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 각각의 드레인 영역(118)은 복수의 컨택들(CNT)을 통해 복수의 비트 라인들(예를 들어, 도 2의 BL) 중 대응하는 하나의 제1 비트 라인(BL1)에 연결될 수 있다. 복수의 컨택들(CNT)은 절연막(IL3)에 의해 상호 절연될 수 있다.
메모리 장치(51)의 제조 공정에서, 기판(102)의 상부에 복수의 절연막들(IL1) 및 복수의 희생 절연막들(미도시)을 교대로 하나씩 적층할 수 있다. 예를 들어, 복수의 절연막들(IL1)은 실리콘 산화막으로 이루어지고, 복수의 희생 절연막들은 실리콘 질화막으로 이루어질 수 있다. 이때, 복수의 희생 절연막들은 후속 공정에서 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WLn) 및 제1 내지 제3 스트링 선택 라인들(SSL1, SSL2, SSL3)을 포함하는 복수의 게이트 라인들을 형성하기 위한 공간을 확보하는 역할을 할 수 있다. 이어서, 복수의 절연막들(IL1) 및 복수의 희생 절연막들을 관통하는 복수의 채널 구조물들(CS)을 형성할 수 있다. 이어서, 제1 및 제2 워드 라인 컷 영역들(WLC1, WLC2)에 각각 대응하는 워드 라인 컷 홀들을 통해 복수의 희생 절연막들을 복수의 게이트 라인들로 치환할 수 있다. 이어서, 워드 라인 컷 홀들은 절연 스페이서(106) 및 공통 소스 라인(108)으로 채워질 수 있다.
이때, 복수의 희생 절연막들로부터 치환되는 복수의 게이트 라인들 각각의 수직 방향(VD)에 따른 두께는, 인접 워드 라인 컷 영역과의 거리에 따라 다를 수 있다. 예를 들어, 동일 레벨에 배치된 게이트 라인에서, 제1 또는 제2 워드 라인 컷 영역(WLC1 또는 WLC2)에 상대적으로 가까운 영역은, 제1 또는 제2 워드 라인 컷 영역(WLC1 또는 WLC2)으로부터 상대적으로 먼 영역에 비해 수직 방향(VD)으로 두꺼울 수 있다. 이에 따라, 내부 채널 홀들에 형성되는 내부 메모리 셀들에 연결되는 워드 라인의 수직 방향(VD)의 두께는, 외부 채널 홀들에 형성되는 외부 메모리 셀들에 연결되는 워드 라인의 수직 방향(VD)의 두께보다 얇을 수 있다. 결과적으로, 내부 채널 홀들에 형성되는 내부 메모리 셀들에 대한 프로그램 속도는 외부 채널 홀들에 형성되는 외부 메모리 셀들에 대한 프로그램 속도보다 느릴 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 셀들의 산포(71)를 나타내는 그래프이다.
도 6 및 도 7을 함께 참조하면, 메모리 셀들의 산포(71)에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 MLC인 경우, 메모리 셀은 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1 내지 P3) 중 하나의 상태를 가질 수 있다. 이때, 내부 채널 홀들에 형성되는 내부 메모리 셀들의 산포(711)는 외부 채널 홀들에 형성되는 외부 메모리 셀들의 산포(712)와 다를 수 있다.
내부 메모리 셀들에 대한 프로그램 속도는 외부 메모리 셀들에 대한 프로그램 속도보다 느리므로, 동일한 프로그램 상태에서 내부 메모리 셀들의 문턱 전압은 외부 메모리 셀들의 문턱 전압보다 낮을 수 있다. 이와 같은 내부 메모리 셀들의 산포(711)와 외부 메모리 셀들의 산포(712)로 인해 프로그램 성능 및 독출 성능에서 차이가 발생할 수 있다.
일 실시예에서, 메모리 셀들과 인접 워드 라인 컷 영역 사이의 거리를 기초로 프로그램 순서를 결정할 수 있다. 구체적으로, 인접 워드 라인 컷 영역과 상대적으로 먼 내부 메모리 셀들에 대해 먼저 프로그램하고, 인접 워드 라인 컷 영역과 상대적으로 가까운 외부 메모리 셀들에 대해 나중에 프로그램할 수 있고, 이로써, 메모리 셀들의 고유 특성의 차이로 인한 프로그램 성능 차이를 줄일 수 있다. 이에 대해, 도 8 내지 도 16을 참조하여 자세하게 설명하기로 한다.
그러나, 본 발명은 프로그램 순서의 결정에 한정되지 않으며, 일부 실시예들에서, 메모리 셀들과 인접 워드 라인 컷 영역 사이의 거리를 기초로 프로그램 시작 전압, 프로그램 검증 전압, 최대 프로그램 루프의 개수, 프로그램 전압의 인가 시간, 독출 전압, 프로그램 검증 동작의 시작 시점, 패스/페일 판단 시작 시점 등을 결정할 수 있다. 예를 들어, 인접 워드 라인 컷 영역과 상대적으로 먼 내부 메모리 셀들에 대해 프로그램 시작 전압은, 인접 워드 라인 컷 영역과 상대적으로 가까운 외부 메모리 셀들에 대해 프로그램 시작 전압보다 높게 결정할 수 있고, 이로써, 메모리 셀들의 고유 특성의 차이로 인한 프로그램 성능 차이를 줄일 수 있다. 예를 들어, 인접 워드 라인 컷 영역과 상대적으로 먼 내부 메모리 셀들에 대한 최대 프로그램 루프의 개수는, 인접 워드 라인 컷 영역과 상대적으로 가까운 외부 메모리 셀들에 대한 최대 프로그램 루프의 개수보다 크게 결정할 수 있고, 이로써, 메모리 셀들의 고유 특성의 차이로 인한 프로그램 성능 차이를 줄일 수 있다.
도 8은 도 5의 메모리 장치(51)에 포함된 메모리 블록(81)에 대한 프로그램 순서를 예시적으로 나타낸다.
도 5 및 도 8을 함께 참조하면, 메모리 블록(81)은 선택 워드 라인에 대응하는 제1 내지 제6 페이지들(PG1 내지 PG6)을 포함할 수 있고, 제1 내지 제6 페이지들(PG1 내지 PG6)은 제1 내지 제6 스트링 선택 라인들(SSL1 내지 SSL6)에 각각 연결될 수 있다. 제1 내지 제6 페이지들(PG1 내지 PG6) 각각은 제1 내지 제4 비트 라인들(BL1 내지 BL4)에 각각 연결된 메모리 셀들을 포함할 수 있다. 예를 들어, 제1 페이지(PG1)는 제1 내지 제4 비트 라인들(BL1 내지 BL4)에 각각 연결된 제1 메모리 셀들(MC1a 내지 MC1d)을 포함할 수 있다.
제2 및 제5 페이지들(PG2, PG5)은 인접 워드 라인 컷 영역과의 거리가 상대적으로 먼 내부 채널 홀들에 대응하고, 이에 따라, 제2 페이지(PG2)에 포함된 제2 메모리 셀들(MC2a 내지 MC2d) 및 제5 페이지(PG5)에 포함된 제5 메모리 셀들(MC5a 내지 MC5d)에 대한 프로그램 속도는 상대적으로 느릴 수 있다. 이와 같이, 프로그램 속도가 상대적으로 느린 메모리 셀들은, 프로그램 완료 후 인접한 메모리 셀들에 대한 프로그램 동작으로 인한 프로그램 디스터브에 상대적으로 둔감할 수 있다.
한편, 제1, 제3, 제4 및 제6 페이지들(PG1, PG3, PG4, PG6)은 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀들에 대응하고, 이에 따라, 제1 페이지(PG1)에 포함된 제1 메모리 셀들(MC1a 내지 MC1d), 제3 페이지(PG3)에 포함된 제3 메모리 셀들(MC3a 내지 MC3d), 제4 페이지(PG4)에 포함된 제4 메모리 셀들(MC4a 내지 MC4d) 및 제6 페이지(PG6)에 포함된 제6 메모리 셀들(MC6a 내지 MC6d)에 대한 프로그램 속도는 상대적으로 빠를 수 있다. 이와 같이, 프로그램 속도가 상대적으로 빠른 메모리 셀들은, 프로그램 완료 후 인접한 메모리 셀들에 대한 프로그램 동작으로 인한 프로그램 디스터브에 상대적으로 민감할 수 있다.
본 실시예에 따르면, 내부 채널 홀들에 대응하는 제2 및 제5 페이지들(PG2, PG5)을 제1 그룹 또는 내부 채널 홀 그룹(GR_I)으로 그룹핑하고, 외부 채널 홀들에 대응하는 제1, 제3, 제4 및 제6 페이지들(PG1, PG3, PG4, PG6)을 제2 그룹 또는 외부 채널 홀 그룹(GR_O)으로 그룹핑하고, 내부 채널 홀 그룹(GR_I)에 대해 먼저 프로그램 동작을 수행하고, 이어서 외부 채널 홀 그룹(GR_O)에 대해 프로그램 동작을 수행할 수 있다. 또한, 내부 채널 홀 그룹(GR_I)에 포함된 제2 및 제5 페이지들(PG2, PG5)에 대한 프로그램 동작들을 연속적으로 수행할 수 있고, 외부 채널 홀 그룹(GR_O)에 포함된 제1, 제3, 제4 및 제6 페이지들(PG1, PG3, PG4, PG6)에 대한 프로그램 동작들을 연속적으로 수행할 수 있다.
예를 들어, 제2 페이지(PG2)에 대한 프로그램 동작을 수행하고, 이어서, 제5 페이지(PG5)에 대한 프로그램 동작을 수행하고, 이어서, 제1 페이지(PG1)에 대한 프로그램 동작을 수행하고, 이어서, 제4 페이지(PG4)에 대한 프로그램 동작을 수행하고, 이어서, 제3 페이지(PG3)에 대한 프로그램 동작을 수행하고, 이어서, 제6 페이지(PG6)에 대한 프로그램 동작을 수행할 수 있다. 이와 같이, 프로그램 디스터브에 상대적으로 둔감한 내부 메모리 셀들을 먼저 프로그램하고, 프로그램 디스터브에 상대적으로 민감한 외부 메모리 셀들을 나중에 프로그램할 수 있다. 이로써, 프로그램 속도가 빠른 외부 메모리 셀들에 대한 프로그램 디스터브를 감소시킬 수 있다.
또한, 동일 채널 홀 그룹에 포함된 페이지들에 대한 프로그램 동작들을 연속적으로 수행함으로써, 이전 프로그램 정보를 다음 프로그램 동작에 이용할 수 있다. 내부 채널 홀 그룹(GR_I)에 포함된 제2 및 제5 페이지들(PG2, PG5)에 대한 프로그램 동작들을 연속적으로 수행하는 경우, 제2 페이지(PG2)의 프로그램 정보를 제5 페이지(PG5)에 대한 프로그램 동작에 이용할 수 있다. 예를 들어, 제2 페이지(PG2)의 프로그램 상태 별 패스 루프의 개수가 기준 루프의 개수보다 큰 경우, 제5 페이지(PG5)에 대한 프로그램 동작 시 프로그램 검증 시작 루프를 딜레이시킬 수 있다. 예를 들어, 제2 페이지(PG2)의 프로그램 상태 별 패스 루프의 개수를 기초로, 제5 페이지(PG5)에 대한 프로그램 시작 전압 레벨을 조정할 수 있다. 이로써, 동일한 채널 홀들의 고유 특성의 차이로 인한 성능 차이를 감소시킬 수 있다.
도 9a는 본 개시의 일 실시예에 따른 메모리 장치(91)를 나타내는 평면도이다.
도 9a를 참조하면, 메모리 장치(91)는 각 메모리 블록이 6개의 스트링 선택 라인들을 포함하는 6SSL 구조를 가질 수 있다. 이때, 각 메모리 블록은 제1 내지 제3 워드 라인 컷 영역들(WLC1 내지 WLC3) 및 제1 내지 제4 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC4)에 의해 정의되는 복수의 페이지들을 포함할 수 있다. 이때, 제2 및 제5 스트링 선택 라인들(SSL2, SSL5)에 대응하는 채널 홀들은 내부 채널 홀 그룹(GR_I)에 포함되고, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL1, SSL3, SSL4, SSL6)에 대응하는 채널 홀들은 외부 채널 홀 그룹(GR_O)에 포함될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제2 스트링 선택 라인(SSL2), 제5 스트링 선택 라인(SSL5), 제1 스트링 선택 라인(SSL1), 제4 스트링 선택 라인(SSL4), 제3 스트링 선택 라인(SSL3), 및 제6 스트링 선택 라인(SSL6)의 순서로 프로그램될 수 있다.
도 9b는 도 9a의 메모리 장치(91)에 대한 프로그램 순서의 일 예를 나타낸다.
도 9a를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B(top-to-bottom) 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블(normal scramble)을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제6 스트링 선택 라인(SSL6)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 9c는 도 9a의 메모리 장치(91)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 9c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T(bottom-to-top) 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제2, 제5, 제1, 제4, 제3, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL4, SSL3, SSL6)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제6 스트링 선택 라인(SSL6)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
예를 들어, 도 4b와 같이, 메모리 블록이 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함하는 2-스택 구조를 가질 수 있다. 일 실시예에서, 제1 메모리 스택(ST1)에 대해 도 9b에 예시된 바와 같은 T2B 방식으로 프로그램 동작을 수행하고, 이어서, 제2 메모리 스택(ST2)에 대해 도 9b에 예시된 바와 같이 T2B 방식으로 프로그램 동작을 수행할 수 있다. 일 실시예에서, 제1 메모리 스택(ST1)에 대해 도 9c에 예시된 바와 같은 B2T 방식으로 프로그램 동작을 수행하고, 이어서, 제2 메모리 스택(ST2)에 대해 도 9c에 예시된 바와 같이 B2T 방식으로 프로그램 동작을 수행할 수 있다. 일 실시예에서, 제2 메모리 스택(ST2)에 대해 도 9b에 예시된 바와 같은 T2B 방식으로 프로그램 동작을 수행하고, 이어서, 제1 메모리 스택(ST1)에 대해 도 9b에 예시된 바와 같이 T2B 방식으로 프로그램 동작을 수행할 수 있다. 일 실시예에서, 제2 메모리 스택(ST2)에 대해 도 9c에 예시된 바와 같은 B2T 방식으로 프로그램 동작을 수행하고, 이어서, 제1 메모리 스택(ST1)에 대해 도 9c에 예시된 바와 같이 B2T 방식으로 프로그램 동작을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 메모리 스택(ST1)에 대해 T2B 방식으로 프로그램 동작을 수행하고, 제2 메모리 스택(ST)에 대해 B2T 방식으로 프로그램 동작을 수행하거나, 그 반대로 수행하는 것도 가능하다.
도 10a는 본 개시의 일 실시예에 따른 메모리 장치(101)를 나타내는 평면도이다.
도 10a를 참조하면, 메모리 장치(101)는 도 9a의 메모리 장치(91)의 변형 예에 대응하며, 도 9a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제2 스트링 선택 라인(SSL2), 제5 스트링 선택 라인(SSL5), 제1 스트링 선택 라인(SSL1), 제3 스트링 선택 라인(SSL3), 제4 스트링 선택 라인(SSL4) 및 제6 스트링 선택 라인(SSL6)의 순서로 프로그램될 수 있다.
도 10b는 도 10a의 메모리 장치(101)에 대한 프로그램 순서의 일 예를 나타낸다.
도 10b를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제6 스트링 선택 라인(SSL6)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 10c는 도 10a의 메모리 장치(101)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 10c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제2, 제5, 제1, 제3, 제4, 및 제6 스트링 선택 라인들(SSL2, SSL5, SSL1, SSL3, SSL4, SSL6)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제6 스트링 선택 라인(SSL6)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 11a는 본 개시의 일 실시예에 따른 메모리 장치(111)를 나타내는 평면도이다.
도 11a를 참조하면, 메모리 장치(111)는 각 메모리 블록이 8개의 스트링 선택 라인들을 포함하는 8SSL 구조를 가질 수 있다. 이때, 각 메모리 블록은 제1 내지 제3 워드 라인 컷 영역들(WLC1 내지 WLC3) 및 제1 내지 제6 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC6)에 의해 정의되는 복수의 페이지들을 포함할 수 있다. 이때, 제2, 제3, 제6 및 제7 스트링 선택 라인들(SSL2, SSL3, SSL6, SSL7)에 대응하는 채널 홀들은 내부 채널 홀 그룹(GR_I)에 포함되고, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL1, SSL4, SSL5, SSL6)에 대응하는 채널 홀들은 외부 채널 홀 그룹(GR_O)에 포함될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제2 스트링 선택 라인(SSL2), 제6 스트링 선택 라인(SSL6), 제3 스트링 선택 라인(SSL3), 제7 스트링 선택 라인(SSL7), 제1 스트링 선택 라인(SSL1), 제5 스트링 선택 라인(SSL5), 제4 스트링 선택 라인(SSL4), 및 제8 스트링 선택 라인(SSL8)의 순서로 프로그램될 수 있다.
도 11b는 도 11a의 메모리 장치(111)에 대한 프로그램 순서의 일 예를 나타낸다.
도 11b를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제8 스트링 선택 라인(SSL8)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 11c는 도 11a의 메모리 장치(111)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 11c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제5, 제4 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL5, SSL4, SSL8)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제8 스트링 선택 라인(SSL8)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 12a는 본 개시의 일 실시예에 따른 메모리 장치(122)를 나타내는 평면도이다.
도 12a를 참조하면, 메모리 장치(122)는 도 11a의 메모리 장치(111)의 변형 예에 대응하며, 도 11a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제2 스트링 선택 라인(SSL2), 제6 스트링 선택 라인(SSL6), 제3 스트링 선택 라인(SSL3), 제7 스트링 선택 라인(SSL7), 제1 스트링 선택 라인(SSL1), 제4 스트링 선택 라인(SSL4), 제5 스트링 선택 라인(SSL5) 및 제8 스트링 선택 라인(SSL8)의 순서로 프로그램될 수 있다.
도 12b는 도 12a의 메모리 장치(122)에 대한 프로그램 순서의 일 예를 나타낸다.
도 12b를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제8 스트링 선택 라인(SSL8)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 12c는 도 12a의 메모리 장치(122)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 12c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제2, 제6, 제3, 제7, 제1, 제4, 제5 및 제8 스트링 선택 라인들(SSL2, SSL6, SSL3, SSL7, SSL1, SSL4, SSL5, SSL8)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제8 스트링 선택 라인(SSL8)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 13a는 본 개시의 일 실시예에 따른 메모리 장치(131)를 나타내는 평면도이다.
도 13a를 참조하면, 메모리 장치(131)는 각 메모리 블록이 10개의 스트링 선택 라인들을 포함하는 10SSL 구조를 가질 수 있다. 이때, 각 메모리 블록은 제1 내지 제3 워드 라인 컷 영역들(WLC1 내지 WLC3) 및 제1 내지 제8 스트링 선택 라인 컷 영역들(SSLC1 내지 SSLC8)에 의해 정의되는 복수의 페이지들을 포함할 수 있다. 이때, 제3 및 제8 스트링 선택 라인들(SSL3, SSL8)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 가장 먼 제1 내부 채널 홀 그룹(GR_I1)에 포함되고, 제2, 제4, 제7 및 제9 스트링 선택 라인들(SSL2, SSL4, SSL7, SSL9)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 두 번째로 먼 제2 내부 채널 홀 그룹(GR_I2)에 포함되고, 제1, 제5, 제6 및 제10 스트링 선택 라인들(SSL1, SSL5, SSL6, SSL10)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀 그룹(GR_O)에 포함될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제3 스트링 선택 라인(SSL3), 제8 스트링 선택 라인(SSL8), 제2 스트링 선택 라인(SSL2), 제7 스트링 선택 라인(SSL7), 제4 스트링 선택 라인(SSL4), 제9 스트링 선택 라인(SSL9), 제1 스트링 선택 라인(SSL1), 제6 스트링 선택 라인(SSL6), 제5 스트링 선택 라인(SSL5) 및 제10 스트링 선택 라인(SSL10)의 순서로 프로그램될 수 있다.
도 13b는 도 13a의 메모리 장치(131)에 대한 프로그램 순서의 일 예를 나타낸다.
도 13b를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제10 스트링 선택 라인(SSL10)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 13c는 도 13a의 메모리 장치(131)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 13c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제6, 제5, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL6, SSL5, SSL10)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제10 스트링 선택 라인(SSL10)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 14a는 본 개시의 일 실시예에 따른 메모리 장치(141)를 나타내는 평면도이다.
도 14a를 참조하면, 메모리 장치(141)는 도 13a의 메모리 장치(131)의 변형 예에 대응하며, 도 13a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 본 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제3 스트링 선택 라인(SSL3), 제8 스트링 선택 라인(SSL8), 제2 스트링 선택 라인(SSL2), 제4 스트링 선택 라인(SSL4), 제7 스트링 선택 라인(SSL7), 제9 스트링 선택 라인(SSL9), 제1 스트링 선택 라인(SSL1), 제5 스트링 선택 라인(SSL5), 제6 스트링 선택 라인(SSL6), 및 제10 스트링 선택 라인(SSL10)의 순서로 프로그램될 수 있다.
도 14b는 도 14a의 메모리 장치(141)에 대한 프로그램 순서의 일 예를 나타낸다.
도 14b를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 T2B 방식으로 프로그램 동작을 수행할 경우, 최상위 레벨에 배치된 워드 라인(WLn)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WLn)의 하부에 배치된 워드 라인(WLn-1)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 위에서 아래로 프로그램을 수행하고, 마지막으로 최하위 레벨에 배치된 워드 라인(WL1)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WL1) 및 제10 스트링 선택 라인(SSL10)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 14c는 도 14a의 메모리 장치(141)에 대한 프로그램 순서의 다른 예를 나타낸다.
도 14c를 참조하면, 복수의 워드 라인들(WL1 내지 WLn)에 대해 B2T 방식으로 프로그램 동작을 수행할 경우, 최하위 레벨에 배치된 워드 라인(WL1)에 대해 먼저 프로그램을 수행하고, 이어서 워드 라인(WL1)의 상부에 배치된 워드 라인(WL2)에 대해 프로그램을 수행할 수 있다. 이때, 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 프로그램이 수행되도록, 노멀 스크램블을 통해 각 워드 라인에 포함된 복수의 페이지들에 대한 프로그램 순서를 결정할 수 있다. 워드 라인(WL1)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행하고, 이어서, 워드 라인(WL2)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 워드 라인들의 적층 순서에 따라 아래에서 위로 프로그램을 수행하고, 마지막으로 최상위 레벨에 배치된 워드 라인(WLn)에 대해 제3, 제8, 제2, 제7, 제4, 제9, 제1, 제5, 제6, 및 제10 스트링 선택 라인들(SSL3, SSL8, SSL2, SSL7, SSL4, SSL9, SSL1, SSL5, SSL6, SSL10)의 순서로 프로그램을 수행할 수 있다. 따라서, 워드 라인(WLn) 및 제10 스트링 선택 라인(SSL10)에 연결된 메모리 셀들에 대한 프로그램 순서가 가장 마지막으로 결정될 수 있다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치를 프로그램 순서를 나타낸다.
도 15를 참조하면, 메모리 장치에 포함되는 각 메모리 블록이 12개의 스트링 선택 라인들을 포함하는 12SSL 구조를 가지는 경우, 제3, 제4, 제9 및 제10 스트링 선택 라인들(SSL3, SSL4, SSL9, SSL10)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 가장 먼 제1 내부 채널 홀 그룹(GR_I1)에 포함되고, 제2, 제5, 제8 및 제11 스트링 선택 라인들(SSL2, SSL5, SSL8, SSL11)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 두 번째로 먼 제2 내부 채널 홀 그룹(GR_I2)에 포함되고, 제1, 제6, 제7 및 제11 스트링 선택 라인들(SSL1, SSL6, SSL7, SSL12)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀 그룹(GR_O)에 포함될 수 있다.
일 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제3, 제9, 제4, 제10, 제2, 제8, 제5, 제11, 제1, 제6, 제7, 제12 스트링 선택 라인들(SSL3, SSL9, SSL4, SSL10, SSL2, SSL8, SSL5, SSL11, SSL1, SSL6, SSL7, SSL12)의 순서로 프로그램을 수행할 수 있다. 또한, T2B 방식으로 프로그램 동작을 수행할 경우, 도 15의 표에 예시된 바와 같은 프로그램 순서로 프로그램을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, B2T 방식으로 프로그램 동작을 수행할 수도 있다.
다른 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제3, 제9, 제4, 제10, 제2, 제8, 제5, 제11, 제1, 제7, 제6, 제12 스트링 선택 라인들(SSL3, SSL9, SSL4, SSL10, SSL2, SSL8, SSL5, SSL11, SSL1, SSL7, SSL6, SSL12)의 순서로 프로그램을 수행할 수 있다. 또 다른 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제3, 제4, 제9, 제10, 제2, 제8, 제5, 제11, 제1, 제7, 제6, 제12 스트링 선택 라인들(SSL3, SSL4, SSL9, SSL10, SSL2, SSL8, SSL5, SSL11, SSL1, SSL7, SSL6, SSL12)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 제1 내부 채널 홀 그룹(GR_I1)에 대한 프로그램 동작을 수행하고, 이어서, 제2 내부 채널 홀 그룹(GR_I2)에 대한 프로그램 동작을 수행하고, 이어서, 외부 채널 홀 그룹(GR_O)에 대한 프로그램 동작을 수행할 수 있다. 이때, 동일 홀 그룹에 포함되는 스트링 선택 라인들에 대응하는 메모리 셀들은 연속적으로 프로그램될 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 프로그램 순서를 나타낸다.
도 16을 참조하면, 메모리 장치에 포함되는 각 메모리 블록이 14개의 스트링 선택 라인들을 포함하는 14SSL 구조를 가지는 경우, 제4 및 제11 스트링 선택 라인들(SSL4, SSL11)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 가장 먼 제1 내부 채널 홀 그룹(GR_I1)에 포함되고, 제3, 제5, 제10 및 제12 스트링 선택 라인들(SSL3, SSL5, SSL10, SSL12)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 두 번째로 먼 제2 내부 채널 홀 그룹(GR_I2)에 포함되고, 제2, 제6, 제9 및 제13 스트링 선택 라인들(SSL2, SSL6, SSL9, SSL13)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 세 번째로 먼 제3 내부 채널 홀 그룹(GR_I3)에 포함되고, 제1, 제7, 제8 및 제14 스트링 선택 라인들(SSL1, SSL7, SSL8, SSL14)에 대응하는 채널 홀들은 인접 워드 라인 컷 영역과의 거리가 상대적으로 가까운 외부 채널 홀 그룹(GR_O)에 포함될 수 있다.
일 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제4, 제11, 제3, 제10, 제5, 제12, 제2, 제9, 제6, 제13, 제1, 제8, 제7, 및 제14 스트링 선택 라인들(SSL4, SSL11, SSL3, SSL10, SSL5, SSL12, SSL2, SSL9, SSL6, SSL13, SSL1, SSL8, SSL7, SSL14)의 순서로 프로그램을 수행할 수 있다. 또한, T2B 방식으로 프로그램 동작을 수행할 경우, 도 16의 표에 예시된 바와 같은 프로그램 순서로 프로그램을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, B2T 방식으로 프로그램 동작을 수행할 수도 있다.
다른 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제4, 제11, 제3, 제10, 제5, 제12, 제2, 제9, 제6, 제13, 제1, 제7, 제8, 및 제14 스트링 선택 라인들(SSL4, SSL11, SSL3, SSL10, SSL5, SSL12, SSL2, SSL9, SSL6, SSL13, SSL1, SSL7, SSL8, SSL14)의 순서로 프로그램을 수행할 수 있다. 또 다른 실시예에 따르면, 선택 워드 라인에 연결되는 복수의 페이지들은 제4, 제11, 제3, 제5, 제10, 제12, 제2, 제9, 제6, 제13, 제1, 제8, 제7, 및 제14 스트링 선택 라인들(SSL4, SSL11, SSL3, SSL5, SSL10, SSL12, SSL2, SSL9, SSL6, SSL13, SSL1, SSL8, SSL7, SSL14)의 순서로 프로그램을 수행할 수 있다. 이와 같이, 제1 내부 채널 홀 그룹(GR_I1)에 대한 프로그램 동작을 수행하고, 이어서, 제2 내부 채널 홀 그룹(GR_I2)에 대한 프로그램 동작을 수행하고, 이어서, 제3 내부 채널 홀 그룹(GR_I3)에 대한 프로그램 동작을 수행하고, 이어서, 외부 채널 홀 그룹(GR_O)에 대한 프로그램 동작을 수행할 수 있다. 이때, 동일 홀 그룹에 포함되는 스트링 선택 라인들에 대응하는 메모리 셀들은 연속적으로 프로그램될 수 있다.
도 17은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다. 메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 17에 도시된 구조를 가질 수 있다.
도 17을 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다. 예를 들어, 도 2의 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL), 및 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성되고, 제어 로직 회로(120), 로우 디코더(130), 전압 생성기(140) 및 페이지 버퍼 회로(150)는 제2 반도체 층(L2)에 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(VD)을 따라 복수의 워드 라인들(531~538; 530)이 적층될 수 있다. 워드 라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드 라인들(530)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조물(CH)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드 라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조물(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트 라인 컨택일 수 있고, 제2 메탈층(560c)은 비트 라인일 수 있다. 예시적인 실시예에서, 비트 라인(560c)은 제2 기판(510)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
예시적인 실시예에서, 채널 구조물(CH)와 비트 라인(560c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(560c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트 라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트 라인(560c)에 연결될 수 있다.
일 실시예에서, 메모리 장치(400)는 비트 라인 본딩 영역(BLBA)에 배치된 관통 전극(THV)을 더 포함할 수 있다. 관통 전극(THV)은 워드 라인들(530)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 관통 전극(THV)은 공통 소스 라인(520) 및/또는 상부 기판(510)에 연결될 수 있다. 도시되지는 않았으나, 관통 전극(THV)의 주변에는 절연 링이 배치될 수 있고, 관통 전극(THV)은 워드 라인들(530)과 절연될 수 있다. 관통 전극(THV)은 상부 본딩 메탈(572d) 및 하부 본딩 메탈(672d)을 통해 주변 회로 영역(PERI)에 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(530)은 제2 기판(510)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드 라인들(530)과 셀 컨택 플러그들(540)은, 수직 방향(VD)을 따라 워드 라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드 라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템(1000)을 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판의 상부에 수직 방향을 따라 적층된 복수의 워드 라인들;
    상기 복수의 워드 라인들의 상부에서 제1 수평 방향으로 서로 이격되고, 상기 제1 수평 방향에 직교하는 제2 수평 방향으로 각각 연장된, 복수의 스트링 선택 라인들; 및
    복수의 메모리 블록들을 포함하고, 각 메모리 블록은 상기 복수의 워드 라인들 및 상기 복수의 스트링 선택 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 복수의 스트링 선택 라인들은, 워드 라인 컷 영역에 상대적으로 가까운 제1 스트링 선택 라인, 및 상기 워드 라인 컷 영역으로부터 상대적으로 먼 제2 스트링 선택 라인을 포함하며,
    상기 복수의 워드 라인들 중 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 선택 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 제2 메모리 셀들에 대한 프로그램 동작은, 상기 선택 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 제1 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 순서는, 상기 복수의 스트링 선택 라인들의 물리적 배열 순서와 다른 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀들에 대응하는 채널 구조물들의 채널 홀 사이즈는, 상기 제2 메모리 셀들에 대응하는 채널 구조물들의 채널 홀 사이즈와 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 메모리 셀들에 대한 프로그램 속도는, 상기 제1 메모리 셀들에 대한 프로그램 속도보다 느린 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 스트링 선택 라인들의 상부에서 상기 제2 수평 방향으로 서로 이격되고, 상기 제1 수평 방향으로 각각 연장된, 복수의 비트 라인들을 더 포함하고,
    상기 제2 메모리 셀들은 상기 복수의 비트 라인들에 각각 연결되고,
    상기 제2 메모리 셀들 각각에 대한 프로그램 동작들은 동시에 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 복수의 워드 라인들은, 상기 기판에 상대적으로 가까운 제1 워드 라인 및 상기 기판으로부터 상대적으로 먼 제2 워드 라인을 포함하고,
    상기 제1 및 제2 워드 라인들에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 제2 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 메모리 셀들, 상기 제2 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 메모리 셀들, 상기 제1 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 상기 메모리 셀들, 및 상기 제1 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 상기 메모리 셀들의 순서로 프로그램 동작이 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 워드 라인들은, 상기 기판에 상대적으로 가까운 제1 워드 라인 및 상기 기판으로부터 상대적으로 먼 제2 워드 라인을 포함하고,
    상기 제1 및 제2 워드 라인들에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 제1 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 메모리 셀들, 상기 제1 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 메모리 셀들, 상기 제2 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 상기 메모리 셀들, 및 상기 제2 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 상기 메모리 셀들의 순서로 프로그램 동작이 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 복수의 스트링 선택 라인들은,
    제1 워드 라인 컷 영역 및 제2 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열된 상기 제1 스트링 선택 라인, 상기 제2 스트링 선택 라인 및 제3 스트링 선택 라인; 및
    상기 제2 워드 라인 컷 영역 및 제3 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열된 제4 스트링 선택 라인, 제5 스트링 선택 라인 및 제6 스트링 선택 라인을 포함하고,
    상기 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 제2 및 제5 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작은, 상기 제1, 제3, 제4 및 제6 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 및 제4 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작은, 상기 제3 및 제6 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 선택 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 상기 제2 메모리 셀들에 대한 프로그램 동작은, 상기 선택 워드 라인 및 상기 제5 스트링 선택 라인에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1항에 있어서, 상기 복수의 스트링 선택 라인들은,
    제1 워드 라인 컷 영역 및 제2 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열된 상기 제1 스트링 선택 라인, 상기 제2 스트링 선택 라인, 제3 스트링 선택 라인 및 제4 스트링 선택 라인; 및
    상기 제2 워드 라인 컷 영역 및 제3 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열된 제5 스트링 선택 라인, 제6 스트링 선택 라인, 제7 스트링 선택 라인 및 제8 스트링 선택 라인을 포함하고,
    상기 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 제2, 제3, 제6 및 제7 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작은, 상기 제1, 제4, 제5 및 제8 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 및 제4 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작은, 상기 제5 및 제8 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제11항에 있어서,
    상기 선택 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 상기 제2 메모리 셀들에 대한 프로그램 동작은, 상기 선택 워드 라인 및 상기 제6 스트링 선택 라인에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들 및 상기 메모리 셀 어레이는 메모리 셀 영역에 배치되고,
    상기 메모리 셀 어레이는 제1 메탈 패드를 포함하고,
    상기 비휘발성 메모리 장치는,
    제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 더 포함하고,
    상기 제1 메탈 패드 및 상기 제2 메탈 패드는 본딩 방식으로 연결된 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는, 메모리 셀 어레이;
    기판의 상부에 수직 방향을 따라 적층된 복수의 워드 라인들, 및 상기 복수의 워드 라인들의 상부에서 수평 방향으로 배열된 복수의 스트링 선택 라인들을 통해 상기 메모리 셀 어레이에 연결되는 로우 디코더; 및
    프로그램 커맨드 및 어드레스에 응답하여, 상기 복수의 스트링 선택 라인들의 물리적 배열 순서에 관계 없이 상기 복수의 메모리 셀들에 대해 랜덤하게 프로그램이 수행되도록 어드레스 스크램블을 통해 상기 어드레스로부터 로우 어드레스를 생성하는 제어 로직 회로를 포함하고,
    상기 로우 디코더는, 상기 로우 어드레스에 따라, 상기 복수의 스트링 선택 라인들에 순차적으로 선택 전압을 인가하고 상기 복수의 워드 라인들 중 선택 워드 라인에 프로그램 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 스트링 선택 라인들은, 워드 라인 컷 영역에 상대적으로 가까운 제1 스트링 선택 라인, 및 상기 워드 라인 컷 영역으로부터 상대적으로 먼 제2 스트링 선택 라인을 포함하며,
    상기 선택 워드 라인 및 상기 제1 스트링 선택 라인에 연결된 제1 메모리 셀들에 대응하는 채널 구조물들의 채널 홀 사이즈는, 상기 선택 워드 라인 및 상기 제2 스트링 선택 라인에 연결된 제2 메모리 셀들에 대응하는 채널 구조물들의 채널 홀 사이즈와 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16항에 있어서, 상기 제어 로직 회로는,
    상기 제2 메모리 셀들에 대한 프로그램 동작이, 상기 제1 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되도록 상기 로우 어드레스를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제16항에 있어서,
    상기 제2 메모리 셀들에 대한 프로그램 속도는, 상기 제1 메모리 셀들에 대한 프로그램 속도보다 느린 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제15항에 있어서, 상기 복수의 스트링 선택 라인들은,
    제1 워드 라인 컷 영역 및 제2 워드 라인 컷 영역 사이에서 제1 수평 방향을 따라 배열되고 상기 제1 수평 방향에 직교한 제2 수평 방향으로 각각 연장된 제1 스트링 선택 라인, 제2 스트링 선택 라인 및 제3 스트링 선택 라인; 및
    상기 제2 워드 라인 컷 영역 및 제3 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열되고 상기 제2 수평 방향으로 각각 연장된 제4 스트링 선택 라인, 제5 스트링 선택 라인 및 제6 스트링 선택 라인을 포함하고,
    상기 선택 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작 시, 상기 제2 및 제5 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작은, 상기 제1, 제3, 제4 및 제6 스트링 선택 라인들에 연결된 메모리 셀들에 대한 프로그램 동작보다 먼저 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제15항에 있어서, 상기 복수의 스트링 선택 라인들은,
    제1 워드 라인 컷 영역 및 제2 워드 라인 컷 영역 사이에서 제1 수평 방향을 따라 배열되고 상기 제1 수평 방향에 직교한 제2 수평 방향으로 각각 연장된 제1 스트링 선택 라인, 제2 스트링 선택 라인, 제3 스트링 선택 라인 및 제4 스트링 선택 라인; 및
    상기 제2 워드 라인 컷 영역 및 제3 워드 라인 컷 영역 사이에서 상기 제1 수평 방향을 따라 배열되고 상기 제2 수평 방향으로 각각 연장된 제5 스트링 선택 라인, 제6 스트링 선택 라인, 제7 스트링 선택 라인 및 제8 스트링 선택 라인을 포함하고,
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